JPH09293838A - 不揮発性半導体メモリ素子の製造方法 - Google Patents
不揮発性半導体メモリ素子の製造方法Info
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- JPH09293838A JPH09293838A JP8105421A JP10542196A JPH09293838A JP H09293838 A JPH09293838 A JP H09293838A JP 8105421 A JP8105421 A JP 8105421A JP 10542196 A JP10542196 A JP 10542196A JP H09293838 A JPH09293838 A JP H09293838A
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Classifications
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 ＰＺＴ等の強誘電体膜と層間絶縁膜との反応
を防止するためにＴｉＯ2が必要となるが、プラグの平
坦性を維持し、更にＴｉＯ2を均一に形成することが必
要となる。ＴｉＯ2膜は、下部電極加工時に除去されな
いようにする必要があり、ＴｉＮ膜とＴｉＯ2膜の選択
比を向上させることが不可欠となる。 【解決手段】 トランジスタ形成後、最上層が酸化チタ
ン膜からなる層間絶縁膜を形成する。該層間絶縁膜にコ
ンタクトホールを形成し、該コンタクトホールをコンタ
クトプラグで埋設した後、全面に窒化チタン膜及び白金
膜を順次堆積する。次に、Ｃｌ2及びＣ2Ｆ6を含むエッ
チングガスを用いて、白金膜を所定の形状にパターニン
グし、Ｃｌ2及びＯ2を含むエッチングガス又はＳＦ6及
びＯ2を含むエッチングガスを用いて、窒化チタン膜を
所定の形状にパターニングし、キャパシタの下部電極を
形成する。
を防止するためにＴｉＯ2が必要となるが、プラグの平
坦性を維持し、更にＴｉＯ2を均一に形成することが必
要となる。ＴｉＯ2膜は、下部電極加工時に除去されな
いようにする必要があり、ＴｉＮ膜とＴｉＯ2膜の選択
比を向上させることが不可欠となる。 【解決手段】 トランジスタ形成後、最上層が酸化チタ
ン膜からなる層間絶縁膜を形成する。該層間絶縁膜にコ
ンタクトホールを形成し、該コンタクトホールをコンタ
クトプラグで埋設した後、全面に窒化チタン膜及び白金
膜を順次堆積する。次に、Ｃｌ2及びＣ2Ｆ6を含むエッ
チングガスを用いて、白金膜を所定の形状にパターニン
グし、Ｃｌ2及びＯ2を含むエッチングガス又はＳＦ6及
びＯ2を含むエッチングガスを用いて、窒化チタン膜を
所定の形状にパターニングし、キャパシタの下部電極を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ素子の製造方法に関し、更に詳しくは、キャパシタ
絶縁膜として強誘電体を用いた高集積対応の不揮発性ラ
ンダムアクセスメモリ素子の製造方法に関するものであ
る。
モリ素子の製造方法に関し、更に詳しくは、キャパシタ
絶縁膜として強誘電体を用いた高集積対応の不揮発性ラ
ンダムアクセスメモリ素子の製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、１トランジスタ／１キャパシタ構
造を有し、高集積対応の強誘電体不揮発性メモリ素子を
形成するのに、スタックキャパシタ型メモリセルが、提
案されている（ＩＥＤＭ９４ ｐ８４３〜８４６）。第
１の従来技術の不揮発性半導体メモリ素子の構造断面図
である図２に示すように、選択トランジスタのソース／
ドレイン拡散層２４上に、ポリシリコンプラグ２６を形
成し、白金（Ｐｔ）膜（上部電極）３２／ＰＺＴ（チタ
ン酸ジルコン酸鉛（ＰｂＺｒxＴｉx-1Ｏ3））膜２９／
Ｐｔ膜２８／窒化チタン（ＴｉＮ）膜２７（Ｐｔ膜／Ｔ
ｉＮ膜により下部電極を構成する。）の構造からなるキ
ャパシタを形成する。
造を有し、高集積対応の強誘電体不揮発性メモリ素子を
形成するのに、スタックキャパシタ型メモリセルが、提
案されている（ＩＥＤＭ９４ ｐ８４３〜８４６）。第
１の従来技術の不揮発性半導体メモリ素子の構造断面図
である図２に示すように、選択トランジスタのソース／
ドレイン拡散層２４上に、ポリシリコンプラグ２６を形
成し、白金（Ｐｔ）膜（上部電極）３２／ＰＺＴ（チタ
ン酸ジルコン酸鉛（ＰｂＺｒxＴｉx-1Ｏ3））膜２９／
Ｐｔ膜２８／窒化チタン（ＴｉＮ）膜２７（Ｐｔ膜／Ｔ
ｉＮ膜により下部電極を構成する。）の構造からなるキ
ャパシタを形成する。
【０００３】通常は、ＰＺＴ膜２９／下部電極形成後
に、層間絶縁膜（ＳｉＯ2膜３１／ＴｉＯ2膜３０）を形
成し、ＰＺＴ膜２９上の層間絶縁膜３０、３１にコンタ
クトホールを形成した後、上部電極３２を形成する。こ
の場合のキャパシタ面積は、ＰＺＴ膜上のコンタクト面
積に等しくなり、コンタクトホールと下部電極とのオー
バーラップ及び下部電極と上部電極とのオーバーラップ
分の面積が必要となり、結果として、キャパシタ面積は
大きくなる。尚、図２において、２１はシリコン基板、
２２はゲート絶縁膜、２３はゲート電極、２５はＢＰＳ
Ｇ膜を示す。
に、層間絶縁膜（ＳｉＯ2膜３１／ＴｉＯ2膜３０）を形
成し、ＰＺＴ膜２９上の層間絶縁膜３０、３１にコンタ
クトホールを形成した後、上部電極３２を形成する。こ
の場合のキャパシタ面積は、ＰＺＴ膜上のコンタクト面
積に等しくなり、コンタクトホールと下部電極とのオー
バーラップ及び下部電極と上部電極とのオーバーラップ
分の面積が必要となり、結果として、キャパシタ面積は
大きくなる。尚、図２において、２１はシリコン基板、
２２はゲート絶縁膜、２３はゲート電極、２５はＢＰＳ
Ｇ膜を示す。
【０００４】また、キャパシタサイズを小さくするに
は、下部電極（Ｐｔ膜／ＴｉＮ膜）を形成し、上部電極
（Ｐｔ膜）／強誘電体（ＰＺＴ膜）を同時に加工し、キ
ャパシタを形成する必要がある。また、上部電極となる
Ｐｔ膜がドライブ線を兼ねる場合、ドライブ線の比抵抗
が高い（〜１０μΩｃｍ）ため、デバイスの高集積化・
微細化に伴い、線幅が細くなると、ドライブ線を駆動す
るときの遅延時間が問題となる。そのため、ドライブ線
（Ｐｔ）に低抵抗材料であるＡｌ等を張り付けることが
不可欠になる。
は、下部電極（Ｐｔ膜／ＴｉＮ膜）を形成し、上部電極
（Ｐｔ膜）／強誘電体（ＰＺＴ膜）を同時に加工し、キ
ャパシタを形成する必要がある。また、上部電極となる
Ｐｔ膜がドライブ線を兼ねる場合、ドライブ線の比抵抗
が高い（〜１０μΩｃｍ）ため、デバイスの高集積化・
微細化に伴い、線幅が細くなると、ドライブ線を駆動す
るときの遅延時間が問題となる。そのため、ドライブ線
（Ｐｔ）に低抵抗材料であるＡｌ等を張り付けることが
不可欠になる。
【０００５】以下に、本発明者が提案する上部電極と強
誘電体とを同時に加工した１トランジスタ／１キャパシ
タ型の半導体メモリの製造工程を図３を用いて説明す
る。
誘電体とを同時に加工した１トランジスタ／１キャパシ
タ型の半導体メモリの製造工程を図３を用いて説明す
る。
【０００６】まず、シリコン基板４１上にゲート絶縁膜
４２を介して形成されたゲート電極４３と該ゲート電極
４３に自己整合的に形成されたソース／ドレイン拡散領
域４４とを有するＭＯＳトランジスタを形成後、層間絶
縁膜４５ａ及び拡散防止膜（ＴｉＯ2膜）４５ｂを形成
する（図３（ａ））。
４２を介して形成されたゲート電極４３と該ゲート電極
４３に自己整合的に形成されたソース／ドレイン拡散領
域４４とを有するＭＯＳトランジスタを形成後、層間絶
縁膜４５ａ及び拡散防止膜（ＴｉＯ2膜）４５ｂを形成
する（図３（ａ））。
【０００７】次に、マスク（図示せず。）を用いて、層
間絶縁膜４５ａ及び拡散防止膜４５ｂをエッチングし、
ＭＯＳトランジスタのソース拡散領域４４上にコンタク
トホールを形成する。その後、コンタクトホール上を含
む全面にポリシリコンを堆積し、ＣＭＰ（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈｎｉｃａｌ Ｐｏｌｉｓｉｎｇ：化学的
機械的研磨）法により、ポリシリコンをエッチバックし
てコンタクトプラグ４６を形成する（図３（ｂ））。
間絶縁膜４５ａ及び拡散防止膜４５ｂをエッチングし、
ＭＯＳトランジスタのソース拡散領域４４上にコンタク
トホールを形成する。その後、コンタクトホール上を含
む全面にポリシリコンを堆積し、ＣＭＰ（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈｎｉｃａｌ Ｐｏｌｉｓｉｎｇ：化学的
機械的研磨）法により、ポリシリコンをエッチバックし
てコンタクトプラグ４６を形成する（図３（ｂ））。
【０００８】次に、スパッタ法により、下部電極材料
（Ｐｔ膜／ＴｉＮ膜を堆積後、塩素系ガス又はフッ素系
ガスでエッチングし、下部電極４７を形成する（図３
（ｃ））。
（Ｐｔ膜／ＴｉＮ膜を堆積後、塩素系ガス又はフッ素系
ガスでエッチングし、下部電極４７を形成する（図３
（ｃ））。
【０００９】次に、ＰＺＴ膜及び上部電極材料（Ｐｔ）
を堆積後、マスク（図示せず。）を用いて、塩素系ガス
又はフッ素系ガスにより、上部電極材料及びＰＺＴ膜を
同時にパターニングし、ドライブ線となる上部電極４９
とキャパシタ絶縁膜となるＰＺＴ膜４８を形成する。こ
のとき、エッチング時のマージン確保のため、上部電極
４９／ＰＺＴ膜４８が下部電極４７をオーバーラップす
るように形成する（図３（ｄ））。
を堆積後、マスク（図示せず。）を用いて、塩素系ガス
又はフッ素系ガスにより、上部電極材料及びＰＺＴ膜を
同時にパターニングし、ドライブ線となる上部電極４９
とキャパシタ絶縁膜となるＰＺＴ膜４８を形成する。こ
のとき、エッチング時のマージン確保のため、上部電極
４９／ＰＺＴ膜４８が下部電極４７をオーバーラップす
るように形成する（図３（ｄ））。
【００１０】更に、ＣＶＤ法により、シリコン酸化膜５
０を形成後、ビット線５１を形成する（図３（ｅ））。
ここで、上記メモリセルにより構成される回路構成を図
４に示す。このように、上部電極４９よりなるドライブ
線がそれぞれのメモリセルに共通に形成されるため、隣
接するセルに対して、読み出し時／書き込み時のディス
ターブを防止できるとともに、別途上部電極を接続する
ためのドライブ線を形成する必要なくなる。図４におい
て、ＤＬはドライブ線、ＢＬはビット線、ＷＬはワード
線、５２はドライブ線駆動回路を示す。
０を形成後、ビット線５１を形成する（図３（ｅ））。
ここで、上記メモリセルにより構成される回路構成を図
４に示す。このように、上部電極４９よりなるドライブ
線がそれぞれのメモリセルに共通に形成されるため、隣
接するセルに対して、読み出し時／書き込み時のディス
ターブを防止できるとともに、別途上部電極を接続する
ためのドライブ線を形成する必要なくなる。図４におい
て、ＤＬはドライブ線、ＢＬはビット線、ＷＬはワード
線、５２はドライブ線駆動回路を示す。
【００１１】
【発明が解決しようとする課題】しかし、図３に示すメ
モリセルは下部電極４７及び上部電極４９／ＰＺＴ膜４
８を塩素系ガス、又はフッ素系ガスを用いて形成するた
め、エッチング時に強誘電体であるＰＺＴ膜４８と層間
絶縁膜４５ａとの接触を防止する拡散防止膜４５ｂが除
去される可能性があり、強誘電体の劣化及び剥離等を防
止できないという問題点を有していた。
モリセルは下部電極４７及び上部電極４９／ＰＺＴ膜４
８を塩素系ガス、又はフッ素系ガスを用いて形成するた
め、エッチング時に強誘電体であるＰＺＴ膜４８と層間
絶縁膜４５ａとの接触を防止する拡散防止膜４５ｂが除
去される可能性があり、強誘電体の劣化及び剥離等を防
止できないという問題点を有していた。
【００１２】また、上部電極としてＰｔを用いているた
め、配線抵抗の低減が困難であり、ドライブ線の駆動時
に信号の遅延が生じるという問題点を有していた。更
に、図２に示す構造では、下部電極となるＰｔ膜２８上
に強誘電体２９を形成し、その後、強誘電体膜２９と下
部電極（Ｐｔ）２８とを同時に加工していたので、下部
電極の段差が存在せずに、強誘電体を形成することがで
きたが、図３の、下部電極４７上に上部電極４９／強誘
電体膜４８が覆いかぶさる構造では、Ｐｔ膜／ＴｉＮ膜
からなる下部電極４７による段差が形成された上に強誘
電体膜４８を堆積させなければならず、均一な膜を得る
ことが難しかった。
め、配線抵抗の低減が困難であり、ドライブ線の駆動時
に信号の遅延が生じるという問題点を有していた。更
に、図２に示す構造では、下部電極となるＰｔ膜２８上
に強誘電体２９を形成し、その後、強誘電体膜２９と下
部電極（Ｐｔ）２８とを同時に加工していたので、下部
電極の段差が存在せずに、強誘電体を形成することがで
きたが、図３の、下部電極４７上に上部電極４９／強誘
電体膜４８が覆いかぶさる構造では、Ｐｔ膜／ＴｉＮ膜
からなる下部電極４７による段差が形成された上に強誘
電体膜４８を堆積させなければならず、均一な膜を得る
ことが難しかった。
【００１３】また、コンタクトプラグ４６であるポリシ
リコンと下部電極４７を成すＰｔ膜とは容易に反応し、
ポリシリコンによるコンタクトプラグへのＰｔの拡散を
防止するためには、ＴｉＮ膜を少なくとも２０００Å程
度形成しなければならず、下部電極の段差を緩和するこ
とは困難となり、下部電極に対するＰＺＴ膜の被覆性が
悪くなる。
リコンと下部電極４７を成すＰｔ膜とは容易に反応し、
ポリシリコンによるコンタクトプラグへのＰｔの拡散を
防止するためには、ＴｉＮ膜を少なくとも２０００Å程
度形成しなければならず、下部電極の段差を緩和するこ
とは困難となり、下部電極に対するＰＺＴ膜の被覆性が
悪くなる。
【００１４】また、ＰＺＴ等の強誘電体膜と層間絶縁膜
となる下地ＳｉＯ2膜との反応を防止するためにＴｉＯ2
等の拡散防止膜が必要となるが、プラグの平坦性を維持
し、更にＴｉＯ2等を均一に形成することが必要とな
る。この拡散防止膜となるＴｉＯ2膜等は、下部電極加
工時に除去されないようにする必要があり、ＴｉＮ膜と
ＴｉＯ2膜の選択比を向上させることが不可欠となる。
となる下地ＳｉＯ2膜との反応を防止するためにＴｉＯ2
等の拡散防止膜が必要となるが、プラグの平坦性を維持
し、更にＴｉＯ2等を均一に形成することが必要とな
る。この拡散防止膜となるＴｉＯ2膜等は、下部電極加
工時に除去されないようにする必要があり、ＴｉＮ膜と
ＴｉＯ2膜の選択比を向上させることが不可欠となる。
【００１５】更に、ドライブ線の低抵抗化であるが、Ａ
ｌ等の低抵抗材料を張り付ける必要があるが、Ａｌ膜／
ＴｉＮ膜／Ｐｔ膜／ＰＺＴ膜の多層膜を精度よく加工す
るのは困難である。
ｌ等の低抵抗材料を張り付ける必要があるが、Ａｌ膜／
ＴｉＮ膜／Ｐｔ膜／ＰＺＴ膜の多層膜を精度よく加工す
るのは困難である。
【００１６】
【課題を解決するための手段】請求項１記載の本発明の
不揮発性半導体メモリ素子の製造方法は、一のトランジ
スタと一の強誘電体膜をキャパシタ絶縁膜として用いた
キャパシタとをコンタクトプラグで電気的に接続した構
造で、上記キャパシタの下部電極のパターニング後、全
面に上記キャパシタ絶縁膜材料及び上記キャパシタの上
部電極材料を堆積し、上記下部電極全面を覆うように上
記キャパシタ絶縁膜及び上記キャパシタの上部電極を同
一パターンに形成する工程を有する不揮発性半導体メモ
リ素子の製造方法において、上記トランジスタ形成後、
最上層が酸化チタン膜からなる層間絶縁膜を形成する工
程と、該層間絶縁膜にコンタクトホールを形成し、該コ
ンタクトホールをコンタクトプラグで埋設した後、全面
に窒化チタン膜及び白金膜を順次堆積する工程と、Ｃｌ
2及びフッ素系ガスを含むエッチングガスを用いて、上
記白金膜を所定の形状にパターニングし、Ｃｌ2及びＯ2
を含むエッチングガス、若しくはＳＦ6及びＯ2を含むエ
ッチングガスを用いて、上記窒化チタン膜を所定の形状
にパターニングし、上記キャパシタの下部電極を形成す
る工程とを有することを特徴とするものである。
不揮発性半導体メモリ素子の製造方法は、一のトランジ
スタと一の強誘電体膜をキャパシタ絶縁膜として用いた
キャパシタとをコンタクトプラグで電気的に接続した構
造で、上記キャパシタの下部電極のパターニング後、全
面に上記キャパシタ絶縁膜材料及び上記キャパシタの上
部電極材料を堆積し、上記下部電極全面を覆うように上
記キャパシタ絶縁膜及び上記キャパシタの上部電極を同
一パターンに形成する工程を有する不揮発性半導体メモ
リ素子の製造方法において、上記トランジスタ形成後、
最上層が酸化チタン膜からなる層間絶縁膜を形成する工
程と、該層間絶縁膜にコンタクトホールを形成し、該コ
ンタクトホールをコンタクトプラグで埋設した後、全面
に窒化チタン膜及び白金膜を順次堆積する工程と、Ｃｌ
2及びフッ素系ガスを含むエッチングガスを用いて、上
記白金膜を所定の形状にパターニングし、Ｃｌ2及びＯ2
を含むエッチングガス、若しくはＳＦ6及びＯ2を含むエ
ッチングガスを用いて、上記窒化チタン膜を所定の形状
にパターニングし、上記キャパシタの下部電極を形成す
る工程とを有することを特徴とするものである。
【００１７】また、請求項２記載の本発明の不揮発性半
導体メモリ素子の製造方法は、上記下部電極を形成した
後、上記強誘電体膜、白金膜、窒化チタン膜及びアルミ
ニウム膜を順次堆積する工程と、Ｃｌ2を含むエッチン
グガスを用いて、上記アルミニウム膜及び上記窒化チタ
ン膜を所定の形状にパターニングし、Ｃｌ2及びフッ素
系ガスを含むエッチングガスを用いて、上記白金膜を所
定の形状にパターニングし、ドライブ線となる上記キャ
パシタの上部電極を形成する工程と、上記パターニング
されたアルミニウム膜をマスクにＣｌ2及びＯ2を含むエ
ッチングガス、若しくはＳＦ6及びＯ2を含むエッチング
ガスを用いて、上記強誘電体膜を所定の形状にパターニ
ングし、上記キャパシタ絶縁膜を形成する工程とを有す
ることを特徴とする、請求項１記載の不揮発性半導体メ
モリ素子の製造方法である。
導体メモリ素子の製造方法は、上記下部電極を形成した
後、上記強誘電体膜、白金膜、窒化チタン膜及びアルミ
ニウム膜を順次堆積する工程と、Ｃｌ2を含むエッチン
グガスを用いて、上記アルミニウム膜及び上記窒化チタ
ン膜を所定の形状にパターニングし、Ｃｌ2及びフッ素
系ガスを含むエッチングガスを用いて、上記白金膜を所
定の形状にパターニングし、ドライブ線となる上記キャ
パシタの上部電極を形成する工程と、上記パターニング
されたアルミニウム膜をマスクにＣｌ2及びＯ2を含むエ
ッチングガス、若しくはＳＦ6及びＯ2を含むエッチング
ガスを用いて、上記強誘電体膜を所定の形状にパターニ
ングし、上記キャパシタ絶縁膜を形成する工程とを有す
ることを特徴とする、請求項１記載の不揮発性半導体メ
モリ素子の製造方法である。
【００１８】更に、請求項３記載の本発明の不揮発性半
導体メモリ素子の製造方法は、上記コンタクトプラグの
形成を、コンタクトホール形成後、全面にチタン膜及び
窒化チタン膜を全面に形成した後、上記コンタクトホー
ルを埋めるようにタングステン膜を形成し、ＣＭＰ法を
用いて、上記酸化チタン膜表面が露出するまでエッチバ
ックすることを特徴とする、請求項１又は請求項２記載
の不揮発性半導体メモリ素子の製造方法である。
導体メモリ素子の製造方法は、上記コンタクトプラグの
形成を、コンタクトホール形成後、全面にチタン膜及び
窒化チタン膜を全面に形成した後、上記コンタクトホー
ルを埋めるようにタングステン膜を形成し、ＣＭＰ法を
用いて、上記酸化チタン膜表面が露出するまでエッチバ
ックすることを特徴とする、請求項１又は請求項２記載
の不揮発性半導体メモリ素子の製造方法である。
【００１９】
【実施の形態】以下、一実施の形態に基づいて本発明に
ついて詳細に説明する。
ついて詳細に説明する。
【００２０】図１は本発明の一実施の形態の不揮発性半
導体メモリ素子の製造工程図である。
導体メモリ素子の製造工程図である。
【００２１】以下、図１を用いて、本発明の一実施の形
態の不揮発性半導体メモリ素子の製造工程を説明する。
図１において、１はシリコン基板、２はロコス酸化膜、
３はゲート絶縁膜、４はゲート電極、５ａはソース領
域、５ｂはドレイン領域、６はビット線、７は層間絶縁
膜となるＢＰＳＧ膜、８は強誘電体膜のシリコン酸化膜
に対する拡散バリア膜となるＴｉＯ2膜、９ａ、９ｂ、
９ｃはレジスト、１０は窒化チタン（ＴｉＮ）膜／チタ
ン（Ｔｉ）膜の２層構造膜、１１はタングステン（Ｗ）
膜、１２はＴｉＮ膜、１３は白金（Ｐｔ）膜、１４はＰ
ＺＴ膜、１５はＰｔ膜、１６はＴｉＮ膜、１７はアルミ
ニウム（Ａｌ）膜を示す。
態の不揮発性半導体メモリ素子の製造工程を説明する。
図１において、１はシリコン基板、２はロコス酸化膜、
３はゲート絶縁膜、４はゲート電極、５ａはソース領
域、５ｂはドレイン領域、６はビット線、７は層間絶縁
膜となるＢＰＳＧ膜、８は強誘電体膜のシリコン酸化膜
に対する拡散バリア膜となるＴｉＯ2膜、９ａ、９ｂ、
９ｃはレジスト、１０は窒化チタン（ＴｉＮ）膜／チタ
ン（Ｔｉ）膜の２層構造膜、１１はタングステン（Ｗ）
膜、１２はＴｉＮ膜、１３は白金（Ｐｔ）膜、１４はＰ
ＺＴ膜、１５はＰｔ膜、１６はＴｉＮ膜、１７はアルミ
ニウム（Ａｌ）膜を示す。
【００２２】まず、ＭＯＳトランジスタを形成後、トラ
ンジスタの拡散領域（メモリセル内におけるドレイン領
域５ａ）にコンタクトホールを形成し、ブランケットＷ
により、ビット線６を形成する。具体的には、ＭＯＳト
ランジスタが形成された半導体基板全面に層間絶縁膜と
してＢＰＳＧ膜７を１００００Å程度形成し、ＣＭＰ法
により表面を平坦化した後、反応性スパッタ法により、
ＴｉＯ2膜８を１０００Å堆積し、所定の形状にパター
ニングされたレジスト９ａをマスクにメモリセル内のト
ランジスのドレイン領域５ｂに直径５０００Å程度のコ
ンタクトホールを形成する（図１（ａ））。
ンジスタの拡散領域（メモリセル内におけるドレイン領
域５ａ）にコンタクトホールを形成し、ブランケットＷ
により、ビット線６を形成する。具体的には、ＭＯＳト
ランジスタが形成された半導体基板全面に層間絶縁膜と
してＢＰＳＧ膜７を１００００Å程度形成し、ＣＭＰ法
により表面を平坦化した後、反応性スパッタ法により、
ＴｉＯ2膜８を１０００Å堆積し、所定の形状にパター
ニングされたレジスト９ａをマスクにメモリセル内のト
ランジスのドレイン領域５ｂに直径５０００Å程度のコ
ンタクトホールを形成する（図１（ａ））。
【００２３】次に、スパッタ法により、Ｔｉ膜を５００
Å程度、ＴｉＮ膜を１０００Å程度の２層構造膜１０、
ブランケットＷ膜１１を５０００Å堆積することによ
り、コンタクトホールを埋め込んだ後、ＣＭＰ法により
Ｗ膜１１及びＴｉＮ膜／Ｔｉ膜の２層構造膜１０のエッ
チバックを行う（図１（ｂ））。
Å程度、ＴｉＮ膜を１０００Å程度の２層構造膜１０、
ブランケットＷ膜１１を５０００Å堆積することによ
り、コンタクトホールを埋め込んだ後、ＣＭＰ法により
Ｗ膜１１及びＴｉＮ膜／Ｔｉ膜の２層構造膜１０のエッ
チバックを行う（図１（ｂ））。
【００２４】このとき、Ｗ膜１１及びＴｉＮ膜／Ｔｉ膜
の２層構造膜１０とＴｉＯ2膜８とのエッチバックの選
択比が１０以上あるため、平坦なプラグ形状でかつ１０
００Å程度のＴｉＯ2８がＢＰＳＧ膜７上に形成される
ことになる。尚、プラグ材料として、ＴｉＮ膜／Ｔｉ膜
の２層構造膜を用いた場合、比抵抗が１ｋμΩｃｍであ
るのに対して、Ｗ膜１１とＴｉＮ膜／Ｔｉ膜の２層構造
膜１０との構造は、１０μΩｃｍであるため、コンタク
トプラグでの低抵抗化を図ることが可能となる。
の２層構造膜１０とＴｉＯ2膜８とのエッチバックの選
択比が１０以上あるため、平坦なプラグ形状でかつ１０
００Å程度のＴｉＯ2８がＢＰＳＧ膜７上に形成される
ことになる。尚、プラグ材料として、ＴｉＮ膜／Ｔｉ膜
の２層構造膜を用いた場合、比抵抗が１ｋμΩｃｍであ
るのに対して、Ｗ膜１１とＴｉＮ膜／Ｔｉ膜の２層構造
膜１０との構造は、１０μΩｃｍであるため、コンタク
トプラグでの低抵抗化を図ることが可能となる。
【００２５】次に、スパッタ法によりＴｉＮ膜１２を５
００Å程度、Ｐｔ膜１３を５００Å程度順次堆積させた
後、所定の形状にパターニングされたレジスト９ｂをマ
スクに用いて、ドライエッチングより、Ｐｔ膜１３／Ｔ
ｉＮ膜１２を加工し、下部電極を形成する（図１
（ｃ））。
００Å程度、Ｐｔ膜１３を５００Å程度順次堆積させた
後、所定の形状にパターニングされたレジスト９ｂをマ
スクに用いて、ドライエッチングより、Ｐｔ膜１３／Ｔ
ｉＮ膜１２を加工し、下部電極を形成する（図１
（ｃ））。
【００２６】このドライエッチング工程において、バイ
アスＥＣＲ等の高密度プラズマ装置による、エッチング
条件はエッチング膜がＰｔ膜１３の場合、バイアスパワ
ーを１００〜２００Ｗ、圧力を１〜５ｍＴｏｒｒ、エッ
チングガスをＣｌ2とＣ2Ｆ6とし、Ｃｌ2／Ｃ2Ｆ6の流量
を８０／２０ｓｃｃｍ〜５０／５０ｓｃｃｍとする。Ｐ
ｔ膜１３は通常Ｃｌ2によりエッチングするが、Ｐｔ膜
１３の側壁に付着するデポ物を低減するため、Ｃ2Ｆ6等
のＣnＦ2n+2（ｎは自然数）やＣＨＦ3やＳｉＦ4等のフ
ッ素を含むのフッ素系ガスを添加する。また、バイアス
ＥＣＲ等の高密度プラズマ装置を用い、Ｃ2Ｆ6／Ｃｌ2
等のガス系を用いることにより、Ｐｔ膜１３に４５°以
下のテーパーの付いたエッチング形状が得られる。下部
電極にテーパーを付けると、被覆特性の改善に有効とな
る。
アスＥＣＲ等の高密度プラズマ装置による、エッチング
条件はエッチング膜がＰｔ膜１３の場合、バイアスパワ
ーを１００〜２００Ｗ、圧力を１〜５ｍＴｏｒｒ、エッ
チングガスをＣｌ2とＣ2Ｆ6とし、Ｃｌ2／Ｃ2Ｆ6の流量
を８０／２０ｓｃｃｍ〜５０／５０ｓｃｃｍとする。Ｐ
ｔ膜１３は通常Ｃｌ2によりエッチングするが、Ｐｔ膜
１３の側壁に付着するデポ物を低減するため、Ｃ2Ｆ6等
のＣnＦ2n+2（ｎは自然数）やＣＨＦ3やＳｉＦ4等のフ
ッ素を含むのフッ素系ガスを添加する。また、バイアス
ＥＣＲ等の高密度プラズマ装置を用い、Ｃ2Ｆ6／Ｃｌ2
等のガス系を用いることにより、Ｐｔ膜１３に４５°以
下のテーパーの付いたエッチング形状が得られる。下部
電極にテーパーを付けると、被覆特性の改善に有効とな
る。
【００２７】また、エッチング膜がＴｉＮ膜１２の場
合、バイアスパワーを５０Ｗ、圧力を１〜５ｍＴｏｒ
ｒ、エッチングガスをＣｌ2とＯ2とし、Ｃｌ2／Ｏ2の流
量を５０／０ｓｃｃｍ〜５０／１０ｓｃｃｍとする。上
述のように、エッチングガスにＯ2を添加することによ
り、ＴｉＮ膜１２とＴｉＯ2膜８との選択比を向上させ
ることができ、安定して、ＴｉＯ2膜８を残すことがで
きる。ＴｉＮ膜１２は、Ｃｌ2等の塩素系ガスを添加し
たガスによりエッチングすることが望まれる。このガス
を用いることにより、ＴｉＯ2膜８はエッチングされに
くくすることができ、ＴｉＮ膜１２に対して１０以上の
選択比が得られる。
合、バイアスパワーを５０Ｗ、圧力を１〜５ｍＴｏｒ
ｒ、エッチングガスをＣｌ2とＯ2とし、Ｃｌ2／Ｏ2の流
量を５０／０ｓｃｃｍ〜５０／１０ｓｃｃｍとする。上
述のように、エッチングガスにＯ2を添加することによ
り、ＴｉＮ膜１２とＴｉＯ2膜８との選択比を向上させ
ることができ、安定して、ＴｉＯ2膜８を残すことがで
きる。ＴｉＮ膜１２は、Ｃｌ2等の塩素系ガスを添加し
たガスによりエッチングすることが望まれる。このガス
を用いることにより、ＴｉＯ2膜８はエッチングされに
くくすることができ、ＴｉＮ膜１２に対して１０以上の
選択比が得られる。
【００２８】次に、Ｐｔ膜１３／ＴｉＮ膜１２からなる
下部電極上にゾルゲル法、スパッタ法又はＭＯＣＶＤ法
によりＰＺＴ膜１４を２０００Åを成膜し、アニール後
に、膜厚が約１０００ÅのＰｔ膜１５、膜厚が約５００
ÅのＴｉＮ膜１６、膜厚が約１０００ÅのＡｌ膜１７を
順次堆積させる。尚、強誘電体膜としては、ＰＺＴ膜の
他、ＰＬＺＴ膜、ＳｒＢｉ2膜、Ｔａ2-xＮｂxＯ9膜等が
用いられる。その後、所定の形状にパターニングされた
レジスト９ｃを用いて、高密度プラズマ装置により、上
記多層膜をドライエッチする（図１（ｄ））。
下部電極上にゾルゲル法、スパッタ法又はＭＯＣＶＤ法
によりＰＺＴ膜１４を２０００Åを成膜し、アニール後
に、膜厚が約１０００ÅのＰｔ膜１５、膜厚が約５００
ÅのＴｉＮ膜１６、膜厚が約１０００ÅのＡｌ膜１７を
順次堆積させる。尚、強誘電体膜としては、ＰＺＴ膜の
他、ＰＬＺＴ膜、ＳｒＢｉ2膜、Ｔａ2-xＮｂxＯ9膜等が
用いられる。その後、所定の形状にパターニングされた
レジスト９ｃを用いて、高密度プラズマ装置により、上
記多層膜をドライエッチする（図１（ｄ））。
【００２９】このエッチング工程において、エッチング
条件は、エッチング膜がＡｌ膜１７及びＴｉＮ膜１６の
場合、バイアスパワーを１００〜２００Ｗ、圧力を１〜
５ｍＴｏｒｒ、エッチングガスをＣｌ2とし、Ｃｌ2の流
量を５０ｓｃｃｍとする。また、エッチング膜がＰｔ膜
１５の場合、バイアスパワーを１００〜２００Ｗ、圧力
を１〜５ｍＴｏｒｒ、エッチングガスをＣｌ2とＣ2Ｆ6
とし、Ｃｌ2／Ｃ2Ｆ6の流量を８０／２０ｓｃｃｍ〜５
０／５０ｓｃｃｍとする。更に、エッチング膜がＰＺＴ
膜１４の場合、バイアスパワーを１００〜２００Ｗと
し、圧力を１〜５ｍＴｏｒｒ、エッチングガスをＳＦ6
とＯ2又はＣＦ4とＯ2とし、ＳＦ6／Ｏ2の流量を、１０
０／１０〜３０／１０ｓｃｃｍ、ＣＦ4／Ｏ2の流量を１
００／１０〜３０／１０ｓｃｃｍとする。
条件は、エッチング膜がＡｌ膜１７及びＴｉＮ膜１６の
場合、バイアスパワーを１００〜２００Ｗ、圧力を１〜
５ｍＴｏｒｒ、エッチングガスをＣｌ2とし、Ｃｌ2の流
量を５０ｓｃｃｍとする。また、エッチング膜がＰｔ膜
１５の場合、バイアスパワーを１００〜２００Ｗ、圧力
を１〜５ｍＴｏｒｒ、エッチングガスをＣｌ2とＣ2Ｆ6
とし、Ｃｌ2／Ｃ2Ｆ6の流量を８０／２０ｓｃｃｍ〜５
０／５０ｓｃｃｍとする。更に、エッチング膜がＰＺＴ
膜１４の場合、バイアスパワーを１００〜２００Ｗと
し、圧力を１〜５ｍＴｏｒｒ、エッチングガスをＳＦ6
とＯ2又はＣＦ4とＯ2とし、ＳＦ6／Ｏ2の流量を、１０
０／１０〜３０／１０ｓｃｃｍ、ＣＦ4／Ｏ2の流量を１
００／１０〜３０／１０ｓｃｃｍとする。
【００３０】このエッチング工程では、Ｃｌ2等の塩素
系ガスにより、Ａｌ膜１７、ＴｉＮ膜１６を所定の形状
にパターニングされたレジスト９ｃをマスクに用いて、
エッチングする（図１（ｄ））。続いて、Ｃｌ2／Ｃ2Ｆ
6のガスにより、Ｐｔ膜１５をエッチングする。この段
階でフォトレジスト９ｃがほとんどなくなっているた
め、レジストを除去し、Ａｌ膜１７をマスクにしてＰＺ
Ｔ膜１４をエッチングする（図１（ｅ））。
系ガスにより、Ａｌ膜１７、ＴｉＮ膜１６を所定の形状
にパターニングされたレジスト９ｃをマスクに用いて、
エッチングする（図１（ｄ））。続いて、Ｃｌ2／Ｃ2Ｆ
6のガスにより、Ｐｔ膜１５をエッチングする。この段
階でフォトレジスト９ｃがほとんどなくなっているた
め、レジストを除去し、Ａｌ膜１７をマスクにしてＰＺ
Ｔ膜１４をエッチングする（図１（ｅ））。
【００３１】ＰＺＴ膜１４のエッチングには、ＳＦ6＋
Ｏ2又はＣＦ4＋Ｏ2ガスをエッチングガスに用いるが、
Ａｌ膜１７とＦ（フッ素）とは反応性が低く、また、エ
ッチングガスにＯ2が添加されているため、Ａｌ膜１７
のエッチングレートが低下し、ＰＺＴ膜１４のエッチン
グ中におけるＡｌ膜１７の膜減りは殆ど無い。
Ｏ2又はＣＦ4＋Ｏ2ガスをエッチングガスに用いるが、
Ａｌ膜１７とＦ（フッ素）とは反応性が低く、また、エ
ッチングガスにＯ2が添加されているため、Ａｌ膜１７
のエッチングレートが低下し、ＰＺＴ膜１４のエッチン
グ中におけるＡｌ膜１７の膜減りは殆ど無い。
【００３２】また、同様にエッチングガスにＯ2を添加
しているため、ＰＺＴ膜１４／ＴｉＯ2膜８の選択比は
１程度となり、例えばＰＺＴ／ＴｉＯ2＝２０００／１
０００Åを用いた場合、３０％程度のＰＺＴ膜１４のオ
ーバーエッチを行っても、約４００ÅのＴｉＯ2膜８が
残り、従って、ＴｉＯ2膜８を突き破り、下地ＢＰＳＧ
膜７までエッチングされることはない。
しているため、ＰＺＴ膜１４／ＴｉＯ2膜８の選択比は
１程度となり、例えばＰＺＴ／ＴｉＯ2＝２０００／１
０００Åを用いた場合、３０％程度のＰＺＴ膜１４のオ
ーバーエッチを行っても、約４００ÅのＴｉＯ2膜８が
残り、従って、ＴｉＯ2膜８を突き破り、下地ＢＰＳＧ
膜７までエッチングされることはない。
【００３３】上述のプロセスによりキャパシタを形成し
た後、全面に絶縁膜１８を形成し、図示しないドライブ
線駆動回路と接続するためのコンタクトホールを形成
し、従来方法でＡｌ配線（図示せず。）を形成する（図
１（ｆ））。
た後、全面に絶縁膜１８を形成し、図示しないドライブ
線駆動回路と接続するためのコンタクトホールを形成
し、従来方法でＡｌ配線（図示せず。）を形成する（図
１（ｆ））。
【００３４】尚、本発明の実施の形態としてＣＯＢ（Ｃ
ａｐａｃｉｔｏｒ Ｏｎ Ｂｉｔｌｉｎｅ）構造の強誘
電体メモリセルについて説明したが、本発明はこれに限
定されるものではない。また、本発明の実施の形態では
ＭＯＳトランジスタについて説明したが、本発明はこれ
に限定されるものではない。
ａｐａｃｉｔｏｒ Ｏｎ Ｂｉｔｌｉｎｅ）構造の強誘
電体メモリセルについて説明したが、本発明はこれに限
定されるものではない。また、本発明の実施の形態では
ＭＯＳトランジスタについて説明したが、本発明はこれ
に限定されるものではない。
【００３５】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、キャパシタ絶縁膜に強誘電体膜を用
い、上部電極とキャパシタ絶縁膜とが同時にパターニン
グされ、上部電極がドライブ線を兼ねた不揮発性半導体
メモリ素子のセルサイズを縮小することができる。具体
的には、０．５μｍのデザインルール（キャパシタサイ
ズが１．０μｍ2）で比較すると、従来技術では、１０
μｍ2程度のセルサイズが得られるのに対し、本発明で
は、３．５μｍ2のセルサイズが得られ、素子の微細化
に大きく貢献することができる。
用いることにより、キャパシタ絶縁膜に強誘電体膜を用
い、上部電極とキャパシタ絶縁膜とが同時にパターニン
グされ、上部電極がドライブ線を兼ねた不揮発性半導体
メモリ素子のセルサイズを縮小することができる。具体
的には、０．５μｍのデザインルール（キャパシタサイ
ズが１．０μｍ2）で比較すると、従来技術では、１０
μｍ2程度のセルサイズが得られるのに対し、本発明で
は、３．５μｍ2のセルサイズが得られ、素子の微細化
に大きく貢献することができる。
【図１】本発明の一実施の形態の不揮発性半導体メモリ
素子の製造工程を示す図である。
素子の製造工程を示す図である。
【図２】第１の従来の不揮発性半導体メモリ素子の構造
断面図である。
断面図である。
【図３】第２の従来の不揮発性半導体メモリ素子の製造
工程を示す図である。
工程を示す図である。
【図４】図３の工程により形成されるメモリセルにより
構成される回路構成図である。
構成される回路構成図である。
１ シリコン基板 ２ ロコス酸化膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ａ ソース領域 ５ｂ ドレイン領域 ６ ビット線 ７ ＢＰＳＧ膜 ８ ＴｉＯ2膜 ９ａ、９ｂ、９ｃ レジスト １０ ＴｉＮ膜／Ｔｉ膜の２層構造膜 １１ Ｗ膜 １２ ＴｉＮ膜 １３ Ｐｔ膜 １４ ＰＺＴ膜 １５ Ｐｔ膜 １６ ＴｉＮ膜 １７ Ａｌ膜 １８ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (3)
- 【請求項１】 一のトランジスタと一の強誘電体膜をキ
ャパシタ絶縁膜として用いたキャパシタとをコンタクト
プラグで電気的に接続した構造で、上記キャパシタの下
部電極のパターニング後、全面に上記キャパシタ絶縁膜
材料及び上記キャパシタの上部電極材料を堆積し、上記
下部電極全面を覆うように上記キャパシタ絶縁膜及び上
記キャパシタの上部電極を同一パターンに形成する工程
を有する不揮発性半導体メモリ素子の製造方法におい
て、 上記トランジスタ形成後、最上層が酸化チタン膜からな
る層間絶縁膜を形成する工程と、 該層間絶縁膜にコンタクトホールを形成し、該コンタク
トホールをコンタクトプラグで埋設した後、全面に窒化
チタン膜及び白金膜を順次堆積する工程と、 Ｃｌ2及びフッ素系ガスを含むエッチングガスを用い
て、上記白金膜を所定の形状にパターニングし、Ｃｌ2
及びＯ2を含むエッチングガス、若しくはＳＦ6及びＯ2
を含むエッチングガスを用いて、上記窒化チタン膜を所
定の形状にパターニングし、上記キャパシタの下部電極
を形成する工程とを有することを特徴とする、不揮発性
半導体メモリ素子の製造方法。 - 【請求項２】 上記下部電極を形成した後、上記強誘電
体膜、白金膜、窒化チタン膜及びアルミニウム膜を順次
堆積する工程と、 Ｃｌ2を含むエッチングガスを用いて、上記アルミニウ
ム膜及び上記窒化チタン膜を所定の形状にパターニング
し、Ｃｌ2及びフッ素系ガスを含むエッチングガスを用
いて、上記白金膜を所定の形状にパターニングし、ドラ
イブ線となる上記キャパシタの上部電極を形成する工程
と、 上記パターニングされたアルミニウム膜をマスクにＣｌ
2及びＯ2を含むエッチングガス、若しくはＳＦ6及びＯ2
を含むエッチングガスを用いて、上記強誘電体膜を所定
の形状にパターニングし、上記キャパシタ絶縁膜を形成
する工程とを有することを特徴とする、請求項１記載の
不揮発性半導体メモリ素子の製造方法。 - 【請求項３】上記コンタクトプラグの形成を、コンタク
トホール形成後、全面にチタン膜及び窒化チタン膜を全
面に形成した後、上記コンタクトホールを埋めるように
タングステン膜を形成し、ＣＭＰ法を用いて、上記酸化
チタン膜表面が露出するまでエッチバックすることを特
徴とする、請求項１又は請求項２記載の不揮発性半導体
メモリ素子の製造方法。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216352A (ja) * | 1998-12-24 | 2000-08-04 | Hyundai Electronics Ind Co Ltd | キャパシタ製造方法 |
| KR100304875B1 (ko) * | 1998-06-26 | 2001-09-24 | 구자홍 | 강유전체 커패시터 제조방법 |
| KR100319879B1 (ko) * | 1998-05-28 | 2002-08-24 | 삼성전자 주식회사 | 백금족금속막식각방법을이용한커패시터의하부전극형성방법 |
| US6483691B1 (en) | 1999-02-04 | 2002-11-19 | Rohm Co., Ltd. | Capacitor and method for manufacturing the same |
| JP2009283570A (ja) * | 2008-05-20 | 2009-12-03 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| US10325688B2 (en) | 2014-07-23 | 2019-06-18 | Korea Atomic Energy Research Institute | Passive heat removal system for nuclear power plant |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378345B1 (ko) * | 1996-04-17 | 2003-06-12 | 삼성전자주식회사 | 백금 박막의 건식 식각 방법 |
| US6087259A (en) * | 1996-06-24 | 2000-07-11 | Hyundai Electronics Industries Co., Ltd. | Method for forming bit lines of semiconductor devices |
| JP3024747B2 (ja) * | 1997-03-05 | 2000-03-21 | 日本電気株式会社 | 半導体メモリの製造方法 |
| EP0865079A3 (en) * | 1997-03-13 | 1999-10-20 | Applied Materials, Inc. | A method for removing redeposited veils from etched platinum surfaces |
| US5994181A (en) * | 1997-05-19 | 1999-11-30 | United Microelectronics Corp. | Method for forming a DRAM cell electrode |
| JP3090198B2 (ja) * | 1997-08-21 | 2000-09-18 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| US6130102A (en) * | 1997-11-03 | 2000-10-10 | Motorola Inc. | Method for forming semiconductor device including a dual inlaid structure |
| US6018065A (en) * | 1997-11-10 | 2000-01-25 | Advanced Technology Materials, Inc. | Method of fabricating iridium-based materials and structures on substrates, iridium source reagents therefor |
| US6846424B2 (en) * | 1997-11-10 | 2005-01-25 | Advanced Technology Materials, Inc. | Plasma-assisted dry etching of noble metal-based materials |
| KR100252889B1 (ko) * | 1997-11-14 | 2000-04-15 | 김영환 | 백금식각방법 |
| KR100468698B1 (ko) * | 1997-12-16 | 2005-03-16 | 삼성전자주식회사 | 강유전체막용식각가스및이를이용한강유전체커패시터의제조방법 |
| US6693318B1 (en) * | 1997-12-18 | 2004-02-17 | Infineon Technologies North America | Reduced diffusion of a mobile specie from a metal oxide ceramic |
| US6313539B1 (en) * | 1997-12-24 | 2001-11-06 | Sharp Kabushiki Kaisha | Semiconductor memory device and production method of the same |
| KR100506513B1 (ko) * | 1997-12-27 | 2007-11-02 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 형성 방법 |
| KR20010034127A (ko) * | 1998-01-13 | 2001-04-25 | 조셉 제이. 스위니 | 이방성 플라티늄 프로화일을 위한 에칭 방법 |
| US6265318B1 (en) | 1998-01-13 | 2001-07-24 | Applied Materials, Inc. | Iridium etchant methods for anisotropic profile |
| US6323132B1 (en) | 1998-01-13 | 2001-11-27 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
| US6919168B2 (en) | 1998-01-13 | 2005-07-19 | Applied Materials, Inc. | Masking methods and etching sequences for patterning electrodes of high density RAM capacitors |
| US6046059A (en) * | 1998-05-08 | 2000-04-04 | Siemens Aktiengesellschaft | Method of forming stack capacitor with improved plug conductivity |
| JP3931445B2 (ja) * | 1998-09-10 | 2007-06-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
| KR20000026967A (ko) * | 1998-10-24 | 2000-05-15 | 김영환 | 반도체 장치의 커패시터 및 그 형성 방법 |
| US6194754B1 (en) * | 1999-03-05 | 2001-02-27 | Telcordia Technologies, Inc. | Amorphous barrier layer in a ferroelectric memory cell |
| US6348709B1 (en) * | 1999-03-15 | 2002-02-19 | Micron Technology, Inc. | Electrical contact for high dielectric constant capacitors and method for fabricating the same |
| DE19926106C1 (de) * | 1999-06-08 | 2001-02-01 | Siemens Ag | Halbleiterspeicherbauelement mit Speicherzellen, Logikbereichen und Füllstrukturen |
| KR100309077B1 (ko) | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
| KR100343287B1 (ko) | 1999-09-21 | 2002-07-15 | 윤종용 | 고집적 강유전체 메모리 소자의 형성 방법 |
| JP5646798B2 (ja) * | 1999-11-11 | 2014-12-24 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体集積回路装置の製造方法 |
| KR100320438B1 (ko) * | 1999-12-27 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
| JP2001237395A (ja) * | 2000-02-22 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US6436838B1 (en) * | 2000-04-21 | 2002-08-20 | Applied Materials, Inc. | Method of patterning lead zirconium titanate and barium strontium titanate |
| JP3901949B2 (ja) * | 2001-02-06 | 2007-04-04 | シャープ株式会社 | 半導体装置およびその製造方法 |
| KR100395766B1 (ko) * | 2001-02-12 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| US20030042614A1 (en) * | 2001-08-30 | 2003-03-06 | Ammar Deraa | Metal silicide adhesion layer for contact structures |
| US6858904B2 (en) * | 2001-08-30 | 2005-02-22 | Micron Technology, Inc. | High aspect ratio contact structure with reduced silicon consumption |
| US20030176073A1 (en) * | 2002-03-12 | 2003-09-18 | Chentsau Ying | Plasma etching of Ir and PZT using a hard mask and C12/N2/O2 and C12/CHF3/O2 chemistry |
| US6893912B2 (en) | 2002-10-15 | 2005-05-17 | Macronix International Co., Ltd. | Ferroelectric capacitor memory device fabrication method |
| US6914282B2 (en) | 2002-10-15 | 2005-07-05 | Macronix International Co., Ltd. | Ferroelectric device and method for making |
| JP2004179419A (ja) * | 2002-11-27 | 2004-06-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100504693B1 (ko) * | 2003-02-10 | 2005-08-03 | 삼성전자주식회사 | 강유전체 메모리 소자 및 그 제조방법 |
| KR100562499B1 (ko) * | 2003-02-21 | 2006-03-21 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 제조 방법 |
| JP2005050903A (ja) * | 2003-07-30 | 2005-02-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7041511B2 (en) * | 2004-08-20 | 2006-05-09 | Sharp Laboratories Of America, Inc. | Pt/PGO etching process for FeRAM applications |
| KR100668348B1 (ko) * | 2005-11-11 | 2007-01-12 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US8084760B2 (en) * | 2009-04-20 | 2011-12-27 | Macronix International Co., Ltd. | Ring-shaped electrode and manufacturing method for same |
| US7972966B2 (en) * | 2009-05-19 | 2011-07-05 | International Business Machines Corporation | Etching of tungsten selective to titanium nitride |
| US9006105B2 (en) * | 2013-07-30 | 2015-04-14 | United Microelectronics Corp. | Method of patterning platinum layer |
| US9275873B2 (en) * | 2013-09-26 | 2016-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Masking process and structures formed thereby |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046043A (en) * | 1987-10-08 | 1991-09-03 | National Semiconductor Corporation | Ferroelectric capacitor and memory cell including barrier and isolation layers |
| US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
| US5407855A (en) * | 1993-06-07 | 1995-04-18 | Motorola, Inc. | Process for forming a semiconductor device having a reducing/oxidizing conductive material |
| JPH0714993A (ja) * | 1993-06-18 | 1995-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-04-25 JP JP10542196A patent/JP3388089B2/ja not_active Expired - Fee Related
-
1997
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- 1997-02-12 KR KR1019970004076A patent/KR100233332B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319879B1 (ko) * | 1998-05-28 | 2002-08-24 | 삼성전자 주식회사 | 백금족금속막식각방법을이용한커패시터의하부전극형성방법 |
| KR100304875B1 (ko) * | 1998-06-26 | 2001-09-24 | 구자홍 | 강유전체 커패시터 제조방법 |
| JP2000216352A (ja) * | 1998-12-24 | 2000-08-04 | Hyundai Electronics Ind Co Ltd | キャパシタ製造方法 |
| JP2007059946A (ja) * | 1998-12-24 | 2007-03-08 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| US6483691B1 (en) | 1999-02-04 | 2002-11-19 | Rohm Co., Ltd. | Capacitor and method for manufacturing the same |
| JP2009283570A (ja) * | 2008-05-20 | 2009-12-03 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| US10325688B2 (en) | 2014-07-23 | 2019-06-18 | Korea Atomic Energy Research Institute | Passive heat removal system for nuclear power plant |
Also Published As
| Publication number | Publication date |
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