JPH09293824A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH09293824A JPH09293824A JP10693896A JP10693896A JPH09293824A JP H09293824 A JPH09293824 A JP H09293824A JP 10693896 A JP10693896 A JP 10693896A JP 10693896 A JP10693896 A JP 10693896A JP H09293824 A JPH09293824 A JP H09293824A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 半導体チップ間の信号伝播の遅延を防止し、
信号の伝送損失を抑えて優れた特性を有するマルチチッ
プモジュールを得る。 【解決手段】 パッケージ２０の半導体チップ搭載面上
に、複数個の半導体チップ２６、２８を相互に電気的に
接続して複数段に積み重ねて立体構成したマルチチップ
モジュールであって、上段の半導体チップ２８を下段の
少なくとも２つの半導体チップ２６の間に掛け渡して接
合したことを特徴とする。
信号の伝送損失を抑えて優れた特性を有するマルチチッ
プモジュールを得る。 【解決手段】 パッケージ２０の半導体チップ搭載面上
に、複数個の半導体チップ２６、２８を相互に電気的に
接続して複数段に積み重ねて立体構成したマルチチップ
モジュールであって、上段の半導体チップ２８を下段の
少なくとも２つの半導体チップ２６の間に掛け渡して接
合したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はマルチチップモジュ
ールに関する。
ールに関する。
【０００２】
【従来の技術】マルチチップモジュールはシリコンある
いはセラミック等の基板上に複数個の半導体チップを高
密度で搭載して成るもので、信号伝播における遅延を小
さくし、回路内でのキャパシタンスやインダクタンスの
影響を抑えて、半導体チップ単体を搭載した半導体装置
を用いて構成した場合に対し、システム全体として高速
化、高機能化が図れるようにしたものである。
いはセラミック等の基板上に複数個の半導体チップを高
密度で搭載して成るもので、信号伝播における遅延を小
さくし、回路内でのキャパシタンスやインダクタンスの
影響を抑えて、半導体チップ単体を搭載した半導体装置
を用いて構成した場合に対し、システム全体として高速
化、高機能化が図れるようにしたものである。
【０００３】図８は従来のマルチチップモジュールの一
般的な構成を示す。１０はパッケージ、１２はベース基
板、１４は薄膜配線層、１６は半導体チップである。半
導体チップ１６は薄膜配線層１４の上に配置され、薄膜
配線層１４を介して相互の電気的導通が得られる。ベー
ス基板１２にはシリコン基板、メタル基板、セラミック
基板等が使用される。シリコン基板は表面が鏡面に形成
されることから薄膜配線層の形成に有効であり、メタル
基板は発熱量の大きな半導体チップの搭載に有効であ
り、セラミック基板は多層配線の形成が可能で機械的強
度が高いといった利点がある。
般的な構成を示す。１０はパッケージ、１２はベース基
板、１４は薄膜配線層、１６は半導体チップである。半
導体チップ１６は薄膜配線層１４の上に配置され、薄膜
配線層１４を介して相互の電気的導通が得られる。ベー
ス基板１２にはシリコン基板、メタル基板、セラミック
基板等が使用される。シリコン基板は表面が鏡面に形成
されることから薄膜配線層の形成に有効であり、メタル
基板は発熱量の大きな半導体チップの搭載に有効であ
り、セラミック基板は多層配線の形成が可能で機械的強
度が高いといった利点がある。
【０００４】
【発明が解決しようとする課題】マルチチップモジュー
ルは上記のように基板上でベアチップを近接させて配置
することにより、高速信号の伝播特性を改善することを
可能にする。しかしながら、図８に示す従来例のよう
に、基板上に複数の半導体チップ１６を平面的に配置し
た場合は、薄膜配線層１４等のような接続配線が必須で
あり、接続配線に起因する信号遅延等が完全に解消する
わけではない。
ルは上記のように基板上でベアチップを近接させて配置
することにより、高速信号の伝播特性を改善することを
可能にする。しかしながら、図８に示す従来例のよう
に、基板上に複数の半導体チップ１６を平面的に配置し
た場合は、薄膜配線層１４等のような接続配線が必須で
あり、接続配線に起因する信号遅延等が完全に解消する
わけではない。
【０００５】なお、シリコン基板やセラミック基板の上
に半導体チップを平面的に配置するかわりに、基板上に
複数層で半導体結晶層を設ける方法（特開平１−９８２
５３号）や、半導体チップに重ねて半導体チップを実装
する（特開平１−１３７６６２号）といったように、い
わば立体的にモジュールを構成することも可能である。
しかしながら、このように立体的に構成する場合でも、
従来は下層の半導体チップの上に半導体チップをのせて
配置するものであり、半導体チップ相互を接続する接続
配線長を短縮するといった考え方が特になされているも
のではない。
に半導体チップを平面的に配置するかわりに、基板上に
複数層で半導体結晶層を設ける方法（特開平１−９８２
５３号）や、半導体チップに重ねて半導体チップを実装
する（特開平１−１３７６６２号）といったように、い
わば立体的にモジュールを構成することも可能である。
しかしながら、このように立体的に構成する場合でも、
従来は下層の半導体チップの上に半導体チップをのせて
配置するものであり、半導体チップ相互を接続する接続
配線長を短縮するといった考え方が特になされているも
のではない。
【０００６】本発明はこのような従来におけるマルチチ
ップモジュールにおける問題点を解消すべくなされたも
のであり、半導体チップ間を接続する接続配線長を最小
限とし、これによって信号の伝播遅延、伝送損失を著し
く減少させ、従来にくらべてさらに高機能なマルチチッ
プモジュールを提供することを目的とする。
ップモジュールにおける問題点を解消すべくなされたも
のであり、半導体チップ間を接続する接続配線長を最小
限とし、これによって信号の伝播遅延、伝送損失を著し
く減少させ、従来にくらべてさらに高機能なマルチチッ
プモジュールを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、パッケージの半
導体チップ搭載面上に、複数個の半導体チップを相互に
電気的に接続して複数段に積み重ねて立体構成したマル
チチップモジュールであって、上段の半導体チップを下
段の少なくとも２つの半導体チップの間に掛け渡して接
合したことを特徴とする。また、上段と下段の半導体チ
ップ相互間の電気的接続が、半導体チップの電極同士の
接合によってなされたことを特徴とする。また、半導体
チップの電極同士の接合がバンプを介してなされたこと
を特徴とする。また、半導体チップ相互間の電気的接続
が、バンプ、ボンディングワイヤ、ＴＡＢテープあるい
は半導体チップの背面に形成された接続配線等の電気的
接続媒体を介してなされたことを特徴とする。また、上
段の半導体チップの背面に抵抗あるいはキャパシタが形
成されたことを特徴とする。
するため次の構成を備える。すなわち、パッケージの半
導体チップ搭載面上に、複数個の半導体チップを相互に
電気的に接続して複数段に積み重ねて立体構成したマル
チチップモジュールであって、上段の半導体チップを下
段の少なくとも２つの半導体チップの間に掛け渡して接
合したことを特徴とする。また、上段と下段の半導体チ
ップ相互間の電気的接続が、半導体チップの電極同士の
接合によってなされたことを特徴とする。また、半導体
チップの電極同士の接合がバンプを介してなされたこと
を特徴とする。また、半導体チップ相互間の電気的接続
が、バンプ、ボンディングワイヤ、ＴＡＢテープあるい
は半導体チップの背面に形成された接続配線等の電気的
接続媒体を介してなされたことを特徴とする。また、上
段の半導体チップの背面に抵抗あるいはキャパシタが形
成されたことを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて説明する。図１は本発明に係るマルチチップモジ
ュールの第１の実施形態を示す断面図である。図はマル
チチップモジュールの一部分を示す。２０はアルミナセ
ラミック等によって形成されるマルチチップモジュール
のパッケージである。パッケージ２０には半導体チップ
を搭載するキャビティが形成され、キャビティの内底面
が半導体チップを搭載する搭載面となる。図示例ではパ
ッケージ２０の外面に外部接続端子としてリードピン２
４を立設している。
ついて説明する。図１は本発明に係るマルチチップモジ
ュールの第１の実施形態を示す断面図である。図はマル
チチップモジュールの一部分を示す。２０はアルミナセ
ラミック等によって形成されるマルチチップモジュール
のパッケージである。パッケージ２０には半導体チップ
を搭載するキャビティが形成され、キャビティの内底面
が半導体チップを搭載する搭載面となる。図示例ではパ
ッケージ２０の外面に外部接続端子としてリードピン２
４を立設している。
【０００９】パッケージ２０の半導体チップの搭載面は
平坦面に形成され、この搭載面に半導体チップ２６、２
８が２段に搭載される。２６はパッケージ２０の搭載面
にダイ付けされる下段の半導体チップ、２８は半導体チ
ップ２６の上面に接合される上段の半導体チップであ
る。上段の半導体チップ２８は図のようにパッケージ２
０の半導体チップ搭載面上で離間して配置された半導体
チップ２６の間に掛け渡し、半導体チップ２６の電極に
半導体チップ２８の電極をバンプ２７を介してフリップ
チップ法により接合して支持される。
平坦面に形成され、この搭載面に半導体チップ２６、２
８が２段に搭載される。２６はパッケージ２０の搭載面
にダイ付けされる下段の半導体チップ、２８は半導体チ
ップ２６の上面に接合される上段の半導体チップであ
る。上段の半導体チップ２８は図のようにパッケージ２
０の半導体チップ搭載面上で離間して配置された半導体
チップ２６の間に掛け渡し、半導体チップ２６の電極に
半導体チップ２８の電極をバンプ２７を介してフリップ
チップ法により接合して支持される。
【００１０】このように複数の半導体チップ２６間で半
導体チップ２８を掛け渡して配置することにより、半導
体チップ２６と半導体チップ２８とは中間に接続配線を
設けることなく、はんだバンプ、金バンプ等のバンプ２
７のみで電気的に接続される。そして、半導体チップ２
６相互間は半導体チップ２８の内部回路を介して電気的
に接続される。このように半導体チップの上に他の半導
体チップを掛け渡して配置し、相互に電気的に接続して
接合する方法によれば、パッケージ２０に搭載するすべ
ての半導体チップを、半導体チップ同士を接続する接続
配線を使用することなく電気的に導通して搭載すること
が可能である。
導体チップ２８を掛け渡して配置することにより、半導
体チップ２６と半導体チップ２８とは中間に接続配線を
設けることなく、はんだバンプ、金バンプ等のバンプ２
７のみで電気的に接続される。そして、半導体チップ２
６相互間は半導体チップ２８の内部回路を介して電気的
に接続される。このように半導体チップの上に他の半導
体チップを掛け渡して配置し、相互に電気的に接続して
接合する方法によれば、パッケージ２０に搭載するすべ
ての半導体チップを、半導体チップ同士を接続する接続
配線を使用することなく電気的に導通して搭載すること
が可能である。
【００１１】図示例では半導体チップ２８の上面（背
面）に抵抗体３２とキャパシタ３４とそれらと接続する
接続配線を作り込んでいる。このように半導体チップに
受動素子や能動素子を作り込んで回路構成することもで
きる。この抵抗体３２等は接続配線とボンディングワイ
ヤ３６により半導体チップ２６に接続される。なお、半
導体チップ２６同士を電気的に接続する場合、図１に示
すようにボンディングワイヤ３６と半導体チップ２８背
面の接続配線を用いて接続する方法を併用することもも
ちろん可能である。
面）に抵抗体３２とキャパシタ３４とそれらと接続する
接続配線を作り込んでいる。このように半導体チップに
受動素子や能動素子を作り込んで回路構成することもで
きる。この抵抗体３２等は接続配線とボンディングワイ
ヤ３６により半導体チップ２６に接続される。なお、半
導体チップ２６同士を電気的に接続する場合、図１に示
すようにボンディングワイヤ３６と半導体チップ２８背
面の接続配線を用いて接続する方法を併用することもも
ちろん可能である。
【００１２】半導体チップと外部接続端子との電気的接
続は、本実施形態ではボンディングワイヤ３６による接
続方法による。外部接続端子のリードピン２４とパッケ
ージ２０に設けた配線パターン２２とが電気的に接続さ
れ、配線パターン２２と半導体チップ２６とがボンディ
ングワイヤ３６によって接続されている。この接続方法
はセラミックパッケージに半導体チップを搭載し、ワイ
ヤボンディングによって半導体チップと配線パターンと
を接続する方法と同様である。
続は、本実施形態ではボンディングワイヤ３６による接
続方法による。外部接続端子のリードピン２４とパッケ
ージ２０に設けた配線パターン２２とが電気的に接続さ
れ、配線パターン２２と半導体チップ２６とがボンディ
ングワイヤ３６によって接続されている。この接続方法
はセラミックパッケージに半導体チップを搭載し、ワイ
ヤボンディングによって半導体チップと配線パターンと
を接続する方法と同様である。
【００１３】図２はマルチチップモジュールの第２の実
施形態を示す断面図で、パッケージ２０の搭載面上で半
導体チップ２６と半導体チップ２８とを接合する他の構
成例を示す。本実施形態は複数の半導体チップ２６の間
に掛け渡して半導体チップ２８を接合するものと、半導
体チップ２６の間で掛け渡さずに半導体チップ２６の上
にそのまま半導体チップ２８を重ねて接合するものを併
用した例である。半導体チップ２８を掛け渡さない部分
での半導体チップ２６同士の接続と、半導体チップ２６
とパッケージ２０に設けた配線パターン２２との電気的
接続はＴＡＢテープ３８によっている。なお、本実施形
態のマルチチップモジュールはキャビティアップタイブ
でリードピン２４は半導体チップの搭載面側とは反対側
に立設している。
施形態を示す断面図で、パッケージ２０の搭載面上で半
導体チップ２６と半導体チップ２８とを接合する他の構
成例を示す。本実施形態は複数の半導体チップ２６の間
に掛け渡して半導体チップ２８を接合するものと、半導
体チップ２６の間で掛け渡さずに半導体チップ２６の上
にそのまま半導体チップ２８を重ねて接合するものを併
用した例である。半導体チップ２８を掛け渡さない部分
での半導体チップ２６同士の接続と、半導体チップ２６
とパッケージ２０に設けた配線パターン２２との電気的
接続はＴＡＢテープ３８によっている。なお、本実施形
態のマルチチップモジュールはキャビティアップタイブ
でリードピン２４は半導体チップの搭載面側とは反対側
に立設している。
【００１４】図３および図４はマルチチップモジュール
の第３および第４の実施形態を示す。この実施形態のマ
ルチチップモジュールは半導体チップを３段構成とした
ことを特徴とするものである。２６は一段目の半導体チ
ップ、２８は２段目の半導体チップ、３０は３段目の半
導体チップである。図３に示す実施形態では３段目の半
導体チップ３０と１段目の半導体チップ２６とは２段目
の半導体チップ２８の背面に形成された接続配線を介し
てワイヤボンディング法により接続されている。図４に
示す実施形態では３段目の半導体チップ３０はバンプ２
７を介して２段目の半導体チップ２８の背面の接続配線
にフリップチップ法によって接続され、この接続配線を
介して１段目の半導体チップ２６に接続されている。
の第３および第４の実施形態を示す。この実施形態のマ
ルチチップモジュールは半導体チップを３段構成とした
ことを特徴とするものである。２６は一段目の半導体チ
ップ、２８は２段目の半導体チップ、３０は３段目の半
導体チップである。図３に示す実施形態では３段目の半
導体チップ３０と１段目の半導体チップ２６とは２段目
の半導体チップ２８の背面に形成された接続配線を介し
てワイヤボンディング法により接続されている。図４に
示す実施形態では３段目の半導体チップ３０はバンプ２
７を介して２段目の半導体チップ２８の背面の接続配線
にフリップチップ法によって接続され、この接続配線を
介して１段目の半導体チップ２６に接続されている。
【００１５】第３および第４実施形態では、２段目の半
導体チップ２８は１段目の半導体チップ２６の上面に掛
け渡して接合され、３段目の半導体チップ３０は２段目
の半導体チップ２８の上にそのまま接合されている。こ
のように、相互に電気的に接続しながら半導体チップを
複数段に積み重ねて立体構成する方法は半導体チップの
段数がとくに限定されるものではなく、さらに多段に構
成することが可能である。また、図３、４に示す実施形
態では３段目の半導体チップ３０は半導体チップ２８間
に掛け渡していないが、３段目においても半導体チップ
間に掛け渡して接合することももちろん可能である。ま
た、第３の実施形態の場合、３段目の半導体チップ３０
と１段目の半導体チップ２６を直接ワイヤボンディング
しても良い。
導体チップ２８は１段目の半導体チップ２６の上面に掛
け渡して接合され、３段目の半導体チップ３０は２段目
の半導体チップ２８の上にそのまま接合されている。こ
のように、相互に電気的に接続しながら半導体チップを
複数段に積み重ねて立体構成する方法は半導体チップの
段数がとくに限定されるものではなく、さらに多段に構
成することが可能である。また、図３、４に示す実施形
態では３段目の半導体チップ３０は半導体チップ２８間
に掛け渡していないが、３段目においても半導体チップ
間に掛け渡して接合することももちろん可能である。ま
た、第３の実施形態の場合、３段目の半導体チップ３０
と１段目の半導体チップ２６を直接ワイヤボンディング
しても良い。
【００１６】図５はマルチチップモジュールの第５実施
形態を示す。この実施形態のマルチチップモジュールは
下段の半導体チップ２６に上段の半導体チップ２８を掛
け渡して積み重ねる際に、ポリイミド等の電気的絶縁性
を有する絶縁体４０を接合面に介在させて積み重ねるこ
とを特徴とする。絶縁体４０を接合面に介在させた場合
は前述した実施形態のようにバンプ２７を介して下段の
半導体チップ２６と上段の半導体チップ２８とを電気的
に接続することができないから、図のようにボンディン
グワイヤ３６を用いて上段の半導体チップ２８と下段の
半導体チップ２６とを電気的に接続する。
形態を示す。この実施形態のマルチチップモジュールは
下段の半導体チップ２６に上段の半導体チップ２８を掛
け渡して積み重ねる際に、ポリイミド等の電気的絶縁性
を有する絶縁体４０を接合面に介在させて積み重ねるこ
とを特徴とする。絶縁体４０を接合面に介在させた場合
は前述した実施形態のようにバンプ２７を介して下段の
半導体チップ２６と上段の半導体チップ２８とを電気的
に接続することができないから、図のようにボンディン
グワイヤ３６を用いて上段の半導体チップ２８と下段の
半導体チップ２６とを電気的に接続する。
【００１７】本実施形態では、上段の半導体チップ２８
の接合面にあらかじめ接着性を有するポリイミド等の電
気的絶縁性を有するフィルムを被着しておき、下段の半
導体チップ２６と位置合わせして上段の半導体チップ２
８を接着して立体構成することができ、半導体チップの
接合操作が容易にできるという利点がある。
の接合面にあらかじめ接着性を有するポリイミド等の電
気的絶縁性を有するフィルムを被着しておき、下段の半
導体チップ２６と位置合わせして上段の半導体チップ２
８を接着して立体構成することができ、半導体チップの
接合操作が容易にできるという利点がある。
【００１８】上述した各実施形態のように、上段の半導
体チップと下段の半導体チップの間で掛け渡すようにし
て積み重ね、下段と上段の半導体チップを電気的に接続
して複数段に構成することによってマルチチップモジュ
ールとする方法は、半導体チップ間を接続する接続配線
を極力短くすることができるという大きな利点がある。
体チップと下段の半導体チップの間で掛け渡すようにし
て積み重ね、下段と上段の半導体チップを電気的に接続
して複数段に構成することによってマルチチップモジュ
ールとする方法は、半導体チップ間を接続する接続配線
を極力短くすることができるという大きな利点がある。
【００１９】図６、７は下段の半導体チップ２６の上に
上段の半導体チップ２８を接合する場合の平面配置の例
を示す。図６は２つの半導体チップ２６の上に一つの半
導体チップ２８を接合した場合で、半導体チップの接合
方法としては最も単純な形式である。図７は４つの半導
体チップ２６の上に３つの半導体チップ２８を掛け渡し
て配置した例である。このように、半導体チップは設計
に応じて適宜配置とすることができる。
上段の半導体チップ２８を接合する場合の平面配置の例
を示す。図６は２つの半導体チップ２６の上に一つの半
導体チップ２８を接合した場合で、半導体チップの接合
方法としては最も単純な形式である。図７は４つの半導
体チップ２６の上に３つの半導体チップ２８を掛け渡し
て配置した例である。このように、半導体チップは設計
に応じて適宜配置とすることができる。
【００２０】実際に複数段で半導体チップを配置する場
合は、半導体チップを接続する接続配線を無くすように
設定するのがよい。接続配線をなくして半導体チップを
接合できれば、信号配線は半導体チップの内部配線のみ
となるから、信号伝播における遅延を最小にすることが
できる。そして、配線によって生じるキャパシタンスあ
るいはインダクタンスも最小にすることができ、きわめ
て高速な半導体チップの搭載に有効に使用することが可
能になる。また、マルチチップモジュールの構成上も不
要な接続配線がないことからきわめてコンパクトな構成
とすることができ、省スペースを図ることが可能にな
る。
合は、半導体チップを接続する接続配線を無くすように
設定するのがよい。接続配線をなくして半導体チップを
接合できれば、信号配線は半導体チップの内部配線のみ
となるから、信号伝播における遅延を最小にすることが
できる。そして、配線によって生じるキャパシタンスあ
るいはインダクタンスも最小にすることができ、きわめ
て高速な半導体チップの搭載に有効に使用することが可
能になる。また、マルチチップモジュールの構成上も不
要な接続配線がないことからきわめてコンパクトな構成
とすることができ、省スペースを図ることが可能にな
る。
【００２１】
【発明の効果】本発明に係るマルチチップモジュールに
よれば、上述したように、半導体チップ同士を接続する
接続配線を最小限度まで短縮できることから、信号伝播
での遅延あるいは伝送損失を著しく低下させることを可
能とし、きわめて高速な半導体チップの搭載に好適に対
応できるモジュールとして提供することが可能になる。
また、きわめてコンパクトに形成でき、単位面積あたり
の機能を著しく高めることができる等の著効を奏する。
よれば、上述したように、半導体チップ同士を接続する
接続配線を最小限度まで短縮できることから、信号伝播
での遅延あるいは伝送損失を著しく低下させることを可
能とし、きわめて高速な半導体チップの搭載に好適に対
応できるモジュールとして提供することが可能になる。
また、きわめてコンパクトに形成でき、単位面積あたり
の機能を著しく高めることができる等の著効を奏する。
【図１】本発明に係るマルチチップモジュールの第１の
実施形態を示す断面図である。
実施形態を示す断面図である。
【図２】本発明に係るマルチチップモジュールの第２の
実施形態を示す断面図である。
実施形態を示す断面図である。
【図３】本発明に係るマルチチップモジュールの第３の
実施形態を示す断面図である。
実施形態を示す断面図である。
【図４】本発明に係るマルチチップモジュールの第４の
実施形態を示す断面図である。
実施形態を示す断面図である。
【図５】本発明に係るマルチチップモジュールの第５の
実施形態を示す断面図である。
実施形態を示す断面図である。
【図６】半導体チップを接合した状態の平面図である。
【図７】半導体チップを接合した状態の平面図である。
【図８】マルチチップモジュールの従来例の構成を示す
断面図である。
断面図である。
１２ ベース基板 １４ 薄膜配線層 １６ 半導体チップ ２０ パッケージ ２２ 配線パターン ２４ リードピン ２６、２８、３０ 半導体チップ ３２ 抵抗 ３４ キャパシタ ３６ ボンディングワイヤ ３８ ＴＡＢテープ ４０ 絶縁体
Claims (5)
- 【請求項１】 パッケージの半導体チップ搭載面上に、
複数個の半導体チップを相互に電気的に接続して複数段
に積み重ねて立体構成したマルチチップモジュールであ
って、 上段の半導体チップを下段の少なくとも２つの半導体チ
ップの間に掛け渡して接合したことを特徴とするマルチ
チップモジュール。 - 【請求項２】 上段と下段の半導体チップ相互間の電気
的接続が、半導体チップの電極同士の接合によってなさ
れたことを特徴とする請求項１記載のマルチチップモジ
ュール。 - 【請求項３】 半導体チップの電極同士の接合がバンプ
を介してなされたことを特徴とする請求項２記載のマル
チチップモジュール。 - 【請求項４】 半導体チップ相互間の電気的接続が、バ
ンプ、ボンディングワイヤ、ＴＡＢテープあるいは半導
体チップの背面に形成された接続配線等の電気的接続媒
体を介してなされたことを特徴とする請求項１、２また
は３記載のマルチチップモジュール。 - 【請求項５】 上段の半導体チップの背面に抵抗あるい
はキャパシタが形成されたことを特徴とする請求項１、
２、３または４記載のマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10693896A JPH09293824A (ja) | 1996-04-26 | 1996-04-26 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10693896A JPH09293824A (ja) | 1996-04-26 | 1996-04-26 | マルチチップモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293824A true JPH09293824A (ja) | 1997-11-11 |
Family
ID=14446337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10693896A Pending JPH09293824A (ja) | 1996-04-26 | 1996-04-26 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293824A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990056764A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 볼 그리드 어레이 패키지 |
| US6791127B2 (en) | 2001-08-10 | 2004-09-14 | Fujitsu Limited | Semiconductor device having a condenser chip for reducing a noise |
| JP2011527113A (ja) * | 2008-06-30 | 2011-10-20 | クゥアルコム・インコーポレイテッド | シリコン貫通ビアのブリッジする相互接続 |
| US8368230B2 (en) | 2009-08-20 | 2013-02-05 | Fujitsu Limited | Electronic part and method of manufacturing the same |
-
1996
- 1996-04-26 JP JP10693896A patent/JPH09293824A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990056764A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 볼 그리드 어레이 패키지 |
| US6791127B2 (en) | 2001-08-10 | 2004-09-14 | Fujitsu Limited | Semiconductor device having a condenser chip for reducing a noise |
| JP2011527113A (ja) * | 2008-06-30 | 2011-10-20 | クゥアルコム・インコーポレイテッド | シリコン貫通ビアのブリッジする相互接続 |
| JP2013175772A (ja) * | 2008-06-30 | 2013-09-05 | Qualcomm Inc | シリコン貫通ビアのブリッジする相互接続 |
| US8368230B2 (en) | 2009-08-20 | 2013-02-05 | Fujitsu Limited | Electronic part and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040817 Free format text: JAPANESE INTERMEDIATE CODE: A02 |