JPH09293378A - クロック制御カラムデコーダ - Google Patents
クロック制御カラムデコーダInfo
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- JPH09293378A JPH09293378A JP9001517A JP151797A JPH09293378A JP H09293378 A JPH09293378 A JP H09293378A JP 9001517 A JP9001517 A JP 9001517A JP 151797 A JP151797 A JP 151797A JP H09293378 A JPH09293378 A JP H09293378A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、低周波数から数百ＭＨｚの高周波
数にまでの動作周波数で良好にメモリセルのカラムライ
ンが選択できるようにする同期半導体メモリ装置のカラ
ムデコーダを提供する。 【解決手段】 本発明は、クロックに同期して動作する
半導体メモリ装置のカラムデコーダにおいて、外部から
供給されるカラムアドレスをデコーディングしてプリデ
コーディングされたカラムアドレスを発生し、このプリ
デコーディングされたカラムアドレスをこのクロックに
同期させて所定の遅延発生した制御クロックによりサブ
リングしてカラム選択ラインをエネーブルさせるカラム
選択ラインエネーブル手段と、このクロックの第１レベ
ルに応答してこのプリデコーディングされたカラムアド
レス中の一つをラッチし、このクロックの第２レベルに
応答してこのラッチされた信号に応答してこのエネーブ
ルされたカラム選択ラインをディスエーブルさせるカラ
ム選択ラインディスエーブル手段と、を含む。
数にまでの動作周波数で良好にメモリセルのカラムライ
ンが選択できるようにする同期半導体メモリ装置のカラ
ムデコーダを提供する。 【解決手段】 本発明は、クロックに同期して動作する
半導体メモリ装置のカラムデコーダにおいて、外部から
供給されるカラムアドレスをデコーディングしてプリデ
コーディングされたカラムアドレスを発生し、このプリ
デコーディングされたカラムアドレスをこのクロックに
同期させて所定の遅延発生した制御クロックによりサブ
リングしてカラム選択ラインをエネーブルさせるカラム
選択ラインエネーブル手段と、このクロックの第１レベ
ルに応答してこのプリデコーディングされたカラムアド
レス中の一つをラッチし、このクロックの第２レベルに
応答してこのラッチされた信号に応答してこのエネーブ
ルされたカラム選択ラインをディスエーブルさせるカラ
ム選択ラインディスエーブル手段と、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のカラムデコーダの構成に関し、特に、同期半導体メモ
リ装置 (Synchronous memory device)に効率的に使用さ
れることができるクロック制御カラムデコーダ (Clock
controlled column decoder)に関する。
のカラムデコーダの構成に関し、特に、同期半導体メモ
リ装置 (Synchronous memory device)に効率的に使用さ
れることができるクロック制御カラムデコーダ (Clock
controlled column decoder)に関する。
【０００２】
【従来の技術】最近の半導体メモリ装置の動作速度は、
高速マイクロプロセッサシステムの動作速度に比例して
漸次に速まっている。例えば、数百ＭＨｚで動作する高
速半導体メモリ装置 (High speed memory device) は、
外部システムから供給される外部クロックに同期して動
作するように構成されており、このような半導体メモリ
装置を同期半導体メモリ装置と称する。この同期半導体
メモリ装置は、読出／書込みに関連したすべての命令の
処理動作を外部から供給されるシステムクロックに同期
して処理するように構成される。
高速マイクロプロセッサシステムの動作速度に比例して
漸次に速まっている。例えば、数百ＭＨｚで動作する高
速半導体メモリ装置 (High speed memory device) は、
外部システムから供給される外部クロックに同期して動
作するように構成されており、このような半導体メモリ
装置を同期半導体メモリ装置と称する。この同期半導体
メモリ装置は、読出／書込みに関連したすべての命令の
処理動作を外部から供給されるシステムクロックに同期
して処理するように構成される。
【０００３】外部から供給されるシステムクロックに同
期して動作する半導体メモリ装置は、メモリセルにデー
タを書き込んだりあるいは読み出すためには、ロウアド
レスとカラムアドレスが外部から供給されなければなら
ないし、このカラムアドレスの組合せにより多数のカラ
ムラインの中の一本のカラムラインを選択するようにす
る。
期して動作する半導体メモリ装置は、メモリセルにデー
タを書き込んだりあるいは読み出すためには、ロウアド
レスとカラムアドレスが外部から供給されなければなら
ないし、このカラムアドレスの組合せにより多数のカラ
ムラインの中の一本のカラムラインを選択するようにす
る。
【０００４】一般なダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）は、外部から入力されるカラムアドレス
をプリデコーダによりプリデコーディングし、このプリ
デコーディングされたカラムアドレスをカラムデコーダ
としてデコーディングしてその出力として多数のカラム
ラインの中の一本を選択する。
リ（ＤＲＡＭ）は、外部から入力されるカラムアドレス
をプリデコーダによりプリデコーディングし、このプリ
デコーディングされたカラムアドレスをカラムデコーダ
としてデコーディングしてその出力として多数のカラム
ラインの中の一本を選択する。
【０００５】一方、同期ダイナミックランダムアクセス
メモリは、外部から供給されるシステムクロックに同期
してカラムアドレスを入力し、このシステムクロックに
同期してカラムアドレスにより一本のカラムラインを選
択するように構成され、このようなカラム選択ラインの
選択方法については、多用な技術が発表されている。そ
の中、代表的なカラム選択方法は、1994 Symposium on
VLSI Circuits Digestof Technical Papersの７９〜８
０ページに記載されたＡ ２００ＭＨｚ 1６Ｍbit Sync
hronous ＤＲＡＭ with Block Access Mode の技術をあ
げられる。 図１は、従来技術に従うカラムデコーダの
構成を示すもので、これは、この論文でもパルスカラム
デコーダ(Pulsed Column Decoder) で表記された回路を
示すもので、大別して、外部から入力されるカラムアド
レスＡＹｉ（ここで、ｉは、０、１、２、……、ｎの自
然数）をプリデコーディングし、このプリデコーディン
グされたカラムアドレスを外部システムクロックに同期
した内部クロックＩＣＬＫ１及びＸＩＣＬＫ１によりプ
リデコーディングされたカラムアドレスＹＰＡを発生す
るプリデコーダ１２と、この発生したプリデコーディン
グされた信号ＹＰＡを１クロック遅延した内部クロック
ＩＣＬＫ２によりゲーティングしてカラムライン選択信
号Ｙを出力するカラムデコーダ１４とから構成されてい
る。
メモリは、外部から供給されるシステムクロックに同期
してカラムアドレスを入力し、このシステムクロックに
同期してカラムアドレスにより一本のカラムラインを選
択するように構成され、このようなカラム選択ラインの
選択方法については、多用な技術が発表されている。そ
の中、代表的なカラム選択方法は、1994 Symposium on
VLSI Circuits Digestof Technical Papersの７９〜８
０ページに記載されたＡ ２００ＭＨｚ 1６Ｍbit Sync
hronous ＤＲＡＭ with Block Access Mode の技術をあ
げられる。 図１は、従来技術に従うカラムデコーダの
構成を示すもので、これは、この論文でもパルスカラム
デコーダ(Pulsed Column Decoder) で表記された回路を
示すもので、大別して、外部から入力されるカラムアド
レスＡＹｉ（ここで、ｉは、０、１、２、……、ｎの自
然数）をプリデコーディングし、このプリデコーディン
グされたカラムアドレスを外部システムクロックに同期
した内部クロックＩＣＬＫ１及びＸＩＣＬＫ１によりプ
リデコーディングされたカラムアドレスＹＰＡを発生す
るプリデコーダ１２と、この発生したプリデコーディン
グされた信号ＹＰＡを１クロック遅延した内部クロック
ＩＣＬＫ２によりゲーティングしてカラムライン選択信
号Ｙを出力するカラムデコーダ１４とから構成されてい
る。
【０００６】同図において、プリデコーダ１２は、ＮＡ
ＮＤゲート１６、２０とインバータ１８、２８、３２及
びトライステートインバータ２６、３０の組合せから構
成されて、該当カラムアドレスＡＹ０及びＡＹ１がデコ
ーディング結果によるプリデコーディングされた信号Ｙ
ＰＡを外部システムクロックＥｘｔ．ＣＬＫに同期した
内部クロックＩＣＬＫ１の下降エッジ (Felling edge :
low going edge)に同期して出力する。そして、このカ
ラムデコーダ１４は、ＮＡＮＤゲート３４、３８及び多
数のインバータ３６、４０、４２、及び４４の組合せか
ら構成され、これは、このプリデコーディングされた信
号ＹＰＡの組合せによりプリカラムライン選択信号(Pre
−column select line signal)ＹＯを発生し、このプリ
カラムライン選択信号ＹＯを遅延した内部クロックＩＣ
ＬＫ２によりカラムライン選択信号Ｙとして出力する。
（図１の詳細な構成に対しては、1994 Symposium on VL
SICircuits Digest of Technical Papersの７９〜８０
ページに記載されたＡ ２００ＭＨｚ １６Ｍbit Sync
hronous DRAM with Block Access Mode を参照された
い。) 。
ＮＤゲート１６、２０とインバータ１８、２８、３２及
びトライステートインバータ２６、３０の組合せから構
成されて、該当カラムアドレスＡＹ０及びＡＹ１がデコ
ーディング結果によるプリデコーディングされた信号Ｙ
ＰＡを外部システムクロックＥｘｔ．ＣＬＫに同期した
内部クロックＩＣＬＫ１の下降エッジ (Felling edge :
low going edge)に同期して出力する。そして、このカ
ラムデコーダ１４は、ＮＡＮＤゲート３４、３８及び多
数のインバータ３６、４０、４２、及び４４の組合せか
ら構成され、これは、このプリデコーディングされた信
号ＹＰＡの組合せによりプリカラムライン選択信号(Pre
−column select line signal)ＹＯを発生し、このプリ
カラムライン選択信号ＹＯを遅延した内部クロックＩＣ
ＬＫ２によりカラムライン選択信号Ｙとして出力する。
（図１の詳細な構成に対しては、1994 Symposium on VL
SICircuits Digest of Technical Papersの７９〜８０
ページに記載されたＡ ２００ＭＨｚ １６Ｍbit Sync
hronous DRAM with Block Access Mode を参照された
い。) 。
【０００７】図２は、従来技術を説明するための動作タ
イミング図である。まず、図２の動作タイミング図を参
照して図１の動作を簡略に説明すれば次のようである。
イミング図である。まず、図２の動作タイミング図を参
照して図１の動作を簡略に説明すれば次のようである。
【０００８】カラムアドレスＡＹ０、ＡＹ１が論理“ハ
イ”に活性化されれば、ＮＡＮＤゲート２０の出力は論
理“ロウ”に遷移する。このＮＡＮＤゲート２０出力
は、外部から供給されるシステムクロックＥｘｔ．ＣＬ
Ｋ（図示略）に同期した内部クロックＩＣＬＫ１の下降
エッジに同期してトライステートインバータ３０及びイ
ンバータ２８から構成されたラッチ回路によりラッチさ
れた後、出力ノードに接続されたインバータ３２により
論理“ハイ”に反転する。従って、この内部クロックＩ
ＣＬＫ１が図２のように論理“ロウ”エッジに遷移すれ
ば、プリデコーダ１２から出力されるプリデコーディン
グされた信号ＹＰＡは論理“ハイ”状態に活性化され
る。
イ”に活性化されれば、ＮＡＮＤゲート２０の出力は論
理“ロウ”に遷移する。このＮＡＮＤゲート２０出力
は、外部から供給されるシステムクロックＥｘｔ．ＣＬ
Ｋ（図示略）に同期した内部クロックＩＣＬＫ１の下降
エッジに同期してトライステートインバータ３０及びイ
ンバータ２８から構成されたラッチ回路によりラッチさ
れた後、出力ノードに接続されたインバータ３２により
論理“ハイ”に反転する。従って、この内部クロックＩ
ＣＬＫ１が図２のように論理“ロウ”エッジに遷移すれ
ば、プリデコーダ１２から出力されるプリデコーディン
グされた信号ＹＰＡは論理“ハイ”状態に活性化され
る。
【０００９】このプリデコーダ１２の出力ＹＰＡが論理
“ハイ”で活性されれば、カラムデコーダ１４内のＮＡ
ＮＤゲート３４及びインバータ３６から出力されるプリ
カラムライン選択信号ＹＯが図２のように論理“ハイ”
に活性化される。このような状態でカラムアドレススト
ローブコマンド (CAS Command)が進入する内部クロック
ＩＣＬＫ１から１クロック後に遅延クロックＩＣＬＫ２
が発生する。このカラムデコーダ１４は、この遅延クロ
ックＩＣＬＫ２とこのプリカラムライン選択信号ＹＯと
を組合せ、これにより、図２のようなカラムライン選択
信号Ｙが論理“ハイ”に活性化される。このとき、この
カラムライン選択信号Ｙは、この遅延クロックＩＣＬＫ
２の上昇エッジ (Rising edge : high going edge)に応
答して活性化され、下降エッジへの遷移時に非活性化さ
れる。
“ハイ”で活性されれば、カラムデコーダ１４内のＮＡ
ＮＤゲート３４及びインバータ３６から出力されるプリ
カラムライン選択信号ＹＯが図２のように論理“ハイ”
に活性化される。このような状態でカラムアドレススト
ローブコマンド (CAS Command)が進入する内部クロック
ＩＣＬＫ１から１クロック後に遅延クロックＩＣＬＫ２
が発生する。このカラムデコーダ１４は、この遅延クロ
ックＩＣＬＫ２とこのプリカラムライン選択信号ＹＯと
を組合せ、これにより、図２のようなカラムライン選択
信号Ｙが論理“ハイ”に活性化される。このとき、この
カラムライン選択信号Ｙは、この遅延クロックＩＣＬＫ
２の上昇エッジ (Rising edge : high going edge)に応
答して活性化され、下降エッジへの遷移時に非活性化さ
れる。
【００１０】従って、図１に示すようなカラムデコーダ
は、最終的に出力されるカラムライン選択信号Ｙがカラ
ムアドレスストローブコマンドが進入した後、１クロッ
クの後に発生する遅延クロックＩＣＬＫ２に同期してエ
ネーブルされ、エネーブルの区間にこのクロックＩＣＬ
Ｋ２の“ハイ”デュアレーションにより決定される。す
なわち、カラムライン選択信号Ｙの活性化区間は、遅延
したクロックＩＣＬＫ２の“ハイ”幅に絶体的に依存す
る。
は、最終的に出力されるカラムライン選択信号Ｙがカラ
ムアドレスストローブコマンドが進入した後、１クロッ
クの後に発生する遅延クロックＩＣＬＫ２に同期してエ
ネーブルされ、エネーブルの区間にこのクロックＩＣＬ
Ｋ２の“ハイ”デュアレーションにより決定される。す
なわち、カラムライン選択信号Ｙの活性化区間は、遅延
したクロックＩＣＬＫ２の“ハイ”幅に絶体的に依存す
る。
【００１１】
【発明が解決しようとする課題】しかし、このような従
来のカラムデコーダは、次のような問題点がある。一番
目、内部クロックＩＣＬＫ１によりカラムアドレスがセ
ッティングされ、プリデコーダ１２から出力されるプリ
デコーディングされた信号ＹＰＡと遅延した内部クロッ
クＩＣＬＫ２の組合せによりカラムライン選択信号Ｙが
エネーブルされる。従って、カラムライン選択信号Ｙの
発生時点が内部クロックＩＣＬＫ２に依存される現象が
発生する。すなわち、プリカラムライン選択信号ＹＰＡ
の発生速度が速く発生した場合にも、最終出力であるカ
ラムライン選択信号Ｙは、内部クロックＩＣＬＫ２の次
の上昇エッジにより同期してエネーブルされることによ
り速度損失(speed loss)が発生する。また、外部から供
給されるシステムクロックＥｘｔ．ＣＬＫの周波数が変
化すれば、遅延した内部クロックＩＣＬＫ２の発生時点
も変化し、これにより、外部システムクロックＥｘｔ．
ＣＬＫが高周波数(high frequency)になってプリカラム
ライン選択信号ＹＯがセッティング(setting) される
前、内部クロックＩＣＬＫ２が論理“ハイ”エッジに遷
移すれば、無効(Invalid) なカラムライン選択信号Ｙが
発生して半導体メモリ装置の誤動作が発生させることが
あるという問題が生じる。
来のカラムデコーダは、次のような問題点がある。一番
目、内部クロックＩＣＬＫ１によりカラムアドレスがセ
ッティングされ、プリデコーダ１２から出力されるプリ
デコーディングされた信号ＹＰＡと遅延した内部クロッ
クＩＣＬＫ２の組合せによりカラムライン選択信号Ｙが
エネーブルされる。従って、カラムライン選択信号Ｙの
発生時点が内部クロックＩＣＬＫ２に依存される現象が
発生する。すなわち、プリカラムライン選択信号ＹＰＡ
の発生速度が速く発生した場合にも、最終出力であるカ
ラムライン選択信号Ｙは、内部クロックＩＣＬＫ２の次
の上昇エッジにより同期してエネーブルされることによ
り速度損失(speed loss)が発生する。また、外部から供
給されるシステムクロックＥｘｔ．ＣＬＫの周波数が変
化すれば、遅延した内部クロックＩＣＬＫ２の発生時点
も変化し、これにより、外部システムクロックＥｘｔ．
ＣＬＫが高周波数(high frequency)になってプリカラム
ライン選択信号ＹＯがセッティング(setting) される
前、内部クロックＩＣＬＫ２が論理“ハイ”エッジに遷
移すれば、無効(Invalid) なカラムライン選択信号Ｙが
発生して半導体メモリ装置の誤動作が発生させることが
あるという問題が生じる。
【００１２】二番目、従来のカラムデコーダは、内部ク
ロックＩＣＬＫ２のパルス幅(Pulsewidth)がメモリセル
のカラムラインを選択するカラムライン選択信号Ｙのパ
ルス幅を決定することにより、この内部クロックＩＣＬ
Ｋ２がメモリ装置内部のパルス自動発生器(Automatic p
ulse generator) で自動的に発生する自動パルス(Auto
pulse)の場合、このカラムライン選択信号Ｙのパルス幅
は、この自動パルス幅により固定される。この場合、カ
ラムライン選択信号Ｙのパルス幅は、メモリ装置が最大
動作周波数 (maximum frequency)として動作することに
応じて決定すべきである。従って、周波数が低くなって
もカラムライン選択信号Ｙのパルスは、最大動作周波数
時のデバイスの動作マージンが改善させられない。しか
し、動作周波数が低くなるに従ってカラムライン選択信
号Ｙのエネーブル区間が大きくなると、読出／書込動作
マージンが増加するが、従来技術では、パルス幅が自動
パルス幅で固定されるに従って低電圧での動作マージン
が非常に悪くなる。
ロックＩＣＬＫ２のパルス幅(Pulsewidth)がメモリセル
のカラムラインを選択するカラムライン選択信号Ｙのパ
ルス幅を決定することにより、この内部クロックＩＣＬ
Ｋ２がメモリ装置内部のパルス自動発生器(Automatic p
ulse generator) で自動的に発生する自動パルス(Auto
pulse)の場合、このカラムライン選択信号Ｙのパルス幅
は、この自動パルス幅により固定される。この場合、カ
ラムライン選択信号Ｙのパルス幅は、メモリ装置が最大
動作周波数 (maximum frequency)として動作することに
応じて決定すべきである。従って、周波数が低くなって
もカラムライン選択信号Ｙのパルスは、最大動作周波数
時のデバイスの動作マージンが改善させられない。しか
し、動作周波数が低くなるに従ってカラムライン選択信
号Ｙのエネーブル区間が大きくなると、読出／書込動作
マージンが増加するが、従来技術では、パルス幅が自動
パルス幅で固定されるに従って低電圧での動作マージン
が非常に悪くなる。
【００１３】
【課題を解決するための手段】本発明では、低周波数か
ら数百ＭＨｚの高周波数の動作周波数にまで良好にメモ
リセルのカラムラインが選択できるようにする同期メモ
リ装置のカラムデコーダを提供する。また、外部から入
力されるカラムアドレスをデコーディングし、外部シス
テムクロックに同期したクロックでこのデコーディング
されたアドレスをサンプリングしてカラム選択ラインが
エネーブルさせられる活性化クロック発生回路を提供す
る。或いは、外部から入力されるカラムアドレスをデコ
ーディングし、外部システムクロックに同期したクロッ
クでこのデコーディングされたカラムアドレスをサンプ
リングしてエネーブルされたカラム選択ラインを自動的
にディスエーブルさせられるプリチャージパルス発生回
路を提供する。更に、外部から入力されるカラムアドレ
スをデコーディングし、外部システムクロックに同期し
たクロックでこのデコーディングされたカラムアドレス
をサンプリングされた活性化クロックに応答してカラム
選択ラインをエネーブルさせ、この活性化クロックより
所定遅延して入力されるプリチャージパルスによりエネ
ーブルされたカラム選択ラインをディスエーブルさせる
クロック制御カラムデコーダを提供する。
ら数百ＭＨｚの高周波数の動作周波数にまで良好にメモ
リセルのカラムラインが選択できるようにする同期メモ
リ装置のカラムデコーダを提供する。また、外部から入
力されるカラムアドレスをデコーディングし、外部シス
テムクロックに同期したクロックでこのデコーディング
されたアドレスをサンプリングしてカラム選択ラインが
エネーブルさせられる活性化クロック発生回路を提供す
る。或いは、外部から入力されるカラムアドレスをデコ
ーディングし、外部システムクロックに同期したクロッ
クでこのデコーディングされたカラムアドレスをサンプ
リングしてエネーブルされたカラム選択ラインを自動的
にディスエーブルさせられるプリチャージパルス発生回
路を提供する。更に、外部から入力されるカラムアドレ
スをデコーディングし、外部システムクロックに同期し
たクロックでこのデコーディングされたカラムアドレス
をサンプリングされた活性化クロックに応答してカラム
選択ラインをエネーブルさせ、この活性化クロックより
所定遅延して入力されるプリチャージパルスによりエネ
ーブルされたカラム選択ラインをディスエーブルさせる
クロック制御カラムデコーダを提供する。
【００１４】このために本発明は、クロック同期半導体
メモリ装置において、外部から供給されるカラムアドレ
スをデコーディングしてプリデコーディングされたカラ
ムアドレスを発生し、このプリデコーディングされたカ
ラムアドレスをこのクロックに同期させて所定の遅延発
生した制御クロックによりサンプリングしてカラム選択
ラインをエネーブルさせるカラム選択ラインエネーブル
手段と、このクロックの第１レベルに応答してこのプリ
デコーディングされたカラムアドレス中の一つをラッチ
し、このクロックの第２レベルに応答してこのラッチさ
れた信号に応答してこのエネーブルされたカラム選択ラ
インをディスエーブルさせるカラム選択ラインディスエ
ーブル手段と、を含むことを特徴とする。
メモリ装置において、外部から供給されるカラムアドレ
スをデコーディングしてプリデコーディングされたカラ
ムアドレスを発生し、このプリデコーディングされたカ
ラムアドレスをこのクロックに同期させて所定の遅延発
生した制御クロックによりサンプリングしてカラム選択
ラインをエネーブルさせるカラム選択ラインエネーブル
手段と、このクロックの第１レベルに応答してこのプリ
デコーディングされたカラムアドレス中の一つをラッチ
し、このクロックの第２レベルに応答してこのラッチさ
れた信号に応答してこのエネーブルされたカラム選択ラ
インをディスエーブルさせるカラム選択ラインディスエ
ーブル手段と、を含むことを特徴とする。
【００１５】また、本発明は、クロックに同期して動作
する半導体メモリ装置のカラムデコーダにおいて、外部
から供給されるカラムアドレスをデコーディングしてプ
リデコーディングされたカラムアドレスを発生し、この
プリデコーディングされたカラムアドレス中の一つをこ
のクロックに同期させ所定遅延した制御クロックに応じ
てサンプリングするプリデコーダと、このクロックの第
１レベルに応答してこのプリデコーディングされたカラ
ムアドレス中の一つをラッチし、このクロックの第２レ
ベルに応答してこのラッチされた信号にトリガされて所
定遅延したプリチャージパルスを発生するプリチャージ
パルス発生回路と、このサンプリングされたプリデコー
ディングカラムアドレスとこれを除外したプリデコーデ
ィングされたカラムアドレスとの組合せによる活性化ク
ロックに応答してカラム選択ラインをエネーブルさせ、
このプリチャージパルスに応答してこのカラム選択ライ
ンをディスエーブルさせるカラム選択ライン活性化回路
と、から構成されることを特徴とする。
する半導体メモリ装置のカラムデコーダにおいて、外部
から供給されるカラムアドレスをデコーディングしてプ
リデコーディングされたカラムアドレスを発生し、この
プリデコーディングされたカラムアドレス中の一つをこ
のクロックに同期させ所定遅延した制御クロックに応じ
てサンプリングするプリデコーダと、このクロックの第
１レベルに応答してこのプリデコーディングされたカラ
ムアドレス中の一つをラッチし、このクロックの第２レ
ベルに応答してこのラッチされた信号にトリガされて所
定遅延したプリチャージパルスを発生するプリチャージ
パルス発生回路と、このサンプリングされたプリデコー
ディングカラムアドレスとこれを除外したプリデコーデ
ィングされたカラムアドレスとの組合せによる活性化ク
ロックに応答してカラム選択ラインをエネーブルさせ、
このプリチャージパルスに応答してこのカラム選択ライ
ンをディスエーブルさせるカラム選択ライン活性化回路
と、から構成されることを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明に従う好適な実施例
を添付図面を参照しつつ詳細に説明する。なお、図面
中、可能な限り同一な構成要素及び部分には、同一な参
照符号及び番号を共通使用するものとする。
を添付図面を参照しつつ詳細に説明する。なお、図面
中、可能な限り同一な構成要素及び部分には、同一な参
照符号及び番号を共通使用するものとする。
【００１７】図３は、本発明に従うクロック制御カラム
デコーダの一部分の構成図であって、これは、活性化パ
ルス発生回路(Active pulse generator)１００の構成を
示し、図４は、本発明に従うクロック制御カラムデコー
ダの一部分の構成図であって、これは、プリチャージパ
ルス発生回路 (Pre-charge pulse generator) ２００の
構成を示す。
デコーダの一部分の構成図であって、これは、活性化パ
ルス発生回路(Active pulse generator)１００の構成を
示し、図４は、本発明に従うクロック制御カラムデコー
ダの一部分の構成図であって、これは、プリチャージパ
ルス発生回路 (Pre-charge pulse generator) ２００の
構成を示す。
【００１８】図５は、本発明に従うクロック制御カラム
デコーダの一部の構成図であって、これは、カラム選択
ライン活性化回路 (Column select line Activation ci
rcuit)の構成を示す。
デコーダの一部の構成図であって、これは、カラム選択
ライン活性化回路 (Column select line Activation ci
rcuit)の構成を示す。
【００１９】図６は、図３、図４及び図５の動作を説明
するための動作タイミング図である。以下、本発明の実
施例に従って図３、図４及び図５のように構成された他
のクロック制御カラムデコーダの詳細な動作を図６のタ
イミング図を参照しつつ説明する。
するための動作タイミング図である。以下、本発明の実
施例に従って図３、図４及び図５のように構成された他
のクロック制御カラムデコーダの詳細な動作を図６のタ
イミング図を参照しつつ説明する。
【００２０】まず、同図に示すように、外部システムク
ロックＥｘｔ．ＣＬＫが入力されれば、デバイス内部で
は、一般的な同期半導体メモリ装置のようにこの外部シ
ステムクロックＥｘｔ．ＣＬＫに同期した内部クロック
ＩＣＬＫが図６のように発生する。このような状態で、
カラムアドレスストローブ信号ＣＡＳの命令が入力され
れば、メモリバンクを選択するバンク選択信号ＹＢＳと
カラムアドレスＡＹｉとが図６のようにこの内部クロッ
クＩＣＬＫの上昇エッジに同期してデバイス内部へ入力
される。
ロックＥｘｔ．ＣＬＫが入力されれば、デバイス内部で
は、一般的な同期半導体メモリ装置のようにこの外部シ
ステムクロックＥｘｔ．ＣＬＫに同期した内部クロック
ＩＣＬＫが図６のように発生する。このような状態で、
カラムアドレスストローブ信号ＣＡＳの命令が入力され
れば、メモリバンクを選択するバンク選択信号ＹＢＳと
カラムアドレスＡＹｉとが図６のようにこの内部クロッ
クＩＣＬＫの上昇エッジに同期してデバイス内部へ入力
される。
【００２１】この内部クロックＩＣＬＫに入力ノードが
接続された第１遅延器１０２は、直列接続された二つの
インバータ１０６、１１２と、このインバータ１０６、
１１２の接続ノードと電源電圧Ｖｃｃ及び接地電圧Ｖｓ
ｓとの間にそれぞれ接続されたＰＭＯＳキャパシタ１０
８と、ＮＭＯＳキャパシタ１１０とから構成される。こ
のような第１遅延器１０２は、入力される内部クロック
ＩＣＬＫをインバータ１０６、１１２の電源電圧Ｖｃｃ
端子に接続された抵抗と、このＰＭＯＳキャパシタ１０
８及びＮＭＯＳキャパシタ１１０のＲＣ時定数値に従っ
て所定遅延して出力し、遅延程度は、このＲＣ時定数を
調節して可変させ得る。従って、この第１遅延器１０２
は、この内部クロックＩＣＬＫを所定遅延して出力ノー
ドに接続されたパルス自動発生器１０４の入力ノードへ
供給する。
接続された第１遅延器１０２は、直列接続された二つの
インバータ１０６、１１２と、このインバータ１０６、
１１２の接続ノードと電源電圧Ｖｃｃ及び接地電圧Ｖｓ
ｓとの間にそれぞれ接続されたＰＭＯＳキャパシタ１０
８と、ＮＭＯＳキャパシタ１１０とから構成される。こ
のような第１遅延器１０２は、入力される内部クロック
ＩＣＬＫをインバータ１０６、１１２の電源電圧Ｖｃｃ
端子に接続された抵抗と、このＰＭＯＳキャパシタ１０
８及びＮＭＯＳキャパシタ１１０のＲＣ時定数値に従っ
て所定遅延して出力し、遅延程度は、このＲＣ時定数を
調節して可変させ得る。従って、この第１遅延器１０２
は、この内部クロックＩＣＬＫを所定遅延して出力ノー
ドに接続されたパルス自動発生器１０４の入力ノードへ
供給する。
【００２２】このパルス自動発生器１０４は、この第１
遅延器１０２の出力ノードに入力ノードが接続されたイ
ンバータ１１４の出力ノードに直列接続された奇数のイ
ンバータチェーン１１４、１１６、１１８の出力とこの
第１遅延器１０２の出力がすべて活性化（論理“ハ
イ”）状態であるときに応答して論理“ロウ”の信号を
出力するＮＡＮＤゲート１２０とこの出力ノードに接続
されたインバータ１２６とから構成されている。このよ
うなパルス自動発生器１０４は、第１遅延器１０２から
遅延出力される内部クロックＩＣＬＫが第１エッジであ
るときに応答してこのインバータチェーンによる遅延時
間幅を有する制御クロックパルスＩＣＬＫＤを自動に生
成して出力ノードに接続されたＮＡＮＤゲート１４０の
一側端に供給する。このとき、内部クロックＩＣＬＫと
この制御クロックパルスＩＣＬＫＤとの間の遅延程度、
すなわち、第１遅延は、この第１遅延器１０２のＲＣ時
定数により決定される。
遅延器１０２の出力ノードに入力ノードが接続されたイ
ンバータ１１４の出力ノードに直列接続された奇数のイ
ンバータチェーン１１４、１１６、１１８の出力とこの
第１遅延器１０２の出力がすべて活性化（論理“ハ
イ”）状態であるときに応答して論理“ロウ”の信号を
出力するＮＡＮＤゲート１２０とこの出力ノードに接続
されたインバータ１２６とから構成されている。このよ
うなパルス自動発生器１０４は、第１遅延器１０２から
遅延出力される内部クロックＩＣＬＫが第１エッジであ
るときに応答してこのインバータチェーンによる遅延時
間幅を有する制御クロックパルスＩＣＬＫＤを自動に生
成して出力ノードに接続されたＮＡＮＤゲート１４０の
一側端に供給する。このとき、内部クロックＩＣＬＫと
この制御クロックパルスＩＣＬＫＤとの間の遅延程度、
すなわち、第１遅延は、この第１遅延器１０２のＲＣ時
定数により決定される。
【００２３】このように動作される状態で、図３に示す
ような多数のデコーダ１２８は、このバンク選択信号Ｙ
ＢＳ、有効なカラムアドレスＡＹ０、ＡＹ１、及びＡＹ
２をデコーディングしてＮＡＮＤゲート１４０の他側入
力端へ供給する。他のデコーダ１３０、１３２は、バン
ク選択信号ＹＢＳ、有効なカラムアドレスＡＹ３、ＡＹ
４、ＡＹ５とバンク選択信号ＹＢＳ、有効なカラムアド
レスＡＹ６、ＡＹ７、ＡＹ８をそれぞれデコーディング
してプリデコーディングされたカラムアドレスＹＰＡ３
４５、ＹＰＡ６７８を出力し、これらは、出力ノードに
接続されたインバータ１４６、１４８及び１５０、１５
２により図５のように構成されたＮＡＮＤゲート１７６
の二つの入力端へ供給される。
ような多数のデコーダ１２８は、このバンク選択信号Ｙ
ＢＳ、有効なカラムアドレスＡＹ０、ＡＹ１、及びＡＹ
２をデコーディングしてＮＡＮＤゲート１４０の他側入
力端へ供給する。他のデコーダ１３０、１３２は、バン
ク選択信号ＹＢＳ、有効なカラムアドレスＡＹ３、ＡＹ
４、ＡＹ５とバンク選択信号ＹＢＳ、有効なカラムアド
レスＡＹ６、ＡＹ７、ＡＹ８をそれぞれデコーディング
してプリデコーディングされたカラムアドレスＹＰＡ３
４５、ＹＰＡ６７８を出力し、これらは、出力ノードに
接続されたインバータ１４６、１４８及び１５０、１５
２により図５のように構成されたＮＡＮＤゲート１７６
の二つの入力端へ供給される。
【００２４】従って、このＮＡＮＤゲート１４０は、こ
の自動パルス発生器１０４から図６のように自動的に発
生した制御クロックパルスＩＣＬＫＤが上昇エッジへ遷
移する時点に応答して、カラムアドレスＡＹ０、ＡＹ
１、及びＡＹ２とバンク選択信号ＹＢＳのデコーディン
グ結果をゲーティングし、これにより、プリデコーディ
ングカラムアドレスＹＰＡ０１２が図６のように論理
“ロウ”レベルにエネーブルされる。
の自動パルス発生器１０４から図６のように自動的に発
生した制御クロックパルスＩＣＬＫＤが上昇エッジへ遷
移する時点に応答して、カラムアドレスＡＹ０、ＡＹ
１、及びＡＹ２とバンク選択信号ＹＢＳのデコーディン
グ結果をゲーティングし、これにより、プリデコーディ
ングカラムアドレスＹＰＡ０１２が図６のように論理
“ロウ”レベルにエネーブルされる。
【００２５】すなわち、このパルス自動発生器１０４か
ら出力される制御クロックパルスＩＣＬＫＤが上昇エッ
ジになる時に応答してプリデコーディングされたカラム
アドレスＹＰＡ０１２を論理“ロウ”にエネーブルさ
せ、この制御クロックパルスＩＣＬＫＤが下降エッジに
なるとき、プリデコーディングされたカラムアドレスＹ
ＰＡ０１２を論理“ハイ”にディスエーブルさせる。こ
のように制御クロックパルスＩＣＬＫＤにより、図６の
ようにプリデコーディング後サンプリングされたカラム
アドレスＹＰＡ０１２は、図５に示したＮＯＲゲート１
７８の一側入力端へ供給される。
ら出力される制御クロックパルスＩＣＬＫＤが上昇エッ
ジになる時に応答してプリデコーディングされたカラム
アドレスＹＰＡ０１２を論理“ロウ”にエネーブルさ
せ、この制御クロックパルスＩＣＬＫＤが下降エッジに
なるとき、プリデコーディングされたカラムアドレスＹ
ＰＡ０１２を論理“ハイ”にディスエーブルさせる。こ
のように制御クロックパルスＩＣＬＫＤにより、図６の
ようにプリデコーディング後サンプリングされたカラム
アドレスＹＰＡ０１２は、図５に示したＮＯＲゲート１
７８の一側入力端へ供給される。
【００２６】一方、図５に示したＮＡＮＤゲート１７６
は、このデコーダ１３０、１３２から図６のように論理
“ハイ”状態へ出力されるプリデコーディングされたカ
ラムアドレスＹＰＡ３４５、ＹＰＡ６７８を否論理積し
て論理“ロウ”信号をＮＯＲゲート１７８の他側入力端
へ供給する。従って、このＮＯＲゲート１７８は、この
ＮＡＮＤゲート１７６の出力とプリデコーディング後サ
ンプリングされたカラムアドレスＹＰＡ０１２を論理組
合わせてカラムライン活性化クロックＹＡを図６のよう
に論理“ハイ”に出力する。
は、このデコーダ１３０、１３２から図６のように論理
“ハイ”状態へ出力されるプリデコーディングされたカ
ラムアドレスＹＰＡ３４５、ＹＰＡ６７８を否論理積し
て論理“ロウ”信号をＮＯＲゲート１７８の他側入力端
へ供給する。従って、このＮＯＲゲート１７８は、この
ＮＡＮＤゲート１７６の出力とプリデコーディング後サ
ンプリングされたカラムアドレスＹＰＡ０１２を論理組
合わせてカラムライン活性化クロックＹＡを図６のよう
に論理“ハイ”に出力する。
【００２７】このＮＯＲゲート１７８から出力される活
性化クロックＹＡは、電源電圧Ｖｃｃと接地電圧Ｖｓｓ
との間に直列接続された第１ＰＭＯＳトランジスタ１８
０、第２ＰＭＯＳトランジスタ１８２とＮＭＯＳトラン
ジスタ１８４中の第１ＰＭＯＳトランジスタ１８０のゲ
ートとＮＭＯＳトランジスタ１８４のゲートにそれぞれ
供給される。このとき、この第２ＰＭＯＳトランジスタ
１８２のドレインとこのＮＭＯＳトランジスタ１８４の
ドレインの接続ノードとカラムライン選択信号Ｙとの間
には、二つのインバータ１８６及び１８８とから構成さ
れたラッチ回路が接続されている。
性化クロックＹＡは、電源電圧Ｖｃｃと接地電圧Ｖｓｓ
との間に直列接続された第１ＰＭＯＳトランジスタ１８
０、第２ＰＭＯＳトランジスタ１８２とＮＭＯＳトラン
ジスタ１８４中の第１ＰＭＯＳトランジスタ１８０のゲ
ートとＮＭＯＳトランジスタ１８４のゲートにそれぞれ
供給される。このとき、この第２ＰＭＯＳトランジスタ
１８２のドレインとこのＮＭＯＳトランジスタ１８４の
ドレインの接続ノードとカラムライン選択信号Ｙとの間
には、二つのインバータ１８６及び１８８とから構成さ
れたラッチ回路が接続されている。
【００２８】従って、プリデコーディングされたカラム
アドレスＹＰＡ３４５及びＹＰＡ６７８の有効(Valid)
区間で、プリデコーディング後サンプリングされたカラ
ムアドレスＹＰＡ０１２の論理“ロウ”区間だけ発生す
る活性化クロックＹＡが図６のように論理“ハイ”にな
れば、第１ＰＭＯＳトランジスタ１８０は非導通状態、
ＮＭＯＳトランジスタ１８４は導通状態になる。このよ
うな動作によりラッチ回路の出力ノードは、論理“ハ
イ”にラッチされてカラムライン選択信号Ｙが論理“ハ
イ”にエネーブルされる。このカラムライン選択信号Ｙ
の論理“ハイ”へのエネーブルは、活性化クロックＹＡ
が論理“ロウ”へ遷移して第１ＰＭＯＳトランジスタ１
８０が導通状態、ＮＭＯＳトランジスタ１８４が非導通
状態にあるとしても、プリチャージパルスＹＰのレベル
が論理“ハイ”に維持されている間は、第２ＰＭＯＳト
ランジスタ１８２が非導通状態となるので、ラッチ回路
の動作により図６のように論理“ハイ”状態に保持され
る。
アドレスＹＰＡ３４５及びＹＰＡ６７８の有効(Valid)
区間で、プリデコーディング後サンプリングされたカラ
ムアドレスＹＰＡ０１２の論理“ロウ”区間だけ発生す
る活性化クロックＹＡが図６のように論理“ハイ”にな
れば、第１ＰＭＯＳトランジスタ１８０は非導通状態、
ＮＭＯＳトランジスタ１８４は導通状態になる。このよ
うな動作によりラッチ回路の出力ノードは、論理“ハ
イ”にラッチされてカラムライン選択信号Ｙが論理“ハ
イ”にエネーブルされる。このカラムライン選択信号Ｙ
の論理“ハイ”へのエネーブルは、活性化クロックＹＡ
が論理“ロウ”へ遷移して第１ＰＭＯＳトランジスタ１
８０が導通状態、ＮＭＯＳトランジスタ１８４が非導通
状態にあるとしても、プリチャージパルスＹＰのレベル
が論理“ハイ”に維持されている間は、第２ＰＭＯＳト
ランジスタ１８２が非導通状態となるので、ラッチ回路
の動作により図６のように論理“ハイ”状態に保持され
る。
【００２９】このような構成の説明中、図３に示したよ
うな第１遅延器１０２の第１遅延時間は、プリデコーデ
ィングされたカラムアドレスＹＰＡ３４５とＹＰＡ６７
８が論理“ハイ”に活性化され、これにより、図５のＮ
ＡＮＤゲート１７６の出力が論理“ロウ”になる時点よ
り図３のインバータ１４４の出力ノードから出力される
信号ＹＰＡ０１２のレベルが論理“ロウ”になる時点が
遅延するように調節されなければならない。このような
第１遅延時間の調節によりプリデコーディングされたカ
ラムアドレスＹＰＡ３４５及びＹＰＡ６７８が有してい
るアドレス情報及びプリデコーダが有するスキュー(Ske
w)に無関係にできる。
うな第１遅延器１０２の第１遅延時間は、プリデコーデ
ィングされたカラムアドレスＹＰＡ３４５とＹＰＡ６７
８が論理“ハイ”に活性化され、これにより、図５のＮ
ＡＮＤゲート１７６の出力が論理“ロウ”になる時点よ
り図３のインバータ１４４の出力ノードから出力される
信号ＹＰＡ０１２のレベルが論理“ロウ”になる時点が
遅延するように調節されなければならない。このような
第１遅延時間の調節によりプリデコーディングされたカ
ラムアドレスＹＰＡ３４５及びＹＰＡ６７８が有してい
るアドレス情報及びプリデコーダが有するスキュー(Ske
w)に無関係にできる。
【００３０】このような動作によりエネーブルされたカ
ラムライン選択信号Ｙは、図４に示したプリチャージパ
ルス発生回路から出力されるプリチャージパルスＹＰに
よりディスエーブルされる。
ラムライン選択信号Ｙは、図４に示したプリチャージパ
ルス発生回路から出力されるプリチャージパルスＹＰに
よりディスエーブルされる。
【００３１】同図を参照すれば、デコーダ１５４は、バ
ンク選択信号ＹＢＳとカラムアドレスＡＹ０、ＡＹ１、
ＡＹ２をデコーディングして出力する。従って、このデ
コーダ１５４へ入力されるすべての信号が論理“ハイ”
状態に有効に入力される場合は、ディスエーブル信号発
生回路１５６へ論理“ハイ”信号が供給される。
ンク選択信号ＹＢＳとカラムアドレスＡＹ０、ＡＹ１、
ＡＹ２をデコーディングして出力する。従って、このデ
コーダ１５４へ入力されるすべての信号が論理“ハイ”
状態に有効に入力される場合は、ディスエーブル信号発
生回路１５６へ論理“ハイ”信号が供給される。
【００３２】このとき、このディスエーブル信号発生回
路１５６内のインバータ１６２は、これを反転して伝送
ゲート１６６へ供給する。このスキューゲート１６６
は、内部クロックＩＣＬＫの下降エッジで入力される信
号、すなわちカラムアドレスＡＹｉ及びバンク選択信号
ＹＢＳの組合情報をインバータ１６８、１７０から構成
されたラッチ回路へ貯蔵させる。このような動作によ
り、ラッチ回路の出力ノードＮ１は図６のように論理
“ハイ”になる。このラッチ回路の出力ノードＮ１の貯
蔵情報は、次の内部クロックＩＣＬＫの上昇エッジにエ
ネーブルされるＮＡＮＤゲート１７２によりゲーティン
グされ、これは、すぐインバータ１７４を通じて第２遅
延器１５８へ供給される。
路１５６内のインバータ１６２は、これを反転して伝送
ゲート１６６へ供給する。このスキューゲート１６６
は、内部クロックＩＣＬＫの下降エッジで入力される信
号、すなわちカラムアドレスＡＹｉ及びバンク選択信号
ＹＢＳの組合情報をインバータ１６８、１７０から構成
されたラッチ回路へ貯蔵させる。このような動作によ
り、ラッチ回路の出力ノードＮ１は図６のように論理
“ハイ”になる。このラッチ回路の出力ノードＮ１の貯
蔵情報は、次の内部クロックＩＣＬＫの上昇エッジにエ
ネーブルされるＮＡＮＤゲート１７２によりゲーティン
グされ、これは、すぐインバータ１７４を通じて第２遅
延器１５８へ供給される。
【００３３】この第２遅延器１５８は、入力される信号
を所定遅延してパルス自動発生器１６０へ入力させる。
この自動パルス発生器１６０の構成は、図３に示したよ
うな自動パルス発生器１０４の構成とほぼ同一であり、
ただ出力の活性化レベルが論理“ロウ”になる。
を所定遅延してパルス自動発生器１６０へ入力させる。
この自動パルス発生器１６０の構成は、図３に示したよ
うな自動パルス発生器１０４の構成とほぼ同一であり、
ただ出力の活性化レベルが論理“ロウ”になる。
【００３４】従って、図４に示すようなプリチャージパ
ルス発生回路は、内部クロックＩＣＬＫの上昇エッジに
よりカラムライン選択信号Ｙが論理“ハイ”にエネーブ
ルされる時のカラムアドレスＡＹｉとバンク選択情報Ｙ
ＢＳをラッチし、次の内部クロックＩＣＬＫの上昇エッ
ジで自動的に図６のような論理“ロウ”状態のプリチャ
ージパルスＹＰを発生する。
ルス発生回路は、内部クロックＩＣＬＫの上昇エッジに
よりカラムライン選択信号Ｙが論理“ハイ”にエネーブ
ルされる時のカラムアドレスＡＹｉとバンク選択情報Ｙ
ＢＳをラッチし、次の内部クロックＩＣＬＫの上昇エッ
ジで自動的に図６のような論理“ロウ”状態のプリチャ
ージパルスＹＰを発生する。
【００３５】図４の構成により発生したプリチャージパ
ルスＹＰは、図５のように構成されたカラム選択ライン
活性化回路内の第２ＰＭＯＳトランジスタ１８２をター
ンオンさせる。このとき、第１ＰＭＯＳトランジスタ１
８０はすでにターンオン状態にあるので、インバータで
構成されたラッチ回路の出力を論理“ロウ”レベルにプ
リチャージさせてカラムライン選択信号Ｙを論理“ロ
ウ”にディスエーブルさせる。
ルスＹＰは、図５のように構成されたカラム選択ライン
活性化回路内の第２ＰＭＯＳトランジスタ１８２をター
ンオンさせる。このとき、第１ＰＭＯＳトランジスタ１
８０はすでにターンオン状態にあるので、インバータで
構成されたラッチ回路の出力を論理“ロウ”レベルにプ
リチャージさせてカラムライン選択信号Ｙを論理“ロ
ウ”にディスエーブルさせる。
【００３６】図６を参照すれば、読出／書込命令が入力
される周期Ｔ０で選択されたカラムアドレスＡＹ０によ
り活性化クロックＹＡ０が発生してカラム選択ラインＹ
０をエネーブルさせ、周期Ｔ１でカラムアドレスＡＹ１
が入力されるが、先に入力されたカラムアドレスＡＹ０
と異なる場合（すなわち、他のカラムラインを選択する
場合）には、周期Ｔ１で発生したプリチャージパルスＹ
Ｐ０によりカラム選択ラインＹ０はディスエーブルされ
る。
される周期Ｔ０で選択されたカラムアドレスＡＹ０によ
り活性化クロックＹＡ０が発生してカラム選択ラインＹ
０をエネーブルさせ、周期Ｔ１でカラムアドレスＡＹ１
が入力されるが、先に入力されたカラムアドレスＡＹ０
と異なる場合（すなわち、他のカラムラインを選択する
場合）には、周期Ｔ１で発生したプリチャージパルスＹ
Ｐ０によりカラム選択ラインＹ０はディスエーブルされ
る。
【００３７】しかし、このカラムアドレスＡＹ０と周期
Ｔ１へ入ってくる他のカラムアドレスＡＹ１の値が同一
なカラムラインを選択する場合、Ｔ１時点の内部クロッ
クＩＣＬＫにより発生した活性化クロックＹＡ０により
エネーブルされたカラム選択ラインＹ０は、第２ＰＭＯ
Ｓトランジスタ１８２がターンオン状態となってディス
エーブルさせる。しかし、活性化クロックＹＡ１がエネ
ーブルされることにより、第１ＰＭＯＳトランジスタ１
８０はターンオフ状態になり、ＮＭＯＳトランジスタ１
８４はターンオン状態になる。その結果、継続的にエネ
ーブル状態を保持する。従って、この活性化クロックＹ
ＡとプリチャージパルスＹＰとがオーバーラップしても
無関係に動作する。
Ｔ１へ入ってくる他のカラムアドレスＡＹ１の値が同一
なカラムラインを選択する場合、Ｔ１時点の内部クロッ
クＩＣＬＫにより発生した活性化クロックＹＡ０により
エネーブルされたカラム選択ラインＹ０は、第２ＰＭＯ
Ｓトランジスタ１８２がターンオン状態となってディス
エーブルさせる。しかし、活性化クロックＹＡ１がエネ
ーブルされることにより、第１ＰＭＯＳトランジスタ１
８０はターンオフ状態になり、ＮＭＯＳトランジスタ１
８４はターンオン状態になる。その結果、継続的にエネ
ーブル状態を保持する。従って、この活性化クロックＹ
ＡとプリチャージパルスＹＰとがオーバーラップしても
無関係に動作する。
【００３８】従って、このように動作されるクロック制
御カラムデコーダのカラムライン選択信号Ｙのエネーブ
ル時点は、図３に示した第１遅延器１０２内のＲＣ時定
数の調節により可変させられる。また、このカラムライ
ン選択信号Ｙのディスエーブル時点は、図４に示したよ
うな第２遅延器１５８内のＲＣ時定数を調節することに
より可変できる。その結果、カラムライン選択信号Ｙの
エネーブル区間が容易に調節できる。これは、同期半導
体メモリ装置へ供給される外部システムクロックＥｘ
ｔ．ＣＬＫの周波数が低くなっても、この活性化クロッ
クＹＡとプリチャージパルスＹＰは、同一な内部クロッ
クＩＣＬＫにより発生することにより、カラムライン選
択信号Ｙのエネーブル区間が増加して低周波数にいけば
いくほどデバイスの読出／書込動作の特性が改善する。
御カラムデコーダのカラムライン選択信号Ｙのエネーブ
ル時点は、図３に示した第１遅延器１０２内のＲＣ時定
数の調節により可変させられる。また、このカラムライ
ン選択信号Ｙのディスエーブル時点は、図４に示したよ
うな第２遅延器１５８内のＲＣ時定数を調節することに
より可変できる。その結果、カラムライン選択信号Ｙの
エネーブル区間が容易に調節できる。これは、同期半導
体メモリ装置へ供給される外部システムクロックＥｘ
ｔ．ＣＬＫの周波数が低くなっても、この活性化クロッ
クＹＡとプリチャージパルスＹＰは、同一な内部クロッ
クＩＣＬＫにより発生することにより、カラムライン選
択信号Ｙのエネーブル区間が増加して低周波数にいけば
いくほどデバイスの読出／書込動作の特性が改善する。
【００３９】さらに、速度側面において、従来技術の場
合プリデコーダの出力が速く出力されても、つぎのクロ
ックによりカラムライン選択信号Ｙがエネーブルされる
が、本発明では、アドレススキュー(Address Skew)を除
去するために所定の遅延により最短経路でプリデコーデ
ィングしてカラムをデコーディングすることにより、高
周波数クロックに対応することが容易になる。
合プリデコーダの出力が速く出力されても、つぎのクロ
ックによりカラムライン選択信号Ｙがエネーブルされる
が、本発明では、アドレススキュー(Address Skew)を除
去するために所定の遅延により最短経路でプリデコーデ
ィングしてカラムをデコーディングすることにより、高
周波数クロックに対応することが容易になる。
【００４０】図７は、本発明に従うクロック制御カラム
デコーダをマルチバンク(Multi-Bank)のメモリ装置に適
用した場合のカラムデコーディングの例示図である。同
図を参照すれば、多数のバンクデコーダのそれぞれは、
カラムアドレスバッファから出力されるカラムアドレス
ＡＹｉとバンク選択信号ＹＢＳを入力とする。このと
き、この多数のバンクデコーダのそれぞれは、図３、図
４、及び図５に示すような活性化パルス発生回路(Activ
e pulse generator)１００、プリチャージパルス発生回
路(Pre-charge pulse generator)２００、及びカラム選
択ライン活性化回路(Column select line Activation c
ircuit) ３００を備えて、外部カラムアドレスをクロッ
クに同期デコーディングしてカラム選択ラインＹ０、Ｙ
１、Ｙ２、…、Ｙｎをそれぞれ選択するように動作す
る。
デコーダをマルチバンク(Multi-Bank)のメモリ装置に適
用した場合のカラムデコーディングの例示図である。同
図を参照すれば、多数のバンクデコーダのそれぞれは、
カラムアドレスバッファから出力されるカラムアドレス
ＡＹｉとバンク選択信号ＹＢＳを入力とする。このと
き、この多数のバンクデコーダのそれぞれは、図３、図
４、及び図５に示すような活性化パルス発生回路(Activ
e pulse generator)１００、プリチャージパルス発生回
路(Pre-charge pulse generator)２００、及びカラム選
択ライン活性化回路(Column select line Activation c
ircuit) ３００を備えて、外部カラムアドレスをクロッ
クに同期デコーディングしてカラム選択ラインＹ０、Ｙ
１、Ｙ２、…、Ｙｎをそれぞれ選択するように動作す
る。
【００４１】
【発明の効果】以上から述べてきたように、本発明は、
同期半導体メモリ装置のカラムラインの選択を外部クロ
ックに同期した内部クロックの出力を使用してプリデコ
ーディングされたカラムアドレスをサンプリングし、こ
のサンプリングされた信号によりカラム選択ラインをエ
ネーブルさせ、このエネーブルされたカラム選択ライン
をこの内部クロックの次のクロックに同期したプリチャ
ージパルスによりディスエーブルさせることにより、広
範囲の動作周波数で安定して動作させられるという長所
がある。
同期半導体メモリ装置のカラムラインの選択を外部クロ
ックに同期した内部クロックの出力を使用してプリデコ
ーディングされたカラムアドレスをサンプリングし、こ
のサンプリングされた信号によりカラム選択ラインをエ
ネーブルさせ、このエネーブルされたカラム選択ライン
をこの内部クロックの次のクロックに同期したプリチャ
ージパルスによりディスエーブルさせることにより、広
範囲の動作周波数で安定して動作させられるという長所
がある。
【図１】従来技術に従うカラムデコーダの構成を示す
図。
図。
【図２】従来技術を説明するための動作タイミング図。
【図３】本発明に従うクロック制御カラムデコーダの一
部分の構成図であって、これは、活性化パルス発生回路
の構成を示す図。
部分の構成図であって、これは、活性化パルス発生回路
の構成を示す図。
【図４】本発明に従うクロック制御カラムデコーダの一
部分の構成図であって、これは、プリチャージパルス発
生回路の構成を示す図。
部分の構成図であって、これは、プリチャージパルス発
生回路の構成を示す図。
【図５】本発明に従うクロック制御カラムデコーダの一
部分の構成図であって、これはカラム選択ライン活性化
回路の構成を示す図。
部分の構成図であって、これはカラム選択ライン活性化
回路の構成を示す図。
【図６】図３、図４、及び図６の動作を説明するための
動作タイミング図。
動作タイミング図。
【図７】本発明に従うクロック制御カラムデコーダをマ
ルチバンクのメモリ装置に適用した場合のカラムデコー
ディングの例示図。
ルチバンクのメモリ装置に適用した場合のカラムデコー
ディングの例示図。
Claims (10)
- 【請求項１】 クロックに同期して動作する半導体メモ
リ装置のカラムデコーダにおいて、 外部から供給されるカラムアドレスをデコーディングし
てプリデコーディングされたカラムアドレスを発生し、
このプリデコーディングされたカラムアドレスをこのク
ロックに同期させて所定の遅延発生した制御クロックに
よりサンプリングしてカラム選択ラインをエネーブルさ
せるカラム選択ラインエネーブル手段と、このクロック
の第１レベルに応答してこのプリデコーディングされた
カラムアドレス中の一つをラッチし、このクロックの第
２レベルに応答してこのラッチされた信号に応答してこ
のエネーブルされたカラム選択ラインをディスエーブル
させるカラム選択ラインディスエーブル手段とを、含む
ことを特徴とするクロック制御カラムデコーダ。 - 【請求項２】 クロックに同期して動作する半導体メモ
リ装置のカラムデコーダにおいて、 外部から供給されるカラムアドレスをデコーディングし
てプリデコーディングされたカラムアドレスを発生し、
このプリデコーディングされたカラムアドレス中の一つ
をこのクロックに同期させて所定遅延した制御クロック
に応じてサンプリングするプリデコーダと、このクロッ
クの第１レベルに応答してこのプリデコーディングされ
たカラムアドレス中の一つをラッチし、このクロックの
第２レベルに応答してこのラッチされた信号にトリガさ
れて所定遅延したプリチャージパルスを発生するプリチ
ャージパルス発生回路と、このサンプリングされたプリ
デコーディングカラムアドレスとこれを除外したプリデ
コーディングされたカラムアドレスとの組合せによる活
性化クロックに応答してカラム選択ラインをエネーブル
させ、このプリチャージパルスに応答してこのカラム選
択ラインをディスエーブルさせるカラム選択ライン活性
化回路と、から構成されることを特徴とするクロック制
御カラムデコーダ。 - 【請求項３】 このプリデコーダは、このクロックを所
定遅延して出力する第１遅延手段と、この第１遅延手段
の第１エッジにトリガされて所定のデュアレーションを
有する制御パルスを自動に発生する第１パルス自動発生
手段と、外部からのバンク選択信号及び有効カラムアド
レスをデコーディングしてプリデコーディングされたカ
ラムアドレスを発生する多数のカラムアドレスデコーダ
と、この多数のカラムアドレスデコーダの出力中の一つ
をこの制御パルスによりサンプリングするサンプリング
手段と、から構成される請求項２記載のクロック制御カ
ラムデコーダ。 - 【請求項４】 このサンプリング手段は、ＮＡＮＤゲー
トである請求項３記載のクロック制御カラムデコーダ。 - 【請求項５】 この第１遅延手段は、このサンプリング
時点が調節できる手段を有する請求項３記載のクロック
制御カラムデコーダ。 - 【請求項６】 この第１自動パルス発生手段は、このカ
ラム選択ラインのエネーブル区間が調節できる手段を含
む請求項３または請求項５記載のクロック制御カラムデ
コーダ。 - 【請求項７】 このプリチャージパルス発生回路は、こ
のクロックの第１レベルに応答してこのプリデコーディ
ングされたカラムアドレス中の一つをラッチするラッチ
手段と、このラッチ手段の出力をこのクロックの第２レ
ベルに応答して所定遅延して出力する第２遅延手段と、
この第２遅延手段の出力にトリガされて所定のデュアレ
ーションを有するプリチャージパルスを自動的に発生す
る第２パルス自動発生手段と、から構成される請求項２
または請求項３記載のクロック制御カラムデコーダ。 - 【請求項８】 この第２遅延手段は、このプリチャージ
パルス発生時点が調節できる手段を含む請求項７記載の
クロック制御カラムデコーダ。 - 【請求項９】 この第２自動パルス発生手段は、このカ
ラム選択ラインのディスエーブル区間が調節できる手段
を含む請求項８記載のクロック制御カラムデコーダ。 - 【請求項１０】 このカラム選択ライン活性化回路は、
それぞれのソースが電源電圧と接地電圧にそれぞれ接続
され、この活性化信号をゲートへそれぞれ入力させる第
１チャネル形第１ＭＯＳトランジスタ及び第２チャネル
形ＭＯＳトランジスタと、チャネルがこの第１チャネル
形第１ＭＯＳトランジスタのドレイン及び第２チャネル
形ＭＯＳトランジスタのドレインの間に接続され、この
プリチャージパルスをゲートへ入力する第１チャネル形
第２ＭＯＳトランジスタと、この第１チャネル形第２Ｍ
ＯＳトランジスタのソースと第２チャネル形ＭＯＳトラ
ンジスタのドレインの接続ノードとカラム選択ライン間
に接続されたラッチ回路とから構成される請求項２記載
のクロック制御カラムデコーダ。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH09293378A true JPH09293378A (ja) | 1997-11-11 |
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| KR (1) | KR0177789B1 (ja) |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011501332A (ja) * | 2007-10-11 | 2011-01-06 | モサイド・テクノロジーズ・インコーポレーテッド | 読取列選択信号と読取データバス事前充電制御信号のインタロック |
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| KR100455370B1 (ko) * | 1997-11-03 | 2004-12-17 | 삼성전자주식회사 | 칼럼선택라인 디스에이블 제어회로 및 이를 이용한 반도체 메모리장치 |
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| KR100712539B1 (ko) * | 2005-11-23 | 2007-04-30 | 삼성전자주식회사 | 반도체 메모리 장치의 칼럼 디코더 및 반도체 메모리장치의 칼럼 선택 라인 신호 발생 방법 |
| TWI463432B (zh) * | 2012-10-05 | 2014-12-01 | Genesys Logic Inc | 圖像資料處理方法 |
| US11164614B1 (en) * | 2020-07-10 | 2021-11-02 | Taiwan Semiconductor Manufacturing Company Limited | Memory architecture |
| CN116844600B (zh) * | 2022-03-23 | 2024-05-03 | 长鑫存储技术有限公司 | 一种信号采样电路以及半导体存储器 |
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|---|---|---|---|---|
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-
1997
- 1997-01-08 JP JP00151797A patent/JP3907018B2/ja not_active Expired - Fee Related
- 1997-01-08 US US08/780,632 patent/US5848024A/en not_active Expired - Lifetime
- 1997-01-23 TW TW086100742A patent/TW374921B/zh active
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