KR100278923B1 - 초고속 순차 컬럼 디코더 - Google Patents

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Abstract

본 발명은 클럭동기 메모리에서 버스트동작을 하는데 있어, 파이프라이닝 방식을 이용하여 고속의 연속적인 출력을 발생시켜 외부입력 클럭신호의 인가속도에 무관하게 동작하는 초고속 순차 컬럼 디코더에 관한 것으로, 특히 컬럼 어드레스신호를 입력받아 이를 디코딩하여 구동부의 입력단으로 디코딩 신호를 전달하는 컬럼 어드레스 디코딩부와, 상기 디코딩 신호를 각각 입력으로 하여 컬럼 디코더 신호들을 순차적으로 출력하는 버스트길이 만큼의 갯수를 갖는 단위 카운터로 구성된 파이프라인 방식의 컬럼 카운터부를 구비함으로써, 시간 지연양을 자유롭게 조절할 수 있도록 하고, 외부에서의 컬럼 어드레스를 프리디코딩한 신호들의 펄스폭을 줄임으로써 순차적인 컬럼 디코더 신호들을 빠른 주파수로 구동시킬 수 있도록 하며, 외부 클럭신호의 속도에 무관하게 동작할 수 있도록 하여 실용성을 높인 초고속 순차 컬럼 디코더에 관한 것이다.

Description

초고속 순차 컬럼 디코더
본 발명은 클럭동기 메모리에서 버스트동작시 딜레이 조절이 가능한 초고속 순차 컬럼 디코더에 관한 것으로, 특히 파이프라이닝 방식을 이용하여 고속의 연속적인 출력을 발생시켜 외부입력 클럭신호의 인가속도에 무관하게 동작하도록 한 초고속 순차 컬럼 디코더에 관한 것이다.
일반적으로, 외부입력 클럭신호에 동기하여 동작하는 싱크로노스 메모리는 버스트(burst) 동작을 할 경우 각각의 컬럼 디코더(column decoder) 출력이 매번 클럭신호에 동기하여 발생하기 때문에, 외부 클럭신호에서부터 비트라인 센스앰프(bit-line sense amplifier)의 비트라인 데이타를 데이타 버스라인(data bus line)에 실어주는 컬럼 디코더 출력까지의 시간이 길어져서 고속의 동작을 하는데 있어서 병목현상(bottle neck)을 일으키는 문제점이 있다.
도 1 은 종래의 컬럼 디코더 회로도를 나타낸 것으로, 버스트 길이(burst-length)가 4 인 경우를 예로 하고 있으며, 컬럼 어드레스의 프리디코딩(predecoding)된 신호를 입력받아 이를 디코딩하여 구동단의 입력부로 디코딩 신호(s0∼s3)를 전달하는 컬럼 어드레스 디코딩부(100)와, 상기 디코딩 신호(s0∼s3) 각각을 입력받아 클럭신호에 동기하여 컬럼 디코딩 신호(CDijk_0∼CDijk_3)를 발생시키는 구동부(200)로 구성된다.
상기 컬럼 어드레스 디코딩부(100)는 컬럼 어드레스의 프리디코딩(predecoding)된 신호(YAi_0∼YAi_3)를 각각 1 입력으로 하며, 또 다른 컬럼 어드레스의 프리디코딩 신호(YAj_n, YAk_n)를 각각 2·3입력으로 하는 3입력 낸드게이트(NAND1∼NAND4)와, 상기 낸드게이트(NAND1∼NAND4) 각각의 출력노드에 연결된 다수개의 버퍼링 인버터(I1∼I8)로 구성된다.
그리고, 상기 구동부(200)는 상기 컬럼 어드레스 디코딩부(100)의 출력신호(s0∼s3)를 각각 입력으로 하는 각각의 인버터(I9∼I12)로 구성된다.
본 발명에서는 버스트 길이(burst-length)가 4인 경우를 예로들고 있지만, 버스트 길이가 2 또는 8, 16 풀 페이지(full page)일 경우도 같은 구조로 구현할 수 있다.
그리고, 상기 구성을 갖는 컬럼 디코더의 입력신호 중 YAi_0∼YAi_3은 외부에서 입력되는 컬럼 어드레스가 될 수도 있으며, 내부에서 카운터에 의해 발생되는 컬럼 어드레스의 프리디코딩(predecoding)된 신호일 수도 있다.
그러나, 모두 동일하게 클럭에 동기되어 발생되는 신호이므로 그 출력신호(CDijk_0∼CDijk_3)도 클럭에 동기되어 발생되므로, 순차 버스트(sequential burst) 동작을 하는 메모리에서는 고속의 버스트 동작을 하는데 있어서 시간상의 제약이 따르는 문제점이 있다.
도 2 는 종래의 클럭동기 메모리의 버스트동작 타이밍도를 나타낸 것으로, (a)CLK는 외부에서 입력되는 클럭신호를, (b)int_CLK는 상기 메모리의 내부에서 생성되는 클럭신호를, 그리고 (c)Y-ADDR는 컬럼 어드레스 신호를, (d)CDijk_0∼CDijk_3는 컬럼 디코더의 출력신호를 나타낸 것이다.
그리고, i, j, k는 어드레스의 프리디코딩 조합을 나타낸다.
도 2 를 통해 알 수 있듯이, 종래의 컬럼 디코더는 순차 버스트 동작의 경우, 외부 클럭(CLK)에 동기되어 각각의 컬럼 디코더 신호(여기서는 버스트 길이가 4 이므로, CDijk_0∼CDijk_3이 된다.)들이 순차적으로 발생하게 되므로, 외부 클럭의 주파수가 높아질수록 상기 컬럼 디코더 신호를 발생시키는 데 있어서 회로 구성이나 제조기술에 따른 상호연락 라인에서의 시간지연 문제가 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 파이프라인 카운터를 이용하여 연속적인 컬럼 디코딩 시간을 줄이고, 클럭 주파수에 따라 딜레이를 조절할 수 있게 구성되어 고속의 버스트동작이 가능한 초고속 순차 컬럼 디코더를 제공하는데 있다.
도 1 은 종래의 컬럼 디코더를 나타낸 회로도
도 2 는 종래의 클럭동기 메모리의 버스트동작 타이밍도
도 3 은 본 발명에 의한 초고속 순차 컬럼 디코더의 회로 구성도
도 4 는 도 3 에 도시된 단위 카운터의 상세 회로도
도 5 는 도 4 에 도시된 지연 논리부의 일실시예를 나타낸 회로 구성도
도 6 은 도 3 에 도시된 초고속 순차 컬럼 디코더의 동작 타이밍도
도 7 은 도 3 에 도시된 초고속 순차 컬럼 디코더의 시뮬레이션 결과도
<도면의 주요부분에 대한 부호의 설명>
100 : 컬럼 어드레스 디코딩부 200 : 구동부
300 : 컬럼 카운터부 400 : 버퍼링부
401 : OR논리조합 게이트 402 : 래치부
403 : 지연 논리부
상기 목적을 달성하기 위하여, 본 발명에 의한 초고속 순차 컬럼 디코더는 컬럼 어드레스신호를 입력받아 이를 디코딩하여 구동부의 입력단으로 디코딩 신호를 전달하는 컬럼 어드레스 디코딩부와, 상기 디코딩 신호를 각각 입력으로 하여 컬럼 디코더 신호들을 순차적으로 출력하는 버스트길이 만큼의 갯수를 갖는 단위 카운터로 구성된 파이프라인 방식의 컬럼 카운터부를 구비한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 은 본 발명에 따른 초고속 순차 컬럼 디코더의 회로 구성도를 나타낸 것으로, 버스트길이가 4인 경우를 예로하며, 컬럼 어드레스의 프리디코딩된 신호(YAi_0∼YAi_3, YAj_n, YAk_n)를 입력받아 이를 디코딩하여 구동부의 입력단으로 디코딩 신호(s0∼s3)를 전달하는 컬럼 어드레스 디코딩부(100)와, 상기 디코딩 신호(s0∼s3)를 각각 입력으로 하여 컬럼 디코더 신호들(CDijk_0∼CDijk_3)을 순차적으로 출력하는 버스트 길이만큼의 단위 카운터(301∼304)로 구성된 파이프라인 방식의 컬럼 카운터부(300)로 구성된다.
상기 컬럼 어드레스 디코딩부(100)는 컬럼 어드레스의 프리디코딩(predecoding)된 신호(YAi_0∼YAi_3)를 각각 1 입력으로 하며, 또 다른 컬럼 어드레스의 프리디코딩 신호(YAj_n, YAk_n)를 각각 2·3입력으로 하는 3입력 낸드게이트(NAND1∼NAND4)와, 상기 낸드게이트(NAND1∼NAND4) 각각의 출력노드에 연결된 다수개의 버퍼링 인버터(I1∼I8)로 구성된다.
그리고, 도 4 는 도 3 에 도시된 단위 카운터(301∼304)의 상세 회로도를 나타낸 것으로, 상기 컬럼 어드레스 디코딩부(100)의 출력신호(s0∼s3) 중의 한 신호인 ypre신호가 게이트로 인가되며 전원전위와 출력노드(N1) 사이에 연결된 제1 P채널 모스 트랜지스터(MP1)와, 이전 번지의 컬럼 디코더의 출력신호(CDijk_n-1)와 상기 신호(CDijk_n-1)가 홀수개의 인버터(I1∼I5)로 구성된 버퍼링부(400)를 거쳐 일정시간 지연된 신호(td)를 입력으로 하는 낸드 게이트(NAND1)와 인버터(I6)로 이루어진 OR 논리조합 게이트(401)와, 상기 OR 논리조합 게이트(401)의 출력신호(pu)가 게이트로 인가되며 전원전위와 상기 출력노드(N1) 사이에 연결된 제2 P채널 모스 트랜지스터(MP2)와, 상기 출력노드(N1)와 접지전위 사이에 연결되며 출력신호(CDijk_n)가 지연 논리부(403)를 거쳐 피드백된 신호(reset)가 게이트로 입력되는 제1 N채널 모스 트랜지스터(MN1)와, 상기 출력노드(N1)의 전위를 래치시키기 위해 서로 입·출력단이 공통 연결된 두개의 인버터(I7, I8)로 이루어진 래치부(402)로 구성된다.
그리고, 도 5 는 상기 도 4 에 도시된 지연 논리부(403)의 일실시예를 나타낸 회로 구성도로서, 다수개의 인버터(I1∼I10)들이 선택적을 짝수개씩(여기서는 2개씩 연결하고 있다.) 연결되어 그 각각의 부분연결된 인버터들 사이가 퓨즈옵션(fuse option)이나 금속 마스크옵션(metal mask option)등을 이용하여 딜레이양을 조정할 수 있도록 구성되며, 상기 각각 2개씩의 직렬 연결된 인버터들의 출력노드에는 nmos형 캐패시턴스가 연결된 구성으로 같은 위상과 진폭의 입·출력으로 구성된 다른 회로로도 구현이 가능하다.
상기 구성을 갖는 본 발명의 동작을 도면을 참조하며 알아보기로 한다.
도 6 은 본 발명에 의한 초고속 순차 컬럼 디코더의 동작 타이밍도를 나타낸 것으로, 컬럼 어드레스의 프리디코딩 신호들(YAi_0∼YAi_3, YAj_n, YAk_n)이 포지티브(＋)펄스 형태일 경우, 상기 컬럼 어드레스 디코딩부(100)의 출력신호(s0∼s3) 중의 한 신호인 ypre신호는 네거티브(－)펄스가 되어 각각의 단위카운터(301∼304)를 구성하는 제1 P채널 모스 트랜지스터(MP1)를 턴-온 시킨다. 이는 단위 카은터의 출력신호(CDijk_n)가‘로직 하이’상태가 되게 하고, 래치부(402) 또한‘하이’상태를 유지하도록 한다. 그 후, 지연 논리부(403)에 의해 상기 출력신호(CDijk_n)의‘하이’상태는 지연되어진 후 지연 논리부(403)의 출력신호(reset)가 게이트로 인가되는 제1 N채널 모스 트랜지스터(MN1)를 턴-온시켜 상기 출력신호(CDijk_n)을 ‘로직로우’상태로 만든다.
그리고, 이전 번지의 컬럼 디코더의 출력신호(CDijk_n-1)는 보통‘로우’로, 이를 입력으로 하는 버퍼링부(400)의 출력신호(td)는‘하이’가 되어, OR논리 게이트(401)의 출력신호(pu)는‘하이’출력되어 제2 P채널 모스 트랜지스터(MP2)는 보통 턴-오프상태이다.
그런데, 상기 이전 번지의 컬럼 디코더의 출력신호(CDijk_n-1)를 잠시 ‘하이’로 인가해준 후 다시 로우(－)펄스 형태로 바꾸어 주면, 상기 버퍼링부(400)의 출력신호(td)는‘로우’상태에서 미쳐‘하이’로 바뀌지 못하고, OR논리 게이트(401)의 두 입력신호는 모두‘로우’가 되어 그 출력신호(pu)는‘로우’가 되어 제2 P채널 모스 트랜지스터(MP2)를 턴-온시킨다.
상기 턴-온된 제2 P채널 모스 트랜지스터(MP2)에 의해 출력신호(CDijk_n)는‘하이’상태가 되고 이후 동작은 앞서 설명한 바와 같이 지연논리부(403)를 거쳐 일정한 딜레이 후‘하이’전위레벨의 recet신호에 의해 턴-온된 제1 N채널 모스 트랜지스터(MN1)가 단위 카운터의 출력신호(CDijk_n)를‘로직로우’상태로 만들면서 컬럼 디코딩신호를 발생하게 되는 것이다.
상기와 같이, 단위 카운터(301∼304)는 각각 외부 컬럼 어드레스의 프리디코딩 신호(s0∼s3)를 받아들인 후 첫번째 컬럼 디코더 신호(CDijk_0)를 만들고, 상기 첫번째 컬럼 디코더 신호(CDijk_0)를 두번째 단위 카운터의 입력으로 하여 두번째 컬럼 디코더 신호(CDijk_1)를 만들고, 상기 두번째 컬럼 디코더 신호(CDijk_1)를 세번째 단위 카운터의 입력으로 하여 세번째 컬럼 디코더 신호(CDijk_2)를 만들고, 상기 세번째 컬럼 디코더 신호(CDijk_2)를 네번째 단위 카운터의 입력으로 하여 네번째 컬럼 디코더 신호(CDijk_3)를 만든다. 그리고, 상기 네번째 컬럼 디코더 신호(CDijk_3)는 다시 첫번째 단위 카운터로 입력되어 상기 동작을 반복하게 된다.
도 7 은 상기 동작을 갖는 초고속 순차 컬럼 디코더의 시뮬레이션 결과 파형을 나타낸다.
이상에서 설명한 바와 같이 본 발명에 따른 초고속 순차 컬럼 디코더에 의하면, 지연 논리부에 의해 시간 지연을 조절할 수 있으며, 외부에서의 컬럼 어드레스를 프리디코딩한 신호들의 펄스폭을 줄임으로써 순차적인 컬럼 디코더 신호들을 빠른 주파수로 구동시킬 수 있는 매우 뛰어난 효과가 있다.
또한, 외부 클럭신호의 속도에 무관하게 동작할 수 있어서 실용성이 높일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 컬럼 어드레스신호를 입력받아 이를 디코딩하여 구동부의 입력단으로 디코딩 신호를 전달하는 컬럼 어드레스 디코딩부와,
    상기 디코딩 신호를 각각 입력으로 하여 컬럼 디코더 신호들을 순차적으로 출력하는 버스트길이 만큼의 갯수를 갖는 단위 카운터로 구성된 파이프라인 방식의 컬럼 카운터부를 구비한 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  2. 제 1 항에 있어서,
    상기 컬럼 어드레스 디코딩부는 버스트길이에 해당하는 수만큼의 컬럼 어드레스의 프리디코딩된 신호들을 각각 1 입력으로 하고, 또 다른 컬럼 어드레스의 프리디코딩 신호를 각각 2·3입력으로 하는 버스트길이 만큼의 갯수를 갖는 반전소자와,
    상기 반전소자 각각의 출력노드에 연결된 제1 버퍼링소자로 구성된 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  3. 제 2 항에 있어서,
    상기 반전소자는 낸드게이트로 구현한 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  4. 제 2 항에 있어서,
    상기 제1 버퍼링소자는 다수개의 인버터로 구현한 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  5. 제 1 항에 있어서,
    상기 단위 카운터는 상기 컬럼 어드레스 디코딩부의 출력신호 중 한 신호를 입력으로 하여 그 전위레벨에 따라 선택적으로 전원전위를 출력노드로 전달하는 제1 스위칭 소자와,
    상기 출력노드의 전위를 래치시키는 래치소자와,
    이전 번지의 컬럼 디코더 출력신호와 그 신호가 제2 버퍼링소자를 거쳐 일정시간 지연된 신호를 입력으로 하는 논리소자와,
    상기 제1 논리게이트의 출력신호를 입력으로 하여 그 전위레벨에 따라 선택적으로 전원전위를 상기 출력노드로 전달하는 제2 스위칭소자와,
    상기 출력노드의 전위를 입력받아 일정시간 지연시키는 지연소자와,
    상기 지연소자의 출력신호를 입력으로 하여 리세트시키기 위해 상기 제2 스위칭소자와 접지사이에 연결된 리세트소자로 구성된 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 스위칭소자는 모스 트랜지스터로 구현한 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  7. 제 5 항에 있어서,
    상기 래치소자는 서로 입·출력단이 공통 연결된 두개의 인버터로 구현된 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  8. 제 5 항에 있어서,
    상기 제2 버퍼링 소자는 다수의 홀수개의 인버터가 직렬연결된 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  9. 제 5 항에 있어서,
    상기 논리소자는 OR 게이트로 구현한 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  10. 제 5 항에 있어서,
    상기 지연소자는 동위상 및 동진폭의 입출력 특성을 갖는 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  11. 제 5 항에 있어서,
    상기 리세트 소자는 모스 트랜지스터로 구성된 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  12. 제 5 항에 있어서,
    상기 지연소자는 짝수개씩 연결되어 군을 이룬 다수개의 인버터와,
    상기 각각의 인버터군들의 연결노드와 접지전위 사이에 연결된 캐패시터로 구성된 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  13. 제 12 항에 있어서,
    상기 각각 인버터군들은 딜레이양의 조절을 위해 퓨즈옵션을 이용해 선택적으로 연결되도록 구성된 것을 특징으로 하는 초고속 순차 컬럼 디코더.
  14. 제 12 항에 있어서,
    상기 각각 인버터군들은 딜레이양의 조절을 위해 금속 마스크옵션을 이용해 선택적으로 연결되도록 구성된 것을 특징으로 하는 초고속 순차 컬럼 디코더.
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