JPH09289309A - 電荷結合素子およびその製造方法 - Google Patents
電荷結合素子およびその製造方法Info
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Abstract
改善する。 【解決手段】 N型半導体基板上1に、P型ウェル2、
N型埋込チャネル層3、ゲート絶縁膜4および第1電極
6を形成する。このとき、第1電極6の側面部はテーパ
ー状になるように形成する。次に、P型不純物7を転送
順方向および転送逆方向の2方向から斜めに傾けてイオ
ン注入を行うが、このとき、転送逆方向から斜めにイオ
ン注入する時の注入エネルギーEbよりも転送順方向か
ら斜めにイオン注入する時の注入エネルギーEaの方が
高くなるように設定する。
Description
モリ素子等に利用される電荷結合素子(チャージ・カッ
プルド・デバイス、以後、一部を除いてCCDと略
す)、さらに詳しくは2層電極2相駆動CCDおよびそ
の製造方法に関する。
ジタルスチルカメラなど、画素数が多く携帯性の高い画
像入力装置の開発が盛んに行われている。このような画
像入力装置では、消費電力の低いCCDイメージセンサ
の開発が必要とされており、特にCCDイメージセンサ
において駆動周波数の高い水平CCDの駆動電圧を低減
することが重要な課題となっている。水平CCDでは、
信号電荷を高速に転送させる必要があるため、通常2層
電極2相駆動CCDが用いられる。
の2層電極2相駆動CCDの製造方法を説明するための
転送方向に沿った断面図である。以下、半導体基板がN
型、ウェルがP型、埋込チャネル層がN型で構成されて
いる場合について説明する。従来例1の製造工程は、例
えばN型半導体基板1にP型不純物とN型不純物を導入
することで、P型ウェル2およびN型埋込チャネル層3
を形成し、表面には、例えば熱酸化膜や酸化膜−窒化膜
−酸化膜の3層構造の膜(ONO膜)等のゲート絶縁膜
4を形成し、さらにゲート絶縁膜4の上に、例えばCV
D法等により多結晶シリコン等の電極層5を形成する
(図13(a))。次に、この電極層5をパターニング
してエッチングを行い、第1電極6を形成する(図13
(b))。続いて、第1電極6をマスクとして自己整合
的に、基板垂直方向から、例えばボロンイオン等のP型
不純物7をイオン注入法等で導入し、N型埋込チャネル
層3内にN- 型電位障壁層8を形成する(図13
(c))。その後、第1電極6を熱酸化することにより
層間絶縁膜9を形成し、ゲート絶縁膜4および層間絶縁
膜9の上に、例えばCVD法等により多結晶シリコン等
の電極層10を形成する(図13(d))。最後に電極
層10をパターニングしてエッチングを行い、第1電極
6の隙間を覆う様に第2電極11を形成する(図13
(e))。以上を含む製造工程によって、2層電極2相
駆動のCCDが形成される。
拡大した図である。従来例1の製造工程では、ボロンイ
オン等のP型不純物を、基板垂直方向からイオン注入法
等により注入した後、第1電極6を熱酸化して、層間絶
縁膜9を形成する。この時、第1電極側面13bの位置
は熱酸化により後退し、第1電極6の電極長は短くな
る。特にゲート絶縁膜4が、通常よく用いられるONO
膜で形成されている場合、第1電極6を熱酸化した後の
電極側面13bの位置は、熱酸化による層間絶縁膜9の
膜厚とほぼ等しい量だけ後退する。結果としてN- 型電
位障壁層端面14の位置は、第2電極側面16の位置と
ほぼ一致するようになり、第1電極6と第2電極11の
ギャップ下のチャネル17にはN- 型電位障壁層8が形
成されていない構造となる。
のチャネル17にもN- 型電位障壁層8を形成する方法
として、N- 型電位障壁層8を形成する際に、P型不純
物7を転送順方向または転送逆方向から斜めに傾けてイ
オン注入する方法(特願平7−29168号公報にて開
示されている電荷結合素子およびその製造方法)が知ら
れている。図15(a)〜(d)は、この2層電極2相
駆動CCDの製造方法を従来例2として説明するため
の、転送方向に沿った断面図である。従来例2の製造方
法では、第1電極6を形成するまでの製造工程は従来例
1と同様であるが(図13(a)および(b))、その
後のN- 型電位障壁層8を形成する際、P型不純物7を
転送順方向(図15(a)、図中左側)および転送逆方
向(図15(b)、図中右側)から斜めに傾けて注入す
るため、N- 型電位障壁層8の転送方向の領域は、第1
電極側面13a下のチャネルにまで広がる。従って、第
1電極側面13aの位置が熱酸化によって第1電極側面
13bの位置まで後退しても(図15(c))、第2電
極11を形成した後のCCDでは、第1電極6と第2電
極11のギャップ下のチャネル17にもN- 型電位障壁
層8が形成されている構造となる(図15(d))。
される様子を説明するためのチャネル電位分布の模式図
である。φH1の転送電極6aおよび11aにローレベ
ルの電圧が印加され、φH2の転送電極6bおよび12
bにハイレベルの電圧が印加されている時、信号電荷1
2は、ハイレベルの電圧が印加されている第1電極6b
下のチャネルに蓄積される。その状態から、ハイレベル
とローレベルの電圧を入れ替え、φH1の転送電極6a
および11aをハイレベルに、φH2の転送電極6bお
よび12bをローレベルにすると、チャネル内部の電位
の深い領域が入れ替わり、それに伴って信号電荷12が
1/2段転送される。以下、同様にφH1の電圧および
φH2の電圧をハイレベルおよびローレベルと繰り返し
入れ替えることにより、信号電荷12は次々と転送され
ていく。
2層電極2相駆動CCDでは、特に3V以下の低駆動電
圧で信号電荷を転送させようとした場合に、第1電極と
第2電極とのギャップ下のチャネルにおいて、電位の窪
み(ポテンシャルディップまたはポテンシャルポケット
とも称される)が発生しやすくなり、転送効率が劣化す
るという問題があった。以下にその理由を詳述する。
を低減した時の問題点を説明するための図であり、
(a)はCCDの転送方向に沿った断面図、(b)は駆
動電圧が高い場合(>3V)の転送方向に沿った断面の
チャネル電位分布の模式図、(c)は駆動電圧が低い場
合(<3V)の転送方向に沿った断面のチャネル電位分
布の模式図である。転送電極のギャップに起因して発生
する電位の窪みは、隣り合う転送電極間のチャネル電位
差が大きい程抑制される傾向にある。即ち、図17
(b)に示すようにCCDの駆動電圧が十分に高く、電
位障壁高さ29が十分に大きければ、電位の窪みは発生
せず、信号電荷12はスムーズに転送される。しかし、
隣り合う転送電極間のチャネル電位差が小さくなると、
電位の窪みが発生しやすくなり、転送不良が生じるよう
になる。即ち、図17(c)に示すように、CCDの駆
動電圧が低く、電位障壁高さ29が小さい場合、異なる
電圧が印加されている第2電極11aと第1電極6b間
のチャネル電位差、および等しい電圧が印加されている
第1電極6bと第2電極11b間のチャネル電位差が小
さくなる。その結果、第2電極11aと第1電極6bの
ギャップ下のチャネルに電位の窪み15aが発生し、第
1電極6bと第2電極11bのギャップ下のチャネルに
電位の窪み15bが発生するようになる。電位の窪みが
発生すると、信号電荷が電位の窪みにトラップされるだ
けでなく、電位の窪み近傍の転送電界が弱くなるため、
信号電荷の転送は熱拡散が支配的となる。その結果、転
送時間が非常に長くなり、高速で転送を行うことが困難
になるとともに、転送不良が発生しやすくなる。したが
って、CCDの駆動電圧を低減しても、高い転送効率で
高速に電荷転送を行うためには、電位の窪みを抑制する
ようにCCDを形成することが重要となる。
成されたCCDにおける、P型不純物注入直後のシミュ
レーションによるN- 型電位障壁層8近傍のP型不純物
濃度分布である。ゲート絶縁膜4は通常のCCDでよく
用いられるONO膜として、第1電極6の転送方向の開
口幅は1.4μmとしている。また、P型不純物とし
て、ボロンを4.1×1011cm-2注入している。ボロ
ン濃度が1×1016cm-3となっている領域の転送方向
の幅19は1.33μm、1.0×1015cm-3となっ
ている領域の転送方向の幅20は1.62μmである。
通常のCCDでは、第1電極と第2電極の間の層間絶縁
膜は0.2μm程度形成されるため、第1電極側面13
aの位置は、熱酸化によって片側約0.2μmずつ後退
し、第1電極側面13bの位置になる。そのため第2電
極を形成した後のCCDでは、第1電極と第2電極のギ
ャップ下のチャネル17には、イオン注入およびその後
の熱拡散によって広がった低濃度のボロンしか存在して
いない。
成されたCCDのチャネル電位分布のシミューレーショ
ン結果である。電極に印加する電圧はφH1=2.5
V、φH2=0V、1段の長さは10μmとしており、
チャネルに形成される完全空乏時の電位障壁高さ29は
0.8Vとなっている。図18で示したように、第1電
極と第2電極のギャップ下のチャネル17にはボロンが
ほとんど注入されないため、φH1の第2電極11aと
φH2の第1電極6bのギャップ下のチャネルには、
0.004eVの電位の窪み15aが両電極のギャップ
の位置よりも転送順方向側(図中左側)に発生してお
り、φH2の第1電極6bとφH2の第2電極11bの
ギャップ下のチャネルには、0.014eVの電位の窪
み15bが両電極のギャップの位置よりも転送順方向側
に発生している。したがって、従来例1の製造工程によ
って形成されたCCDでは、低駆動電圧で高速に信号電
荷を転送させることが困難であるという問題があった。
成されたCCDにおいて、P型不純物注入直後のシミュ
レーションによるN- 型電気障壁層8近傍にP型不純物
濃度分布を示す。ゲート絶縁膜4は通常のCCDでよく
用いられるONO膜として、第1電極6の転送方向の開
口幅は1.4μmとしている。また、P型不純物7とし
てボロンを基板垂直方向から転送順方向および転送逆方
向の2方向に30度傾けて、それぞれ3.0×1011c
m-2ずつ注入している。斜めにイオン注入を行うことに
より、転送方向のボロンの注入領域は従来例1の垂直イ
オン注入の場合よりも広くなり、ボロン濃度1.0×1
016cm-2の領域の転送方向の幅19は1.45μm、
ボロン濃度1.0×1015cm-2の領域の転送方向の幅
20は1.85μmとなっている。しかし、第1電極6
の上面と側面からなるエッジ部分27が、斜めイオン注
入に対して影の領域28を形成するため、影の領域下の
チャネル18では、従来例1の場合に比べてボロンの濃
度が低くなる。
成されたCCDのチャネル電位分布のシミュレーション
結果である。電極に印加する電圧はφH1=2.5V、
φH2=0V、1段の長さは10μmとしており、チャ
ネルに形成される完全空乏時の電位障壁の高さ29は従
来例1と同じく0.8Vとなっている。φH1の第2電
極11aとφH2の第1電極6bのギャップ下のチャネ
ルには、0.017eVの電位の窪み15aが電極のギ
ャップの位置よりも転送順方向側に発生しており、φH
2の第1電極6bとφH2の第2電極11bのギャップ
下のチャネルには、0.007eVの電位の窪み15b
が電極のギャップの位置よりも転送順方向側に発生して
いる。このように従来例2の製造方法においても、電位
の窪みを効果的に抑制することは難しく、CCDの低駆
動電圧化および高速駆動化は依然として困難であるとい
う問題があった。
高速駆動時にも高い転送効率で信号電荷を転送すること
ができる電荷結合素子(2層電極2相駆動CCD)の製
造方法を提供することにある。
子は、第1導電型半導体基板上に設けられた第2導電型
ウェル上または第2導電型半導体基板上に、第1導電型
埋込チャネル層を形成し、第1導電型埋込チャネル層の
上にゲート絶縁膜を形成し、ゲート絶縁膜上に、ストラ
イプ状に並んだ第1電極を形成し、第1電極をマスクと
して自己整合的に第2導電型不純物の注入を行い、熱酸
化によって第1電極の周辺を絶縁化させた後、第1電極
の隙間に第2電極を形成することによって製造される電
荷結合素子において、第2導電型不純物が、熱酸化前の
第1電極でマスクされていない第1導電型埋込チャネル
層だけではなく、熱酸化前の第1電極の側面下の第1導
電型埋込チャネル層にも注入されている(図2(a)の
P型不純物7および図6(a)のP型不純物7)ことを
特徴としている。
入端位置が、転送逆方向の注入端位置よりも熱酸化前の
第1電極の側面下の第1導電型埋込チャネル層に入り込
んでいる(図10(a)のP型不純物7)ことを特徴と
している。
導電型半導体基板上に設けられた第2導電型ウェル上ま
たは第2導電型半導体基板上に、第1導電型埋込チャネ
ル層を形成し、第1導電型埋込チャネル層の上にゲート
絶縁膜を形成し、ゲート絶縁膜上に、ストライプ状に並
んだ第1電極を形成し、第1電極をマスクとして自己整
合的に第2導電型不純物の注入を行い、熱酸化によって
第1電極の周辺を絶縁化させた後、第1電極の隙間に第
2電極を形成する電荷結合素子の製造方法において、第
1電極を形成する工程で、前記第1電極のチャネルを横
切る位置にある2つの側面の形状をテーパー状に形成す
る(図1(b)の第1電極側面部13a)ことを特徴と
している。
ら、または転送順方向および転送逆方向の少なくとも2
方向から、基板垂直方向とテーパー状の第1電極側面と
でなす角度の範囲内で注入角度を傾けて注入する(図5
のP型不純物7)ことを特徴としている。
ら傾けて注入する時の注入エネルギーよりも、転送順方
向から傾けて注入する時の注入エネルギーの方が高くな
るようにして注入する(図9のP型不純物7)ことを特
徴としている。
ら傾けて注入する時の基板垂直方向に対する注入角度よ
りも、転送順方向から傾けて注入する時の基板垂直方向
に対する注入角度の方が大きくなるようにして注入する
ことを特徴としている。
およびその製造方法を説明する。
パー状に形成することにより、P型不純物を第1電極を
マスクとして自己整合的にイオン注入する際、電極側面
部の膜厚の薄くなった部分をP型不純物が貫通しやすく
なる。このため、第1電極と第2電極のギャップ下のチ
ャネルにもP型不純物が注入されるようになり、ギャッ
プに起因して発生する電位の窪みが抑制される。
するとともに、P型不純物を転送順方向および転送逆方
向の少なくとも2方向から、基板垂直方向とテーパー状
の電極側面部とでなす角度の範囲内で傾けて注入するこ
とにより、P型不純物の注入される領域はさらに広くな
ると同時に、注入されるP型不純物は第1電極の上面と
側面部からなるエッジ部分で遮られることがない。この
ため、第2電極下のチャネルにはP型不純物が一様な濃
度で注入されるとともに、第1電極と第2電極のギャッ
プ下のチャネルにもP型不純物が十分に注入されるよう
になり、ギャップに起因して発生する電位の窪みが抑制
される。
方向から傾けて注入する時の注入エネルギーよりも、転
送順方向から傾けて注入する時の注入エネルギーの方が
高くなるようにすることにより、または転送逆方向から
傾けて注入する時の基板垂直方向に対する注入角度より
も、転送順方向から傾けて注入する時の基板垂直方向に
対する注入角度の方が大きくなるようにすることによ
り、あるいは両方を行うことにより、P型不純物の転送
方向の拡散距離は、転送逆方向よりも転送順方向の方が
大きくなるため、それぞれの場所に発生する電位の窪み
は効果的に抑制される。
低電圧駆動時および高速駆動時にも高い転送効率で信号
電荷を転送することができるようになる。
本発明の実施の形態1による電荷結合素子の製造方法を
説明する断面図である。まず、N型半導体基板1に例え
ばボロン等のP型不純物とリン等のN型不純物を導入す
ることで、P型ウェル2とN型埋込チャネル層3を形成
し、表面には、例えば熱酸化膜や酸化膜−窒化膜−酸化
膜の3層構造の膜(ONO膜)等のゲート絶縁膜4を形
成し、さらにゲート絶縁膜4の上に、例えばCVD法等
により多結晶シリコン等の電極層5を形成する(図1
(a))。次に、この電極層5をパターニングしてエッ
チングを行い、第1電極6を形成するが、このとき、例
えば等方性エッチングガスと異方性エッチングガスを併
用する等の方法で電極層5をエッチングすることによ
り、第1電極のチャネルを横切る位置にある2つの第1
電極側面部13aを、基板垂直方向から傾けてテーパー
状に形成する(図1(b))。テーパー角度26は基板
垂直方向から10度程度〜45度程度の範囲内で傾ける
のが好ましい。なぜなら、テーパー角度26が10度程
度よりも小さいと、その後のP型不純物注入においてP
型不純物7が第1電極側面部13aをほとんど貫通する
ことができないため、N- 型電位障壁層の領域の転送方
向の幅はほとんど広がらないからである。また、テーパ
ー角度26が45度程度よりも大きいと、その後の第1
電極6を熱酸化して層間絶縁膜9を形成する工程で、第
1電極側面部13aが全て熱酸化されてしまい、第1電
極6と第2電極11のギャップが大きくなってしまうか
らである。続いて、第1電極6をマスクとして自己整合
的に基板垂直方向から、例えばボロン等のP型不純物7
をイオン注入法で導入し、N型埋込チャネル層3内にN
- 型電位障壁層8を形成する(図1(c))。この後、
第1電極6を熱酸化することにより層間絶縁膜9を形成
し、ゲート絶縁膜4および層間絶縁膜9の上に、例えば
CVD法等により多結晶シリコン等の電極層10を形成
する(図1(d))。最後に電極層10をパターニング
してエッチングを行い、第1電極6の隙間を覆う様に第
2電極11を形成する(図1(e))。以上を含む製造
工程によって、本発明の実施の形態1による2層電極2
相駆動CCDが形成される。この製造方法は、従来の製
造方法と同様の工程数で実施することができる。
態1による製造方法の効果を説明するための図であり、
転送方向のN- 型電位障壁層8近傍の断面およびチャネ
ル電位分布の模式図である。第1電極側面部13aをテ
ーパー状に形成することにより、P型不純物7が第1電
極6をマスクとして自己整合的に注入される際、第1電
極側面部13aの膜厚の薄くなった部分を貫通するた
め、第1電極側面部13a下のチャネルにもP型不純物
7が注入される(図2(a))。このため、第1電極6
を熱酸化して層間絶縁膜9を形成し、第1電極6の隙間
を覆う様に第2電極11を形成した後においても、N-
型電位障壁層8は第2電極11下のチャネルだけでな
く、第1電極6と第2電極11のギャップ下のチャネル
17にも形成される(図2(b))。尚、図2(b)に
おいて、符号13bは、熱酸化後の第1電極側面部を示
す。
方法でCCDを形成すれば、従来例の製造方法で形成す
る場合よりも、ギャップに起因して発生する電位の窪み
15が抑えられ、転送電界が強化される。このため、信
号電荷12は電位の窪み15に捕獲されることなくスム
ーズに転送されるようになり(図2(c))、CCDの
高速駆動化および低電圧駆動化が可能となる。
は、本発明の実施の形態2による電荷結合素子の製造方
法を説明する断面図である。電極側面部がテーパー状に
なるように第1電極6を形成するまでの製造工程は、本
発明の実施の形態1による製造方法(図1(a)および
(b))と同様である。続いて、例えばボロン等のP型
不純物7を、第1電極6をマスクとして自己整合的に、
転送順方向(図5(a))および転送逆方向(図5
(b))の2方向から、基板垂直方向とテーパー状の電
極側面部とでなす角度の範囲内で傾けて注入して、N型
埋込チャネル層3内にN- 型電位障壁層8を形成する。
P型不純物7を注入した後の製造工程は、本発明の実施
の形態1による製造方法(図1(d)および(e))と
同様である。以上を含む製造工程によって、本発明の実
施の形態2による2層電極2相駆動CCDが形成され
る。この製造方法は従来の製造方法と同様の工程数で実
施することができる。
態2による製造方法の効果を説明するための図であり、
CCD転送方向のN- 型電位障壁層8近傍の断面および
チャネル電位分布の模式図である。実施の形態2による
製造方法は、実施の形態1で説明した効果の他に次のよ
うな効果がある。すなわち斜めにイオン注入されたボロ
ンは、第1電極6の上面と側面部からなるエッジ部分2
7で遮られることがないため、第1電極6でマスクされ
ていない領域には一様な濃度のボロンが注入される。そ
れと同時にボロンは、転送順方向および転送逆方向の2
方向から斜めに傾けて注入されるため、第1電極6でマ
スクされていない領域下のチャネルだけでなく、第1電
極側面部13a下のチャネルにもボロンが十分に注入さ
れ、N-型電位障壁層8の領域の転送方向の幅はさらに
広くなる(図6(a))。このため、第1電極6を熱酸
化して層間絶縁膜9を形成し、第1電極6の隙間を覆う
様に第2電極11を形成した後においても、N- 型電位
障壁壁層8は第2電極11下のチャネルだけでなく、第
1電極6と第2電極11のギャップ下のチャネル17に
も形成される(図6(b))。
方法でCCDを形成すれば、実施の形態1の製造方法で
形成する場合よりも、ギャップに起因して発生する電位
の窪みが抑えられ、転送電界が強化される。このため、
信号電荷12は実施の形態1の場合よりもスムーズに転
送されるようになり(図6(c))、CCDの高速駆動
化および低電圧駆動化が可能となる(P型不純物7の注
入角度を、基板垂直方向とテーパー状の電極側面部26
とでなす角度の範囲内で固定し、基板垂直方向を軸とし
て基板を回転させながらP型不純物7を注入しても同様
の効果が得られる)。
は、本発明の実施の形態3による電荷結合素子の製造方
法を説明する断面図である。電極側面部がテーパー状に
なるように第1電極6を形成するまでの製造工程は、本
発明の実施の形態1による製造方法(図1(a)および
(b))と同様である。続いて、例えばボロン等のP型
不純物7を、第1電極6をマスクとして自己整合的に、
転送順方向(図9(a))および転送逆方向(図9
(b))の2方向から、基板垂直方向とテーパー状の電
極側面部とでなす角度の範囲内で傾けて注入して、N型
埋込チャネル層3内にN- 型電位障壁層8を形成する。
このとき、転送逆方向から斜め注入するエネルギーEb
よりも、転送順方向から斜め注入するエネルギーEaの
方が高くなるようにしてP型不純物7を注入する。P型
不純物7を注入した後の製造工程は、本発明の実施の形
態1による製造方法(図1(d)および(e))と同様
である。以上を含む製造工程によって、本発明の実施の
形態3による2層電極2相駆動CCDが形成される。本
製造方法は、従来の製造方法と同様の工程数で実施する
ことができる。
形態3による製造方法の効果を説明するための図であ
り、CCD転送方向のN- 型電位障壁層8近傍の断面お
よびチャネル電位分布の模式図である。実施の形態3に
よる製造方法は、第1および実施の形態2で説明した効
果の他に次のような効果がある。すなわち通常の2層電
極2相駆動CCDでは、電極のギャップに起因して発生
する電位の窪み15は、それぞれの電極のギャップの位
置よりも転送順方向側に発生する(図10(b)および
(c))。このため、転送順方向から斜めイオン注入す
る時の注入エネルギーEaを、転送逆方向から斜めイオ
ン注入する時の注入エネルギーEbよりも高くなるよう
に設定することによって(図10(a))、それぞれの
場所に発生する電位の窪み15を効果的に抑制すること
ができる。
方法でCCDを形成すれば、実施の形態2の製造方法で
形成する場合よりも、ギャップに起因して発生する電位
の窪み15がさらに抑えられ、転送電界が強化される。
このため、信号電荷12は電位の窪み15に捕獲される
ことなくスムーズに転送されるようになり(図10
(c))、より一層のCCDの高速駆動化および低電圧
駆動化が可能となる(転送順方向から斜めにイオン注入
する時の基板垂直方向に対する注入角度を、転送逆方向
から斜めにイオン注入する時の基板垂直方向に対する注
入角度より大きくしても同様の効果が得られ、また、転
送順方向の1方向から斜めにイオン注入を行っても同様
の効果が得られる)。
合素子およびその製造方法の実施例を説明する。
いて説明する。まず、N型半導体基板1にボロンを導入
することでP型ウェル2を不純物濃度3×1015c
m-3、接合深さ6μmで形成し、また、リンを導入する
ことでN型埋込チャネル層3を不純物濃度8×1016c
m-3、接合深さ1μmで形成する。表面にはゲート絶縁
膜4としてONO膜を、ゲート容量が膜厚700オング
ストロームの酸化膜と等価であるような膜厚で形成し、
さらにゲート絶縁膜4の上にリン注入によりシート抵抗
を20〜30Ω/□まで低抵抗化した多結晶シリコンの
電極層5を4000オングストロームの膜厚で形成する
(図1(a))。次に、電極層5を転送方向の開口幅が
1.4μmとなるようにパターニングを行った後、等方
性エッチングガスHBrおよびCl2と異方性エッチン
グガスSF6を用いてエッチングを行い、第1電極6の
チャネルを横切る位置にある2つの第1電極側面部13
aを、基板垂直方向から30度傾けてテーパー状に形成
する(図1(b))。続いてP型不純物7としてボロン
イオンを注入量4.0×1011cm-2、注入エネルギー
50keVの条件で、第1電極6をマスクとして自己整
合的に基板垂直方向からイオン注入し、N型埋込チャネ
ル層3内にN- 型電位障壁層8を形成する(図1
(c))。この後、第1電極6を熱酸化することにより
層間絶縁膜9を2000オングストロームの膜厚で形成
し、ゲート絶縁膜4および層間絶縁膜9の上に、リン注
入によりシート抵抗を20〜30Ω/□まで低抵抗化し
た多結晶シリコンの電極層10を3000オングストロ
ームの膜厚で形成する(図1(d)。最後に電極層10
をパターニングしてエッチングを行い、第1電極6の隙
間を覆う様に第2電極11を形成する(図1(e))。
って形成されるCCDにおいて、ボロンを注入した直後
のシミュレーションによるN- 型電位障壁層8近傍のP
型不純物濃度分布である。第1電極側面部13aをテー
パー状に形成することにより、ボロンが第1電極6をマ
スクとして自己整合的に注入される際、第1電極側面部
13aの膜厚の薄くなった部分を貫通するため、第1電
極側面部13a下のチャネルにもボロンが注入される。
その結果、ボロン濃度1×1016cm-3の領域の転送方
向の幅19は1.39μm、1.0×1015cm-3の領
域の転送方向の幅20は1.72μmとなっており、従
来例1の製造方法でCCDを形成した場合よりもN- 型
電位障壁層8の領域の転送方向の幅は広くなる。
って形成されるCCDの、1段の転送に対応するチャネ
ル電位分布のシミュレーション結果である。電極に印加
する電圧はφH1=2.5V、φH2=0V、1段のチ
ャネルの長さは10μmとしている。チャネルに形成さ
れる完全空乏時の電位障壁の高さ29は、従来例と同じ
く0.8Vとなっている。φH2の第1電極6bとφH
2の第2電極11bのギャップ下のチャネルには、電位
の窪み15bが僅かに発生しているものの、0.001
eVと小さな値に抑えられている。また、φH1の第2
電極11aとφH2の第1電極6bのギャップ下のチャ
ネルには、電位の窪みは全く発生していない。したがっ
て、本発明の実施例1の製造方法でCCDを形成すれ
ば、従来の製造方法で形成する場合よりも信号電荷はス
ムーズに転送されるようになり、CCDの高速駆動化お
よび低電圧駆動化が可能となる。
5を用いて説明する。電極側面部がテーパー状になるよ
うに第1電極6を形成する製造工程までは、本発明の実
施例1による製造方法(図1(a)および(b))と同
様である。続いて、P型不純物7としてボロンイオン
を、第1電極6をマスクとして自己整合的に、基板垂直
方向に対して30度の角度で転送順方向(図5(a))
および転送逆方向(図5(b))の2方向から斜めに傾
けて、それぞれ注入量2.6×1011cm-2、注入エネ
ルギー50keVの条件で注入し、N型埋込チャネル層
3内にN- 型電位障壁層8を形成する。P型不純物7を
注入した後の製造工程は、本発明の実施例1による製造
方法(図1(d)および(e))と同様である。
って形成されるCCDにおいて、ボロンを注入した直後
のシミュレーションによるN- 型電位障壁層8近傍のP
型不純物濃度分布である。第1電極側面部13aをテー
パー状に形成し、さらに転送順方向および転送逆方向か
ら斜めにボロンイオン注入を行うことにより、ボロン濃
度1×1016cm-3の領域の転送方向の幅19は1.4
5μm、ボロン濃度1.0×1015cm-3の領域の転送
方向の幅20は1.92μmとなっており、従来例1、
2および実施例1のいずれの製造方法でCCDを形成し
た場合よりも、N- 型電位障壁層8の領域の転送方向の
幅は広くなる。
って形成されるCCDの、1段の転送に対応するチャネ
ル電位分布のシミュレーション結果である。電極に印加
する電圧はφH1=2.5V、φH2=0V、1段のチ
ャネルの長さは10μmとしている。チャネルに形成さ
れる完全空乏時の電位障壁の高さ29は、従来例と同じ
く0.8Vとなっている。N- 型電位障壁層の領域の転
送方向の幅が広くなると同時に、第1電極6でマスクさ
れていない領域を一様な濃度でボロンが注入されるた
め、いずれの電極のギャップ下のチャネルにも電位の窪
みは発生しておらず、1つの電子が転送電界によって1
/2段転送されるのにかかる転送時間は431psec
となっている。したがって、本発明の実施例2の製造方
法でCCDを形成すれば、実施例1の製造方法で形成す
る場合よりも信号電荷はスムーズに転送されるようにな
り、CCDの高速駆動化および低電圧駆動化が可能とな
る。
9を用いて説明する。電極側面部がテーパー状になるよ
うに第1電極6を形成する製造工程までは、本発明の実
施例1による製造方法(図1(a)および(b))と同
様である。続いて、P型不純物7としてボロンイオン
を、第1電極6をマスクとして自己整合的に、基板垂直
方向に対して30度傾けて転送順方向から注入エネルギ
ーEa=100keV、注入量1.4×1011cm-2の
条件で(図9(a))、および基板垂直方向に対して3
0度傾けて転送逆方向から注入エネルギーEb=50k
eV、注入量2.9×1011cm-2の条件で注入し(図
9(b))、N型埋込チャネル層3内にN- 型電位障壁
層8を形成する。P型不純物7を注入した後の製造工程
は、本発明の実施例1による製造方法(図1(d)およ
び(e))と同様である。
よって形成されるCCDにおいて、ボロンを注入した直
後のシミュレーションによるN- 型電位障壁層8近傍の
P型不純物濃度分布である。第1電極側面部13aをテ
ーパー状に形成し、さらに転送順方向および転送逆方向
から斜めにイオン注入を行う際、転送順方向の注入エネ
ルギーを転送逆方向の注入エネルギーよりも大きくする
ことにより、転送逆方向のボロン濃度1×1015cm-3
の領域端14bの位置は、第1電極側面部13aの位置
から0.27μmだけ入り込むのに対して、転送順方向
のボロン濃度1×1015cm-3の領域端14aの位置
は、第1電極側面部13aの位置から0.34μm入り
込むようになる。
よって形成されるCCDの1段の転送に対応するチャネ
ル電位分布のシミュレーション結果である。電極に印加
する電圧はφH1=2.5V、φH2=0V、1段のチ
ャネルの長さは10μmとしている。チャネルに形成さ
れる完全空乏時の電位障壁の高さ29は従来例と同じく
0.8Vとなっている。転送順方向からボロンを斜めイ
オン注入する時のエネルギーを、転送逆方向から斜めイ
オン注入する時のエネルギーよりも高くすることによ
り、電位の窪みの発生しやすい場所にボロンが注入され
るようになるため、電位の窪みは完全に消滅している。
また、転送電界が強化され、1つの電子が転送電界によ
って1/2段転送されるのにかかる転送時間は318p
secとなっており、実施例2の場合に比べてさらに転
送時間が短縮される。したがって、本発明の実施例3の
製造方法でCCDを形成すれば、実施例2の製造方法で
形成する場合よりも信号電荷はさらにスムーズに転送さ
れるようになり、より一層のCCDの高速駆動化および
低電圧駆動化が可能となる。
造方法によれば、以下の効果を奏する。
3V以下に低電圧化することができるということであ
る。このため、CCDの消費電力が削減でき、携帯性の
高い画像入力装置にも適用できるようになる。同時に発
熱も抑えることができるため、暗電流が減少し、ノイズ
の少ない画像信号を出力することができる。
のギャップ下のチャネルにもN- 型電位障壁層が形成さ
れるようにP型不純物を注入することにより、電極間の
チャネル電位差が小さくなっても、電位の窪みの発生が
抑えられるためである。
とができるということである。このためデータレートの
高い画像入力装置にも適用することができるようにな
る。
のギャップ下のチャネルにもN- 型電位障壁層が形成さ
れるようにP型不純物を注入することにより、電位の窪
みが抑制されると同時に転送電界が強化されるためであ
る。
とができるということである。このため、デバイスの歩
留まりを向上することができる。
のギャップ下のチャネルにもN- 型電位障壁層が形成さ
れるようにP型不純物を注入することにより、電位の窪
みが抑制されるため、電極間の層間酸化膜の膜厚を厚く
することができるようになるためである。
法を示す断面図である。
法の効果を説明するための図である。
ンによるN- 型電位障壁層近傍のP型不純物濃度分布で
ある。
ンによる1段の転送に対応するチャネル電位分布であ
る。
法を示す断面図である。
法の効果を説明するための図である。
ンによるN- 型電位障壁層近傍のP型不純物濃度分布で
ある。
ンによる1段の転送に対応するチャネル電位分布であ
る。
法を示す断面図である。
方法の効果を説明するための図である。
ョンによるN- 型電位障壁層近傍のP型不純物濃度分布
である。
ョンによる1段の転送に対応するチャネル電位分布であ
る。
ある。
ある。
チャネル電位分布の模式図である。
明するための図である。
N- 型電位障壁層近傍のP型不純物濃度分布である。
1段の転送に対応するチャネル電位分布である。
N- 型電位障壁層近傍のP型不純物濃度分布である。
1段の転送に対応するチャネル電位分布である。
いて説明する。まず、N型半導体基板1にボロンを導入
することでP型ウェル2を不純物濃度3×1015c
m-3、接合深さ6μmで形成し、また、リンを導入する
ことでN型埋込チャネル層3を不純物濃度8×1016c
m-3、接合深さ1μmで形成する。表面にはゲート絶縁
膜4としてONO膜を、ゲート容量が膜厚700オング
ストロームの酸化膜と等価であるような膜厚で形成し、
さらにゲート絶縁膜4の上にリン注入によりシート抵抗
を20〜30Ω/□まで低抵抗化した多結晶シリコンの
電極層5を4000オングストロームの膜厚で形成する
(図1(a))。次に、電極層5を転送方向の開口幅が
1.4μmとなるようにパターニングを行った後、エッ
チングガスHBr、Cl2、およびSF6を用いてエッ
チングを行い、第1電極6のチャネルを横切る位置にあ
る2つの第1電極側面部13aを、基板垂直方向から3
0度傾けてテーパー状に形成する(図1(b))。続い
てP型不純物7としてボロンイオンを注入量4.0×1
011cm-2、注入エネルギー50keVの条件で、第1
電極6をマスクとして自己整合的に基板垂直方向からイ
オン注入し、N型埋込チャネル層3内にN- 型電位障壁
層8を形成する(図1(c))。この後、第1電極6を
熱酸化することにより層間絶縁膜9を2000オングス
トロームの膜厚で形成し、ゲート絶縁膜4および層間絶
縁膜9の上に、リン注入によりシート抵抗を20〜30
Ω/□まで低抵抗化した多結晶シリコンの電極層10を
3000オングストロームの膜厚で形成する(図1
(d)。最後に電極層10をパターニングしてエッチン
グを行い、第1電極6の隙間を覆う様に第2電極11を
形成する(図1(e))。
Claims (7)
- 【請求項1】 第1導電型半導体基板上に設けられた第
2導電型ウェル上または第2導電型半導体基板上に形成
された第1導電型埋込チャネル層と、前記第1導電型埋
込チャネル層の上に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜上にストライプ状に並べて形成された第1電
極と、前記第1電極をマスクにして自己整合的に第2導
電型不純物の注入を行い、熱酸化によって前記第1電極
の周辺を絶縁化させた後に、前記第1電極の隙間に形成
された第2電極とを有する電荷結合素子において、前記
第2導電型不純物は、熱酸化前の第1電極でマスクされ
ていない前記第1導電型埋込チャネル層に加えて、前記
熱酸化前の第1電極の側面部下の第1導電型埋込チャネ
ル層にも注入されていることを特徴とする電荷結合素
子。 - 【請求項2】 前記第2導電型不純物の転送順方向の注
入端位置が、転送逆方向の注入端位置よりも熱酸化前の
前記第1電極の側面下の前記第1導電型埋込チャネル層
に入り込んでいることを特徴とする請求項1に記載の電
荷結合素子。 - 【請求項3】 第1導電型半導体基板上に設けられた第
2導電型ウェル上または第2導電型半導体基板上に、第
1導電型埋込チャネル層を形成し、前記第1導電型埋込
チャネル層の上にゲート絶縁膜を形成し、前記ゲート絶
縁膜上に、第1電極をストライプ状に並べて形成し、前
記第1電極をマスクとして、自己整合的に第2導電型不
純物の注入を行い、熱酸化によって前記第1電極の周辺
を絶縁化させた後、前記第1電極の隙間に第2電極を形
成する電荷結合素子の製造方法において、前記第1電極
を形成する工程では、前記第1電極のチャネルを横切る
位置にある2つの側面部の形状がテーパー状になるよう
に形成することを特徴とする電荷結合素子の製造方法。 - 【請求項4】 前記第2導電型不純物を、転送順方向か
ら、基板垂直方向とテーパー状の前記第1電極の側面部
とでなす角度の範囲内で注入角度を傾けて注入すること
を特徴とする請求項3に記載の電荷結合素子の製造方
法。 - 【請求項5】 前記第2導電型不純物を、転送順方向お
よび転送逆方向の少くとも2方向から、基板垂直方向と
テーパー状の前記第1電極の側面部とでなす角度の範囲
内で注入角度を傾けて注入することを特徴とする請求項
3に記載の電荷結合素子の製造方法。 - 【請求項6】 前記第2導電型不純物を、転送逆方向か
ら傾けて注入するときの注入エネルギーよりも、転送順
方向から傾けて注入するときの注入エネルギーの方が高
くなるようにして注入することを特徴とする請求項5に
記載の電荷結合素子の製造方法。 - 【請求項7】 前記第2導電型不純物を、転送逆方向か
ら傾けて注入する時の基板垂直方向に対する注入角度よ
りも、転送順方向から傾けて注入する時の基板垂直方向
に対する注入角度の方が大きくなるようにして注入する
ことを特徴とする請求項5または6に記載の電荷結合素
子の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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JP8098561A JP2965061B2 (ja) | 1996-04-19 | 1996-04-19 | 電荷結合素子およびその製造方法 |
KR1019970014895A KR100269549B1 (ko) | 1996-04-19 | 1997-04-19 | 2상 클럭형 전하 결합 소자와 그 제조 방법(Two phase clock type charge coupled device having electrodes with side walls and method for producing the same) |
US08/844,653 US5849605A (en) | 1996-04-19 | 1997-04-21 | Two-phase clock type charge coupled device having electrodes with tapered sidewalls and method for producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8098561A JP2965061B2 (ja) | 1996-04-19 | 1996-04-19 | 電荷結合素子およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09289309A true JPH09289309A (ja) | 1997-11-04 |
JP2965061B2 JP2965061B2 (ja) | 1999-10-18 |
Family
ID=14223102
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8098561A Expired - Fee Related JP2965061B2 (ja) | 1996-04-19 | 1996-04-19 | 電荷結合素子およびその製造方法 |
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---|---|
US (1) | US5849605A (ja) |
JP (1) | JP2965061B2 (ja) |
KR (1) | KR100269549B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000038233A3 (en) * | 1998-12-03 | 2000-11-23 | Massachusetts Inst Technology | High-precision blooming control structure formation for an image sensor |
JP2006303328A (ja) * | 2005-04-22 | 2006-11-02 | Sharp Corp | 固体撮像装置の製造方法および電子情報装置 |
KR100834300B1 (ko) * | 2000-04-19 | 2008-06-02 | 소니 가부시끼 가이샤 | 고체 촬상 소자의 제조 방법 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3011137B2 (ja) * | 1997-06-27 | 2000-02-21 | 日本電気株式会社 | 電荷転送装置およびその製造方法 |
KR100390810B1 (ko) * | 2000-12-30 | 2003-07-10 | 주식회사 하이닉스반도체 | 포토다이오드의 용량을 증가시키면서 전하운송을 향상시킬수 있는 이미지 센서 제조 방법 |
KR100749254B1 (ko) * | 2001-12-27 | 2007-08-13 | 매그나칩 반도체 유한회사 | 전하운송효율을 향상시키기 위한 이미지센서 제조 방법 |
KR100790213B1 (ko) * | 2001-12-29 | 2007-12-31 | 매그나칩 반도체 유한회사 | 이미지센서의 제조 방법 |
US7723150B2 (en) * | 2008-06-27 | 2010-05-25 | United Microelectronics Corp. | Image sensor and fabricating method thereof |
CN102479718B (zh) * | 2010-11-29 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种金属氧化物半导体场效应晶体管的制作方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3873371A (en) * | 1972-11-07 | 1975-03-25 | Hughes Aircraft Co | Small geometry charge coupled device and process for fabricating same |
IE39611B1 (en) * | 1973-08-14 | 1978-11-22 | Siemens Ag | Improvements in or relating to two-phase charge coupled devices |
DE2341154C2 (de) * | 1973-08-14 | 1975-06-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer Zweiphasen-Ladungsverschiebeanordnung |
DE2342923C2 (de) * | 1973-08-24 | 1975-10-23 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer Zweiphasen-Ladungsverschlebeanordnung und nach diesem Verfahren hergestellte Zweiphasen-Ladungs Verschiebeanordnung |
JPS5841659B2 (ja) * | 1977-08-30 | 1983-09-13 | 株式会社東芝 | 絶縁膜の形成方法 |
US4227202A (en) * | 1977-10-27 | 1980-10-07 | Texas Instruments Incorporated | Dual plane barrier-type two-phase CCD |
US4239559A (en) * | 1978-04-21 | 1980-12-16 | Hitachi, Ltd. | Method for fabricating a semiconductor device by controlled diffusion between adjacent layers |
JPH01169967A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH01235273A (ja) * | 1988-03-15 | 1989-09-20 | Fujitsu Ltd | 固体撮像素子 |
JP3036747B2 (ja) * | 1988-09-21 | 2000-04-24 | 日本電気株式会社 | 固体撮像素子の製造方法 |
JPH04247629A (ja) * | 1991-02-01 | 1992-09-03 | Fujitsu Ltd | 電荷結合デバイス及びその製造方法 |
JPH04260370A (ja) * | 1991-02-14 | 1992-09-16 | Sony Corp | 固体撮像装置 |
KR940010932B1 (ko) * | 1991-12-23 | 1994-11-19 | 금성일렉트론주식회사 | Ccd영상소자 제조방법 |
US5641989A (en) * | 1994-06-03 | 1997-06-24 | Nippon Steel Corporation | Semiconductor device having field-shield isolation structures and a method of making the same |
JP2970457B2 (ja) * | 1995-02-17 | 1999-11-02 | 日本電気株式会社 | 電荷結合素子の製造方法 |
-
1996
- 1996-04-19 JP JP8098561A patent/JP2965061B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-19 KR KR1019970014895A patent/KR100269549B1/ko not_active IP Right Cessation
- 1997-04-21 US US08/844,653 patent/US5849605A/en not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000038233A3 (en) * | 1998-12-03 | 2000-11-23 | Massachusetts Inst Technology | High-precision blooming control structure formation for an image sensor |
US6331873B1 (en) | 1998-12-03 | 2001-12-18 | Massachusetts Institute Of Technology | High-precision blooming control structure formation for an image sensor |
US7074639B2 (en) | 1998-12-03 | 2006-07-11 | Massachusetts Institute Of Technology | Fabrication of a high-precision blooming control structure for an image sensor |
KR100834300B1 (ko) * | 2000-04-19 | 2008-06-02 | 소니 가부시끼 가이샤 | 고체 촬상 소자의 제조 방법 |
JP2006303328A (ja) * | 2005-04-22 | 2006-11-02 | Sharp Corp | 固体撮像装置の製造方法および電子情報装置 |
JP4518996B2 (ja) * | 2005-04-22 | 2010-08-04 | シャープ株式会社 | 固体撮像装置の製造方法および電子情報装置 |
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JP2965061B2 (ja) | 1999-10-18 |
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