JPH09283761A

JPH09283761A - 半導体装置及びその製造方法

Info

Publication number: JPH09283761A
Application number: JP9144396A
Authority: JP
Inventors: Hideo Yamanaka; 英雄山中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-04-12
Filing date: 1996-04-12
Publication date: 1997-10-31

Abstract

(57)【要約】【課題】結晶性の改善、リーク電流の低減により、大
きなドレイン電流を得ることのできる多結晶シリコンを
用いた半導体装置及びその製造方法を提供すること。【解決手段】絶縁性基板１１上に当接して設けられた
ゲート電極１２とゲート絶縁部１３ａを介して接合する
ゲート領域Ｇ１、Ｇ２と、ソース電極１５に接合したソ
ース領域Ｓ１と、ドレイン電極１６に接合したドレイン
領域Ｄ１とを有した多結晶シリコン層１４のゲート領域
Ｇ１、Ｇ２内に、ソース領域Ｓ１とドレイン領域Ｄ１と
を設ける。このような構造の半導体装置とする際には、
ゲート絶縁部１３ａと保護用絶縁膜１９とに非晶質シリ
コン層１４’を挟んだ状態で、該非晶質シリコン層１
４’を溶融固化して多結晶シリコン層１４とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置など
に用いられ、多結晶シリコンで成る薄膜トランジスタ
（ＴＦＴ）の半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】液晶ディスプレイなどに使用されている
ＴＦＴに、非晶質シリコン（アモルファスシリコン）膜
を用いて、ＣＲＴと同等かそれ以上の画質が実現できる
ように開発されてきたが、非晶質シリコン膜では、電界
効果移動度（ｃｍ² ／Ｖ・ｓ）（以下、移動度と略す）
が小さく、またＴＦＴの動作が不安定である。そこで、
近年は、非晶質シリコン膜のＴＦＴの代わりに、これよ
りも移動度が高く、動作が安定である多結晶シリコン膜
を用いたＴＦＴの開発が進められている。しかしなが
ら、多結晶シリコン膜は、バンドギャップが狭い上に、
結晶粒界に多くのダングリング・ボンド（未結合手）が
存在するので、これがキャリアの再結合センタとして働
くため、単結晶シリコンのＴＦＴに比べて電気特性が著
しく劣る。特に、ドレイン付近の高電界領域が存在する
と、ソース及びドレイン接合の耐圧が低下し、リーク電
流が大きい。

【０００３】そこで、ＴＦＴの駆動能力を低下させず
に、電気特性を改善するために、高抵抗ドレイン領域、
すなわちチャンネルを形成するキャリアと同種の不純物
を低濃度で拡散した領域を形成したＬＤＤ（Ｌｉｇｈｔ
ｌｙＤｏｐｅｄＤｒａｉｎ）構造（以下、チャンネ
ルを形成するキャリアと同種の不純物を低濃度で拡散し
た領域をＬＤＤ領域と記載する）を採用したり、多結晶
シリコンの結晶粒径を大きくしてモビリティを大きくす
ることがなされている。この結晶粒を大きくする方法と
して、約８００℃〜１０００℃の高温で多結晶シリコン
を形成する方法があるが、この方法では、高価で大型化
が難しい石英ガラスを用いる必要がある。そこで、近年
は、安価で大型化が容易なほう酸ガラスを採用し、その
上に多結晶シリコン膜を形成してＴＦＴを製造する方
法、すなわち低温でＴＦＴを製造する技術が研究開発さ
れている。低温でＴＦＴを製造する方法として、プラズ
マＣＶＤによりガラス基板上に形成した非晶質シリコン
膜（α−Ｓｉ：Ｈ膜）にＸｅＣｌから成る波長３０８ｎ
ｍのエキシマレーザー光を照射して、この非晶質シリコ
ン膜を溶融し、自然冷却で固化する方法などがある。

【０００４】

【発明が解決しようとする課題】しかしながら、低温で
非晶質シリコン膜を溶融し、それを冷却固化して多結晶
シリコンを形成する場合には、図１６で示すような半導
体装置８では、ガラス基板３に当接するように形成され
たゲート電極１のテーパー部１ａ付近で、すなわち図に
おいてＬＤＤ領域Ｌとなっている部分で、重力と表面張
力のために多結晶シリコン膜２に細りが発生する。ま
た、ゲート電極１のテーパー部１ａのテーパー角度が大
きい場合には、段切れが発生する。そのため、ソース電
極４に接合されたソース領域Ｓとドレイン電極５に接合
されたドレイン領域Ｄとの間を、一点鎖線で示されるチ
ャンネル６を介して流れるドレイン電流（駆動電流）
は、この細りで大きくなった抵抗部分や段切れ部分を通
過することになるので、結果として、そのドレイン電流
は小さくなったり、流れなくなるという問題が発生す
る。

【０００５】また、一般に、自然凝固法では、溶融した
シリコンが凝固を始めると、その中に存在していた不純
物は、結晶から吐き出され、最後まで固化されることは
なく、従って固化の最終端部に不純物が偏析する。その
ため、図１６のガラス基板３にゲート電極１が当接した
逆スタガ構造の半導体装置８では、ゲート電極１の熱伝
達率はガラス基板３のそれよりもはるかに大きいため
に、ゲート領域Ｇ近傍から多結晶シリコンが冷却固化し
始め、次第に、ゲート領域Ｇから外側へと冷却固化され
る。このために、溶融したシリコン中の不純物、例えば
重金属であるＦｅ、Ｎｉ、Ｃｒなどが、ゲート領域６の
外方に網目で示されるＬＤＤ領域Ｌ、ソース領域Ｓ及び
ドレイン領域Ｄに析出し易い。（なおまた、ゲート領域
Ｇ内においてもチャンネル６が形成される側と反対側
（以下、ゲート領域内でチャンネルが形成される側とは
反対側をバックチャンネル側と記載する）に不純物が析
出し易い。）従って、この不純物が形成された部分に、
ゲート／ソースの接合部やゲート／ドレイン接合部、す
なわちドレイン電流が流れる径路が存在することになる
ので、逆方向にバイアスを印加したときには、その析出
部で、低電圧でのブレークダウンが起こり、大きなリー
ク電流が流れやすい。すなわち、耐圧が低いので大きな
ドレイン電流が得られにくいという問題があった。

【０００６】本発明は、上述の問題に鑑みてなされ、多
結晶シリコンの結晶性を改善し、リーク電流を低減する
ことによって、多結晶シリコンを用いた、大きなドレイ
ン耐圧とドレイン電流が得られるなどの良好な電気的特
性を有する半導体装置及びその製造方法を提供すること
を課題とする。

【０００７】

【課題を解決するための手段】以上の課題は、請求項１
の発明によれば、ゲート電極とゲート絶縁部を介して接
合するゲート領域と、ソース電極に接合するソース領域
と、ドレイン電極に接合するドレイン領域とを有した半
導体層を絶縁性基板の上に形成し、前記半導体層の前記
ゲート領域内の前記ゲート絶縁部側にチャンネルが形成
される半導体装置において、前記半導体層の前記ゲート
領域内に、前記ソース領域と、前記ドレイン領域とが設
けられたことを特徴とする半導体装置、によって解決さ
れる。

【０００８】すなわち、ゲート領域内に、ソース領域と
ドレイン領域とを設けたので、実効チャンネル長が短く
なるので、低いゲート電圧と低いドレイン電圧で大きな
ドレイン電流を得ることができ、更にスイッチング特性
が改善される。すなわち、半導体装置のゲート電極部や
ゲート絶縁膜によって生じる半導体層の段部に、重力や
表面張力によって細りや段切れが生じたとしても、その
生じた細りや段切れにドレイン電流の通路が形成されて
ないので、すなわちドレイン電流の通路には何の影響も
ないので、大きなドレイン電流を流すことができる。ま
た、ゲート領域内に、ソース領域及びドレイン領域を設
けたので、溶融したシリコン中の不純物が偏析する部分
をドレイン電流が流れることがなく、従って、逆方向に
バイアスを印加した場合ときにも低電圧でのブレークダ
ウンが起こりにくく、リーク電流を低減することができ
る。

【０００９】また、以上の課題は、請求項８の発明によ
れば、ゲート電極とゲート絶縁部を介して接合するゲー
ト領域と、ソース電極に接合するソース領域と、ドレイ
ン電極に接合するドレイン領域とを有した多結晶シリコ
ンで成る半導体層を絶縁性基板の上に形成し、前記半導
体層の前記ゲート領域内の前記ゲート絶縁部側にチャン
ネルが形成される半導体装置の製造方法において、前記
半導体層の前記ゲート領域内の前記チャンネルが形成さ
れる側とは反対側に、前記ソース領域と前記ドレイン領
域とを設けて、前記半導体層となる前記多結晶シリコン
を、溶融固化して形成することを特徴とする半導体装置
の製造方法、によって解決される。

【００１０】そのため、非晶質シリコンを溶融固化して
多結晶シリコンとする際、又は多結晶シリコンを溶融固
化して再結晶化する際に、ゲート電極の段部などで表面
張力や重力により段切れや細りが生じたとしても、ドレ
イン電流はその部分を経ずに流れるので、大きなドレイ
ン電流が得られる。

【００１１】また、以上の課題は、請求項１０の発明に
よれば、ゲート電極とゲート絶縁部を介して接合するゲ
ート領域と、ソース電極に接合するソース領域と、ドレ
イン電極に接合するドレイン領域とを有した多結晶シリ
コンで成る半導体層を絶縁性基板の上に形成し、前記半
導体層の前記ゲート領域内の前記ゲート絶縁部側にチャ
ンネルが形成される半導体装置の製造方法において、前
記ゲート領域を形成する前記半導体層が、前記ゲート絶
縁部と、前記半導体層に対して前記ゲート絶縁部と反対
側に設けられた保護用絶縁膜とによって挟まれた状態
で、非晶質シリコンを溶融固化して前記多結晶シリコン
を形成することを特徴とする半導体装置の製造方法、に
よって解決される。

【００１２】すなわち、ゲート絶縁部と保護用絶縁膜と
によって挟まれた状態で、非晶質シリコンを溶融固化し
て多結晶シリコンにするので、毛細管で溶融固化させた
際と同様な現象が起こり、すなわち結晶粒の方向が揃っ
た比較的単結晶に近い多結晶シリコン膜が得られる。従
って、移動度を大きく、かつドレイン電流を大きくする
ことができるので、多結晶シリコンを用いた電気特性の
良好な半導体装置を得ることができる。

【００１３】

【発明の実施の形態】本発明は、ゲート領域内にソース
領域とドレイン領域とを設けることによって、重力や表
面張力により、半導体層に細りや段切れが生じたとして
も、ゲート領域を介してソース領域とドレイン領域とを
流れるドレイン電流は、細りや段切れが生じた部分を通
ることがないので、ドレイン電流が小さくなることがな
い。また、前記半導体層の前記ゲート領域内のバックチ
ャンネル側に、ソース領域とドレイン領域を設けたの
で、リーク電流が抑えられ、従って、ドレイン電流を大
きくすることができる。

【００１４】更に、バックチャンネル側のソース領域と
ドレイン領域の間に、チャンネルを形成しているキャリ
アと異種の低濃度不純物層を形成することにより、ゲー
ト電極に逆方向のバイアスが印加されると、半導体層の
ゲート側よりチャンネルキャリアと異種の蓄積層が広が
り、その蓄積層が低いゲートバイアスでチャンネルのキ
ャリアと異種の低濃度不純物層に達するので、トンネル
リーク電流を低減する。また、このチャンネルのキャリ
アと異種の低濃度不純物層から半導体層に電位差で電子
又は正孔が移動して、この低濃度不純物層はチャンネル
を形成するキャリアと逆の電荷にチャージされるので、
この低濃度不純物層と半導体層との界面に生じるリーク
電流を抑えることができる。なお、バックチャンネル側
の保護用絶縁膜中に存在する可動イオンを完全に排除し
た場合には、バックチャンネル側のソース領域とドレイ
ン領域との間に、チャンネルを形成しているキャリアと
異種の低濃度不純物層ではなく、真性半導体層を形成し
ても、同様な効果が得られる。

【００１５】また、ゲート領域内のバックチャンネル側
にソース領域及びドレイン領域を形成し、そのソース領
域及びドレイン領域の厚さが、ゲート領域の厚さに対し
て所定量の厚さの場合に、ソース領域及びドレイン領域
以外のゲート領域を、チャンネルを形成しているキャリ
アと異種の不純物層、または真性半導体層で形成するこ
とによって、ドレイン電流は、ソース領域の端部とドレ
イン領域の端部とをチャンネルの一部を介して最短距離
で流れるので、実効ゲートチャンネルが短くなり、低い
ゲート電圧及び低いドレイン電圧で、大きなドレイン電
流を得ることができる。なお、ゲート絶縁部には、通
常、可動イオンが存在しているので、これによるしきい
値電圧Ｖ_THの変動を防止するためには、真性半導体層よ
りチャンネルを形成しているキャリアと異種の低濃度不
純物層のほうがより好ましい。

【００１６】また、ゲート領域内のバックチャンネル側
にソース領域及びドレイン領域を形成し、更にこのゲー
ト領域内に、チャンネルと同種で濃度の低い不純物から
成るＬＤＤ領域を形成したので、ドレイン領域からゲー
ト絶縁膜や絶縁性基板へのホットキャリア注入を減少さ
せ、従ってゲート電極に大きなゲート電圧を印加して
も、しきい値電圧Ｖ_T や相互コンダクタンスＧ_m を安定
化させることができる。

【００１７】更に、前記ゲート絶縁部が、前記半導体層
側から前記ゲート電極側に向けて第１層間応力緩衝層、
第１金属汚染防止層の順に形成され、前記半導体層に対
して前記ゲート電極と反対側に保護用絶縁膜が設けら
れ、該保護用絶縁膜が、前記半導体層から前記ゲート電
極と離れる側に向けて第２層間応力緩衝層、第２金属汚
染防止層の順で形成されるようにすれば、ゲート絶縁部
の第１金属汚染防止層及び保護用絶縁膜の第２金属汚染
防止層によって製造工程中や製造工程後におけるゲート
領域の、金属不純物などによる金属汚染を防止すること
ができる。また、ゲート絶縁部の第１層間応力緩衝層及
び保護用絶縁膜の第２層間応力緩衝層を形成すること
で、多層構造となった半導体装置の層間応力を緩和して
リーク電流の発生を防止することができる。

【００１８】また、本発明の半導体装置の製造方法で
は、ゲート領域内のバックチャンネル側にソース領域及
びドレイン領域とを設けて半導体層となる多結晶シリコ
ンを形成するので、非晶質シリコンを溶融固化して多結
晶シリコンを形成する場合、また多結晶シリコンが溶融
固化して再結晶化する際に、半導体層上の段部に細りや
段切れが生じたとしても、その部分にはドレイン電流が
流れないので、細りや段切れによる抵抗増大によってド
レイン電流が小さくなったり流れなくなったりすること
がなく、従って、ドレイン電流を大きくすることができ
る。

【００１９】また、非晶質シリコンを溶融固化して半導
体層の多結晶シリコンを形成する場合に、半導体層をゲ
ート絶縁部と、保護用絶縁膜とによって挟まれた状態で
行えば、毛細管現象により、結晶粒の方向がそろった多
結晶シリコン、すなわち移動度が大きく、かつドレイン
耐圧、ドレイン電流が大きい多結晶シリコンが得られ
る。

【００２０】更に、逆スタガー構造の場合には、ゲート
絶縁膜を構成する第１金属汚染防止層、第１層間応力緩
衝層、多結晶シリコン層を構成する非晶質シリコン層、
保護用絶縁膜を構成する第２層間応力緩衝層、第２金属
汚染防止層の順、又はスタガー構造の場合には、保護用
絶縁膜を構成する第２金属汚染防止層、第２層間応力緩
衝層、多結晶シリコン層を構成する非晶質シリコン層、
ゲート絶縁膜を構成する第１層間応力緩衝層、第１金属
汚染防止層の順に連続成膜を、例えばプラズマＣＶＤな
どによって行ない、その後、非晶質シリコン層をレーザ
ーアニールして多結晶シリコンを形成するようにすれ
ば、連続成膜によって多層構造となる半導体装置の層間
応力の緩和及び層間におけるダストの混入を低減できる
とともに、第１金属汚染防止層または第２金属汚染防止
層によってレーザーアニールを大気中で行なっても汚染
物質が多結晶シリコン層に入り込むことを防止すること
ができるようになる。また、レーザーアニールによる低
級酸化膜形成での特性劣化に対する問題も防止できる。

【００２１】また半導体層の下方に、絶縁性基板に当接
するような電極（ソース電極とドレイン電極、又はゲー
ト電極）を設けた構造、いわゆる逆スタガー構造とする
と、レーザーアニールのときは絶縁性基板よりも電極の
方が熱伝導率がよいので、電極に近い方から半導体層の
非晶質シリコンが溶融固化して多結晶シリコンが形成さ
れていき、また最後まで溶融されていた部分に非晶質シ
リコン中に存在していた金属などの不純物が偏析される
（いわゆる一種の浮遊帯純化法がなされる）。本発明で
は、ゲート領域内にソース領域及びドレイン領域を設け
たため、この不純物が偏析された部分にはドレイン電流
が流れず、逆バイアス印加したときも低電圧でのブレー
クダウンが起こりにくく、リーク電流を低減できる。従
って、大きなドレイン耐圧で、大きなドレイン電流が得
られる。また、絶縁性基板に当接した電極が、絶縁性基
板に当接した他の電極と連なって設けられるようにすれ
ば、上述したように電極に近いほうから溶融シリコンが
固化されるので、金属などの不純物は、有効ＴＦＴ領域
以外に偏析して固化されるので、耐圧の低下、リーク電
流の増大、ドレイン電流の低下などを防止することがで
きる。

【００２２】

【実施例】以下、本発明の半導体装置及びその製造方法
における各実施例について、図面を参照して説明する。

【００２３】図１のＡは、本発明の第１実施例の半導体
装置を示しているが、全体として１０で示され、公知の
ようにこれは逆スタガ構造であり、すなわち金属で成
る、例えばモリブデン／タンタル（Ｍｏ／Ｔａ）で成る
ゲート電極１２が、例えば、透光性ほう酸ガラスなどで
成る絶縁性基板１１上に形成されている。ゲート電極１
２の上面には、ゲート電極１２と絶縁性基板１１との上
面を覆うように絶縁膜１３が被着されており、これは例
えばＳｉＮ（窒化シリコン）膜で成る第１金属汚染防止
層１７と、例えばＳｉＯ₂ （酸化シリコン）膜から成る
第１層間応力緩衝層１８から構成される。更にその絶縁
膜１３の上には、半導体層である多結晶シリコン層１４
が設けられており、この多結晶シリコン層１４には、ゲ
ート電極１２と絶縁膜１３のゲート電極１２上に位置す
るゲート絶縁部１３ａを介して接合するゲート領域Ｇ１
（破線より内側として示されている）が設けられてお
り、更にソース電極１５に接合するソース領域Ｓ１及び
ドレイン電極１６に接合するドレイン領域Ｄ１が設けら
れている。更に、多結晶シリコン層１４の上部にはゲー
ト絶縁部１３ａと対向するように保護用絶縁膜１９が設
けられているが、本実施例では、これは多結晶シリコン
層１４に近い方から、例えばでＳｉＯ₂ で成る第２層間
応力緩衝層２１及びＳｉＮから成る第２金属汚染防止層
２２よりなる。

【００２４】本実施例ではソース領域Ｓ１及びドレイン
領域Ｄ１は、多結晶シリコン層１４の最上部に形成され
ており、ソース領域Ｓ１の右側端部Ｓ１ａ及びドレイン
領域Ｄ１の左側端部Ｄ１ａは、ゲート領域Ｇ１内に設け
られている。すなわちこれは一点鎖線で示されるチャン
ネル２０が形成された側（これは公知のようにゲート絶
縁部１３ａ側に形成される）と反対側、すなわち多結晶
シリコン層１４のバックチャンネル側に形成されてい
る。なお、ソース領域Ｓ１及びドレイン領域Ｄ１が形成
された下方の多結晶シリコン層１４には、ＬＤＤ領域Ｌ
１が形成されており、すなわちこのＬＤＤ領域Ｌ１の一
部もゲート領域Ｇ１内に形成されている。このＬＤＤ領
域Ｌ１は、チャンネルと同種で、濃度の低い不純物を有
する領域であり、ドレイン接合のドレイン方向の最大電
界を弱めるために設けられたものであり、ドレイン領域
Ｄ１からのゲート酸化膜１３ａや絶縁性基板１１へのホ
ットキャリア注入を減少させ、しきい値電圧Ｖ_T や相互
コンダクタンスＧ_m を安定化させる。

【００２５】本実施例の半導体装置１０は、ＭＩＳ構造
の１つであるチャンネル型ＭＯＳ構造であり、そのチャ
ンネル２０のキャリアは伝導電子であるので、ソース領
域Ｓ１及びドレイン領域Ｄ１は伝導電子の不純物を有す
るＮ型半導体層（以下、Ｎ⁺層と記載する）からなって
おり、ＬＤＤ領域は、その不純物の濃度が低いＮ型半導
体層（以下、Ｎ^- 層と記載する）から成るが、ゲート領
域Ｇ１のソース領域Ｓ１、ドレイン領域Ｄ１及びＬＤＤ
領域Ｌ１以外のゲート領域内部Ｇ１ａは、本実施例では
真性半導体層（Ｉ層）から構成されている。なお、この
ゲート領域内部Ｇ１ａを、Ｉ層ではなくチャンネル２０
を形成している不純物と異種の低濃度不純物層、すなわ
ちＰ型半導体層（以下、Ｐ^- 層と記載する）で形成すれ
ば、ゲート酸化膜１３ａ中のＮａ⁺ やＫ⁺ の可動イオン
によるしきい値Ｖ_THの変動をより防止し、リーク電流を
減少させることが、より確実に行なえる。

【００２６】次に、本発明の第１実施例の半導体装置１
０の製造方法を、図２乃至図５を参照して説明する。

【００２７】まず、絶縁性基板１１上に、Ｍｏ／Ｔａ
を、例えば３００ｎｍ程度の厚さで、スパッタリングに
よって膜を形成し、これにホトリソグラフィ工程を行
い、すなわちポジレジストコート、マスク露光、現像、
ポストべークを行なった後、ＣＦ₄ によりドライエッチ
ングして、ＲＡストリッパー（ＨＮＯ₃ ＋ＮＯ₂ の洗浄
液）でレジスト剥離を行なって、図２のＡに示されるよ
うに、絶縁性基板１１上にゲート電極１２を形成する。
ここで、Ｍｏ／Ｔａを用いたのは、低抵抗化と耐熱性向
上のためである。なお、薄膜応力集中緩和と耐圧向上の
ため、ゲート電極１２の端部は図２のＡで一点鎖線で示
すようにテーパーとするのが好ましく、その角度は１０
〜３０°が適当である。

【００２８】次に、ゲート電極１２を形成した絶縁性基
板１１を例えば約３００℃程度に加熱してプラズマＣＶ
Ｄにより、絶縁性基板１１上に図２のＢに示すような連
続成膜を行なう。すなわち絶縁性基板１１及びゲート電
極１２を覆うように、第１金属汚染防止層１７を構成す
るＳｉＮ膜をＳｉＨ₄ 、ＮＨ₃ 、Ｎ₂ を反応ガスとし
て、例えば２００ｎｍ程度の厚さで成長させ、次にガス
を切り替えて、第１層間応力緩衝層１８を構成するＳｉ
Ｏ₂ 膜をＳｉＨ₄ 、Ｏ₂ を反応ガスとして、例えば２０
０ｎｍ程度の厚さで成長させる。そして、ＳｉＨ₄ を反
応ガスとして半導体層となる非晶質シリコン（α−Ｓ
ｉ：Ｈ）層１４’を５０ｎｍの厚さで形成し、その上
に、第２層間応力緩衝層２１を構成するＳｉＯ₂ 膜をＳ
ｉＨ₄ 、Ｏ₂ を反応ガスとして、例えば５０ｎｍ程度の
厚さで成長させ、第２金属汚染防止層２２を構成するＳ
ｉＮ膜をＳｉＨ₄ 、ＮＨ₃ 、Ｎ₂ を反応ガスとして、例
えば５０ｎｍ程度の厚さで成長させる。この際に、絶縁
膜１３はゲート耐電圧を増加させるために厚くするとよ
いが、保護用絶縁膜１９は後述するようにこれを介して
レーザー光を照射するので、光エネルギーロスの観点か
ら、その厚さは薄くするとよい。なお、この連続成膜
は、チャンバ内を大気圧に開放することなく成膜するの
で、各膜の間に汚染物質が混入することを防止できると
ともに、成膜時における層間の応力を極力、低減させる
ことができる。

【００２９】次に、図２のＣに示されるようなゲート電
極１２の幅よりかなり狭いレジストＲ１を用いて低濃度
領域Ｌ１’を形成する。まずホトリソグラフィを行ない
レジストＲ１を形成する。すなわち、連続成膜で最上部
に形成した第２金属汚染防止層２２の上面にポジレジス
トコートをし、絶縁性基板１１の裏面からオーバー露
光、すなわちゲートのセルフアライメント露光を行な
い、現像し、ポストべークを行なって、ゲート電極１２
の幅より幅がかなり狭いレジストＲ１を形成する。次
に、第２金属汚染防止層２２を、例えばＣＦ₄ のドライ
エッチングなどで、第２層間応力緩衝層２１を、例えば
ＨＦ：Ｈ₂ Ｏ＝１：５の溶液を用いたウエットエッチン
グなどでエッチングし、保護用絶縁膜１９である第２金
属汚染防止層２２及び層間応力緩衝層２１を、レジスト
Ｒ１と同じ幅、すなわちゲート電極１２の幅よりかなり
狭い幅に形成する。この図２のＣに示される状態で、レ
ジストＲ１及び保護用絶縁膜１９をマスクとして、非晶
質シリコン層１４’中に、例えば１０¹²〜１０¹³ｃｍ^-2
程度の低濃度で燐（Ｐ^- ）イオンを矢印Ｅで示されるよ
うにドーピングし、その後、マスクとなったレジストＲ
１を、例えばＨ₂ ＳＯ₄ ：Ｈ₂ Ｏ₂ ＝５：１の溶液で剥
離する。なお、このときＰ^- イオンをドーピングしてい
ない部分の非晶質シリコン層は、Ｉ層のままであり、こ
れが図３のＢに示されるようなゲート領域内部Ｇ１ａと
なる。なお、低ゲート電圧で大きなドレイン電流を得る
為に、ソース領域Ｓ１とドレイン領域Ｄ１との間を狭く
したい場合は、ゲート電極のセルフアライメント露光で
はなく、マスク露光で、例えば１〜２μｍのレジストを
形成する。

【００３０】次に、図３のＡのように、半導体層となる
非晶質シリコン層１４’の一部に保護用絶縁膜１９が設
けられた状態で、図において上方からレーザー光を一点
鎖線の矢印Ｑで示すように照射して大気中でレーザーア
ニールを行う。この場合、レーザー光としては、例えば
ＸｅＣｌからなる波長３０８ｎｍのエキシマレーザ光を
使用し、約２５０〜３００ｍＪ／ｃｍ₂ の照射量で結晶
化、すなわち非晶質シリコン層１４’を溶融固化して多
結晶シリコン層１４を形成する。それと同時に、非晶質
シリコン層１４’中に図２のＣでドーピングしたイオン
を活性化させ、低濃度領域Ｌ１’を形成するが、この低
濃度領域Ｌ１’の一部はゲート領域Ｇ１内に設けられて
いる。なお、レーザー光を照射する初めには、溶融エネ
ルギーよりも低いエネルギー照射を行なって、非晶質シ
リコン層１４’中の水素を追い出してから溶融固化させ
る。

【００３１】本発明では、絶縁膜１３と保護用絶縁膜１
９との間に、非晶質シリコン層１４’が挟まれた状態で
溶融固化して多結晶シリコン層１４が形成されるので、
固化する際に、シリコンの結晶が（毛細管現象により）
細くしぼられ、結晶粒の方向が揃った比較的単結晶に近
い多結晶シリコン層１４となる。そのため、結晶界面の
欠陥の量が減少し、移動度の大きい多結晶シリコン、す
なわち電気特性に優れた多結晶シリコン層１４が得られ
る。すなわち、このとき、保護用絶縁膜１９は、エキシ
マレーザーの反射防止膜として働き、レーザーアニール
時のエネルギーロスを低減させ、溶融したシリコンの熱
拡散を低減するとともに、毛細管現象によって結晶粒方
向の揃った大きな多結晶シリコン層を得る。

【００３２】更に、本実施例では、絶縁性基板１１に当
接するようにゲート電極１２が設けられており、ゲート
電極１２の熱伝導率は絶縁性基板１１より大きいので、
ゲート電極１２が強制冷却体として働き、また本実施例
では、図５のＡに示されるゲート電極１２の右方が図示
しない他のゲート電極１２（これも絶縁性基板１１に当
接されている）と連なって設けられているので、図５の
Ａにおいて、右方から左方へと固化されていき、その溶
融部は矢印Ｈで示されるように追いやられ、その端部で
固化される。すなわち、金属などの不純物が偏析してい
る溶融部は有効ＴＦＴ領域以外で固化することになる。
また、図５のＢの断面でも、ゲート電極１２に近いほう
から固化されるので、低濃度領域Ｌ１’の図の網目Ｊで
示される部分に金属などの不純物が偏析されやすくな
る。この部分には、後に形成されるゲート領域Ｇ１／Ｌ
ＤＤ領域Ｌ１／ソース領域Ｓ１の接合部分やゲート領域
Ｇ１／ＬＤＤ領域Ｌ１／ドレイン領域Ｄ１の接合部分な
どが存在しない（図５のＢにおいてはこれらの領域はま
だ形成されていないので一点鎖線で示されている）の
で、すなわち製造後にドレイン電流が流れる径路Ｋに金
属などの不純物が偏析しないので、逆バイアスを印加し
たときも低電圧でのブレークダウンが起こりにくく、リ
ーク電流を低減でき、従って、大きなドレイン耐圧で、
大きな電流が得られる。また、このとき多結晶シリコン
層１４に、図５のＢで示されるような細りや段切れが生
じたとしても、ここはドレイン電流が流れる部分ではな
いので、ドレイン電流が小さくなるということはない。

【００３３】なおまた、多結晶シリコン層１４を形成す
る際にレーザーアニールを用いたので、熱効率、温度分
布などのばらつきが抑制され、ＴＦＴ特性が均一とな
り、更に、非晶質シリコンの脱水素化と、多結晶シリコ
ンの結晶化と、低濃度領域Ｌ１’にドーピングした燐
（Ｐ）イオンの活性化とを同時に行うことができ、生産
性も向上することができる。

【００３４】このレーザーアニールで多結晶シリコン層
１４を形成した後は、図３のＢの多結晶シリコン層１４
の低濃度領域Ｌ１’中に、例えば１０¹⁴〜１０¹⁵ｃｍ^-2
程度の高濃度で燐（Ｐ⁺ ）イオンを矢印Ｆで示すように
ドーピングし、高温短時間のＲＴＡ（ＲａｐｉｄＴｈ
ｅｍａｌＡｎｎｅａｌｉｎｇ）、例えば約１０００℃
前後で、３０秒以内のアニールを行う。すると、図３の
Ｃで示されるように、低濃度領域Ｌ１’の下部にＬＤＤ
領域Ｌ１が、上部にソース領域Ｓ１及びドレイン領域Ｄ
１とが形成される。すなわち、上方にソース領域Ｓ１及
びドレイン領域Ｄ１とが形成されるのであるが、低濃度
領域Ｌ１’の一部はゲート領域Ｇ１内に設けられて形成
されていたため、ソース領域Ｓ１及びドレイン領域Ｄ１
の一部、すなわちソース領域Ｓ１の右側端部Ｓ１ａとド
レイン領域Ｄ１の左側端部Ｄ１ａがゲート領域Ｇ１内に
設けられる。なお、本実施例では、ソース領域Ｓ１及び
ドレイン領域Ｄ１を形成する際にＲＴＡを用いたので、
イオンドーピングした拡散層が、アニール時にほとんど
拡散することがなく、設計通りにソース領域Ｓ１及びド
レイン領域Ｄ１を形成することができる。従って、ソー
ス領域Ｓ１及びドレイン領域Ｄ１を形成する為にイオン
ドーピングしたＰ⁺ イオンが、絶縁膜１３に達しないよ
うにすることが、すなわちイオンドーピングしたＰ⁺ イ
オンが絶縁膜１３に達すると、チャンネルを形成しなく
なるので、これを防止することが、確実に行なえる。

【００３５】次に、図４のＡで示されるように、多結晶
シリコン層１４の上に、保護用絶縁膜１９をも覆うよう
に、ＰＳＧ（Ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅＧｌ
ａｓｓ；燐を含んだ酸化シリコン）層２３及びそのＰＳ
Ｇ層２３の上にＳｉＮ層２４を常圧ＣＶＤによって形成
する。このＰＳＧ層２３は、例えば、ＳｉＨ₄ 、ＰＨ
₃ 、Ｏ₂ を反応ガスとして、ＰＳＧ層２３内に数％程度
の濃度で燐が含まれるように、例えば３００ｎｍ程度の
厚さで形成される。また、ＳｉＮ層２４は、ＳｉＨ₄ 、
ＨＮ₃ 、Ｎ₂ を反応ガスとして例えば２００ｎｍ程度の
厚さで形成される。

【００３６】そして、この状態で、例えばフォーミング
ガス（Ａｒ、Ｎ₂ などの不活性ガスに数％のＨ₂ を加え
たガス）中で、約４００℃で約３〜４時間の水素化アニ
ール処理を行なう。これによって、多結晶シリコン層１
４中にあるダングリングボンドをカットし、移動度を向
上させ、リーク電流の発生を抑制し、ＴＦＴ特性を改善
する。なおこのとき、ＰＳＧ膜２３は、その吸湿性ため
に多結晶シリコン層１４内に水素が入り込みやすいよう
に働き、ＳｉＮ膜２４は、水素を封じ込め外部に逃がさ
ないようにするために働き、すなわちＰＳＧ膜２３とＳ
ｉＮ膜２４とは、この水素化アニール処理を効率良く行
なうためのものである。

【００３７】次に、ソース電極１５及びドレイン電極１
６の形成を行なうが、まず、図４のＢに示すように、例
えばＳｉＮ膜２４をＣＦ₄ を用いたドライエッチング
で、例えばＰＳＧ膜２３をＨＦ：ＨＮ₄ Ｆ＝１２：１０
０の溶液を用いたウエットエッチングを用いて、ＳｉＮ
膜２４及びＰＳＧ膜２３の所定の位置に、整合してフォ
トリソグラフィー及びエッチングなどの手法で窓開けを
行う。その後、シリコン１％入りのアルミニウム（Ａ
ｌ）をスパッタリングによって約１μｍの厚さに形成さ
せる。そして、例えばＨ₃ ＰＯ₄ ：ＣＨ₃ ＣＯＯＨ：Ｈ
ＮＯ₃ ＝７０：１０：３の溶液を用いたウエットエッチ
ングによってＡｌをエッチングし、図４のＣのようにソ
ース電極１５とドレイン電極１６を形成する。そして、
Ａｌのエッチングのために設けられていたレジストをＲ
Ａトリッパー（ＨＮＯ₃ ＋ＮＯ₂ の洗浄液）で洗浄す
る。最後に、ソース電極１５とソース領域Ｓ１及びドレ
イン電極１６とドレイン領域Ｄ１とのコンタクト特性を
良好にするために、例えば約３５０℃のフォーミングガ
ス中で約１時間程度のＡｌシンターを行なう。

【００３８】このようにして、図１のＡに示される半導
体装置１０が形成されるが、本実施例では、ソース領域
Ｓ１及びドレイン領域Ｄ１がゲート領域Ｇ１内のバック
チャンネル側に形成されているので、非晶質シリコン層
１４’が溶融固化して多結晶シリコン層１４を形成する
際に、重力と表面張力により、ゲート電極１２の端部で
多結晶シリコン層１４に、細りや段差が生じたとして
も、ドレイン電流は、この細りや段差を通らないので、
ドレイン電流が小さくなったり、流れなくなったりする
ことがない。

【００３９】また、本実施例では、大きな放熱冷却体で
あるゲート電極に当接する部分から多結晶シリコン層１
４が固化していくため、金属などの不純物を含んだ非晶
質シリコン層１４’の溶融部は、有効ＴＦＴ領域以外に
集まり、最後に有効ＴＦＴ領域以外にその溶融部に偏析
していた不純物が固化するので、ドレイン電流が流れる
径路には金属などの不純物が析出することがなく、従っ
てリーク電流を低下させることができ、また耐圧の低下
を防止することができる。

【００４０】また本実施例では、ゲート絶縁部１３と保
護用絶縁膜１９とで挟まれた状態で、非晶質シリコン層
１４’を溶融固化して多結晶シリコン１４を形成させた
ので、多結晶シリコン層１４は、毛細管現象によって結
晶粒子の方向がそろった比較的単結晶に近い大きな結晶
粒の多結晶シリコンが得られる。従って、移動度が大き
く、ドレイン耐圧・ドレイン電流が大きい多結晶シリコ
ンのＴＦＴとすることができる。

【００４１】また、本実施例ではＬＤＤ領域Ｌ１を介し
てドレイン電流が流れるようにしたので、電界を緩和
し、ホットキャリア効果を低減することができ、すなわ
ち大きなドレイン電圧を印加することができる。

【００４２】なお、半導体装置１０のゲート領域内部Ｇ
１ａをＩ層ではなく、上述したようにチャンネルのキャ
リアと反対の低濃度不純物層（本実施例ではＰ型半導体
層）で形成する場合には、上記のプラズマＣＶＤを用い
た連続成膜において、ＳｉＨ₄ を反応ガスとして形成さ
れたα−Ｓｉ：Ｈから成る非晶質シリコン層１４’の代
わりに、例えば数ｐｐｍのＢ₂ Ｈ₆ を加えたＳｉＨ₄ を
反応ガスとして、ホウ素（Ｂ）が少量混入した非晶質シ
リコン（Ｐ^- α−Ｓｉ）を形成させて、上述した手順を
行なえばよい。ただし、ＬＤＤ領域やソース領域及びド
レイン領域を形成する時には、ゲート領域内部Ｇ１ａが
Ｉ層のときよりもボロン濃度分だけ燐濃度を高くするこ
とが必要である。

【００４３】次に、本発明の第２実施例について、図１
のＢ、図６乃至図１０を参照して説明するが、上記実施
例と同様な部分については、同一の符号を付し、その詳
細な説明は省略する。

【００４４】本実施例の半導体装置３０は、図１のＢに
示されるように、第１実施例と同様に、逆スタガ型のＮ
チャンネルＭＯＳ構造であり、半導体層となる多結晶シ
リコン層１４のチャンネル２０が形成されるゲート絶縁
部１３ａ側と反対側のゲート領域Ｇ２には、すなわちバ
ックチャンネル側には、ソース領域Ｓ１とドレイン領域
Ｄ１とが形成されているが、このソース領域Ｓ１とドレ
イン領域Ｄ１との間には、チャンネル２０と異種の低濃
度不純物を含む拡散層３１が形成されている。この拡散
層３１は、本実施例の半導体装置３０が上記実施例と同
様なＮチャンネルＭＯＳ構造であるため、正孔を不純物
として含んだＰ^- 層で形成されている。

【００４５】本実施例では、バックチャンネル側にＰ^-
型の拡散層３１を形成したので、ゲート電極１２に正の
バイアスを印加した場合には、図６のＡに示されるよう
に、すなわちゲート電極１２側に伝導電子から成るチャ
ンネル２０（これは図において一点鎖線で囲まれる部
分）が形成され、また更に正のバイアスを印加すると、
電位差により拡散層３１からゲート領域内部Ｇ１ａ内に
矢印Ｍで示されるように電子が移動するので、このバッ
クチャンネル側にもドレイン電流が流れる。また、ゲー
ト電極１２に負のバイアスを印加した場合には、図６の
Ｂに示されるように、ゲート電極１２側に正孔が蓄積さ
れて拡がり、低いゲートバイアスで拡散層３１に達する
ので、拡散層３１と半導体層である多結晶シリコン層１
４との界面に生じるリーク電流が遮断される。なお、ソ
ース領域Ｓ１とドレイン領域Ｄ１との間に、拡散層３１
が設けられているため、ここに横一列に、Ｎ⁺ （ソース
領域Ｓ１）−Ｐ^- （拡散層３１）−Ｎ⁺ （ドレイン領域
Ｄ１）と接合された部分、すなわちトランジスタが形成
されることになるが、拡散層３１はフローティングでバ
イアス印加されていないので、ここにドレイン電流が流
れることがない。従って、リーク電流を低く抑えること
ができる。

【００４６】次に、本発明の第２実施例の半導体装置３
０の製造方法を、図７乃至図９を参照して説明する。

【００４７】まず、第１実施例と同様にして、図７のＡ
に示されるように、絶縁性基板１１上にゲート電極１２
を形成した後、これまた第１実施例と同様にプラズマＣ
ＶＤによって、絶縁膜１３のＳｉＮから成る第１金属汚
染防止層１７とＳｉＯ₂ から成る第１層間応力緩衝層１
８、非晶質シリコン層１４’、保護用絶縁膜１９のＳｉ
Ｏ₂ から成る第２層間応力緩衝層２１とＳｉＮから成る
第２金属汚染防止層２２を連続成膜する。なお、本実施
例の連続成膜に用いた反応ガスは、第１実施例と同じで
あり、またその形成された膜厚もほぼ同じ厚さである。

【００４８】次に、裏面露光のホトリソグラフィで、す
なわちポジレジストコート、露光、現像及びポストべー
クを行いレジストＲ１を形成した後、ＣＦ₄ を用いたド
ライエッチングでＳｉＮで成る第２金属汚染防止層２２
をエッチングし、ＨＦ：Ｈ₂Ｏ＝１：５の溶液を用いて
ウエットエッチングでＳｉＯ₂ で成る第２層間応力緩衝
層２１をエッチングする。そして、図７のＢに示される
状態で、すなわちゲート電極１２の幅よりかなり幅が狭
いレジストＲ１及び保護用絶縁膜１９をマスクとして、
非晶質シリコン層１４’中に、第１実施例と同様に、例
えば１０¹²〜１０¹³／ｃｍ程度の低濃度のＰ^- イオンを
矢印Ｅ’のようにドーピングし、レジストＲ１を、例え
ばＨ₂ ＳＯ₄ ：Ｈ₂ Ｏ₂ ＝５：１の溶液で剥離する。す
ると、図８のＡで示されるような状態となる。

【００４９】この図８のＡに示される状態で、第１実施
例と同様に、レーザー光（一点鎖線の矢印Ｑ’で示され
る）を照射して大気中でレーザーアニールを行なう。こ
の場合、レーザー光としては、例えばＸｅＣｌから成る
波長３０８ｎｍのエキシマレーザ光を使用し、約２５０
〜３００ｍＪ／ｃｍ₂ の照射量で結晶化、すなわち多結
晶シリコン層１４を形成する。なお、レーザー光を照射
する最初には、溶融エネルギーよりも低いエネルギー照
射を行なって、非晶質シリコン層１４’中の水素を追い
出してから溶融固化させて多結晶シリコン層１４を形成
する。これによって、第１実施例と同様に、図７のＢに
おいてドーピングしたイオンを活性化して、ゲート領域
Ｇ１内に一部を形成している低濃度領域Ｌ１’とゲート
領域内部Ｇ１ａを形成する。そして、保護用絶縁膜１９
のＳｉＮで成る第２金属汚染防止層２２及びＳｉＯ₂ で
成る第２層間応力緩衝層２１を、それぞれＣＦ₄ ガスの
ドライエッチング、ＨＦ：Ｈ₂ Ｏ＝１：５の溶液を用い
たウエットエッチングで剥離する。

【００５０】この保護用絶縁膜１９を剥離した後に、約
３００℃でプラズマＣＶＤを行ない、図８のＢに示すよ
うに、ＢＳＧ（Ｂｏｒｏ−ｓｉｌｉｃａｔｅＧｌａｓ
ｓ；ホウ素を含んだ酸化シリコン）層３２を多結晶シリ
コン層１４の上に、例えば１００ｎｍ程度の厚さで形成
する。なおこのとき、ＳｉＨ₄ とＢ₂ Ｈ₆ のガスを反応
ガスとして用いる。

【００５１】次に、ポジレジストコート、マスク露光、
現像、ポストべークをした後、レジストＲ２をゲート領
域内部Ｇ２ａと同じ幅で形成し、更にこの幅でレジスト
Ｒ２と整合させてＢＳＧ膜３２をＨＦ：Ｈ₂ Ｏ＝１：５
の溶液を用いてウエットエッチングし、図８のＣに示さ
れるような状態とする。この状態で、例えば１０¹⁴〜１
０¹⁵ｃｍ^-2程度のＰ⁺ イオンを上方から矢印Ｆ’のよう
にドーピングし、レジストＲ２剥離後に、高温短時間の
アニール、例えば約１０００℃前後で、３０秒以内のＲ
ＴＡアニールを行なう。すると、図９のＡで示されるよ
うに、低濃度領域Ｌ１’の下方にＬＤＤ領域Ｌ１、その
上部にソース領域Ｓ１及びドレイン領域Ｄ１が形成さ
れ、更に、ＢＳＧ膜３２中にあるホウ素（Ｂ）がゲート
領域Ｇ２の中央上面に拡散注入され、すなわちソース領
域Ｓ１及びドレイン領域Ｄ１の間にＰ^- の不純物で成る
拡散層３１が形成される。なお本実施例では、ソース領
域Ｓ１及びドレイン領域Ｄ１を形成する際にＲＴＡアニ
ールを用いたので、イオンドーピングした拡散層が、設
計通りにソース領域Ｓ１及びドレイン領域Ｄ１を形成す
ることができ、更に、ソース領域Ｓ１及びドレイン領域
Ｄ１が形成されるだけはなく、拡散層３１も同時に形成
されるので、生産性の向上にも寄与する。

【００５２】このソース領域Ｓ１、ドレイン領域Ｄ１及
び拡散層３１が形成された後には、図９のＢに示される
ように、上記第１実施例と同様に、水素化アニールの効
果をよりよく行なうためのＰＳＧ膜２３及びＳｉＮ膜２
４を、多結晶シリコン層１４及びＢＳＧ膜３２を覆うよ
うに形成する。そして、上記第１実施例と同様な水素化
アニールを行ない、多結晶シリコン層１４中にあるダン
グリングボンドをカットし、移動度を向上させて、リー
ク電流の発生を抑制し、ＴＦＴ特性を改善させる。

【００５３】次に、ソース電極１５、ドレイン電極１６
を形成するが、これは上記実施例と全く同じ方法で形成
するので、その説明は省略する。そして、ソース電極１
５、ドレイン電極１６を形成するために用いたレジスト
をＲＡストリッパーで剥離して、最後に、図９のＣの形
状となった半導体装置にＡｌシンダーを施し、図１のＢ
で示された半導体装置３０が完成する。

【００５４】なお、以上の実施例では、低濃度領域Ｌ
１’を形成した後、その下部にＬＤＤ領域Ｌ１を、その
上部にソース領域Ｓ１及びドレイン領域Ｄ１を形成した
ので、ＬＤＤ領域Ｌ１の端部と、ソース領域Ｓ１の端部
及びドレイン領域Ｄ１の端部とが整合している。しかし
ながら、これらを図１０のＡに示すように整合させずに
設けてもよい。ただし、ＬＤＤ領域Ｌ１の端部と、ソー
ス領域Ｓ１の端部及びドレイン領域Ｄ１の端部とが整合
させたほうが、電界を緩和するのに有効であり、よりド
レイン耐圧を向上させることができる。また、ＬＤＤ領
域の端部と、ソース領域Ｓ１の端部及びドレイン領域Ｄ
１の端部とを整合しない図１０のＡのような場合には、
ＬＤＤ領域の大きさに応じたレジストを設けてイオンド
ーピングしなければならないが、ＬＤＤ領域の端部と、
ソース領域Ｓ１の端部及びドレイン領域Ｄ１の端部とを
整合する場合には、すなわち、低濃度領域Ｌ１’を上下
に分けただけであるので、ＬＤＤ領域の大きさは保護用
絶縁膜１３の幅によって決まり、すなわち保護用絶縁膜
１３をマスクとしてイオンをドーピングすればよいの
で、別個にレジストを設ける必要がなく、ＬＤＤ領域の
形成に手間がかからない。また、以上の実施例では、Ｌ
ＤＤ領域Ｌ１を設けたが、図１０のＢに示すように、こ
れを設けずともよく、例えばソース領域Ｓ１’及びドレ
イン領域Ｄ１’の厚さが、多結晶シリコン層１４”の厚
さに比べて、所定量、厚い場合には、ゲート絶縁膜１３
ａ側に形成される電子蓄積層を介して、ソース領域Ｓ
１’の右側端部Ｓ１ａ’とドレイン領域Ｄ１’の左側端
部Ｄ１ａ’との間をドレイン電流が流れるので、低いド
レイン電圧で、大きいドレイン電流を流すことができ
る。なお、この場合多結晶シリコン層を、チャンネルを
形成するキャリアと異種の不純物、すなわちＰ^- 層で形
成すれば、絶縁膜１３中に存在する可動イオンによるＶ
_THのばらつきを防止することができる。

【００５５】次に、本発明の第３実施例について図１１
乃至図１５を参照して説明するが、上記実施例と同一な
部分については、同一の符号を付し、その詳細な説明は
省略する。

【００５６】第３実施例の半導体装置は図１１に示され
ているが、これは全体として４０で示され、これは上記
実施例と異なり、絶縁性基板１１に当接してゲート電極
１２’が形成されていないスタガ型である。絶縁性基板
１１上には、保護用絶縁膜として例えばＳｉＮから成る
層２２’が形成されており、その上には、多結晶シリコ
ン層４４が形成されている。多結晶シリコン層４４に
は、例えばＡｌで成るゲート電極１２’とゲート絶縁部
１３ａ’とを介して接合するゲート領域Ｇ３（これは破
線の内部で示される領域）と、例えばＡｌで成るソース
電極１５に接合されているソース領域Ｓ３及び、例えば
Ａｌで成るドレイン電極１６に接合されているドレイン
領域Ｄ３が形成されている。ソース領域Ｓ３及びドレイ
ン領域Ｄ３は、幅の異なる２つの層を重ねた形状をして
おり、絶縁性基板１１に近い方に、それぞれ幅の長い第
１ソース領域Ｓ３１、第１ドレイン領域Ｄ３１を、その
上にそれぞれ第２ソース領域Ｓ３２、第２ドレイン領域
Ｄ３２を形成している。このため第１ソース領域Ｓ３１
の右側端部Ｓ３１ａ及び第１ドレイン領域Ｄ３１の左側
端部Ｄ３１ａがゲート領域Ｇ３内に形成されている。ま
た、第２ソース領域Ｓ３２の右側、及び第２ドレイン領
域Ｄ３２の左側には、それぞれＬＤＤ領域Ｌ３が形成さ
れている。なお、ゲート絶縁部１３ａ’は、ＳｉＯ₂ か
ら成る第１層間応力緩衝層１８’及びＳｉＮから成る第
１金属汚染防止層１７’から構成されている。

【００５７】本実施例も、上記実施例と同様に、Ｎチャ
ンネルＭＯＳ構造の半導体装置４０であるので、ゲート
絶縁部１３ａ’側に形成されるチャンネルのキャリアは
伝導電子であり、従って、ソース領域Ｓ３及びドレイン
領域Ｄ３はＮ⁺ で形成されており、ＬＤＤ領域Ｌ３もＮ
^- で形成されているが、本実施例では、ソース領域Ｓ
３、ドレイン領域Ｄ３及びＬＤＤ領域Ｌ３以外のゲート
領域Ｇ３ａは、Ｉ層で形成されている。

【００５８】このような構成にすることによって、すな
わちゲート領域Ｇ３内に、ソース領域Ｓ３、ドレイン領
域Ｄ１及びＬＤＤ領域Ｌ３を形成したので、実効チャン
ネル長が短くなり、低いゲート電圧と低いドレイン電圧
とで大きなドレイン電流を得ることができ、更にスイッ
チング特性が改善される。なお、実施例では、第１ソー
ス領域Ｓ３１及び第１ドレイン領域Ｄ３１のゲート領域
Ｇ３内にある端部をテーパーとしたので、多結晶シリコ
ン層４４’の細りや段切れを防止することができる。

【００５９】次に、本実施例の半導体装置４０の製造方
法を、図１３乃至図１５を参照して説明する。

【００６０】絶縁性基板１１を約６００℃に加熱して、
図１３のＡに示されるように、絶縁性基板１１上に、保
護用絶縁膜であるＳｉＮから成る層２２’と、燐が少量
混入した多結晶シリコン（Ｎ⁺ 多結晶シリコン）層４３
とを減圧ＣＶＤの連続成膜で形成する。このとき層２
２’は、反応ガスとしてＳｉＨ₄ 、Ｎ₂ 、Ｈ₂ を用い
て、例えば、約３００ｎｍ程度の厚さで形成され、多結
晶シリコン層４３は、ＳｉＨ₄ 、ＰＨ₃ とを反応ガスと
して、例えば２０ｎｍ程度の厚さで形成する。

【００６１】次に、図１３のＢに示すように、多結晶シ
リコン層４３をホトリソグラフィによりエッチングし、
第１ソース領域Ｓ３１及び第１ドレイン領域Ｄ３１を形
成する。すなわちポジレジストコート、マスク露光、現
像、ポストべークを行なった後、例えばＣＣｌ₄ などに
よりドライエッチングし、レジストを剥離する。なおこ
のとき、多結晶シリコン層４４’の細りや段切れを防止
するために、第１ソース領域Ｓ３１及び第１ドレイン領
域Ｄ３１のエッチングされる部分を約１０〜３０°のテ
ーパーに形成する。

【００６２】再び、絶縁性基板１１を約６００℃程度に
加熱して、図１３のＣで示されるように、層２２’、第
１ソース領域Ｓ３１及び第１ドレイン領域Ｄ３１を覆う
ように、多結晶シリコン層４４’及びＳｉＯ₂ 膜４５を
減圧ＣＶＤで連続成膜する。この多結晶シリコン層４
４’は、反応ガスをＳｉＨ₄ として、例えば約３０ｎｍ
程度の厚さで形成され、ＳｉＯ₂ 膜４５は、ＳｉＨ₄ 、
Ｏ₂ とを反応ガスとして、例えば約１００ｎｍ程度の厚
さで形成される。このＳｉＯ₂ 膜４５はゲート領域内部
Ｇ３ａを形成する際に、多結晶シリコン層４４’に汚染
物が混入するのを防止するための膜である。

【００６３】次に、ポジレジストコート、マスク露光、
現像、ポストベークから成るホトリソグラフィ工程を行
なって、図１４のＡに示されるようなレジストＲ５を形
成する。なお、このレジストＲ５は、第１ソース領域Ｓ
３１の右側端部Ｓ３１ａ及び第１ドレイン領域Ｄ３１の
左側端部Ｄ３１ａに渡って形成されている。そして、Ｈ
Ｆ系のエッチング液で、このレジストＲ５と整合するよ
うにＳｉＯ₂ 膜４５をウエットエッチングする。この図
１４のＡに示される状態で、レジストＲ５及びＳｉＯ₂
膜４５をマスクとして、Ｐ^- イオンを約１０¹²〜１０¹³
／ｃｍ² 程度で矢印Ｅ”で示されるようにドーピングす
る。すなわち、図において多結晶シリコン層４４’のＧ
３ａにはイオンがドーピングされておらず、これが後に
ゲート領域内部Ｇ３ａとなる。そして更に、図１４のＢ
に示すように、レジストＲ５の外周に、ＬＤＤ領域Ｌ３
の大きさを決めるためのレジストＲ６をホトリソグラフ
ィにより形成し、Ｐ⁺ イオンを、約１０¹⁵〜１０¹⁶／ｃ
ｍ² 程度で矢印Ｆ”で示されるようにドーピングする。
従って、図１４のＢで、Ｘで示される部分は低濃度のＰ
^- イオンがドーピングされており、Ｙで示される部分に
は高濃度のＰ⁺ イオンがドーピングされている。そし
て、レジストＲ５、Ｒ６及びＳｉＯ₂ 膜４５を、例えば
ＨＦ系のエッチング液とＲＡストリッパーなどを用いて
剥離する。

【００６４】レジストＲ５、Ｒ６及びＳｉＯ₂ ４５を剥
離した後は、図１４のＣに示されるように、高温短時間
のＲＴＡ（例えば約１０００℃で１〜２分）、または約
６００℃で２０〜２５時間の低温アニールを行なって、
より結晶粒の大きい多結晶シリコン層４４に再結晶化す
る。同時に、ドーピングされたイオンの活性化を行なっ
て、Ｐ⁺ イオンがドーピングされている（Ｙで示されい
る）部分から第２ソース領域Ｓ３２、第２ドレイン領域
Ｄ３２が、Ｐ^- イオンがドーピングされている（Ｘで示
される）部分からＬＤＤ領域Ｌ３が形成される。

【００６５】そして次に、図１５のＡに示されるような
ゲート絶縁部１３ａ’を形成するが、まず全面に絶縁膜
を約６００℃の減圧ＣＶＤで形成する。この絶縁膜は、
ＳｉＯ₂ から成る第１層間応力緩衝層１８’及びＳｉＮ
から成る第１金属汚染防止層１７’から構成されてお
り、これらは例えば、それぞれＳｉＨ₄ 、Ｏ₂ 及びＳｉ
Ｈ₄ 、Ｎ₂ 、Ｈ₂ を反応ガスとして、それぞれ約５０ｎ
ｍ、約１００ｎｍ程度の厚さで形成されている。そし
て、ＳｉＯ₂ から成る第１層間応力緩衝層１８’及びＳ
ｉＮから成る第１金属汚染防止層１７’を、それぞれＨ
Ｆ系のエッチング液を用いたウエットエッチング及びＣ
Ｃｌ₄ を用いたドライエッチングでエッチングして、図
１５のＡに示されるようなゲート絶縁部１３ａ’を形成
する。

【００６６】次に、図１５のＢで示されるように、約６
００℃の減圧ＣＶＤでＰＳＧ膜２３とＳｉＮ膜２４とを
形成し、上記実施例と同様に水素化アニールを行なう。
そして、ＰＳＧ膜２３とＳｉＮ膜２４とをエッチングし
て電極を形成するが、本実施例では上記実施例と異な
り、ゲート電極１２’を多結晶シリコン層４４の上方に
ゲート絶縁膜１３ａ’を介して設けるスタガー構造であ
るので、ゲート電極１２’を形成する部分にも窓を形成
する。そして、上記実施例と同様に、１％のシリコン入
りのＡｌをスパッタリングして、ゲート電極１２’、ソ
ース電極１５及びドレイン電極１６を形成し、図１５の
Ｃに示される形状で、最後に上記実施例と同様にＡｌシ
ンダーを行ない、半導体装置４０が完成する。

【００６７】また、本実施例では、保護用絶縁膜１３’
はＳｉＮ膜２２’より形成されているが、これを２つの
層、すなわち例えばＳｉＯ₂ 膜で成る第２層間応力緩衝
層及び例えばＳｉＮ膜で成る第２金属汚染層の２つの層
で形成してもよい。この場合には、製造工程中や製造後
の金属汚染を防止することだけでなく、多層構造とした
際の層間応力を低減できる。

【００６８】また、本実施例では、ゲート領域内部Ｇ３
ａをＩ層で形成したが、減圧ＣＶＤで多結晶シリコン層
４４を形成する際に、ＳｉＨ₄ だけではなく、ＳｉＨ₄
に数ｐｐｍのＢ₂ Ｈ₆ を添加して反応ガスとして用い
て、ゲート領域Ｇ３ａを正孔を不純物として含んだ多結
晶シリコン（Ｐ^- 多結晶シリコン）で形成してもよい。
ただしこの場合には、ＬＤＤ領域Ｌ３、第２ソース領域
Ｓ３２、第２ドレイン領域Ｄ３２を形成する際にドーピ
ングする燐イオンの濃度は若干、高くする。

【００６９】また、本実施例ではバックチャンネル側に
拡散層を形成していないが、図１２に示されるように、
バックチャンネル側に拡散層４１、４１’を形成しても
よく、この場合には、上記第２実施例で述べた効果、す
なわちゲート電極１２に負のバイアスを印加した場合に
は、拡散層４１、４１’と半導体層である多結晶シリコ
ン層４４との界面に生じるリーク電流が遮断され、ま
た、拡散層４１、４１’内を通って電流が流れることが
ないので、リーク電流を低く抑えることが可能であると
の効果を奏することができる。なお、図１２のＡでは、
上記第３実施例のＳｉＮから成る層２２’と、第１ソー
ス領域Ｓ３１及び第１ドレイン領域Ｄ３１となる多結晶
シリコン層４３との間に、ＳｉＨ₄ 、Ｂ₂ Ｈ₆ を反応ガ
スとして用いてＢＳＧ膜４２を形成し、多結晶シリコン
層４４’を再結晶化する際に、ＲＴＡアニール又は低温
アニールで、ＢＳＧ膜４２からゲート領域Ｇ３’にホウ
素を拡散させて、ソース領域Ｓ３とドレイン領域Ｄ３と
の間に、拡散層４１を形成している。また図１２のＢで
は、上記第３実施例のＳｉＮから成る層２２’と第１ソ
ース領域Ｓ３１及び第１ドレイン領域Ｄ３１と成る多結
晶シリコン層４３との間に、数ｐｐｍのＢ₂ Ｈ₆ を含ん
だＳｉＨ₄ を反応ガスとして用いて、正孔を不純物とし
て含んだ多結晶シリコン（Ｐ^- 多結晶シリコン）層４６
を、その上にＳｉＨ₄ 、Ｏ₂ を反応ガスとして用いてＳ
ｉＯ₂ 膜４７を減圧ＣＶＤにより連続成膜して、ＳｉＯ
₂ 膜４７をエッチングして、多結晶シリコン層４６がゲ
ート領域Ｇ３に臨むようにし、この部分を多結晶シリコ
ン層４４を再結晶化して形成する際に、ＲＴＡアニー
ル、又は低温アニールで活性化して、拡散層４１’とし
てもよい。なお、図１２では、第１ソース領域Ｓ３１の
右側端部Ｓ３１ａ及び第１ドレイン領域Ｄ３１の左側端
部Ｄ３１ａにテーパーを設けていないが、上記第３実施
例のように、多結晶シリコン層４４’の細りや段切れを
防止するために、テーパーを設けるほうが、より好まし
い。

【００７０】以上、本発明の半導体装置及びその製造方
法の各実施例について述べたが、勿論、本発明はこれに
限定されることなく、本発明の技術的思想に基づいて種
々の変形が可能である。

【００７１】例えば、上記実施例では、ゲート電極の両
側にＬＤＤ領域を設けたいわゆるダブルＬＤＤ構造とな
っているが、ゲート−ドレイン間にのみＬＤＤ領域を設
けるいわゆるシングルＬＤＤ構造としてもよい。また上
記実施例では、伝導電子をキャリアとするチャンネルを
形成する半導体装置、すなわちＮチャンネルＭＯＳ型多
結晶シリコンから成る半導体装置について述べたが、勿
論、正孔をキャリアとするチャンネルを形成するＰチャ
ンネルＭＯＳ型多結晶シリコンから成る半導体装置であ
っても、イオンドーピングやＣＶＤにおける導電型を変
えて適用すれば、同様な効果が得られるし、他のＭＩＳ
構造の半導体装置にも適応できる。

【００７２】また、上記実施例では、結晶粒の大きい多
結晶シリコン層を形成する為に溶融固化する際には、エ
キシマレーザー光照射によるレーザーアニールを用いた
が、これに限定される必要はなく、例えば他に、アルゴ
ンレーザー光照射によるレーザーアニールを行なっても
よいし、また低温アニール（６００℃、２０〜３０時間
程度）、ＲＴＡによる６５０℃〜７００℃、０．５〜
１．０時間程度のアニール処理などを用いてもよい。こ
れによって上述したように、高温にせずとも結晶粒の大
きい多結晶シリコンが得られるので、すなわち高価で大
型化に適さない石英ガラスを用いずともよいので、コス
トダウンができ、かつ大型化することが容易となる。

【００７３】

【発明の効果】以上、述べたように本発明の半導体装置
及びその製造方法によれば次のような効果がある。

【００７４】ゲート領域内にソース領域及びドレイン領
域を設けたので、多結晶シリコンで成る半導体層に細り
や段切れが生じたとしても、抵抗の大きいその細りや段
切れをドレイン電流が通ることがないので、ドレイン電
流が小さくなったり、流れなくなることがない。そし
て、実効ゲート長を短くできるので、低いゲート電圧、
低いドレイン電圧で大きなドレイン電流を得ることがで
きる。

【００７５】また、絶縁性基板上に当接するように電極
が設けられている場合、すなわち逆スタガー構造の場合
には、その電極が強制冷却体として働き電極の近傍から
シリコンが固化されていき、有効ＴＦＴ領域以外の部分
が最後に固化され、またシリコン中に存在していた不純
物は偏析して最後に固化されるので、すなわち、有効Ｔ
ＦＴ領域以外の部分に不純物が偏析されることになるの
で、逆バイアスしたときの低電圧でのブレークダウンが
起こりにくく、リーク電流を低減でき、従って、大きな
ドレイン電圧を印加でき、大きなドレイン電流が得られ
る。

【００７６】また、ゲート絶縁部と保護用絶縁膜とに挟
まれた状態で、非晶質シリコンを溶融固化して半導体層
となる多結晶シリコンを形成するので、毛細管で見られ
るような現象、すなわち結晶の方向が揃うという現象が
起こるので、移動度、ドレイン耐圧及びドレイン電流を
大きくすることができる。

【図面の簡単な説明】

【図１】本発明の逆スタガ構造の半導体装置を示す断面
図であり、Ａは第１実施例による半導体装置を示し、Ｂ
は第２実施例による半導体装置を示す。

【図２】本発明の第１実施例の半導体装置の製造方法を
説明する模式断面図（その１）である。

【図３】本発明の第１実施例の半導体装置の製造方法を
説明する模式断面図（その２）である。

【図４】本発明の第１実施例の半導体装置の製造方法を
説明する模式断面図（その３）である。

【図５】本発明の第１実施例の半導体装置の製造方法の
途中を詳細に示した模式図であり、Ａは平面図、Ｂは図
５のＡにおける［Ｂ］−［Ｂ］線方向の断面図である。

【図６】本発明の第２実施例の半導体装置の作用を説明
する断面図である。

【図７】本発明の第２実施例の半導体装置の製造方法を
説明する模式断面図（その１）である。

【図８】本発明の第２実施例の半導体装置の製造方法を
説明する模式断面図（その２）である。

【図９】本発明の第２実施例の半導体装置の製造方法を
説明する模式断面図（その３）である。

【図１０】本発明の第１実施例、第２実施例の逆スタガ
構造の変形例を示す断面図であり、Ａはソース領域及び
ドレイン領域とＬＤＤ領域とが整合せずに設けられてい
る半導体装置を示し、ＢはＬＤＤ領域が形成されていな
い半導体装置を示している。

【図１１】本発明の第３実施例の半導体装置の断面図で
ある。

【図１２】本発明の第３実施例の半導体装置の変形例を
示す断面図である。

【図１３】本発明の第３実施例の半導体装置の製造方法
を説明する模式断面図（その１）である。

【図１４】本発明の第３実施例の半導体装置の製造方法
を説明する模式断面図（その２）である。

【図１５】本発明の第３実施例の半導体装置の製造方法
を説明する模式断面図（その３）である。

【図１６】従来例の半導体装置の断面図である。

【符号の説明】

１０……半導体装置、１１……絶縁性基板、１２、１
２’……ゲート電極、１３ａ……ゲート絶縁部、１４…
…多結晶シリコン層、１５……ソース電極、１６……ド
レイン電極、１９保護用絶縁膜、２０……チャンネル、
３０……半導体装置、３１……拡散層、４０……半導体
装置、４１、４１’……拡散層、４４……多結晶シリコ
ン層、Ｄ１、Ｄ３……ソース領域、Ｄ１ａ、Ｄ３１ａ…
…左側端部、Ｇ１、Ｇ２、Ｇ３……ゲート領域、Ｌ１、
Ｌ３……ＬＤＤ領域、Ｓ１、Ｓ３……ソース領域、Ｓ１
ａ、Ｓ３１ａ……右側端部。

Claims

【特許請求の範囲】

【請求項１】ゲート電極とゲート絶縁部を介して接合
するゲート領域と、ソース電極に接合するソース領域
と、ドレイン電極に接合するドレイン領域とを有した半
導体層を絶縁性基板の上に形成し、前記半導体層の前記
ゲート領域内の前記ゲート絶縁部側にチャンネルが形成
される半導体装置において、前記半導体層の前記ゲート
領域内に、前記ソース領域と、前記ドレイン領域とが設
けられたことを特徴とする半導体装置。
【請求項２】前記チャンネルが形成される側とは反対
側の前記ゲート領域に、前記ソース領域及び前記ドレイ
ン領域が設けられていることを特徴とする請求項１に記
載の半導体装置。
【請求項３】前記ソース領域と前記ドレイン領域との
間に、前記チャンネルを形成しているキャリアと異種の
低濃度不純物層、又は真性半導体層が形成されているこ
とを特徴とする請求項２に記載の半導体装置。
【請求項４】前記ドレイン領域及び前記ソース領域以
外の前記ゲート領域内の前記半導体層が、前記チャンネ
ルを形成しているキャリアと異種の低濃度不純物層、又
は真性半導体層で形成されていることを特徴とする請求
項１乃至請求項３の何れかに記載の半導体装置。
【請求項５】前記チャンネルと同種で濃度の低い不純物
から成るＬＤＤ領域が、ゲート領域内に形成されている
ことを特徴とする請求項１乃至請求項４の何れかに記載
の半導体装置。
【請求項６】前記半導体層が多結晶シリコンで形成さ
れていることを特徴とする請求項１乃至請求項５の何れ
かに記載の半導体装置。
【請求項７】前記ゲート絶縁部が、前記半導体層側か
ら前記ゲート電極側に向けて第１層間応力緩衝層、第１
金属汚染防止層の順に形成され、前記半導体層に対して
前記ゲート電極と反対側に保護用絶縁膜が設けられ、該
保護用絶縁膜が、前記半導体層から前記ゲート電極と離
れる側に向けて第２層間応力緩衝層、第２金属汚染防止
層の順に構成されていることを特徴とする請求項１乃至
請求項６の何れかに記載の半導体装置。
【請求項８】ゲート電極とゲート絶縁部を介して接合
するゲート領域と、ソース電極に接合するソース領域
と、ドレイン電極に接合するドレイン領域とを有した多
結晶シリコンで成る半導体層を絶縁性基板の上に形成
し、前記半導体層の前記ゲート領域内の前記ゲート絶縁
部側にチャンネルが形成される半導体装置の製造方法に
おいて、前記半導体層の前記ゲート領域内の前記チャン
ネルが形成される側とは反対側に、前記ソース領域と前
記ドレイン領域とが設けられて、前記半導体層となる前
記多結晶シリコンを、溶融固化して形成することを特徴
とする半導体装置の製造方法。
【請求項９】前記ゲート領域を形成する前記半導体層
が、前記ゲート絶縁部と、前記半導体層に対して前記ゲ
ート絶縁部と反対側に設けられた保護用絶縁膜とによっ
て挟まれた状態で、非晶質シリコンを溶融固化して前記
多結晶シリコンを形成することを特徴とする請求項８に
記載の装置の製造方法。
【請求項１０】ゲート電極とゲート絶縁部を介して接
合するゲート領域と、ソース電極に接合するソース領域
と、ドレイン電極に接合するドレイン領域とを有した多
結晶シリコンで成る半導体層を絶縁性基板の上に形成
し、前記半導体層の前記ゲート領域内の前記ゲート絶縁
部側にチャンネルが形成される半導体装置の製造方法に
おいて、前記ゲート領域を形成する前記半導体層が、前
記ゲート絶縁部と、前記半導体層に対して前記ゲート絶
縁部と反対側に設けられた保護用絶縁膜とによって挟ま
れた状態で、非晶質シリコンを溶融固化して前記多結晶
シリコンを形成することを特徴とする半導体装置の製造
方法。
【請求項１１】レーザーアニール、低温アニール又は
ＲＴＡアニールにより前記ゲート領域となる多結晶シリ
コンを形成することを特徴とする請求項８乃至請求項１
０の何れかに記載の半導体の製造方法。
【請求項１２】前記ゲート絶縁膜を構成する第１金属
汚染防止層、第１層間応力緩衝層、前記多結晶シリコン
層を構成するための非晶質シリコン層、前記保護用絶縁
膜を構成する第２層間応力緩衝層、第２金属汚染防止層
の順、または該第２金属汚染防止層、第２層間応力緩衝
層、前記多結晶シリコン層を構成するための非晶質シリ
コン層、第１層間応力緩衝層、第１金属汚染防止層の順
に連続成膜を行ない、その後、非晶質シリコン層をレー
ザーアニールして、前記多結晶シリコン層を形成するこ
とを特徴とする請求項９乃至請求項１１の何れかに記載
の半導体装置。
【請求項１３】前記ソース領域及び前記ドレイン領域
をイオンドーピングした後にＲＴＡアニールで形成する
ことを特徴とする請求項８乃至請求項１２の何れかに記
載の半導体の製造方法。
【請求項１４】前記半導体層の下方に、前記絶縁性基
板に当接させて、前記ソース電極と前記ドレイン電極、
又は前記ゲート電極を設けた構造となっていることを特
徴とする請求項８乃至請求項１３に記載の半導体装置。
【請求項１５】前記絶縁性基板に当接した前記ソース
電極と前記ドレイン電極、又は前記ゲート電極が、前記
絶縁性基板に当接した他の前記ソース電極と前記ドレイ
ン電極、又は前記ゲート電極と連設している構造となっ
ていることを特徴とする請求項１４に記載の半導体装
置。