JP2000068513A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
コストを削減する。 【解決手段】 ゲート絶縁膜12となる窒化シリコン膜及
び酸化シリコン膜、a−Si膜13a、及び、キャップ膜1
4である酸化シリコン膜を連続CVDにより形成する。
その後、RTAによりa−Si膜13aの脱水素アニール
を行う。a−Si膜13aの汚染や表面酸化が防止され、
これを結晶化して得られたp−Si膜を用いたTFTの
特性が安定化する。
Description
に、液晶表示装置(LCD:liquid crystal display)
の製造方法に関する。
板上に形成された非晶質シリコン(a−Si)を多結晶
化する方法が開発され、ガラス基板の耐熱限界温度以下
で、良質の多結晶シリコン(p−Si)膜を形成するこ
とができる。p−SiTFTは、単結晶シリコンを用い
たMOSトランジスタに比して遜色のない動作速度を有
しているため、同一のガラス基板上に、画素スイッチン
グ素子としてのTFTとともに、その周縁に、画素TF
Tを駆動するドライバーを構成するためのCMOS回路
をTFTにより形成することができ、いわゆるドライバ
ー内蔵型のLCDの量産技術が確立されるに至ってい
る。
から図7は、LCDにおいて、各画素に接続形成される
画素TFT及びCMOSTFTの製造方法を示す工程断
面図である。
基板(50)上に、Cr,Ti,Ta,Al,Mo等を
成膜し、これをエッチングすることにより、TFTのゲ
ート電極(51)を形成する。この時、ゲート電極(5
1)と一体でゲートラインが形成される。
電極(51)を覆って、全面に、シリコン窒化膜、シリ
コン酸化膜、あるいは、これらの積層膜からなるゲート
絶縁膜(52)、及び、a−Si膜(53a)を、プラ
ズマCVDの連続成膜により形成する。
i膜(53a)が形成された基板を、オーブン、炉等に
より、430度、2〜4時間程度加熱して、いわゆる脱
水素アニールを行うことにより、a−Si膜(53a)
中の水素濃度を10の21乗乃至10の22乗atm/
cm2から10の20乗atm/cm2程度に減少させ
る。
マレーザーアニール(ELA)を施すことにより、a−
Si膜(53a)を結晶化し、p−Si膜(53)を形
成する。ELAは、レーザー光を線状にしたラインビー
ムを走査することにより行われる。ここで、a−Si膜
(53a)中に、水素が多量に含まれると、結晶化を妨
げるが、図4(c)に示す第3の工程において、水素濃
度を減少しているので、良好な結晶化が行われる。
i膜(53)上に、注入ストッパー(54)となるシリ
コン酸化膜を、プラズマCVDにより形成する。
ン酸化膜(54)上のゲート電極(51)の直上領域に
第1のレジスト膜(R1)を形成し、これをマスクにシ
リコン酸化膜をエッチングすることにより、注入ストッ
パー(54)を形成する。ここで、第1のレジスト膜
(R1)は、まず、レジスト膜を全面に塗布形成した
後、基板(50)の下方より露光を行って、ゲート電極
(51)の反転パターンに感光し、これを現像すること
により得られる。
レジスト膜(R1)を剥離した後、注入ストッパー(5
4)をマスクに、p−Si膜(53)に対する燐(P)
のイオン注入を低ドーズ量で行う。これにより、注入ス
トッパー(54)に覆われない領域を低濃度にドーピン
グし、低濃度領域(LD)を形成する(N-)ととも
に、注入ストッパー(54)の直下領域はノンドープの
チャンネル領域(CH)となる。なお、第1のレジスト
膜(R1)は、イオン注入時には残しておき、イオン注
入後に剥離しても良い。
i膜(53)上に、ゲート電極(51)の直上領域より
少なくともチャンネル長方向に大きな第2のレジスト膜
(R2)を形成し、これをマスクに燐(P)のイオン注
入を高ドーズ量で行う。これにより、第2のレジスト膜
(R2)に覆われない領域を高濃度にドーピングして、
ソース領域(S)及びドレイン領域(D)を形成すると
ともに、第2のレジスト膜(R2)の直下に低濃度領域
(LD)が残される。このように、チャンネル領域(C
H)とソース及びドレイン領域(S、D)の間にLD領
域(LD)が介在された構成はLDDと呼ばれる。
i膜(53)をTFTの島状にパターニングした後、シ
リコン窒化膜とシリコン酸化膜の積層膜からなる層間絶
縁膜(55)を形成し、更に、層間絶縁膜(55)にコ
ンタクトホールを開口する。層間絶縁膜(55)上に、
Al、Mo、Ta等からなるTFTのソース電極(5
6)及びドレイン電極(57)を形成し、コンタクトホ
ールを介して、p−Si膜(53)のソース領域(S)
及びドレイン領域(D)に各々接続する。
の工程において、脱水素アニールは、前述の如く、オー
ブン、炉等を用いて行われるが、スループットが悪い。
態で搬送され、外気に曝されるので、表面が汚染された
り、酸化されたりする。更に、オーブンや炉の内壁の汚
染があると、a−Si膜(53a)の汚染がいっそうひ
どくなり、このようなa−Si膜(53a)から得られ
たp−Si膜(53)は電気特性が悪く、ひいてはTF
Tの閾値特性の変動や、歩留まりの低下をもたらす。
て、a−Si膜(53a)にELAが施されるが、ゲー
ト絶縁膜(52)を挟んで下部にゲート電極(51)及
びゲートラインが存在している。このため、ラインビー
ムが通過した時、ゲートラインに沿って熱が常時拡散す
るため、ゲート電極(51)及びゲートライン上のa−
Si膜(53a)の温度が低くなる。即ち、同じエネル
ギーのレーザービームが照射されても、ゲート電極(5
3a)及びゲートライン上と、それ以外の領域では、a
−Si膜(53a)に与えられる実効的エネルギーが異
なる。この結果、ゲート電極(51)上方のチャンネル
領域(CH)と、ソース及びドレイン領域(S、D)と
では、p−Si膜(53)のグレインサイズが異なる。
従って、チャンネル領域(CH)とソース及びドレイン
領域(S、D)の両方の膜質を折衷する必要が有り、E
LA条件の制限が厳しいものとなっていた。
て、プラズマCVDにより、注入ストッパー(54)と
なるシリコン酸化膜を形成しており、この結果、プラズ
マCVD工程は、ゲート絶縁膜(52)の成膜工程と層
間絶縁膜(55)の成膜工程と合わせて3つとなる。こ
のように、プラズマCVD工程が増えると、製造コスト
が増大する。
電気特性を得るとともに、製造コストの小さい半導体装
置の製造方法を提供することを目的としている。
成するためになされ、基板上に形成されたゲート電極
と、該ゲート電極を覆うゲート絶縁膜と、該ゲート絶縁
膜上に形成された多結晶半導体層と、該多結晶半導体層
において、前記ゲート電極の上方に形成されたチャンネ
ル領域、該チャンネル領域の両側に形成されたソース領
域及びドレイン領域とを有する半導体装置の製造方法に
おいて、前記ゲート電極が形成された基板上に、前記ゲ
ート絶縁膜、非晶質半導体層及び保護絶縁層を形成する
工程と、前記非晶質半導体層上に前記保護絶縁層が形成
された基板を加熱することにより、前記非晶質半導体層
中に含まれる水素を減少させる工程と、前記保護絶縁層
を前記ゲート電極上方に限定する工程と、前記非晶質半
導体層にレーザーアニールを施すことにより、前記多結
晶半導体層を形成する工程と、を有する構成である。
と、前記ゲート電極を覆うゲート絶縁膜、非晶質半導体
層及び保護絶縁層を形成する工程と、前記非晶質半導体
層及び前記保護絶縁層が形成された基板を加熱すること
により、前記非晶質半導体層中に含まれる水素を減少さ
せる工程と、前記保護絶縁層を前記ゲート電極の上方に
限定する工程と、前記非晶質半導体層にレーザーアニー
ルを施すことにより、多結晶半導体層を形成する工程
と、前記多結晶半導体層に対して不純物のイオン注入を
行うことにより、前記ゲート電極上方にチャンネル領域
を形成するとともに、該チャンネル領域の両側にソース
領域及びドレイン領域を形成する工程と、を有する半導
体装置の製造方法である。
状態で、脱水素のアニールが行われるので、非晶質半導
体を結晶化して得られた多結晶半導体層を用いた半導体
装置の特性が安定化する。また、保護絶縁層を不純物イ
オン時のマスクとしても用いられるの、工数が削減され
る。
方法を図1から図3の工程断面図を用いて説明する。
の基板(10)上に、Cr、Al、Mo、Ta等の高融
点金属をスパッタリングにより成膜し、これをエッチン
グすることにより、TFTのゲート電極(11)、ゲー
ト電極(11)と一体のゲートラインを形成する。ゲー
ト電極(11)は、1000Åの厚みに形成される。第
2に、図1(b)に示す如く、ゲート電極(11)を覆
い、ゲート絶縁膜(12)となるシリコン窒化膜及びシ
リコン酸化膜の積層膜、及び、a−Si膜(13a)、
更には、本発明のキャップ膜(14)となるシリコン膜
酸化を、連続CVDにて成膜する。ゲート絶縁膜(1
2)であるシリコン窒化膜500Å程度、シリコン酸化
膜は1300Å程度、a−Si膜(13a)は400
Å、キャップ膜(14)は700Åの厚さに形成する。
にRTA(rapid thermal anneal)、即ち、熱源である
ランプの高速走査によるアニールを施すことにより、a
−Si膜(13a)中の水素濃度が、10の21乗乃至
10の22乗atm/cm2から10の20乗atm/
cm2程度に減少し、いわゆる脱水素アニールが行われ
る。水素は、シリコン酸化膜からなるキャップ膜(1
4)を通過して離脱する。
3a)上に保護膜であるキャップ膜(14)が被覆され
た状態で、RTAが行われるので、a−Si膜(13
a)の汚染や、大気中の酸素による表面酸化が防がれ
る。特に、RTAでは、炉やオーブンと比べ、装置構造
上、処理空間における残存酸素濃度が高く、キャップ膜
(14)を付けたことによる表面保護効果が顕著にな
る。
3a)の脱水素アニールを、炉やオーブンを用いず、R
TAで行うので、スループットが向上する。
3a)上にキャップ膜(14)を被覆した状態で行われ
るので、被処理基板の搬送の際に真空が破られてもa−
Si膜(13a)の汚染や表面酸化が防がれるため、a
−Si膜(13a)を結晶化して得られたp−Si膜
(14)を用いたTFT素子の電気特性が変動すること
が無くなる。
ップ膜(14)を覆い、ホトレジスト(R1)を塗布成
膜した後、基板(10)の背面より、露光を行ってゲー
ト電極(11)の反転パターンを転写した形状に感光
し、現像する。このレジスト(R1)を用いてキャップ
膜(14)をエッチングすることにより、ゲート電極
(11)の直上領域に注入ストッパー(14)を形成す
る。
て、ゲート絶縁膜(12)及びa−Si膜(13a)の
成膜時に、連続で形成されたもので、本発明では、注入
ストッパ用の膜を別工程で成膜する必要が無く、CVD
プロセスを削減することができる。
レーザーアニール(ELA)を施すことにより、a−S
i膜(13a)のみが集中的に加熱され、基板(10)
を歪ませることなく、a−Siを多結晶化し、p−Si
膜(13)を形成する。この際の基板温度は、ガラス基
板の耐熱温度の600度以下の低温で、基板として耐熱
性の低いガラス基板を用いることができる、いわゆる低
温プロセスが実現される。
膜)(14)は、干渉効果によりa−Si膜(13a)
に与えられた熱エネルギーが逃げるのを抑えるため、ゲ
ート電極(11)によるチャンネル領域(CH)の熱拡
散と相殺され、a−Si膜(13a)に与えられる実効
的エネルギーが、ゲート電極(11)上方のチャンネル
領域(CH)と、それ以外の低濃度領域(LD)、ソー
ス及びドレイン領域(S、D)とで一定になり、TFT
の特性が安定化する。従って、ELAのエネルギー制御
におけるマージンが拡がる。
4)は、p−Si膜(13)と間に連続成膜により形成
された界面を有しているので、界面における格子欠陥が
少なく、TFTの特性に影響を及ぼす界面順位密度が小
さい。
レジスト(R1)を剥離した後、注入ストッパー(1
4)をマスクに、燐(P)のイオン注入を10の13乗
程度の低ドーズ量で行うことにより、注入ストッパー
(14)に覆われない領域のp−Si膜(13)が低濃
度にドーピングされ(N-)、低濃度領域が形成される
とともに、注入ストッパー(14)の直下領域がノンド
ープのチャンネル領域(CH)となる。
トレジスト(R2)を、少なくとも、ゲート電極(1
1)のチャンネル長方向よりも大きく形成し、これをマ
スクに燐(P)のイオン注入を10の15乗程度の高ド
ーズ量で行うことにより、ホトレジスト(R2)に覆わ
れない領域が高濃度にドーピングされ、ソース領域
(S)及びドレイン領域(D)を形成する。この時、ホ
トレジスト(R2)の直下には、チャンネル領域(C
H)と、その傍らに低濃度領域(LD)が形成され、L
DD構造が完成される。
膜(13)をTFTの島状にパターニングした後、シリ
コン窒化膜とシリコン酸化膜の積層膜からなる層間絶縁
膜(15)を形成し、層間絶縁膜(15)中にコンタク
トホールを開口する。そして、層間絶縁膜(15)上
に、Al、Mo、Ta等からなるTFTのソース電極
(16)及びドレイン電極(17)を形成し、コンタク
トホールを介して、p−Si膜(13)のソース領域
(S)及びドレイン領域(D)に各々接続する。
TFTが完成する。
おいて、結晶化前の非晶質半導体膜の脱水素アニール
を、非晶質半導体膜を保護するキャップ膜を被覆した状
態で行うことにより、非晶質半導体膜が汚染されること
が防がれ、これを結晶化して得た多結晶半導体膜の電気
特性が安定し、高歩留まりが達成される。また、脱水素
アニールを、炉やオーブンに換えてランプアニールによ
り行うことで、スループットが向上した。更に、ゲート
絶縁膜、非晶質半導体膜とともに形成されたキャップ膜
をエッチングすることで注入ストッパ膜を得るので、C
VD成膜工程が削減され、製造コストが減少する。その
上、キャップ膜(注入ストッパ)のために、レーザーア
ニールにおける結晶化の実効エネルギーが全面で均一に
なるので、TFT素子の特性が安定化するとともに、エ
ネルギー制御におけるマージンが拡がり、歩留まりが向
上する。また、キャップ膜(注入ストッパー)は、非晶
質半導体膜と連続で成膜されたシリコン酸化膜からなる
ので、界面準位密度が小さく良好な素子特性が得られ
る。
方法を示す工程断面図である。
方法を示す工程断面図である。
方法を示す工程断面図である。
である。
である。
である。
である。
Claims (4)
- 【請求項1】 基板上に形成されたゲート電極と、該ゲ
ート電極を覆うゲート絶縁膜と、該ゲート絶縁膜上に形
成された多結晶半導体層と、該多結晶半導体層におい
て、前記ゲート電極の上方に形成されたチャンネル領
域、該チャンネル領域の両側に形成されたソース領域及
びドレイン領域とを有する半導体装置の製造方法におい
て、 前記ゲート電極が形成された基板上に、前記ゲート絶縁
膜、非晶質半導体層及び保護絶縁層を形成する工程と、 前記非晶質半導体層上に前記保護絶縁層が形成された基
板を加熱することにより、前記非晶質半導体層中に含ま
れる水素を減少させる工程と、 前記保護絶縁層を前記ゲート電極上方に限定する工程
と、 前記非晶質半導体層にレーザーアニールを施すことによ
り、前記多結晶半導体層を形成する工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項2】 前記加熱は、ランプアニールを施すこと
により行われることを特徴とする請求項1記載の半導体
装置の製造方法。 - 【請求項3】 基板上にゲート電極を形成する工程と、 前記ゲート電極を覆うゲート絶縁膜、非晶質半導体層及
び保護絶縁層を形成する工程と、 前記非晶質半導体層及び前記保護絶縁層が形成された基
板を加熱することにより、前記非晶質半導体層中に含ま
れる水素を減少させる工程と、 前記保護絶縁層を前記ゲート電極の上方に限定する工程
と、 前記非晶質半導体層にレーザーアニールを施すことによ
り、多結晶半導体層を形成する工程と、 前記多結晶半導体層に対して不純物のイオン注入を行う
ことにより、前記ゲート電極上方にチャンネル領域を形
成するとともに、該チャンネル領域の両側にソース領域
及びドレイン領域を形成する工程と、を有する半導体装
置の製造方法。 - 【請求項4】 前記加熱は、ランプアニールを施すこと
により行われることを特徴とする請求項3記載の半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23103798A JP2000068513A (ja) | 1998-08-17 | 1998-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23103798A JP2000068513A (ja) | 1998-08-17 | 1998-08-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000068513A true JP2000068513A (ja) | 2000-03-03 |
Family
ID=16917294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23103798A Pending JP2000068513A (ja) | 1998-08-17 | 1998-08-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000068513A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7094656B2 (en) * | 2003-10-07 | 2006-08-22 | Industrial Technology Research Institute | Method of forming poly-silicon thin film transistors |
KR100928490B1 (ko) * | 2003-06-28 | 2009-11-26 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
KR101408962B1 (ko) | 2008-07-01 | 2014-06-17 | 삼성디스플레이 주식회사 | 트랜지스터의 제조방법 및 이를 이용한 유기전계발광표시장치의 제조방법 |
-
1998
- 1998-08-17 JP JP23103798A patent/JP2000068513A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100928490B1 (ko) * | 2003-06-28 | 2009-11-26 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
US7094656B2 (en) * | 2003-10-07 | 2006-08-22 | Industrial Technology Research Institute | Method of forming poly-silicon thin film transistors |
US7361566B2 (en) | 2003-10-07 | 2008-04-22 | Industrial Technology Research Institute | Method of forming poly-silicon thin film transistors |
KR101408962B1 (ko) | 2008-07-01 | 2014-06-17 | 삼성디스플레이 주식회사 | 트랜지스터의 제조방법 및 이를 이용한 유기전계발광표시장치의 제조방법 |
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