JP2000068513A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000068513A JP2000068513A JP23103798A JP23103798A JP2000068513A JP 2000068513 A JP2000068513 A JP 2000068513A JP 23103798 A JP23103798 A JP 23103798A JP 23103798 A JP23103798 A JP 23103798A JP 2000068513 A JP2000068513 A JP 2000068513A
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Abstract
(57)【要約】
【課題】 低温プロセスにおけるｐ−ＳｉＬＣＤの製造
コストを削減する。 【解決手段】 ゲート絶縁膜12となる窒化シリコン膜及
び酸化シリコン膜、ａ−Ｓｉ膜13a、及び、キャップ膜1
4である酸化シリコン膜を連続ＣＶＤにより形成する。
その後、ＲＴＡによりａ−Ｓｉ膜13aの脱水素アニール
を行う。ａ−Ｓｉ膜13aの汚染や表面酸化が防止され、
これを結晶化して得られたｐ−Ｓｉ膜を用いたＴＦＴの
特性が安定化する。
コストを削減する。 【解決手段】 ゲート絶縁膜12となる窒化シリコン膜及
び酸化シリコン膜、ａ−Ｓｉ膜13a、及び、キャップ膜1
4である酸化シリコン膜を連続ＣＶＤにより形成する。
その後、ＲＴＡによりａ−Ｓｉ膜13aの脱水素アニール
を行う。ａ−Ｓｉ膜13aの汚染や表面酸化が防止され、
これを結晶化して得られたｐ−Ｓｉ膜を用いたＴＦＴの
特性が安定化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、液晶表示装置（ＬＣＤ：liquid crystal display）
の製造方法に関する。
に、液晶表示装置（ＬＣＤ：liquid crystal display）
の製造方法に関する。
【０００２】
【従来の技術】レーザーアニールによりガラスなどの基
板上に形成された非晶質シリコン（ａ−Ｓｉ）を多結晶
化する方法が開発され、ガラス基板の耐熱限界温度以下
で、良質の多結晶シリコン（ｐ−Ｓｉ）膜を形成するこ
とができる。ｐ−ＳｉＴＦＴは、単結晶シリコンを用い
たＭＯＳトランジスタに比して遜色のない動作速度を有
しているため、同一のガラス基板上に、画素スイッチン
グ素子としてのＴＦＴとともに、その周縁に、画素ＴＦ
Ｔを駆動するドライバーを構成するためのＣＭＯＳ回路
をＴＦＴにより形成することができ、いわゆるドライバ
ー内蔵型のＬＣＤの量産技術が確立されるに至ってい
る。
板上に形成された非晶質シリコン（ａ−Ｓｉ）を多結晶
化する方法が開発され、ガラス基板の耐熱限界温度以下
で、良質の多結晶シリコン（ｐ−Ｓｉ）膜を形成するこ
とができる。ｐ−ＳｉＴＦＴは、単結晶シリコンを用い
たＭＯＳトランジスタに比して遜色のない動作速度を有
しているため、同一のガラス基板上に、画素スイッチン
グ素子としてのＴＦＴとともに、その周縁に、画素ＴＦ
Ｔを駆動するドライバーを構成するためのＣＭＯＳ回路
をＴＦＴにより形成することができ、いわゆるドライバ
ー内蔵型のＬＣＤの量産技術が確立されるに至ってい
る。
【０００３】従来のＬＣＤの製造方法を説明する。図４
から図７は、ＬＣＤにおいて、各画素に接続形成される
画素ＴＦＴ及びＣＭＯＳＴＦＴの製造方法を示す工程断
面図である。
から図７は、ＬＣＤにおいて、各画素に接続形成される
画素ＴＦＴ及びＣＭＯＳＴＦＴの製造方法を示す工程断
面図である。
【０００４】第１に、図４（ａ）に示すように、ガラス
基板（５０）上に、Ｃｒ，Ｔｉ，Ｔａ，Ａｌ，Ｍｏ等を
成膜し、これをエッチングすることにより、ＴＦＴのゲ
ート電極（５１）を形成する。この時、ゲート電極（５
１）と一体でゲートラインが形成される。
基板（５０）上に、Ｃｒ，Ｔｉ，Ｔａ，Ａｌ，Ｍｏ等を
成膜し、これをエッチングすることにより、ＴＦＴのゲ
ート電極（５１）を形成する。この時、ゲート電極（５
１）と一体でゲートラインが形成される。
【０００５】第２に、図４（ｂ）に示すように、ゲート
電極（５１）を覆って、全面に、シリコン窒化膜、シリ
コン酸化膜、あるいは、これらの積層膜からなるゲート
絶縁膜（５２）、及び、ａ−Ｓｉ膜（５３ａ）を、プラ
ズマＣＶＤの連続成膜により形成する。
電極（５１）を覆って、全面に、シリコン窒化膜、シリ
コン酸化膜、あるいは、これらの積層膜からなるゲート
絶縁膜（５２）、及び、ａ−Ｓｉ膜（５３ａ）を、プラ
ズマＣＶＤの連続成膜により形成する。
【０００６】第３に、図４（ｃ）に示すように、ａ−Ｓ
ｉ膜（５３ａ）が形成された基板を、オーブン、炉等に
より、４３０度、２〜４時間程度加熱して、いわゆる脱
水素アニールを行うことにより、ａ−Ｓｉ膜（５３ａ）
中の水素濃度を１０の２１乗乃至１０の２２乗ａｔｍ／
ｃｍ2から１０の２０乗ａｔｍ／ｃｍ2程度に減少させ
る。
ｉ膜（５３ａ）が形成された基板を、オーブン、炉等に
より、４３０度、２〜４時間程度加熱して、いわゆる脱
水素アニールを行うことにより、ａ−Ｓｉ膜（５３ａ）
中の水素濃度を１０の２１乗乃至１０の２２乗ａｔｍ／
ｃｍ2から１０の２０乗ａｔｍ／ｃｍ2程度に減少させ
る。
【０００７】第４に、図５（ｄ）に示すように、エキシ
マレーザーアニール（ＥＬＡ）を施すことにより、ａ−
Ｓｉ膜（５３ａ）を結晶化し、ｐ−Ｓｉ膜（５３）を形
成する。ＥＬＡは、レーザー光を線状にしたラインビー
ムを走査することにより行われる。ここで、ａ−Ｓｉ膜
（５３ａ）中に、水素が多量に含まれると、結晶化を妨
げるが、図４（ｃ）に示す第３の工程において、水素濃
度を減少しているので、良好な結晶化が行われる。
マレーザーアニール（ＥＬＡ）を施すことにより、ａ−
Ｓｉ膜（５３ａ）を結晶化し、ｐ−Ｓｉ膜（５３）を形
成する。ＥＬＡは、レーザー光を線状にしたラインビー
ムを走査することにより行われる。ここで、ａ−Ｓｉ膜
（５３ａ）中に、水素が多量に含まれると、結晶化を妨
げるが、図４（ｃ）に示す第３の工程において、水素濃
度を減少しているので、良好な結晶化が行われる。
【０００８】第５に、図５（ｅ）に示すように、ｐ−Ｓ
ｉ膜（５３）上に、注入ストッパー（５４）となるシリ
コン酸化膜を、プラズマＣＶＤにより形成する。
ｉ膜（５３）上に、注入ストッパー（５４）となるシリ
コン酸化膜を、プラズマＣＶＤにより形成する。
【０００９】第６に、図６（ｆ）に示すように、シリコ
ン酸化膜（５４）上のゲート電極（５１）の直上領域に
第１のレジスト膜（Ｒ１）を形成し、これをマスクにシ
リコン酸化膜をエッチングすることにより、注入ストッ
パー（５４）を形成する。ここで、第１のレジスト膜
（Ｒ１）は、まず、レジスト膜を全面に塗布形成した
後、基板（５０）の下方より露光を行って、ゲート電極
（５１）の反転パターンに感光し、これを現像すること
により得られる。
ン酸化膜（５４）上のゲート電極（５１）の直上領域に
第１のレジスト膜（Ｒ１）を形成し、これをマスクにシ
リコン酸化膜をエッチングすることにより、注入ストッ
パー（５４）を形成する。ここで、第１のレジスト膜
（Ｒ１）は、まず、レジスト膜を全面に塗布形成した
後、基板（５０）の下方より露光を行って、ゲート電極
（５１）の反転パターンに感光し、これを現像すること
により得られる。
【００１０】第７に、図６（ｇ）に示すように、第１の
レジスト膜（Ｒ１）を剥離した後、注入ストッパー（５
４）をマスクに、ｐ−Ｓｉ膜（５３）に対する燐（Ｐ）
のイオン注入を低ドーズ量で行う。これにより、注入ス
トッパー（５４）に覆われない領域を低濃度にドーピン
グし、低濃度領域（ＬＤ）を形成する（Ｎ-）ととも
に、注入ストッパー（５４）の直下領域はノンドープの
チャンネル領域（ＣＨ）となる。なお、第１のレジスト
膜（Ｒ１）は、イオン注入時には残しておき、イオン注
入後に剥離しても良い。
レジスト膜（Ｒ１）を剥離した後、注入ストッパー（５
４）をマスクに、ｐ−Ｓｉ膜（５３）に対する燐（Ｐ）
のイオン注入を低ドーズ量で行う。これにより、注入ス
トッパー（５４）に覆われない領域を低濃度にドーピン
グし、低濃度領域（ＬＤ）を形成する（Ｎ-）ととも
に、注入ストッパー（５４）の直下領域はノンドープの
チャンネル領域（ＣＨ）となる。なお、第１のレジスト
膜（Ｒ１）は、イオン注入時には残しておき、イオン注
入後に剥離しても良い。
【００１１】第８に、図７（ｈ）に示すように、ｐ−Ｓ
ｉ膜（５３）上に、ゲート電極（５１）の直上領域より
少なくともチャンネル長方向に大きな第２のレジスト膜
（Ｒ２）を形成し、これをマスクに燐（Ｐ）のイオン注
入を高ドーズ量で行う。これにより、第２のレジスト膜
（Ｒ２）に覆われない領域を高濃度にドーピングして、
ソース領域（Ｓ）及びドレイン領域（Ｄ）を形成すると
ともに、第２のレジスト膜（Ｒ２）の直下に低濃度領域
（ＬＤ）が残される。このように、チャンネル領域（Ｃ
Ｈ）とソース及びドレイン領域（Ｓ、Ｄ）の間にＬＤ領
域（ＬＤ）が介在された構成はＬＤＤと呼ばれる。
ｉ膜（５３）上に、ゲート電極（５１）の直上領域より
少なくともチャンネル長方向に大きな第２のレジスト膜
（Ｒ２）を形成し、これをマスクに燐（Ｐ）のイオン注
入を高ドーズ量で行う。これにより、第２のレジスト膜
（Ｒ２）に覆われない領域を高濃度にドーピングして、
ソース領域（Ｓ）及びドレイン領域（Ｄ）を形成すると
ともに、第２のレジスト膜（Ｒ２）の直下に低濃度領域
（ＬＤ）が残される。このように、チャンネル領域（Ｃ
Ｈ）とソース及びドレイン領域（Ｓ、Ｄ）の間にＬＤ領
域（ＬＤ）が介在された構成はＬＤＤと呼ばれる。
【００１２】第９に、図７（ｉ）に示すように、ｐ−Ｓ
ｉ膜（５３）をＴＦＴの島状にパターニングした後、シ
リコン窒化膜とシリコン酸化膜の積層膜からなる層間絶
縁膜（５５）を形成し、更に、層間絶縁膜（５５）にコ
ンタクトホールを開口する。層間絶縁膜（５５）上に、
Ａｌ、Ｍｏ、Ｔａ等からなるＴＦＴのソース電極（５
６）及びドレイン電極（５７）を形成し、コンタクトホ
ールを介して、ｐ−Ｓｉ膜（５３）のソース領域（Ｓ）
及びドレイン領域（Ｄ）に各々接続する。
ｉ膜（５３）をＴＦＴの島状にパターニングした後、シ
リコン窒化膜とシリコン酸化膜の積層膜からなる層間絶
縁膜（５５）を形成し、更に、層間絶縁膜（５５）にコ
ンタクトホールを開口する。層間絶縁膜（５５）上に、
Ａｌ、Ｍｏ、Ｔａ等からなるＴＦＴのソース電極（５
６）及びドレイン電極（５７）を形成し、コンタクトホ
ールを介して、ｐ−Ｓｉ膜（５３）のソース領域（Ｓ）
及びドレイン領域（Ｄ）に各々接続する。
【００１３】以上で、ｐ−ＳｉＴＦＴが完成される。
【００１４】
【発明が解決しようとする課題】図４（ｃ）に示す第３
の工程において、脱水素アニールは、前述の如く、オー
ブン、炉等を用いて行われるが、スループットが悪い。
の工程において、脱水素アニールは、前述の如く、オー
ブン、炉等を用いて行われるが、スループットが悪い。
【００１５】また、ａ−Ｓｉ膜（５３ａ）が露出した状
態で搬送され、外気に曝されるので、表面が汚染された
り、酸化されたりする。更に、オーブンや炉の内壁の汚
染があると、ａ−Ｓｉ膜（５３ａ）の汚染がいっそうひ
どくなり、このようなａ−Ｓｉ膜（５３ａ）から得られ
たｐ−Ｓｉ膜（５３）は電気特性が悪く、ひいてはＴＦ
Ｔの閾値特性の変動や、歩留まりの低下をもたらす。
態で搬送され、外気に曝されるので、表面が汚染された
り、酸化されたりする。更に、オーブンや炉の内壁の汚
染があると、ａ−Ｓｉ膜（５３ａ）の汚染がいっそうひ
どくなり、このようなａ−Ｓｉ膜（５３ａ）から得られ
たｐ−Ｓｉ膜（５３）は電気特性が悪く、ひいてはＴＦ
Ｔの閾値特性の変動や、歩留まりの低下をもたらす。
【００１６】また、図５（ｄ）に示す第４の工程におい
て、ａ−Ｓｉ膜（５３ａ）にＥＬＡが施されるが、ゲー
ト絶縁膜（５２）を挟んで下部にゲート電極（５１）及
びゲートラインが存在している。このため、ラインビー
ムが通過した時、ゲートラインに沿って熱が常時拡散す
るため、ゲート電極（５１）及びゲートライン上のａ−
Ｓｉ膜（５３ａ）の温度が低くなる。即ち、同じエネル
ギーのレーザービームが照射されても、ゲート電極（５
３ａ）及びゲートライン上と、それ以外の領域では、ａ
−Ｓｉ膜（５３ａ）に与えられる実効的エネルギーが異
なる。この結果、ゲート電極（５１）上方のチャンネル
領域（ＣＨ）と、ソース及びドレイン領域（Ｓ、Ｄ）と
では、ｐ−Ｓｉ膜（５３）のグレインサイズが異なる。
従って、チャンネル領域（ＣＨ）とソース及びドレイン
領域（Ｓ、Ｄ）の両方の膜質を折衷する必要が有り、Ｅ
ＬＡ条件の制限が厳しいものとなっていた。
て、ａ−Ｓｉ膜（５３ａ）にＥＬＡが施されるが、ゲー
ト絶縁膜（５２）を挟んで下部にゲート電極（５１）及
びゲートラインが存在している。このため、ラインビー
ムが通過した時、ゲートラインに沿って熱が常時拡散す
るため、ゲート電極（５１）及びゲートライン上のａ−
Ｓｉ膜（５３ａ）の温度が低くなる。即ち、同じエネル
ギーのレーザービームが照射されても、ゲート電極（５
３ａ）及びゲートライン上と、それ以外の領域では、ａ
−Ｓｉ膜（５３ａ）に与えられる実効的エネルギーが異
なる。この結果、ゲート電極（５１）上方のチャンネル
領域（ＣＨ）と、ソース及びドレイン領域（Ｓ、Ｄ）と
では、ｐ−Ｓｉ膜（５３）のグレインサイズが異なる。
従って、チャンネル領域（ＣＨ）とソース及びドレイン
領域（Ｓ、Ｄ）の両方の膜質を折衷する必要が有り、Ｅ
ＬＡ条件の制限が厳しいものとなっていた。
【００１７】また、図５（ｅ）に示す第５の工程におい
て、プラズマＣＶＤにより、注入ストッパー（５４）と
なるシリコン酸化膜を形成しており、この結果、プラズ
マＣＶＤ工程は、ゲート絶縁膜（５２）の成膜工程と層
間絶縁膜（５５）の成膜工程と合わせて３つとなる。こ
のように、プラズマＣＶＤ工程が増えると、製造コスト
が増大する。
て、プラズマＣＶＤにより、注入ストッパー（５４）と
なるシリコン酸化膜を形成しており、この結果、プラズ
マＣＶＤ工程は、ゲート絶縁膜（５２）の成膜工程と層
間絶縁膜（５５）の成膜工程と合わせて３つとなる。こ
のように、プラズマＣＶＤ工程が増えると、製造コスト
が増大する。
【００１８】本発明は、これらの問題を解決し、良好な
電気特性を得るとともに、製造コストの小さい半導体装
置の製造方法を提供することを目的としている。
電気特性を得るとともに、製造コストの小さい半導体装
置の製造方法を提供することを目的としている。
【００１９】
【課題を解決するための手段】本発明は、この目的を達
成するためになされ、基板上に形成されたゲート電極
と、該ゲート電極を覆うゲート絶縁膜と、該ゲート絶縁
膜上に形成された多結晶半導体層と、該多結晶半導体層
において、前記ゲート電極の上方に形成されたチャンネ
ル領域、該チャンネル領域の両側に形成されたソース領
域及びドレイン領域とを有する半導体装置の製造方法に
おいて、前記ゲート電極が形成された基板上に、前記ゲ
ート絶縁膜、非晶質半導体層及び保護絶縁層を形成する
工程と、前記非晶質半導体層上に前記保護絶縁層が形成
された基板を加熱することにより、前記非晶質半導体層
中に含まれる水素を減少させる工程と、前記保護絶縁層
を前記ゲート電極上方に限定する工程と、前記非晶質半
導体層にレーザーアニールを施すことにより、前記多結
晶半導体層を形成する工程と、を有する構成である。
成するためになされ、基板上に形成されたゲート電極
と、該ゲート電極を覆うゲート絶縁膜と、該ゲート絶縁
膜上に形成された多結晶半導体層と、該多結晶半導体層
において、前記ゲート電極の上方に形成されたチャンネ
ル領域、該チャンネル領域の両側に形成されたソース領
域及びドレイン領域とを有する半導体装置の製造方法に
おいて、前記ゲート電極が形成された基板上に、前記ゲ
ート絶縁膜、非晶質半導体層及び保護絶縁層を形成する
工程と、前記非晶質半導体層上に前記保護絶縁層が形成
された基板を加熱することにより、前記非晶質半導体層
中に含まれる水素を減少させる工程と、前記保護絶縁層
を前記ゲート電極上方に限定する工程と、前記非晶質半
導体層にレーザーアニールを施すことにより、前記多結
晶半導体層を形成する工程と、を有する構成である。
【００２０】また、基板上にゲート電極を形成する工程
と、前記ゲート電極を覆うゲート絶縁膜、非晶質半導体
層及び保護絶縁層を形成する工程と、前記非晶質半導体
層及び前記保護絶縁層が形成された基板を加熱すること
により、前記非晶質半導体層中に含まれる水素を減少さ
せる工程と、前記保護絶縁層を前記ゲート電極の上方に
限定する工程と、前記非晶質半導体層にレーザーアニー
ルを施すことにより、多結晶半導体層を形成する工程
と、前記多結晶半導体層に対して不純物のイオン注入を
行うことにより、前記ゲート電極上方にチャンネル領域
を形成するとともに、該チャンネル領域の両側にソース
領域及びドレイン領域を形成する工程と、を有する半導
体装置の製造方法である。
と、前記ゲート電極を覆うゲート絶縁膜、非晶質半導体
層及び保護絶縁層を形成する工程と、前記非晶質半導体
層及び前記保護絶縁層が形成された基板を加熱すること
により、前記非晶質半導体層中に含まれる水素を減少さ
せる工程と、前記保護絶縁層を前記ゲート電極の上方に
限定する工程と、前記非晶質半導体層にレーザーアニー
ルを施すことにより、多結晶半導体層を形成する工程
と、前記多結晶半導体層に対して不純物のイオン注入を
行うことにより、前記ゲート電極上方にチャンネル領域
を形成するとともに、該チャンネル領域の両側にソース
領域及びドレイン領域を形成する工程と、を有する半導
体装置の製造方法である。
【００２１】これにより、非晶質半導体層が保護された
状態で、脱水素のアニールが行われるので、非晶質半導
体を結晶化して得られた多結晶半導体層を用いた半導体
装置の特性が安定化する。また、保護絶縁層を不純物イ
オン時のマスクとしても用いられるの、工数が削減され
る。
状態で、脱水素のアニールが行われるので、非晶質半導
体を結晶化して得られた多結晶半導体層を用いた半導体
装置の特性が安定化する。また、保護絶縁層を不純物イ
オン時のマスクとしても用いられるの、工数が削減され
る。
【００２２】
【発明の実施の形態】本発明の実施の形態にかかる製造
方法を図１から図３の工程断面図を用いて説明する。
方法を図１から図３の工程断面図を用いて説明する。
【００２３】第１に、図１（ａ）に示す如く、ガラス等
の基板（１０）上に、Ｃｒ、Ａｌ、Ｍｏ、Ｔａ等の高融
点金属をスパッタリングにより成膜し、これをエッチン
グすることにより、ＴＦＴのゲート電極（１１）、ゲー
ト電極（１１）と一体のゲートラインを形成する。ゲー
ト電極（１１）は、１０００Åの厚みに形成される。第
２に、図１（ｂ）に示す如く、ゲート電極（１１）を覆
い、ゲート絶縁膜（１２）となるシリコン窒化膜及びシ
リコン酸化膜の積層膜、及び、ａ−Ｓｉ膜（１３ａ）、
更には、本発明のキャップ膜（１４）となるシリコン膜
酸化を、連続ＣＶＤにて成膜する。ゲート絶縁膜（１
２）であるシリコン窒化膜５００Å程度、シリコン酸化
膜は１３００Å程度、ａ−Ｓｉ膜（１３ａ）は４００
Å、キャップ膜（１４）は７００Åの厚さに形成する。
の基板（１０）上に、Ｃｒ、Ａｌ、Ｍｏ、Ｔａ等の高融
点金属をスパッタリングにより成膜し、これをエッチン
グすることにより、ＴＦＴのゲート電極（１１）、ゲー
ト電極（１１）と一体のゲートラインを形成する。ゲー
ト電極（１１）は、１０００Åの厚みに形成される。第
２に、図１（ｂ）に示す如く、ゲート電極（１１）を覆
い、ゲート絶縁膜（１２）となるシリコン窒化膜及びシ
リコン酸化膜の積層膜、及び、ａ−Ｓｉ膜（１３ａ）、
更には、本発明のキャップ膜（１４）となるシリコン膜
酸化を、連続ＣＶＤにて成膜する。ゲート絶縁膜（１
２）であるシリコン窒化膜５００Å程度、シリコン酸化
膜は１３００Å程度、ａ−Ｓｉ膜（１３ａ）は４００
Å、キャップ膜（１４）は７００Åの厚さに形成する。
【００２４】第３に、図１（ｃ）に示す如く、この基板
にＲＴＡ（rapid thermal anneal）、即ち、熱源である
ランプの高速走査によるアニールを施すことにより、ａ
−Ｓｉ膜（１３ａ）中の水素濃度が、１０の２１乗乃至
１０の２２乗ａｔｍ／ｃｍ2から１０の２０乗ａｔｍ／
ｃｍ2程度に減少し、いわゆる脱水素アニールが行われ
る。水素は、シリコン酸化膜からなるキャップ膜（１
４）を通過して離脱する。
にＲＴＡ（rapid thermal anneal）、即ち、熱源である
ランプの高速走査によるアニールを施すことにより、ａ
−Ｓｉ膜（１３ａ）中の水素濃度が、１０の２１乗乃至
１０の２２乗ａｔｍ／ｃｍ2から１０の２０乗ａｔｍ／
ｃｍ2程度に減少し、いわゆる脱水素アニールが行われ
る。水素は、シリコン酸化膜からなるキャップ膜（１
４）を通過して離脱する。
【００２５】本発明では、このように、ａ−Ｓｉ膜（１
３ａ）上に保護膜であるキャップ膜（１４）が被覆され
た状態で、ＲＴＡが行われるので、ａ−Ｓｉ膜（１３
ａ）の汚染や、大気中の酸素による表面酸化が防がれ
る。特に、ＲＴＡでは、炉やオーブンと比べ、装置構造
上、処理空間における残存酸素濃度が高く、キャップ膜
（１４）を付けたことによる表面保護効果が顕著にな
る。
３ａ）上に保護膜であるキャップ膜（１４）が被覆され
た状態で、ＲＴＡが行われるので、ａ−Ｓｉ膜（１３
ａ）の汚染や、大気中の酸素による表面酸化が防がれ
る。特に、ＲＴＡでは、炉やオーブンと比べ、装置構造
上、処理空間における残存酸素濃度が高く、キャップ膜
（１４）を付けたことによる表面保護効果が顕著にな
る。
【００２６】本発明では、このように、ａ−Ｓｉ膜（１
３ａ）の脱水素アニールを、炉やオーブンを用いず、Ｒ
ＴＡで行うので、スループットが向上する。
３ａ）の脱水素アニールを、炉やオーブンを用いず、Ｒ
ＴＡで行うので、スループットが向上する。
【００２７】また、脱水素アニールは、ａ−Ｓｉ膜（１
３ａ）上にキャップ膜（１４）を被覆した状態で行われ
るので、被処理基板の搬送の際に真空が破られてもａ−
Ｓｉ膜（１３ａ）の汚染や表面酸化が防がれるため、ａ
−Ｓｉ膜（１３ａ）を結晶化して得られたｐ−Ｓｉ膜
（１４）を用いたＴＦＴ素子の電気特性が変動すること
が無くなる。
３ａ）上にキャップ膜（１４）を被覆した状態で行われ
るので、被処理基板の搬送の際に真空が破られてもａ−
Ｓｉ膜（１３ａ）の汚染や表面酸化が防がれるため、ａ
−Ｓｉ膜（１３ａ）を結晶化して得られたｐ−Ｓｉ膜
（１４）を用いたＴＦＴ素子の電気特性が変動すること
が無くなる。
【００２８】第４に、図２（ｄ）に示す如く、このキャ
ップ膜（１４）を覆い、ホトレジスト（Ｒ１）を塗布成
膜した後、基板（１０）の背面より、露光を行ってゲー
ト電極（１１）の反転パターンを転写した形状に感光
し、現像する。このレジスト（Ｒ１）を用いてキャップ
膜（１４）をエッチングすることにより、ゲート電極
（１１）の直上領域に注入ストッパー（１４）を形成す
る。
ップ膜（１４）を覆い、ホトレジスト（Ｒ１）を塗布成
膜した後、基板（１０）の背面より、露光を行ってゲー
ト電極（１１）の反転パターンを転写した形状に感光
し、現像する。このレジスト（Ｒ１）を用いてキャップ
膜（１４）をエッチングすることにより、ゲート電極
（１１）の直上領域に注入ストッパー（１４）を形成す
る。
【００２９】キャップ膜（１４）は、第２の工程におい
て、ゲート絶縁膜（１２）及びａ−Ｓｉ膜（１３ａ）の
成膜時に、連続で形成されたもので、本発明では、注入
ストッパ用の膜を別工程で成膜する必要が無く、ＣＶＤ
プロセスを削減することができる。
て、ゲート絶縁膜（１２）及びａ−Ｓｉ膜（１３ａ）の
成膜時に、連続で形成されたもので、本発明では、注入
ストッパ用の膜を別工程で成膜する必要が無く、ＣＶＤ
プロセスを削減することができる。
【００３０】第５に、図２（ｅ）に示す如く、エキシマ
レーザーアニール（ＥＬＡ）を施すことにより、ａ−Ｓ
ｉ膜（１３ａ）のみが集中的に加熱され、基板（１０）
を歪ませることなく、ａ−Ｓｉを多結晶化し、ｐ−Ｓｉ
膜（１３）を形成する。この際の基板温度は、ガラス基
板の耐熱温度の６００度以下の低温で、基板として耐熱
性の低いガラス基板を用いることができる、いわゆる低
温プロセスが実現される。
レーザーアニール（ＥＬＡ）を施すことにより、ａ−Ｓ
ｉ膜（１３ａ）のみが集中的に加熱され、基板（１０）
を歪ませることなく、ａ−Ｓｉを多結晶化し、ｐ−Ｓｉ
膜（１３）を形成する。この際の基板温度は、ガラス基
板の耐熱温度の６００度以下の低温で、基板として耐熱
性の低いガラス基板を用いることができる、いわゆる低
温プロセスが実現される。
【００３１】ＥＬＡにおいて、注入ストッパ（キャップ
膜）（１４）は、干渉効果によりａ−Ｓｉ膜（１３ａ）
に与えられた熱エネルギーが逃げるのを抑えるため、ゲ
ート電極（１１）によるチャンネル領域（ＣＨ）の熱拡
散と相殺され、ａ−Ｓｉ膜（１３ａ）に与えられる実効
的エネルギーが、ゲート電極（１１）上方のチャンネル
領域（ＣＨ）と、それ以外の低濃度領域（ＬＤ）、ソー
ス及びドレイン領域（Ｓ、Ｄ）とで一定になり、ＴＦＴ
の特性が安定化する。従って、ＥＬＡのエネルギー制御
におけるマージンが拡がる。
膜）（１４）は、干渉効果によりａ−Ｓｉ膜（１３ａ）
に与えられた熱エネルギーが逃げるのを抑えるため、ゲ
ート電極（１１）によるチャンネル領域（ＣＨ）の熱拡
散と相殺され、ａ−Ｓｉ膜（１３ａ）に与えられる実効
的エネルギーが、ゲート電極（１１）上方のチャンネル
領域（ＣＨ）と、それ以外の低濃度領域（ＬＤ）、ソー
ス及びドレイン領域（Ｓ、Ｄ）とで一定になり、ＴＦＴ
の特性が安定化する。従って、ＥＬＡのエネルギー制御
におけるマージンが拡がる。
【００３２】更に、注入ストッパー（キャップ膜）（１
４）は、ｐ−Ｓｉ膜（１３）と間に連続成膜により形成
された界面を有しているので、界面における格子欠陥が
少なく、ＴＦＴの特性に影響を及ぼす界面順位密度が小
さい。
４）は、ｐ−Ｓｉ膜（１３）と間に連続成膜により形成
された界面を有しているので、界面における格子欠陥が
少なく、ＴＦＴの特性に影響を及ぼす界面順位密度が小
さい。
【００３３】第６に、図２（ｆ）に示す如く、このホト
レジスト（Ｒ１）を剥離した後、注入ストッパー（１
４）をマスクに、燐（Ｐ）のイオン注入を１０の１３乗
程度の低ドーズ量で行うことにより、注入ストッパー
（１４）に覆われない領域のｐ−Ｓｉ膜（１３）が低濃
度にドーピングされ（Ｎ-）、低濃度領域が形成される
とともに、注入ストッパー（１４）の直下領域がノンド
ープのチャンネル領域（ＣＨ）となる。
レジスト（Ｒ１）を剥離した後、注入ストッパー（１
４）をマスクに、燐（Ｐ）のイオン注入を１０の１３乗
程度の低ドーズ量で行うことにより、注入ストッパー
（１４）に覆われない領域のｐ−Ｓｉ膜（１３）が低濃
度にドーピングされ（Ｎ-）、低濃度領域が形成される
とともに、注入ストッパー（１４）の直下領域がノンド
ープのチャンネル領域（ＣＨ）となる。
【００３４】第７に、図３（ｇ）に示す如く、再び、ホ
トレジスト（Ｒ２）を、少なくとも、ゲート電極（１
１）のチャンネル長方向よりも大きく形成し、これをマ
スクに燐（Ｐ）のイオン注入を１０の１５乗程度の高ド
ーズ量で行うことにより、ホトレジスト（Ｒ２）に覆わ
れない領域が高濃度にドーピングされ、ソース領域
（Ｓ）及びドレイン領域（Ｄ）を形成する。この時、ホ
トレジスト（Ｒ２）の直下には、チャンネル領域（Ｃ
Ｈ）と、その傍らに低濃度領域（ＬＤ）が形成され、Ｌ
ＤＤ構造が完成される。
トレジスト（Ｒ２）を、少なくとも、ゲート電極（１
１）のチャンネル長方向よりも大きく形成し、これをマ
スクに燐（Ｐ）のイオン注入を１０の１５乗程度の高ド
ーズ量で行うことにより、ホトレジスト（Ｒ２）に覆わ
れない領域が高濃度にドーピングされ、ソース領域
（Ｓ）及びドレイン領域（Ｄ）を形成する。この時、ホ
トレジスト（Ｒ２）の直下には、チャンネル領域（Ｃ
Ｈ）と、その傍らに低濃度領域（ＬＤ）が形成され、Ｌ
ＤＤ構造が完成される。
【００３５】第８に、図３（ｈ）に示す如く、ｐ−Ｓｉ
膜（１３）をＴＦＴの島状にパターニングした後、シリ
コン窒化膜とシリコン酸化膜の積層膜からなる層間絶縁
膜（１５）を形成し、層間絶縁膜（１５）中にコンタク
トホールを開口する。そして、層間絶縁膜（１５）上
に、Ａｌ、Ｍｏ、Ｔａ等からなるＴＦＴのソース電極
（１６）及びドレイン電極（１７）を形成し、コンタク
トホールを介して、ｐ−Ｓｉ膜（１３）のソース領域
（Ｓ）及びドレイン領域（Ｄ）に各々接続する。
膜（１３）をＴＦＴの島状にパターニングした後、シリ
コン窒化膜とシリコン酸化膜の積層膜からなる層間絶縁
膜（１５）を形成し、層間絶縁膜（１５）中にコンタク
トホールを開口する。そして、層間絶縁膜（１５）上
に、Ａｌ、Ｍｏ、Ｔａ等からなるＴＦＴのソース電極
（１６）及びドレイン電極（１７）を形成し、コンタク
トホールを介して、ｐ−Ｓｉ膜（１３）のソース領域
（Ｓ）及びドレイン領域（Ｄ）に各々接続する。
【００３６】以上で、本発明の製造方法によるｐ−Ｓｉ
ＴＦＴが完成する。
ＴＦＴが完成する。
【００３７】
【発明の効果】以上の説明から明らかな如く、本発明に
おいて、結晶化前の非晶質半導体膜の脱水素アニール
を、非晶質半導体膜を保護するキャップ膜を被覆した状
態で行うことにより、非晶質半導体膜が汚染されること
が防がれ、これを結晶化して得た多結晶半導体膜の電気
特性が安定し、高歩留まりが達成される。また、脱水素
アニールを、炉やオーブンに換えてランプアニールによ
り行うことで、スループットが向上した。更に、ゲート
絶縁膜、非晶質半導体膜とともに形成されたキャップ膜
をエッチングすることで注入ストッパ膜を得るので、Ｃ
ＶＤ成膜工程が削減され、製造コストが減少する。その
上、キャップ膜（注入ストッパ）のために、レーザーア
ニールにおける結晶化の実効エネルギーが全面で均一に
なるので、ＴＦＴ素子の特性が安定化するとともに、エ
ネルギー制御におけるマージンが拡がり、歩留まりが向
上する。また、キャップ膜（注入ストッパー）は、非晶
質半導体膜と連続で成膜されたシリコン酸化膜からなる
ので、界面準位密度が小さく良好な素子特性が得られ
る。
おいて、結晶化前の非晶質半導体膜の脱水素アニール
を、非晶質半導体膜を保護するキャップ膜を被覆した状
態で行うことにより、非晶質半導体膜が汚染されること
が防がれ、これを結晶化して得た多結晶半導体膜の電気
特性が安定し、高歩留まりが達成される。また、脱水素
アニールを、炉やオーブンに換えてランプアニールによ
り行うことで、スループットが向上した。更に、ゲート
絶縁膜、非晶質半導体膜とともに形成されたキャップ膜
をエッチングすることで注入ストッパ膜を得るので、Ｃ
ＶＤ成膜工程が削減され、製造コストが減少する。その
上、キャップ膜（注入ストッパ）のために、レーザーア
ニールにおける結晶化の実効エネルギーが全面で均一に
なるので、ＴＦＴ素子の特性が安定化するとともに、エ
ネルギー制御におけるマージンが拡がり、歩留まりが向
上する。また、キャップ膜（注入ストッパー）は、非晶
質半導体膜と連続で成膜されたシリコン酸化膜からなる
ので、界面準位密度が小さく良好な素子特性が得られ
る。
【図１】本発明の実施の形態にかかる半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図４】従来の半導体素子の製造方法を示す工程断面図
である。
である。
【図５】従来の半導体素子の製造方法を示す工程断面図
である。
である。
【図６】従来の半導体素子の製造方法を示す工程断面図
である。
である。
【図７】従来の半導体素子の製造方法を示す工程断面図
である。
である。
１０ 基板 １１ ゲート電極 １２ ゲート絶縁膜 １３ ｐ−Ｓｉ １４ キャップ膜 １５ 層間絶縁層 １６ ソース電極 １７ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA35 JA36 JA38 JA39 JA42 JA44 JB13 JB23 JB24 JB27 JB32 JB38 JB54 JB56 JB63 JB69 KA04 KA07 KA12 KA24 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA22 MA27 MA30 MA35 MA37 MA42 NA24 NA25 NA27 NA29 PA06 QA07
Claims (4)
- 【請求項１】 基板上に形成されたゲート電極と、該ゲ
ート電極を覆うゲート絶縁膜と、該ゲート絶縁膜上に形
成された多結晶半導体層と、該多結晶半導体層におい
て、前記ゲート電極の上方に形成されたチャンネル領
域、該チャンネル領域の両側に形成されたソース領域及
びドレイン領域とを有する半導体装置の製造方法におい
て、 前記ゲート電極が形成された基板上に、前記ゲート絶縁
膜、非晶質半導体層及び保護絶縁層を形成する工程と、 前記非晶質半導体層上に前記保護絶縁層が形成された基
板を加熱することにより、前記非晶質半導体層中に含ま
れる水素を減少させる工程と、 前記保護絶縁層を前記ゲート電極上方に限定する工程
と、 前記非晶質半導体層にレーザーアニールを施すことによ
り、前記多結晶半導体層を形成する工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記加熱は、ランプアニールを施すこと
により行われることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 基板上にゲート電極を形成する工程と、 前記ゲート電極を覆うゲート絶縁膜、非晶質半導体層及
び保護絶縁層を形成する工程と、 前記非晶質半導体層及び前記保護絶縁層が形成された基
板を加熱することにより、前記非晶質半導体層中に含ま
れる水素を減少させる工程と、 前記保護絶縁層を前記ゲート電極の上方に限定する工程
と、 前記非晶質半導体層にレーザーアニールを施すことによ
り、多結晶半導体層を形成する工程と、 前記多結晶半導体層に対して不純物のイオン注入を行う
ことにより、前記ゲート電極上方にチャンネル領域を形
成するとともに、該チャンネル領域の両側にソース領域
及びドレイン領域を形成する工程と、を有する半導体装
置の製造方法。 - 【請求項４】 前記加熱は、ランプアニールを施すこと
により行われることを特徴とする請求項３記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23103798A JP2000068513A (ja) | 1998-08-17 | 1998-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23103798A JP2000068513A (ja) | 1998-08-17 | 1998-08-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068513A true JP2000068513A (ja) | 2000-03-03 |
Family
ID=16917294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23103798A Pending JP2000068513A (ja) | 1998-08-17 | 1998-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068513A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7094656B2 (en) * | 2003-10-07 | 2006-08-22 | Industrial Technology Research Institute | Method of forming poly-silicon thin film transistors |
| KR100928490B1 (ko) * | 2003-06-28 | 2009-11-26 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
| KR101408962B1 (ko) | 2008-07-01 | 2014-06-17 | 삼성디스플레이 주식회사 | 트랜지스터의 제조방법 및 이를 이용한 유기전계발광표시장치의 제조방법 |
-
1998
- 1998-08-17 JP JP23103798A patent/JP2000068513A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100928490B1 (ko) * | 2003-06-28 | 2009-11-26 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
| US7094656B2 (en) * | 2003-10-07 | 2006-08-22 | Industrial Technology Research Institute | Method of forming poly-silicon thin film transistors |
| US7361566B2 (en) | 2003-10-07 | 2008-04-22 | Industrial Technology Research Institute | Method of forming poly-silicon thin film transistors |
| KR101408962B1 (ko) | 2008-07-01 | 2014-06-17 | 삼성디스플레이 주식회사 | 트랜지스터의 제조방법 및 이를 이용한 유기전계발광표시장치의 제조방법 |
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|
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|
| A02 | Decision of refusal |
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