JPH09283572A - フィルム・キャリア半導体装置 - Google Patents
フィルム・キャリア半導体装置Info
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- JPH09283572A JPH09283572A JP9535296A JP9535296A JPH09283572A JP H09283572 A JPH09283572 A JP H09283572A JP 9535296 A JP9535296 A JP 9535296A JP 9535296 A JP9535296 A JP 9535296A JP H09283572 A JPH09283572 A JP H09283572A
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- lsi chip
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Abstract
性検査時に誘導された電磁ノイズによる影響を抑制し、
かつ帯電した静電気を除電することによって静電破壊を
防止する。 【解決手段】 LSIチップ1の接地電極7Bに抵抗8
を介して、LSIチップ1の動作とは無関係のダミー電
極6Bを接続している。ダミー電極6Bは、フィルム・
キャリア・テープ2上に形成された電源,接地及び入出
力信号を供給するためのリードパターン5以外の静電気
除電用リードパターン6Aを介して、導電性パターン3
と電気的に接続させる。このため、特性検査時に導電性
パターン3に誘導された電磁ノイズによる影響を抑制す
ることができると共に、帯電した静電気を除電すること
によって、静電破壊を防止することができる。
Description
ア半導体装置に係り、特に静電破壊を防止したフィルム
・キャリア半導体装置に関する。
静電破壊を防止する構造としては、図4に示す特開昭6
2−9660号公報に記載された構造のように、絶縁性
のフィルム・キャリア・テープ2上に、金属薄膜をパタ
ーニングすることによって形成された電源,接地及び入
出力信号を供給するための複数のリードパターン5が設
けられており、テープ2上のLSIチップ1とリードパ
ターン5がインナーリード・ボンディングにより電気的
に接続されている。さらにフィルム・キャリア・テープ
2上には、リードパターン5領域以外を除くほぼ全面に
静電気除電用の導電性パターン3が形成され、ハンドラ
ー等のリールを介して接地することによってフィルム・
キャリア・テープ2に帯電した静電気を除電し、静電破
壊を防止するようになっている。尚、スプロケットホー
ル4はフィルム・キャリア・テープ2の位置決め及び送
り用に使用される。
Iチップ1と導電性パターン3とが電気的に接続されて
いないため、フィルム・キャリア・テープ2に帯電した
静電気は除電することができるが、LSIチップ1に帯
電した静電気を除電できないという問題があった。
気を除電させる改善策として、特公平7−70561号
が提案されている。図5は、特公平7−70561号に
開示された改善策を示す平面図、図6は、等価回路図で
ある。図5に示された改善策は、リードパターン5のう
ち、LSIチップ1の接地電極7Bと静電気除電用リー
ドパターン6Aとがインナーリードボンディングにより
接続されている。これにより、LSIチップ1に帯電し
た静電気も除電することが可能となった。
び図6に示す従来例では、LSIチップ1と静電気除電
用の導電性パターン3は、静電気除電用リードパターン
6Aにより電気的に接続されているが、静電気除電用リ
ードパターン6Aは、LSIチップ1を動作させるため
に必要な基準電位である接地電極7Bと接続されてい
る。すなわちLSIチップ1の基準電位である接地リー
ドパターン7Aと静電気除電のための静電気除電用リー
ドパターン6Aを兼ねているため、特性検査時に導電性
パターン3がアンテナとなって誘導された電磁ノイズに
よる影響を受けやすく、精度よく測定できないという問
題があった。
響を低減して、安定した測定を行うことができるように
したフィルム・キャリア半導体装置を提供することにあ
る。
め、本発明に係るフィルム・キャリア半導体装置は、フ
ィルム・キャリア・テープ上にLSIチップを搭載した
フィルム・キャリア半導体装置であって、LSIチップ
は、ダミー電極を有しており、ダミー電極は、LSIチ
ップの動作とは無関係に設けられ、静電気除電用リード
パターンに接続されたものである。
地電位の電極に抵抗を介して接続されたものである。
Iチップの動作に必要な接地電位を得る接地電極とは別
個に設けられたものである。
組込まれたものである。
である接地リードパターン7Aと静電気除電のための静
電気除電用リードパターン6Aとが分離され、抵抗8を
介して電気的に接続されているため、導電性パターン3
に誘導された電磁ノイズを抵抗8により低減することが
でき、安定した測定が可能となる。
て説明する。
ア半導体装置に適用した実施形態を示す平面図、(b)
は等価回路図である。
ア・テープ2上に金属薄膜をパターニングすることによ
って複数のリードパターン5とリードパターン6Aとリ
ードパターン7Aが形成されている。複数のリードパタ
ーン5は、電源,接地及び入出力信号を供給するための
ものである。またリードパターン6Aは、LSIチップ
1に帯電した静電気を除電するための静電気除電用リー
ドパターンとして機能するものであり、静電気除電用リ
ードパターン6Aは、図1(b)に示すように、LSI
チップ1上のダミー電極6Bとインナーリードボンディ
ングにより電気的に接続されている。
は、リードパターン5,7A及び静電気除電用リードパ
ターン6A領域を除くほぼ全面に静電気除電用の導電性
パターン3が形成され、導電性パターン3と静電気除電
用リードパターン6Aとは電気的に接続されている。そ
して、導電性パターン3をハンドラー等のリールを介し
て接地することにより、フィルム・キャリア・テープ2
及びLSIチップ1に帯電した静電気を除電し、静電破
壊を防止するようになっている。
1の特性検査時に必要な接地リードパターンとして機能
するものであり、LSIチップ1を動作させるために必
要な基準電位を得るようになっている。
の動作機能とは無関係にダミー電極6Bが設けられてお
り、ダミー電極6Bは、静電気除電用リードパターン6
Aとインナーリードボンディングにより接続されて、リ
ードパターン6Aを介して導電性パターン3に電気的に
接続されている。
Bが設けられている。静電気除電用リードパターン6A
は、接地リードパターン7Aとは分離しており、接地リ
ードパターン7AがLSIチップ1の動作に必要な基準
電位を確保するのに必要なものであるのに対して、静電
気除電用リードパターン6Aは、LSIチップ1の静電
気除電用として機能する。
に必要な接地リードパターン7Aと、LSIチップ1の
静電気除電用リードパターン6Aとは、電気的に分離さ
れており、静電気除電用リードパターン6Aは抵抗8を
介してLSIチップ1の接地電極7Bに接続され、かつ
導電性パターン3に接続されており、導電性パターン3
がアンテナとなって誘導された電磁ノイズは、抵抗8に
より低減することができ、静電気の影響を抑制して安定
した測定を行うことができる。
プ1内に一体に組込むための具体例を示すものである。
図2に示すように、接地電位となるP型基板9にN型ウ
ェル領域10を形成し、N型ウェル領域10に2つのP
+不純物領域11を間隔をあけて形成し、2つのP+不純
物領域に挾まれたN型ウェル領域10の拡散抵抗を抵抗
8として用いる。
成する。そしてP型基板9上に絶縁膜15を介して配線
層16a,16bを形成し、絶縁膜15に設けたスルー
ホールを介して、配線層16aを一方のP+不純物領域
11に接合し、配線層16bを他方のP+不純物領域1
1に接合し、さらに配線層16bにN+不純物領域12
を接合する。
極であり、6BはLSIチップ1に設けたダミー電極で
あり、これらの構成は図1のものと同じである。本実施
形態では、LSIチップ1内に一体に形成されたN型ウ
ェル領域10の拡散抵抗による抵抗8を介して、接地電
極7Bとダミー電極6Bが接続される。
型基板を用いた例を示したが、N型基板を用いてもよ
い。N型基板を用いる場合には、ウェル領域10,不純
物領域11にN型を、不純物領域12にP型のものをそ
れぞれ用いる。
ップ1内に組込む場合の他の実施形態を示す断面図であ
る。図3に示す実施形態は、抵抗8として、拡散抵抗に
代えてポリシリコン抵抗を用いた点が特徴である。図3
に示すように、P型基板9に形成されたフィールド絶縁
層13上にポリシリコン14を堆積させ、ポリシリコン
14を抵抗8として用いる。
に代えてポリシリコン14を用いたため、精度のよい抵
抗8を形成することができるという利点を有する。
ィルム・キャリア・テープ及びLSIチップに帯電した
静電気を除電することにより、フィルム・キャリア半導
体装置の静電破壊を防止することができる。
関係の接地電位に対して抵抗を介したダミー電極を用い
て行われるため、特性検査時にフィルム・キャリア・テ
ープ上の導電性パターンに誘導された電磁ノイズを抵抗
により低減することができ、安定した測定を行うことが
できる。
キャリア半導体装置を示す平面図、(b)は等価回路図
である。
込んだ一実施形態を示す断面図である。
込んだ他の実施形態を示す断面図である。
ルム・キャリア半導体装置を示す平面図である。
ルム・キャリア半導体装置を示す平面図である。
路図である。
Claims (4)
- 【請求項1】 フィルム・キャリア・テープ上にLSI
チップを搭載したフィルム・キャリア半導体装置であっ
て、 LSIチップは、ダミー電極を有しており、 ダミー電極は、LSIチップの動作とは無関係に設けら
れ、静電気除電用リードパターンに接続されたものであ
ることを特徴とするフィルム・キャリア半導体装置。 - 【請求項2】 前記ダミー電極は、LSIチップの接地
電位の電極に抵抗を介して接続されたものであることを
特徴とする請求項1に記載のフィルム・キャリア半導体
装置。 - 【請求項3】 前記LSIチップの接地電極は、LSI
チップの動作に必要な接地電位を得る接地電極とは別個
に設けられたものであることを特徴とする請求項2に記
載のフィルム・キャリア半導体装置。 - 【請求項4】 前記抵抗は、LSIチップ内に一体に組
込まれたものであることを特徴とする請求項2に記載の
フィルム・キャリア半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8095352A JP2765558B2 (ja) | 1996-04-17 | 1996-04-17 | フィルム・キャリア半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP8095352A JP2765558B2 (ja) | 1996-04-17 | 1996-04-17 | フィルム・キャリア半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09283572A true JPH09283572A (ja) | 1997-10-31 |
JP2765558B2 JP2765558B2 (ja) | 1998-06-18 |
Family
ID=14135279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8095352A Expired - Fee Related JP2765558B2 (ja) | 1996-04-17 | 1996-04-17 | フィルム・キャリア半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2765558B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1996
- 1996-04-17 JP JP8095352A patent/JP2765558B2/ja not_active Expired - Fee Related
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