JPH09282302A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH09282302A JPH09282302A JP8088401A JP8840196A JPH09282302A JP H09282302 A JPH09282302 A JP H09282302A JP 8088401 A JP8088401 A JP 8088401A JP 8840196 A JP8840196 A JP 8840196A JP H09282302 A JPH09282302 A JP H09282302A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address area
- address
- eeprom
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 インターフェースされる外部機器の種類に応
じて、不揮発性メモリの特定のアドレス領域の大きさを
可変とする。 【解決手段】 マイクロコンピュータがリセット解除さ
れた後、レジスタ17には、EEPROM1の特定のア
ドレス領域の大きさを可変とする為の最終アドレスデー
タが1回のみセットされる。従って、インターフェース
される外部機器の種類に応じて、EEPROM1のデー
タ書き換え禁止領域を可変でき、マイクロコンピュータ
の適用範囲が拡大されて汎用性が向上する。
じて、不揮発性メモリの特定のアドレス領域の大きさを
可変とする。 【解決手段】 マイクロコンピュータがリセット解除さ
れた後、レジスタ17には、EEPROM1の特定のア
ドレス領域の大きさを可変とする為の最終アドレスデー
タが1回のみセットされる。従って、インターフェース
される外部機器の種類に応じて、EEPROM1のデー
タ書き換え禁止領域を可変でき、マイクロコンピュータ
の適用範囲が拡大されて汎用性が向上する。
Description
【0001】
【発明の属する技術分野】本発明は、フラッシュメモリ
(EEPROM)を内蔵するマイクロコンピュータに関
する。
(EEPROM)を内蔵するマイクロコンピュータに関
する。
【0002】
【従来の技術】1チップマイクロコンピュータとは、プ
ログラムメモリ(不揮発性メモリ)を同一チップ上に集
積化したものである。前記プログラムメモリには、マス
クROM、EPROM、EEPROM等が使用される。 (1)マスクROM内蔵の場合 複数枚のマスクを1度製造してしまえば、量産効率を向
上でき且つチップ面積を小さくできる利点がある。しか
し、プログラム変更が要求されると、複数枚のマスクを
再度製造する必要があり、多くの製造時間を要して前記
要求に迅速に対応できない欠点がある。 (2)EPROM内蔵の場合 現データを紫外線消去した後に新データを書き込むこと
で、プログラム変更に迅速に対応できる利点がある。し
かし、現データが全て紫外線消去されてしまい、消去不
要であった同一データを再度書き込まなければならない
欠点がある。 (3)EEPROM内蔵の場合 現データを電気的消去した後に新データを書き込むこと
で、プログラム変更に迅速に対応できる利点がある。ま
た、現データを部分的に消去できるので、消去不要のデ
ータをそのまま残すことができる。
ログラムメモリ(不揮発性メモリ)を同一チップ上に集
積化したものである。前記プログラムメモリには、マス
クROM、EPROM、EEPROM等が使用される。 (1)マスクROM内蔵の場合 複数枚のマスクを1度製造してしまえば、量産効率を向
上でき且つチップ面積を小さくできる利点がある。しか
し、プログラム変更が要求されると、複数枚のマスクを
再度製造する必要があり、多くの製造時間を要して前記
要求に迅速に対応できない欠点がある。 (2)EPROM内蔵の場合 現データを紫外線消去した後に新データを書き込むこと
で、プログラム変更に迅速に対応できる利点がある。し
かし、現データが全て紫外線消去されてしまい、消去不
要であった同一データを再度書き込まなければならない
欠点がある。 (3)EEPROM内蔵の場合 現データを電気的消去した後に新データを書き込むこと
で、プログラム変更に迅速に対応できる利点がある。ま
た、現データを部分的に消去できるので、消去不要のデ
ータをそのまま残すことができる。
【0003】さて、最近の1チップマイクロコンピュー
タは、前記各不揮発性メモリの利点を利用し、EEPR
OMを内蔵する傾向が高い。前記EEPROMは、1チ
ップマイクロコンピュータの動作制御の為のプログラム
メモリとして使用される。ここで、前記EEPROMの
アドレス領域の内、特定のアドレス領域Aはデータ書き
換えが行われないマスクROMと同等に取り扱われる領
域、残余のアドレス領域Bは必要に応じてデータ書き換
えが行われる領域とする。
タは、前記各不揮発性メモリの利点を利用し、EEPR
OMを内蔵する傾向が高い。前記EEPROMは、1チ
ップマイクロコンピュータの動作制御の為のプログラム
メモリとして使用される。ここで、前記EEPROMの
アドレス領域の内、特定のアドレス領域Aはデータ書き
換えが行われないマスクROMと同等に取り扱われる領
域、残余のアドレス領域Bは必要に応じてデータ書き換
えが行われる領域とする。
【0004】
【発明が解決しようとする課題】ところで、前記EEP
ROMは書き込み済データを電気的に消去できる特性を
有しているが、アドレス領域AはマスクROMと同等に
取り扱われる為、アドレス領域Aのデータが消去される
様な誤動作は禁止する必要がある。しかしながら、外部
機器と前記1チップマイクロコンピュータとを接続し、
前記外部機器から前記1チップマイクロコンピュータに
前記EEPROMのアドレス領域Aのアドレスデータを
供給した場合、前記EEPROMのアドレス領域Aのデ
ータ書き換えを禁止する術が無い為、前記EEPROM
のアドレス領域Aのプログラムが一部変更されてしま
い、この結果、前記1チップマイクロコンピュータが誤
動作してしまう問題があった。
ROMは書き込み済データを電気的に消去できる特性を
有しているが、アドレス領域AはマスクROMと同等に
取り扱われる為、アドレス領域Aのデータが消去される
様な誤動作は禁止する必要がある。しかしながら、外部
機器と前記1チップマイクロコンピュータとを接続し、
前記外部機器から前記1チップマイクロコンピュータに
前記EEPROMのアドレス領域Aのアドレスデータを
供給した場合、前記EEPROMのアドレス領域Aのデ
ータ書き換えを禁止する術が無い為、前記EEPROM
のアドレス領域Aのプログラムが一部変更されてしま
い、この結果、前記1チップマイクロコンピュータが誤
動作してしまう問題があった。
【0005】前記問題を解決するには、前記外部機器か
ら前記1チップマイクロコンピュータに供給されるアド
レスデータが前記EEPROMのアドレス領域A及びB
の何れに属するのかを検出する手段を設け、前記アドレ
スデータが前記アドレス領域Aに属した場合は、前記E
EPROMのデータ書き換えを禁止する様に動作させれ
ば良い。
ら前記1チップマイクロコンピュータに供給されるアド
レスデータが前記EEPROMのアドレス領域A及びB
の何れに属するのかを検出する手段を設け、前記アドレ
スデータが前記アドレス領域Aに属した場合は、前記E
EPROMのデータ書き換えを禁止する様に動作させれ
ば良い。
【0006】一方、前記検出手段を設けたとしても、前
記EEPROMのアドレス領域Aのアドレス数は、固定
されたままであり、前記1チップマイクロコンピュータ
と接続される外部機器の種類に応じて可変することがで
きない。特に、外部機器の種類によっては、前記EEP
ROMのアドレス領域Aを拡大しないと、前記1チップ
マイクロコンピュータを適用できない場合がある。従っ
て、前記1チップマイクロコンピュータの適用範囲が制
限されてしまう問題があった。
記EEPROMのアドレス領域Aのアドレス数は、固定
されたままであり、前記1チップマイクロコンピュータ
と接続される外部機器の種類に応じて可変することがで
きない。特に、外部機器の種類によっては、前記EEP
ROMのアドレス領域Aを拡大しないと、前記1チップ
マイクロコンピュータを適用できない場合がある。従っ
て、前記1チップマイクロコンピュータの適用範囲が制
限されてしまう問題があった。
【0007】そこで、本発明は、インターフェースされ
る外部機器の種類に応じて、不揮発性メモリの特定のア
ドレス領域を可変できるマイクロコンピュータを提供す
ることを目的とする。
る外部機器の種類に応じて、不揮発性メモリの特定のア
ドレス領域を可変できるマイクロコンピュータを提供す
ることを目的とする。
【0008】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データを繰り返し書
き込み及び読み出しできると共に書き込み済のデータを
電気的に消去できるメモリであって,特定のアドレス領
域を、残余のアドレス領域のデータを書き換える為のプ
ログラム領域に割り当てた不揮発性メモリと、前記不揮
発性メモリの特定のアドレス領域又は残余のアドレス領
域の何れが指定されたのかを検出し、前記不揮発性メモ
リの特定のアドレス領域が指定された時、前記不揮発性
メモリのデータ書き換え動作を禁止させるアドレス検出
回路と、前記不揮発性メモリの特定のアドレス領域及び
残余のアドレス領域の境とすべきアドレスを、前記アド
レス検出回路に設定させる設定回路と、を備え、前記不
揮発性メモリの特定のアドレス領域を可変とできる点で
ある。
解決する為に成されたものであり、データを繰り返し書
き込み及び読み出しできると共に書き込み済のデータを
電気的に消去できるメモリであって,特定のアドレス領
域を、残余のアドレス領域のデータを書き換える為のプ
ログラム領域に割り当てた不揮発性メモリと、前記不揮
発性メモリの特定のアドレス領域又は残余のアドレス領
域の何れが指定されたのかを検出し、前記不揮発性メモ
リの特定のアドレス領域が指定された時、前記不揮発性
メモリのデータ書き換え動作を禁止させるアドレス検出
回路と、前記不揮発性メモリの特定のアドレス領域及び
残余のアドレス領域の境とすべきアドレスを、前記アド
レス検出回路に設定させる設定回路と、を備え、前記不
揮発性メモリの特定のアドレス領域を可変とできる点で
ある。
【0009】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図1は本発明のマイクロコンピュータを
示す回路ブロック図であり、1チップ上に集積化され
る。図2は図1の動作を説明する為のタイムチャートで
ある。図1において、(1)はEEPROMである。E
EPROM(1)は、データを繰り返し書き込み及び読
み出しできると共に書き込み済データを電気的に消去で
きる不揮発性メモリである。EEPROM(1)のアド
レス領域Aは、残余のアドレス領域Bのデータ書き換え
用のプログラム領域に割り当てられ、アドレス領域B
は、1チップマイクロコンピュータの動作制御等の為の
データ領域に割り当てられる。EEPROM(1)は、
アドレスデータが印加される端子AD、書き込みデータ
が印加される端子DIN、読み出しデータが出力される
端子DOUT、書き込みモード設定信号が印加される端
子WEを有している。尚、EEPROM(1)のアドレ
ス領域Aのプログラムは、外部PROMライタ(図示せ
ず)からEEPROM(1)にデータを供給することに
より容易に変更でき、プログラム変更に迅速に対応でき
る。
的に説明する。図1は本発明のマイクロコンピュータを
示す回路ブロック図であり、1チップ上に集積化され
る。図2は図1の動作を説明する為のタイムチャートで
ある。図1において、(1)はEEPROMである。E
EPROM(1)は、データを繰り返し書き込み及び読
み出しできると共に書き込み済データを電気的に消去で
きる不揮発性メモリである。EEPROM(1)のアド
レス領域Aは、残余のアドレス領域Bのデータ書き換え
用のプログラム領域に割り当てられ、アドレス領域B
は、1チップマイクロコンピュータの動作制御等の為の
データ領域に割り当てられる。EEPROM(1)は、
アドレスデータが印加される端子AD、書き込みデータ
が印加される端子DIN、読み出しデータが出力される
端子DOUT、書き込みモード設定信号が印加される端
子WEを有している。尚、EEPROM(1)のアドレ
ス領域Aのプログラムは、外部PROMライタ(図示せ
ず)からEEPROM(1)にデータを供給することに
より容易に変更でき、プログラム変更に迅速に対応でき
る。
【0010】(2)はCPUであり、EEPROM
(1)の端子DOUTからの読み出しデータに基づいて
動作するものである。CPU(2)は、プログラムカウ
ンタ(3)、インストラクションレジスタ、インストラ
クションデコーダ、演算論理ユニット等、論理動作を実
行するのに必要な構成を含むものとする。(4)はラッ
チ回路であり、EEPROM(1)のアドレスデータの
ビット数mと等しい個数だけ設けられる。ラッチ回路
(4)のL端子はアドレスバス(5)m本を介してCP
U(2)のアドレス端子と並列接続され、C端子はCP
U(2)のクロック端子と共通接続される。即ち、ラッ
チ回路(4)は、クロックCK0に同期してアドレスデ
ータをラッチする。
(1)の端子DOUTからの読み出しデータに基づいて
動作するものである。CPU(2)は、プログラムカウ
ンタ(3)、インストラクションレジスタ、インストラ
クションデコーダ、演算論理ユニット等、論理動作を実
行するのに必要な構成を含むものとする。(4)はラッ
チ回路であり、EEPROM(1)のアドレスデータの
ビット数mと等しい個数だけ設けられる。ラッチ回路
(4)のL端子はアドレスバス(5)m本を介してCP
U(2)のアドレス端子と並列接続され、C端子はCP
U(2)のクロック端子と共通接続される。即ち、ラッ
チ回路(4)は、クロックCK0に同期してアドレスデ
ータをラッチする。
【0011】(6)はラッチ回路であり、EEPROM
(1)の1バイトのビット数nと等しい個数だけ設けら
れる。ラッチ回路(6)のL端子はデータバス(7)n
本を介してCPU(2)のデータ端子と並列接続され、
C端子はCPU(2)の他のクロック端子と共通接続さ
れ、Q端子はEEPROM(1)の端子DINと接続さ
れる。即ち、ラッチ回路(6)は、クロックCK1に同
期して書き込みデータをラッチすると共にEEPROM
(1)に供給する。
(1)の1バイトのビット数nと等しい個数だけ設けら
れる。ラッチ回路(6)のL端子はデータバス(7)n
本を介してCPU(2)のデータ端子と並列接続され、
C端子はCPU(2)の他のクロック端子と共通接続さ
れ、Q端子はEEPROM(1)の端子DINと接続さ
れる。即ち、ラッチ回路(6)は、クロックCK1に同
期して書き込みデータをラッチすると共にEEPROM
(1)に供給する。
【0012】ANDゲート(8)(9)及びORゲート
(10)は切換回路を構成する。該切換回路は、ラッチ
回路(4)と等しい個数mだけ設けられる。ANDゲー
ト(8)の一方の入力端子はプログラムカウンタ(3)
の出力端子と接続され、ANDゲート(9)の一方の入
力端子はラッチ回路(4)のQ端子と接続され、ORゲ
ート(10)の出力端子はEEPROM(1)の端子A
Dと接続される。即ち、切換回路は、後述する選択信号
SELECTに応じて、プログラムカウンタ(3)又は
ラッチ回路(4)の何れか一方のアドレスデータをEE
PROM(1)に供給する。
(10)は切換回路を構成する。該切換回路は、ラッチ
回路(4)と等しい個数mだけ設けられる。ANDゲー
ト(8)の一方の入力端子はプログラムカウンタ(3)
の出力端子と接続され、ANDゲート(9)の一方の入
力端子はラッチ回路(4)のQ端子と接続され、ORゲ
ート(10)の出力端子はEEPROM(1)の端子A
Dと接続される。即ち、切換回路は、後述する選択信号
SELECTに応じて、プログラムカウンタ(3)又は
ラッチ回路(4)の何れか一方のアドレスデータをEE
PROM(1)に供給する。
【0013】(11)はメモリ制御回路である。EEP
ROM(1)からアドレス領域Bのデータ書き換えを開
始するプログラム命令が読み出された時、CPU(2)
は該プログラム命令を解読してスタートパルスSTAR
Tを出力する。メモリ制御回路(11)は、スタートパ
ルスSTARTの立ち下がりを検出し、ここから時間T
1だけ経過した後に時間T2だけローレベルとなるモー
ド制御信号MODEを出力し、EEPROM(1)の端
子WEに供給する。従って、EEPROM(1)は、モ
ード制御信号MODEがローレベルとなる期間T2の
み、書き込みモードに設定される。尚、期間T2は、E
EPROM(1)が指定されたアドレスにデータを書き
込む為に必要十分な時間に設定されている。メモリ制御
回路(11)は、モード制御信号MODEの立ち上がり
を検出し、エンドパルスENDを出力する。メモリ制御
回路(11)は、スタートパルスSTARTの立ち下が
りからエンドパルスENDの立ち下がりまでの期間の
み、ローレベルとなる選択信号SELECTを出力す
る。従って、前記切換回路は、選択信号SELECTが
ローレベルとなる期間のみ、プログラムカウンタ(3)
の出力を遮断し、ラッチ回路(4)の出力をEEPRO
M(1)の端子ADに供給する。
ROM(1)からアドレス領域Bのデータ書き換えを開
始するプログラム命令が読み出された時、CPU(2)
は該プログラム命令を解読してスタートパルスSTAR
Tを出力する。メモリ制御回路(11)は、スタートパ
ルスSTARTの立ち下がりを検出し、ここから時間T
1だけ経過した後に時間T2だけローレベルとなるモー
ド制御信号MODEを出力し、EEPROM(1)の端
子WEに供給する。従って、EEPROM(1)は、モ
ード制御信号MODEがローレベルとなる期間T2の
み、書き込みモードに設定される。尚、期間T2は、E
EPROM(1)が指定されたアドレスにデータを書き
込む為に必要十分な時間に設定されている。メモリ制御
回路(11)は、モード制御信号MODEの立ち上がり
を検出し、エンドパルスENDを出力する。メモリ制御
回路(11)は、スタートパルスSTARTの立ち下が
りからエンドパルスENDの立ち下がりまでの期間の
み、ローレベルとなる選択信号SELECTを出力す
る。従って、前記切換回路は、選択信号SELECTが
ローレベルとなる期間のみ、プログラムカウンタ(3)
の出力を遮断し、ラッチ回路(4)の出力をEEPRO
M(1)の端子ADに供給する。
【0014】(12)はCPU制御回路である。EEP
ROM(1)の1命令の実行時間はμsec単位である
が、EEPROM(1)のデータ書き込み時間はmse
c単位と非常に長い。そこで、EEPROM(1)が書
き込みモードとなる期間T2は、CPU(2)がEEP
ROM(1)の端子DOUTの不定出力の影響を受ける
のを禁止し、プログラムカウンタ(3)の値を現状のま
ま停止させる必要がある。CPU制御回路(12)は、
スタートパルスSTARTの立ち下がりからエンドパル
スENDの立ち下がりまでの期間のみ、禁止信号INH
を出力する。CPU(2)は、禁止信号INHを検出
し、前記禁止動作を行う。
ROM(1)の1命令の実行時間はμsec単位である
が、EEPROM(1)のデータ書き込み時間はmse
c単位と非常に長い。そこで、EEPROM(1)が書
き込みモードとなる期間T2は、CPU(2)がEEP
ROM(1)の端子DOUTの不定出力の影響を受ける
のを禁止し、プログラムカウンタ(3)の値を現状のま
ま停止させる必要がある。CPU制御回路(12)は、
スタートパルスSTARTの立ち下がりからエンドパル
スENDの立ち下がりまでの期間のみ、禁止信号INH
を出力する。CPU(2)は、禁止信号INHを検出
し、前記禁止動作を行う。
【0015】(13)はクロックジェネレータであり、
クロックCKをCPU(2)に供給する。CPU(2)
は、クロックCKを基に、1チップマイクロコンピュー
タを動作させる為のシステムクロックを作成する。以
下、図1の動作を図2のタイムチャートを基に説明す
る。尚、初期状態では、モード制御信号MODE及び選
択信号SELECTはハイレベルであり、EEPROM
(1)は、プログラムカウンタ(3)でアドレス指定さ
れる読み出しモードに設定されているものとする。ま
た、プログラム命令Xはアドレスデータをラッチ回路
(4)にラッチさせる命令、プログラム命令X+1は書
き込みデータをラッチ回路(6)にラッチさせる命令、
プログラム命令X+2はEEPROM(1)にデータを
書き込ませる命令である。
クロックCKをCPU(2)に供給する。CPU(2)
は、クロックCKを基に、1チップマイクロコンピュー
タを動作させる為のシステムクロックを作成する。以
下、図1の動作を図2のタイムチャートを基に説明す
る。尚、初期状態では、モード制御信号MODE及び選
択信号SELECTはハイレベルであり、EEPROM
(1)は、プログラムカウンタ(3)でアドレス指定さ
れる読み出しモードに設定されているものとする。ま
た、プログラム命令Xはアドレスデータをラッチ回路
(4)にラッチさせる命令、プログラム命令X+1は書
き込みデータをラッチ回路(6)にラッチさせる命令、
プログラム命令X+2はEEPROM(1)にデータを
書き込ませる命令である。
【0016】EEPROM(1)の端子DOUTからプ
ログラム命令Xが読み出されると、該プログラム命令X
がCPU(2)で解読され、アドレスデータがクロック
CK0に同期してラッチ回路(4)にラッチされる。プ
ログラムカウンタ(3)が所定値インクリメントされ、
EEPROM(1)の端子DOUTからプログラム命令
X+1が読み出されると、該プログラム命令X+1がC
PU(2)で解読され、書き込みデータがクロックCK
1に同期してラッチ回路(6)にラッチされる。
ログラム命令Xが読み出されると、該プログラム命令X
がCPU(2)で解読され、アドレスデータがクロック
CK0に同期してラッチ回路(4)にラッチされる。プ
ログラムカウンタ(3)が所定値インクリメントされ、
EEPROM(1)の端子DOUTからプログラム命令
X+1が読み出されると、該プログラム命令X+1がC
PU(2)で解読され、書き込みデータがクロックCK
1に同期してラッチ回路(6)にラッチされる。
【0017】プログラムカウンタ(3)が所定値インク
リメントされ、EEPROM(1)の端子DOUTから
プログラム命令X+2が読み出されると、該プログラム
命令X+2はCPU(2)で解読される。すると、スタ
ートパルスSTARTが発生する。選択信号SELEC
TはスタートパルスSTARTの立ち下がりを受けてロ
ーレベルに変化する。モード選択信号MODEは、スタ
ートパルスSTARTの立ち下がりから時間T0が経過
した後に時間T1だけローレベルに変化し、その後、ハ
イレベルに復帰する。エンドパルスENDはモード制御
信号MODEのハイレベルへの復帰を受けて発生する。
前記選択信号SELECTはエンドパルスENDの立ち
下がりを受けてハイレベルに変化する。
リメントされ、EEPROM(1)の端子DOUTから
プログラム命令X+2が読み出されると、該プログラム
命令X+2はCPU(2)で解読される。すると、スタ
ートパルスSTARTが発生する。選択信号SELEC
TはスタートパルスSTARTの立ち下がりを受けてロ
ーレベルに変化する。モード選択信号MODEは、スタ
ートパルスSTARTの立ち下がりから時間T0が経過
した後に時間T1だけローレベルに変化し、その後、ハ
イレベルに復帰する。エンドパルスENDはモード制御
信号MODEのハイレベルへの復帰を受けて発生する。
前記選択信号SELECTはエンドパルスENDの立ち
下がりを受けてハイレベルに変化する。
【0018】従って、EEPROM(1)のアドレス領
域Bのデータを書き換える期間は禁止信号INHが発生
し、これより、CPU(2)は、EEPROM(1)の
端子DOUTの不定出力の影響を無視でき、且つ、前記
システムクロックを停止させてプログラムカウンタ
(3)の値をスタートパルスSTARTが発生した時の
まま保持できる。この結果、EEPROM(1)のデー
タ書き換え時におけるCPU(2)の誤動作を防止でき
る。
域Bのデータを書き換える期間は禁止信号INHが発生
し、これより、CPU(2)は、EEPROM(1)の
端子DOUTの不定出力の影響を無視でき、且つ、前記
システムクロックを停止させてプログラムカウンタ
(3)の値をスタートパルスSTARTが発生した時の
まま保持できる。この結果、EEPROM(1)のデー
タ書き換え時におけるCPU(2)の誤動作を防止でき
る。
【0019】さて、図1において、(14)はRSフリ
ップフロップであり、S端子には1チップマイクロコン
ピュータの為のリセット信号RESET(ハイアクティ
ブ)が印加され、R端子には立ち下がり検出回路(1
5)を介して書き込みパルスWRITE(ハイアクティ
ブ)が印加される。即ち、RSフリップフロップ(1
4)は、前記1チップマイクロコンピュータがリセット
されている時にセットされ、前記1チップマイクロコン
ピュータがリセット解除された後、書き込みパルスWR
ITEが立ち下がった時にリセットされる。(16)は
ANDゲートであり、一方の入力端子にはRSフリップ
フロップ(14)のQ端子の出力が印加され、他方の入
力端子には書き込みパルスWRITEが印加される。即
ち、ANDゲート(16)からは、前記1チップマイク
ロコンピュータがリセット解除された後、書き込みパル
スWRITEが何回発生したとしても1回のみ通過され
る。(17)はレジスタであり、ANDゲート(16)
から出力される書き込みパルスWRITEに同期して、
EEPROM(1)のアドレス領域Aの最終アドレスデ
ータがセットされるものである。即ち、レジスタ(1
7)は、前記1チップマイクロコンピュータがリセット
解除された後、プログラム命令が実行されることによ
り、EEPROM(1)のアドレス領域Aの最終アドレ
スデータが1回のみセットされる。
ップフロップであり、S端子には1チップマイクロコン
ピュータの為のリセット信号RESET(ハイアクティ
ブ)が印加され、R端子には立ち下がり検出回路(1
5)を介して書き込みパルスWRITE(ハイアクティ
ブ)が印加される。即ち、RSフリップフロップ(1
4)は、前記1チップマイクロコンピュータがリセット
されている時にセットされ、前記1チップマイクロコン
ピュータがリセット解除された後、書き込みパルスWR
ITEが立ち下がった時にリセットされる。(16)は
ANDゲートであり、一方の入力端子にはRSフリップ
フロップ(14)のQ端子の出力が印加され、他方の入
力端子には書き込みパルスWRITEが印加される。即
ち、ANDゲート(16)からは、前記1チップマイク
ロコンピュータがリセット解除された後、書き込みパル
スWRITEが何回発生したとしても1回のみ通過され
る。(17)はレジスタであり、ANDゲート(16)
から出力される書き込みパルスWRITEに同期して、
EEPROM(1)のアドレス領域Aの最終アドレスデ
ータがセットされるものである。即ち、レジスタ(1
7)は、前記1チップマイクロコンピュータがリセット
解除された後、プログラム命令が実行されることによ
り、EEPROM(1)のアドレス領域Aの最終アドレ
スデータが1回のみセットされる。
【0020】(18)はアドレス検出回路であり、レジ
スタ(17)から出力されるEEPROM(1)のアド
レス領域Aの最終アドレスデータと、ラッチ回路(4)
から出力されるアドレスデータとを比較し、この比較結
果に基づき、メモリ制御回路(11)を制御するもので
ある。さて、EEPROM(1)のアドレス領域Aはア
ドレス領域Bのデータを書き換える為のプログラム領域
の為、アドレス領域Aのデータが書き換えられる様な不
具合が生じてはならない。前記1チップマイクロコンピ
ュータ内部で、EEPROM(1)のアドレス領域Bの
データを書き換える場合は、アドレス領域Aのデータが
書き換えられる様な不都合は生じない。ところが、外部
機器と前記1チップマイクロコンピュータとを接続し、
前記外部機器から前記1チップマイクロコンピュータに
EEPROM(1)のアドレス領域Aのアドレスデータ
が供給されラッチ回路(4)にラッチされた場合、アド
レス領域Aのプログラムが書き換えられてしまう恐れが
ある。そこで、アドレス検出回路(18)は、ラッチ回
路(4)から出力されるアドレスデータがEEPROM
(1)のアドレス領域Aに属していることを検出し、モ
ード制御信号MODEをハイレベルのままとし、EEP
ROM(1)が書き込みモードとなるのを禁止する。こ
れより、EEPROM(1)のアドレス領域Aのデータ
が書き換えられる不具合を解消できる。
スタ(17)から出力されるEEPROM(1)のアド
レス領域Aの最終アドレスデータと、ラッチ回路(4)
から出力されるアドレスデータとを比較し、この比較結
果に基づき、メモリ制御回路(11)を制御するもので
ある。さて、EEPROM(1)のアドレス領域Aはア
ドレス領域Bのデータを書き換える為のプログラム領域
の為、アドレス領域Aのデータが書き換えられる様な不
具合が生じてはならない。前記1チップマイクロコンピ
ュータ内部で、EEPROM(1)のアドレス領域Bの
データを書き換える場合は、アドレス領域Aのデータが
書き換えられる様な不都合は生じない。ところが、外部
機器と前記1チップマイクロコンピュータとを接続し、
前記外部機器から前記1チップマイクロコンピュータに
EEPROM(1)のアドレス領域Aのアドレスデータ
が供給されラッチ回路(4)にラッチされた場合、アド
レス領域Aのプログラムが書き換えられてしまう恐れが
ある。そこで、アドレス検出回路(18)は、ラッチ回
路(4)から出力されるアドレスデータがEEPROM
(1)のアドレス領域Aに属していることを検出し、モ
ード制御信号MODEをハイレベルのままとし、EEP
ROM(1)が書き込みモードとなるのを禁止する。こ
れより、EEPROM(1)のアドレス領域Aのデータ
が書き換えられる不具合を解消できる。
【0021】また、レジスタ(17)に任意のアドレス
データをセットできる為、EEPROM(1)のデータ
書き換え禁止領域、即ち、アドレス領域Aを拡大又は縮
小できる。例えば、外部機器がパーソナルコンピュータ
の場合、パーソナルコンピュータはEEPROM(1)
のアドレス領域Bのプログラムに基づいて動作するが、
パーソナルコンピュータは複雑且つ多数の動作を行う
為、EEPROM(1)のアドレス領域Aを拡大する必
要がある。これより、インターフェースされる外部機器
の種類に応じて、EEPROM(1)のアドレス領域A
の大きさを可変でき、前記1チップマイクロコンピュー
タの適用範囲が拡大されて汎用性が向上する。
データをセットできる為、EEPROM(1)のデータ
書き換え禁止領域、即ち、アドレス領域Aを拡大又は縮
小できる。例えば、外部機器がパーソナルコンピュータ
の場合、パーソナルコンピュータはEEPROM(1)
のアドレス領域Bのプログラムに基づいて動作するが、
パーソナルコンピュータは複雑且つ多数の動作を行う
為、EEPROM(1)のアドレス領域Aを拡大する必
要がある。これより、インターフェースされる外部機器
の種類に応じて、EEPROM(1)のアドレス領域A
の大きさを可変でき、前記1チップマイクロコンピュー
タの適用範囲が拡大されて汎用性が向上する。
【0022】
【発明の効果】本発明によれば、外部機器とマイクロコ
ンピュータとを接続し、外部機器からマイクロコンピュ
ータに内蔵された不揮発性メモリの特定のアドレス領域
が指定された場合であっても、不揮発性メモリの特定の
アドレス領域のデータが書き換えられる不具合を解消で
きる。
ンピュータとを接続し、外部機器からマイクロコンピュ
ータに内蔵された不揮発性メモリの特定のアドレス領域
が指定された場合であっても、不揮発性メモリの特定の
アドレス領域のデータが書き換えられる不具合を解消で
きる。
【0023】また、インターフェースされる外部機器の
種類に応じて、マイクロコンピュータに内蔵された不揮
発性メモリの特定のアドレス領域の大きさを可変でき、
マイクロコンピュータの適用範囲が拡大されて汎用性を
向上できる。
種類に応じて、マイクロコンピュータに内蔵された不揮
発性メモリの特定のアドレス領域の大きさを可変でき、
マイクロコンピュータの適用範囲が拡大されて汎用性を
向上できる。
【図1】本発明のマイクロコンピュータを示す回路ブロ
ック図である。
ック図である。
【図2】図1の動作を説明する為のタイムチャートであ
る。
る。
(1) EEPROM (11) メモリ制御回路 (14) RSフリップフロップ (15) 立ち下がり検出回路 (16) ANDゲート (17) レジスタ (18) アドレス検出回路
Claims (3)
- 【請求項1】 データを繰り返し書き込み及び読み出し
できると共に書き込み済のデータを電気的に消去できる
メモリであって,特定のアドレス領域を、残余のアドレ
ス領域のデータを書き換える為のプログラム領域に割り
当てた不揮発性メモリと、 前記不揮発性メモリの特定のアドレス領域又は残余のア
ドレス領域の何れが指定されたのかを検出し、前記不揮
発性メモリの特定のアドレス領域が指定された時、前記
不揮発性メモリのデータ書き換え動作を禁止させるアド
レス検出回路と、 前記不揮発性メモリの特定のアドレス領域及び残余のア
ドレス領域の境とすべきアドレスを、前記アドレス検出
回路に設定させる設定回路と、を備え、 前記不揮発性メモリの特定のアドレス領域を可変とでき
ることを特徴とするマイクロコンピュータ。 - 【請求項2】 前記設定回路は、前記マイクロコンピュ
ータがリセット解除された時のみ、前記不揮発性メモリ
の特定のアドレス領域及び残余のアドレス領域の境とす
べきアドレスが設定されることを特徴とする請求項1記
載のマイクロコンピュータ。 - 【請求項3】 前記設定回路は、前記マイクロコンピュ
ータがリセット解除された時のみ書き込みパルスを発生
する発生回路と、前記不揮発性メモリの特定のアドレス
領域及び残余のアドレス領域の境とすべきアドレスデー
タが前記書き込みパルスによりセットされ、前記アドレ
ス検出回路に出力するレジスタと、を備えて成ることを
特徴とする請求項2記載のマイクロコンピュータ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8088401A JPH09282302A (ja) | 1996-04-10 | 1996-04-10 | マイクロコンピュータ |
US08/833,295 US5991849A (en) | 1996-04-10 | 1997-04-08 | Rewriting protection of a size varying first region of a reprogrammable non-volatile memory |
KR1019970013004A KR100255568B1 (ko) | 1996-04-10 | 1997-04-09 | 재기록이 가능한 불휘발성 메모리를 갖는 마이크로컴퓨터 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8088401A JPH09282302A (ja) | 1996-04-10 | 1996-04-10 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09282302A true JPH09282302A (ja) | 1997-10-31 |
Family
ID=13941784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8088401A Pending JPH09282302A (ja) | 1996-04-10 | 1996-04-10 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09282302A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999027436A1 (fr) * | 1997-11-25 | 1999-06-03 | Seiko Epson Corporation | Imprimante, procede de commande et support d'enregistrement |
WO2000054282A1 (en) * | 1999-03-09 | 2000-09-14 | Microchip Technology Incorporated | Microcontroller having write enable bit |
-
1996
- 1996-04-10 JP JP8088401A patent/JPH09282302A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999027436A1 (fr) * | 1997-11-25 | 1999-06-03 | Seiko Epson Corporation | Imprimante, procede de commande et support d'enregistrement |
US6244762B1 (en) | 1997-11-25 | 2001-06-12 | Seiko Epson Corporation | Printing apparatus, method of controlling it and storage medium |
WO2000054282A1 (en) * | 1999-03-09 | 2000-09-14 | Microchip Technology Incorporated | Microcontroller having write enable bit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100375217B1 (ko) | 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러 | |
US6772276B2 (en) | Flash memory command abstraction | |
KR100255568B1 (ko) | 재기록이 가능한 불휘발성 메모리를 갖는 마이크로컴퓨터 | |
US6578124B1 (en) | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration | |
JP2009086988A (ja) | メモリカード | |
JPH1050078A (ja) | 電気的に消去およびプログラムが可能なリード・オンリ・メモリの消去およびプログラミング保護方法および装置 | |
KR100299542B1 (ko) | 불휘발성메모리를사용한마이크로컴퓨터 | |
JP4624008B2 (ja) | 書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム | |
JP2006107326A (ja) | 半導体集積回路 | |
JP4327626B2 (ja) | 不揮発性半導体記憶装置 | |
JPH09282302A (ja) | マイクロコンピュータ | |
KR20030085046A (ko) | 동기 비휘발성 메모리 소자용 독립 비동기 부트 블록 | |
JPH09293063A (ja) | マイクロコンピュータ | |
JP3439018B2 (ja) | マイクロコンピュータ | |
JP3679496B2 (ja) | マイクロコンピュータ | |
US6798708B2 (en) | Memory controller and serial memory | |
JPH09251447A (ja) | マイクロコンピュータ | |
JPH09282181A (ja) | マイクロコンピュータ | |
JP2005107608A (ja) | 電子機器、不揮発性メモリ及び不揮発性メモリのデータ書き換え方法 | |
JP2005317127A (ja) | 不揮発性半導体記憶装置 | |
KR100288417B1 (ko) | 동기형 반도체 기억 장치 | |
JPH09282304A (ja) | マイクロコンピュータ | |
JP2002099468A (ja) | 書き込み制御回路 | |
US20100278004A1 (en) | Address receiving circuit for a semiconductor apparatus | |
JP2813229B2 (ja) | データ保護機能付半導体記憶装置 |