JP2813229B2 - データ保護機能付半導体記憶装置 - Google Patents
データ保護機能付半導体記憶装置Info
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- JP2813229B2 JP2813229B2 JP2072360A JP7236090A JP2813229B2 JP 2813229 B2 JP2813229 B2 JP 2813229B2 JP 2072360 A JP2072360 A JP 2072360A JP 7236090 A JP7236090 A JP 7236090A JP 2813229 B2 JP2813229 B2 JP 2813229B2
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Description
ノイズや誤動作による誤書き込みを防止するデータ保
護機能付半導体記憶装置に関し、 書き込み動作を容易にし、しかも、書き込み制御端子
が１つで足りるようにすることを目的とし、 読み書き可能なメモリセルアレイと、直列信号である
シリアルライトイネーブル信号を入力し該信号を解読し
てライトイネーブル信号を生成し出力するライトイネー
ブル解読回路と、該ライトイネーブル信号を含む入出力
制御信号が入力され、該メモリセルアレイに対するデー
タの入出力を制御する入出力制御回路とを備えて構成す
る。
護機能付半導体記憶装置に関し、 書き込み動作を容易にし、しかも、書き込み制御端子
が１つで足りるようにすることを目的とし、 読み書き可能なメモリセルアレイと、直列信号である
シリアルライトイネーブル信号を入力し該信号を解読し
てライトイネーブル信号を生成し出力するライトイネー
ブル解読回路と、該ライトイネーブル信号を含む入出力
制御信号が入力され、該メモリセルアレイに対するデー
タの入出力を制御する入出力制御回路とを備えて構成す
る。
本発明は、ノイズや誤動作による誤書き込みを防止す
るデータ保護機能付半導体記憶装置に関する。
るデータ保護機能付半導体記憶装置に関する。
半導体記憶装置では、例えばデータ読み出し中に、ノ
イズや誤動作によりライトイネーブル信号▲▼が発
生して誤書き込みを行うと、データが破壊され、特に長
期間データを保持しこれを使用する場合には、大問題を
引き起こす原因にもなる。このような誤書き込みを防止
するために、従来の半導体記憶装置では、次のような誤
書き込み防止対策を施していた。 （１）半導体記憶装置の特定のアドレスに、書き込み動
作を禁止／許可するワードを確保し、通常はこのワード
に書き込み禁止を設定しておき、ライトイネーブル信号
▲▼が不用意に半導体記憶装置に供給されないよう
にする。 （２）ライトイネーブル端子を電源端子に直接接続して
高レベルに固定し、書き込み禁止状態にする。 （３）複数の書き込み制御信号を半導体記憶装置に供給
し、半導体記憶装置内でその制御信号の論理値組合せに
より、書き込み許可／禁止を判定する。
イズや誤動作によりライトイネーブル信号▲▼が発
生して誤書き込みを行うと、データが破壊され、特に長
期間データを保持しこれを使用する場合には、大問題を
引き起こす原因にもなる。このような誤書き込みを防止
するために、従来の半導体記憶装置では、次のような誤
書き込み防止対策を施していた。 （１）半導体記憶装置の特定のアドレスに、書き込み動
作を禁止／許可するワードを確保し、通常はこのワード
に書き込み禁止を設定しておき、ライトイネーブル信号
▲▼が不用意に半導体記憶装置に供給されないよう
にする。 （２）ライトイネーブル端子を電源端子に直接接続して
高レベルに固定し、書き込み禁止状態にする。 （３）複数の書き込み制御信号を半導体記憶装置に供給
し、半導体記憶装置内でその制御信号の論理値組合せに
より、書き込み許可／禁止を判定する。
しかし、上記（１）の方式では、データ書き込み毎
に、書き込む前に書き込み禁止状態を解除し、書き込み
後に書き込み動作を禁止する設定を行わなければならな
いので、書き込み動作が煩雑である。上記（２）の方式
では、書き換えができない。また、上記（３）の方式で
は、半導体記憶装置の外部端子数が多くなる。 本発明の目的は、このような問題点に鑑み、書き込み
動作が容易であり、しかも、書き込み制御端子が１つで
足りるデータ保護機能付半導体記憶装置を提供すること
にある。
に、書き込む前に書き込み禁止状態を解除し、書き込み
後に書き込み動作を禁止する設定を行わなければならな
いので、書き込み動作が煩雑である。上記（２）の方式
では、書き換えができない。また、上記（３）の方式で
は、半導体記憶装置の外部端子数が多くなる。 本発明の目的は、このような問題点に鑑み、書き込み
動作が容易であり、しかも、書き込み制御端子が１つで
足りるデータ保護機能付半導体記憶装置を提供すること
にある。
本発明の原理構成を、実施例図面第１図を参照して説
明する。 図中、12はメモリセルアレイであり、読み書き可能と
なっている。 16はライトイネーブル解読回路であり、直列信号であ
るシリアルライトイネーブル信号▲▼を入力し、
この信号を解読してライトイネーブル信号▲▼を生
成し出力する。 14は入出力制御回路であり、このライトイネーブル信
号▲▼を含む入出力制御信号が入力され、メモリセ
ルアレイ12に対するデータの入出力を制御する。
明する。 図中、12はメモリセルアレイであり、読み書き可能と
なっている。 16はライトイネーブル解読回路であり、直列信号であ
るシリアルライトイネーブル信号▲▼を入力し、
この信号を解読してライトイネーブル信号▲▼を生
成し出力する。 14は入出力制御回路であり、このライトイネーブル信
号▲▼を含む入出力制御信号が入力され、メモリセ
ルアレイ12に対するデータの入出力を制御する。
ノイズや誤動作によりシリアルライトイネーブル信号
▲▼のレベルが変化しても、シリアルライトイネ
ーブル信号▲▼が予め決められたある一定の波形
にならない限り、ライトイネーブル解読回路16はこれを
ライトイネーブル信号▲▼と解読しない。 したがって、ノイズや誤動作による半導体記憶装置へ
の誤書き込みが防止される。 また、シリアルライトイネーブル信号▲▼は予
め決められたある一定の波形であるので、書き込み毎に
シリアルライトイネーブル信号生成コードをプログラム
で設定する必要がなく、書き込み動作は容易である。 さらに、シリアルライトイネーブル信号▲▼が
直列信号であるので、書き込み制御端子は１つで足り
る。
▲▼のレベルが変化しても、シリアルライトイネ
ーブル信号▲▼が予め決められたある一定の波形
にならない限り、ライトイネーブル解読回路16はこれを
ライトイネーブル信号▲▼と解読しない。 したがって、ノイズや誤動作による半導体記憶装置へ
の誤書き込みが防止される。 また、シリアルライトイネーブル信号▲▼は予
め決められたある一定の波形であるので、書き込み毎に
シリアルライトイネーブル信号生成コードをプログラム
で設定する必要がなく、書き込み動作は容易である。 さらに、シリアルライトイネーブル信号▲▼が
直列信号であるので、書き込み制御端子は１つで足り
る。
以下、図面に基づいて本発明の一実施例を説明する。 （１）第１実施例 第１図はRAM10の概略構成を示す。 RAM10は、メモリセルアレイ12、入出力制御回路14及
びライトイネーブル解読回路16を備えている。このライ
トイネーブル解読回路16は、第３図（Ａ）及び（Ｂ）に
示すシリアルライトイネーブル信号▲▼及びチッ
プイネーブル信号▲▼を受け、同図（Ｃ）に示すラ
イトイネーブル信号信号▲▼を生成して、入出力制
御回路14へ供給する。入出力制御回路14は、チップイネ
ーブル信号▲▼、ライトイネーブル信号▲▼、
クロックCK及びアドレスを用いて、外部とメモリセルア
レイ12との間のデータ入出力を制御する。 第２図に示す如く、ライトイネーブル解読回路16は非
同期式で、４進カウンタ18とナンドゲート20とを備えて
いる。４進カウンタ18のクロック入力端子CKには、シリ
アルライトイネーブル信号▲▼が供給され、ナン
ドゲート20の入力端子には、チップイネーブル信号▲
▼、４進カウンタ18の計算値の第０ビットQ0及び第１
ビットQ1が供給される。ナンドゲート20からは、ライト
イネーブル信号▲▼が取り出される。 次に、上記の如く構成された本実施例の動作を、第３
図を参照して説明する。 不図示のマイクロプロセッサが、RAM10に対する書き
込み命令の実行を開始すると、チップイネーブル信号▲
▼が低レベルにされ（第３図（Ｂ））、入出力制御
回路14にアドレスが供給され（第３図（Ｅ））、シリア
ルライトイネーブル信号▲▼がライトイネーブル
解読回路16に供給され（第３図（Ａ））、入出力制御回
路14に書き込みデータが供給される（第３図（Ｄ））。 ４進カウンタ18は、シリアルライトイネーブル信号▲
▼の立ち上がりを計数し、計数値が３、すなわち
出力ビットQ0及びQ1が高レベルになると、ライトイネー
ブル信号▲▼が高レベルから低レベルに変化する
（第３図（Ｃ））。これにより、メモリセルアレイ12は
データ書き込み状態となり、入出力制御回路14を介しメ
モリセルアレイ12の指定アドレスにデータが書き込まれ
る。次に、シリアルライトイネーブル信号▲▼が
高レベルになると、４進カウンタ18の出力ビットQ0及び
Q1が低レベルになり、ライトイネーブル信号▲▼が
高レベルになる。 ノイズや誤動作により、シリアルライトイネーブル信
号▲▼のレベルが変化しても、シリアルライトイ
ネーブル信号▲▼が予め決められた第３図（Ａ）
に示す波形にならない限り、ライトイネーブル解読回路
16はこれをライトイネーブル信号▲▼と解読しない
ので、ノイズや誤動作によるRAM10への誤書き込みが防
止される。 また、シリアルライトイネーブル信号▲▼は予
め決められたある一定の波形であるので、書き込み毎に
シリアルライトイネーブル信号生成コードをプログラム
で設定する必要がなく、書き込み動作は容易である。 さらに、シリアルライトイネーブル信号▲▼が
直列信号であるので、書き込み制御端子は１つで足り
る。 （２）第２実施例 第４図は第２実施例のライトイネーブル解読回路26を
示す。 このライトイネーブル解読回路26は、クロックCKに基
づいて動作する同期式であり、また、製造段階で固定的
に設定されるモード設定フラグ28を備えている。 モード設定フラグ28に０（ノーマルモード）が設定さ
れている場合には、アンドゲート30が開かれ、シリアル
ライトイネーブル信号▲▼がそのままアンドゲー
ト30及びオアゲート32を通り、ライトイネーブル信号▲
▼として出力される。 モード設定フラグ28に１（データ保護モード）が設定
されている場合には、アンドゲート30が閉じられ、アン
ドゲート34が開かれる。コード設定器36には、ライトイ
ネーブルコード、例えば10110が製造段階で固定的に設
定され、これは一致判定回路38の一方の入力端子に供給
されている。一致判定回路38の他方の入力端子には、シ
フトレジスタ40の内容が供給されている。シフトレジス
タ40には、最上位ビットにシリアルライトイネーブル信
号▲▼が供給され、全ビットにクロックCKが供給
される。クロックCKの立ち上がりに同期して、シフトレ
ジスタ40の最上位ビットにシリアルライトイネーブル信
号▲▼が取り込まれかつシフトレジスタ40の内容
が１ビット下位側にシフトされる。一致判定回路38は、
シフトレジスタ40の内容とコード設定器36の内容とが一
致すると、出力を高レベルにしてRSフリップフロップ42
をセット状態にする。このRSフリップフロップ42は、シ
リアルライトイネーブル信号▲▼の立ち上がりで
リセットされる。RSフリップフロップ42の反転出力Ｑ
は、アンドゲート34及びオアゲート32を通り、ライトイ
ネーブル信号▲▼として取り出される。 次に、上記の如く構成された本実施例の動作を、第５
図を参照して説明する。 第５図（Ａ）及び（Ｂ）に示すようなクロックCK及び
シリアルライトイネーブル信号▲▼をシフトレジ
スタ40に供給し、シフトレジスタ40の内容が01101とな
ると、一致判定回路38から同図（Ｃ）に示すような一致
信号が出力され、RSフリップフロップ42がセット状態に
なって、ライトイネーブル信号▲▼が同図（Ｄ）に
示す如く低レベルになる。次に、シリアルライトイネー
ブル信号▲▼が低レベルになった後、高レベルに
遷移すると、その立ち上がりでRSフリップフロップ42が
リセットされて、ライトイネーブル信号▲▼が高レ
ベルになる。 他の点は第１実施例と同一である。 なお、コード設定器36に設定されるコードを秘密にし
ておき、書き込み命令実行の際には、不図示のレジスタ
に設定したコードを直列データに変換してシリアルライ
トイネーブル信号▲▼を生成するようにし、例え
ば電源オン後１回しかコード設定できないように構成し
てもよい。この場合、特定のユーザのみ書き込み可能と
なるので、データ保護機能が強化される。
びライトイネーブル解読回路16を備えている。このライ
トイネーブル解読回路16は、第３図（Ａ）及び（Ｂ）に
示すシリアルライトイネーブル信号▲▼及びチッ
プイネーブル信号▲▼を受け、同図（Ｃ）に示すラ
イトイネーブル信号信号▲▼を生成して、入出力制
御回路14へ供給する。入出力制御回路14は、チップイネ
ーブル信号▲▼、ライトイネーブル信号▲▼、
クロックCK及びアドレスを用いて、外部とメモリセルア
レイ12との間のデータ入出力を制御する。 第２図に示す如く、ライトイネーブル解読回路16は非
同期式で、４進カウンタ18とナンドゲート20とを備えて
いる。４進カウンタ18のクロック入力端子CKには、シリ
アルライトイネーブル信号▲▼が供給され、ナン
ドゲート20の入力端子には、チップイネーブル信号▲
▼、４進カウンタ18の計算値の第０ビットQ0及び第１
ビットQ1が供給される。ナンドゲート20からは、ライト
イネーブル信号▲▼が取り出される。 次に、上記の如く構成された本実施例の動作を、第３
図を参照して説明する。 不図示のマイクロプロセッサが、RAM10に対する書き
込み命令の実行を開始すると、チップイネーブル信号▲
▼が低レベルにされ（第３図（Ｂ））、入出力制御
回路14にアドレスが供給され（第３図（Ｅ））、シリア
ルライトイネーブル信号▲▼がライトイネーブル
解読回路16に供給され（第３図（Ａ））、入出力制御回
路14に書き込みデータが供給される（第３図（Ｄ））。 ４進カウンタ18は、シリアルライトイネーブル信号▲
▼の立ち上がりを計数し、計数値が３、すなわち
出力ビットQ0及びQ1が高レベルになると、ライトイネー
ブル信号▲▼が高レベルから低レベルに変化する
（第３図（Ｃ））。これにより、メモリセルアレイ12は
データ書き込み状態となり、入出力制御回路14を介しメ
モリセルアレイ12の指定アドレスにデータが書き込まれ
る。次に、シリアルライトイネーブル信号▲▼が
高レベルになると、４進カウンタ18の出力ビットQ0及び
Q1が低レベルになり、ライトイネーブル信号▲▼が
高レベルになる。 ノイズや誤動作により、シリアルライトイネーブル信
号▲▼のレベルが変化しても、シリアルライトイ
ネーブル信号▲▼が予め決められた第３図（Ａ）
に示す波形にならない限り、ライトイネーブル解読回路
16はこれをライトイネーブル信号▲▼と解読しない
ので、ノイズや誤動作によるRAM10への誤書き込みが防
止される。 また、シリアルライトイネーブル信号▲▼は予
め決められたある一定の波形であるので、書き込み毎に
シリアルライトイネーブル信号生成コードをプログラム
で設定する必要がなく、書き込み動作は容易である。 さらに、シリアルライトイネーブル信号▲▼が
直列信号であるので、書き込み制御端子は１つで足り
る。 （２）第２実施例 第４図は第２実施例のライトイネーブル解読回路26を
示す。 このライトイネーブル解読回路26は、クロックCKに基
づいて動作する同期式であり、また、製造段階で固定的
に設定されるモード設定フラグ28を備えている。 モード設定フラグ28に０（ノーマルモード）が設定さ
れている場合には、アンドゲート30が開かれ、シリアル
ライトイネーブル信号▲▼がそのままアンドゲー
ト30及びオアゲート32を通り、ライトイネーブル信号▲
▼として出力される。 モード設定フラグ28に１（データ保護モード）が設定
されている場合には、アンドゲート30が閉じられ、アン
ドゲート34が開かれる。コード設定器36には、ライトイ
ネーブルコード、例えば10110が製造段階で固定的に設
定され、これは一致判定回路38の一方の入力端子に供給
されている。一致判定回路38の他方の入力端子には、シ
フトレジスタ40の内容が供給されている。シフトレジス
タ40には、最上位ビットにシリアルライトイネーブル信
号▲▼が供給され、全ビットにクロックCKが供給
される。クロックCKの立ち上がりに同期して、シフトレ
ジスタ40の最上位ビットにシリアルライトイネーブル信
号▲▼が取り込まれかつシフトレジスタ40の内容
が１ビット下位側にシフトされる。一致判定回路38は、
シフトレジスタ40の内容とコード設定器36の内容とが一
致すると、出力を高レベルにしてRSフリップフロップ42
をセット状態にする。このRSフリップフロップ42は、シ
リアルライトイネーブル信号▲▼の立ち上がりで
リセットされる。RSフリップフロップ42の反転出力Ｑ
は、アンドゲート34及びオアゲート32を通り、ライトイ
ネーブル信号▲▼として取り出される。 次に、上記の如く構成された本実施例の動作を、第５
図を参照して説明する。 第５図（Ａ）及び（Ｂ）に示すようなクロックCK及び
シリアルライトイネーブル信号▲▼をシフトレジ
スタ40に供給し、シフトレジスタ40の内容が01101とな
ると、一致判定回路38から同図（Ｃ）に示すような一致
信号が出力され、RSフリップフロップ42がセット状態に
なって、ライトイネーブル信号▲▼が同図（Ｄ）に
示す如く低レベルになる。次に、シリアルライトイネー
ブル信号▲▼が低レベルになった後、高レベルに
遷移すると、その立ち上がりでRSフリップフロップ42が
リセットされて、ライトイネーブル信号▲▼が高レ
ベルになる。 他の点は第１実施例と同一である。 なお、コード設定器36に設定されるコードを秘密にし
ておき、書き込み命令実行の際には、不図示のレジスタ
に設定したコードを直列データに変換してシリアルライ
トイネーブル信号▲▼を生成するようにし、例え
ば電源オン後１回しかコード設定できないように構成し
てもよい。この場合、特定のユーザのみ書き込み可能と
なるので、データ保護機能が強化される。
以上説明した如く、本発明に係るデータ保護機能付半
導体記憶装置では、書き込み毎にシリアルライトイネー
ブル信号生成コードをプログラムで設定する必要がない
ので、書き込み動作が容易であり、そのうえ、シリアル
ライトイネーブル信号が直列信号であるので、書き込み
制御端子は１つで足りるという優れた効果を奏し、半導
体記憶装置を用いた装置の信頼性向上及び構成の簡単化
に寄与するところが大きい。
導体記憶装置では、書き込み毎にシリアルライトイネー
ブル信号生成コードをプログラムで設定する必要がない
ので、書き込み動作が容易であり、そのうえ、シリアル
ライトイネーブル信号が直列信号であるので、書き込み
制御端子は１つで足りるという優れた効果を奏し、半導
体記憶装置を用いた装置の信頼性向上及び構成の簡単化
に寄与するところが大きい。
第１図乃至第３図は本発明に係るデータ保護機能付半導
体記憶装置の第１実施例に係り、 第１図はRAMの概略構成図、 第２図はライトイネーブル解読回路図、 第３図は第１図及び第２図の回路のタイミングチャート
である。 第４図及び第５図は本発明の第２実施例に係り、 第４図はライトイネーブル解読回路図、 第５図は第４図の回路のタイミングチャートである。 図中、 10はRAM 12はメモリセルアレイ 14は入出力制御回路 16、26はライトイネーブル解読回路 18は４進カウンタ 28はモード設定フラグ 36はコード設定器 38は一致判定回路 40はシフトレジスタ
体記憶装置の第１実施例に係り、 第１図はRAMの概略構成図、 第２図はライトイネーブル解読回路図、 第３図は第１図及び第２図の回路のタイミングチャート
である。 第４図及び第５図は本発明の第２実施例に係り、 第４図はライトイネーブル解読回路図、 第５図は第４図の回路のタイミングチャートである。 図中、 10はRAM 12はメモリセルアレイ 14は入出力制御回路 16、26はライトイネーブル解読回路 18は４進カウンタ 28はモード設定フラグ 36はコード設定器 38は一致判定回路 40はシフトレジスタ
Claims (1)
- 【請求項１】読み書き可能なメモリセルアレイ（12）
と、 直列信号であるシリアルライトイネーブル信号（▲
▼）を入力し、該信号を解読してライトイネーブル信
号（▲▼）を生成し出力するライトイネーブル解読
回路（16、26）と、 該ライトイネーブル信号を含む入出力制御信号が入力さ
れ、該メモリセルアレイに対するデータの入出力を制御
する入出力制御回路（14）と、 を有することを特徴とするデータ保護機能付半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072360A JP2813229B2 (ja) | 1990-03-20 | 1990-03-20 | データ保護機能付半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072360A JP2813229B2 (ja) | 1990-03-20 | 1990-03-20 | データ保護機能付半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03272091A JPH03272091A (ja) | 1991-12-03 |
| JP2813229B2 true JP2813229B2 (ja) | 1998-10-22 |
Family
ID=13487072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072360A Expired - Fee Related JP2813229B2 (ja) | 1990-03-20 | 1990-03-20 | データ保護機能付半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2813229B2 (ja) |
-
1990
- 1990-03-20 JP JP2072360A patent/JP2813229B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03272091A (ja) | 1991-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |