JP2002099468A - 書き込み制御回路 - Google Patents
書き込み制御回路Info
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- JP2002099468A JP2002099468A JP2000288909A JP2000288909A JP2002099468A JP 2002099468 A JP2002099468 A JP 2002099468A JP 2000288909 A JP2000288909 A JP 2000288909A JP 2000288909 A JP2000288909 A JP 2000288909A JP 2002099468 A JP2002099468 A JP 2002099468A
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Abstract
(57)【要約】
【課題】 メモリへの誤書き込みを効果的に防止する。
【解決手段】 ＣＰＵ１０からメモリ１２へ書き込み制
御信号を供給するラインには、プロテクト回路２０が配
置されている。そして、このプロテクト回路２０は、リ
セット回路２２からリセット信号が供給されているてい
るときには、書き込み制御信号を出力しない。そこで、
電源電圧低下時にリセット信号を出力させることで、電
源オンオフ時におけるメモリ１２への誤書き込みの発生
を防止することができる。
御信号を供給するラインには、プロテクト回路２０が配
置されている。そして、このプロテクト回路２０は、リ
セット回路２２からリセット信号が供給されているてい
るときには、書き込み制御信号を出力しない。そこで、
電源電圧低下時にリセット信号を出力させることで、電
源オンオフ時におけるメモリ１２への誤書き込みの発生
を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵからの書き
込み制御信号に応じて、メモリへのデータ書き込みを許
可する書き込み制御回路に関する。
込み制御信号に応じて、メモリへのデータ書き込みを許
可する書き込み制御回路に関する。
【０００２】
【従来の技術】従来より、マイクロコンピュータ等のデ
ータ処理機器においては、データの記憶に各種のメモリ
を使用しており、書き換え可能な不揮発性メモリとし
て、フラッシュメモリや、ＥＥＰＲＯＭなどを使用して
いる。
ータ処理機器においては、データの記憶に各種のメモリ
を使用しており、書き換え可能な不揮発性メモリとし
て、フラッシュメモリや、ＥＥＰＲＯＭなどを使用して
いる。
【０００３】これらの不揮発性メモリには、製造時にお
いて所定のデータを記憶して、出荷し、かつ必要に応じ
てデータの書き換えを行う。
いて所定のデータを記憶して、出荷し、かつ必要に応じ
てデータの書き換えを行う。
【０００４】
【発明が解決しようとする課題】このような不揮発性メ
モリでは、通常の電源のオフでは、記憶内容は失われな
いことを条件としており、従ってここへの誤書き込みが
生じるとその後の動作に問題が生じる。このため、メモ
リへの誤書き込みを防止したいという要求がある。
モリでは、通常の電源のオフでは、記憶内容は失われな
いことを条件としており、従ってここへの誤書き込みが
生じるとその後の動作に問題が生じる。このため、メモ
リへの誤書き込みを防止したいという要求がある。
【０００５】一方、ＣＰＵとメモリとは、複数の信号線
によって接続されており、ＣＰＵにより、メモリの書き
込みが制御される。例えば、図６に示すように、ＣＰＵ
１０とメモリ１２とは、書き込み制御信号ライン、チッ
プ選択信号ライン、アドレスバス、データバスによっ
て、接続されている。そして、図７に示すように、書き
込み制御信号ラインおよびチップ選択ラインがＬの状態
で、アドレスバスにセットされているメモリのアドレス
にデータバスにセットされているデータが書き込まれ
る。
によって接続されており、ＣＰＵにより、メモリの書き
込みが制御される。例えば、図６に示すように、ＣＰＵ
１０とメモリ１２とは、書き込み制御信号ライン、チッ
プ選択信号ライン、アドレスバス、データバスによっ
て、接続されている。そして、図７に示すように、書き
込み制御信号ラインおよびチップ選択ラインがＬの状態
で、アドレスバスにセットされているメモリのアドレス
にデータバスにセットされているデータが書き込まれ
る。
【０００６】ここで、メモリへの誤書き込みは、電源の
オンオフ時や、ＣＰＵの暴走時に発生しやすい。この理
由について説明する。
オンオフ時や、ＣＰＵの暴走時に発生しやすい。この理
由について説明する。
【０００７】まず、電源のオンオフ時には、電源電圧が
０から所定電圧まで立ち上がり、また所定電圧から０へ
低下する。通常メモリには、そのデバイス自身で電圧が
低下すると書き込みが行われないようにするライトプロ
テクト機能を有している。従って、電源電圧が一定の電
圧、例えば、３．３Ｖ動作のメモリでは２Ｖ程度以下と
なった場合における誤書き込みからは保護される。
０から所定電圧まで立ち上がり、また所定電圧から０へ
低下する。通常メモリには、そのデバイス自身で電圧が
低下すると書き込みが行われないようにするライトプロ
テクト機能を有している。従って、電源電圧が一定の電
圧、例えば、３．３Ｖ動作のメモリでは２Ｖ程度以下と
なった場合における誤書き込みからは保護される。
【０００８】一方、ＣＰＵは、動作保証電圧が規定され
ており、３．３Ｖ動作のＣＰＵで通常２．７Ｖ〜３．６
Ｖである。従って、２Ｖ〜２．７Ｖの範囲では、ＣＰＵ
から誤った出力がなされ、メモリへの誤書き込みが発生
する可能性がある。すなわち、図８に示すように、たま
たま書き込み制御信号と、チップ選択信号の両方がＬレ
ベルとなると、そのときの不定のアドレスに不定のデー
タが書き込まれてしまう。
ており、３．３Ｖ動作のＣＰＵで通常２．７Ｖ〜３．６
Ｖである。従って、２Ｖ〜２．７Ｖの範囲では、ＣＰＵ
から誤った出力がなされ、メモリへの誤書き込みが発生
する可能性がある。すなわち、図８に示すように、たま
たま書き込み制御信号と、チップ選択信号の両方がＬレ
ベルとなると、そのときの不定のアドレスに不定のデー
タが書き込まれてしまう。
【０００９】また、ＣＰＵが暴走した時には、すべての
出力が不定の場合があり、その場合にも、書き込み制御
信号と、チップ選択信号の両方がＬレベルとなる可能性
がある。
出力が不定の場合があり、その場合にも、書き込み制御
信号と、チップ選択信号の両方がＬレベルとなる可能性
がある。
【００１０】本発明は、上記課題に鑑みなされたもので
あり、メモリへの誤書き込みを効果的に防止できる書き
込み制御回路を提供することを目的とする。
あり、メモリへの誤書き込みを効果的に防止できる書き
込み制御回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、ＣＰＵからの
書き込み制御信号に応じて、メモリへのデータ書き込み
を許可する書き込み制御回路であって、電源電圧がＣＰ
Ｕの動作保証電圧より高い電圧であって、通常の電源電
圧より低い状態においてリセット信号を発生するリセッ
ト信号発生回路と、このリセット信号発生回路からリセ
ット信号が発生しているときに、書き込み制御信号によ
る書き込み許可を禁止するプロテクト回路と、を有する
ことを特徴とする。
書き込み制御信号に応じて、メモリへのデータ書き込み
を許可する書き込み制御回路であって、電源電圧がＣＰ
Ｕの動作保証電圧より高い電圧であって、通常の電源電
圧より低い状態においてリセット信号を発生するリセッ
ト信号発生回路と、このリセット信号発生回路からリセ
ット信号が発生しているときに、書き込み制御信号によ
る書き込み許可を禁止するプロテクト回路と、を有する
ことを特徴とする。
【００１２】このように、本発明によれば、ＣＰＵが誤
動作を起こす可能性が生じる電圧より高い電圧から、リ
セット信号を発生し、メモリへの書き込みを禁止する。
従って、ＣＰＵが誤った書き込み制御信号を発生して
も、メモリへの誤書き込みが生じるのを効果的に防止す
ることができる。
動作を起こす可能性が生じる電圧より高い電圧から、リ
セット信号を発生し、メモリへの書き込みを禁止する。
従って、ＣＰＵが誤った書き込み制御信号を発生して
も、メモリへの誤書き込みが生じるのを効果的に防止す
ることができる。
【００１３】また、本発明は、書き込み制御信号に応じ
て、メモリへのデータ書き込みを許可する書き込み制御
回路であって、ＣＰＵにより信号出力が制御される汎用
Ｉ／Ｏポートと、この汎用Ｉ／Ｏポートから書き込み許
可信号が出力されていないときに、書き込み制御信号に
よる書き込み許可を禁止するプロテクト回路と、を有す
ることを特徴とする。
て、メモリへのデータ書き込みを許可する書き込み制御
回路であって、ＣＰＵにより信号出力が制御される汎用
Ｉ／Ｏポートと、この汎用Ｉ／Ｏポートから書き込み許
可信号が出力されていないときに、書き込み制御信号に
よる書き込み許可を禁止するプロテクト回路と、を有す
ることを特徴とする。
【００１４】このように、本発明によれば、メモリへの
書き込みの際には、汎用Ｉ／Ｏポートからの書き込み許
可は必要である。ＣＰＵが暴走した際には、汎用Ｉ／Ｏ
ポートから書き込み許可信号を出力させ、その上で書き
込み制御信号を発生するというような手順を踏むことは
ほとんどあり得ない。従って、ＣＰＵが暴走しても、メ
モリへの誤書き込みが生じるのを効果的に防止すること
ができる。
書き込みの際には、汎用Ｉ／Ｏポートからの書き込み許
可は必要である。ＣＰＵが暴走した際には、汎用Ｉ／Ｏ
ポートから書き込み許可信号を出力させ、その上で書き
込み制御信号を発生するというような手順を踏むことは
ほとんどあり得ない。従って、ＣＰＵが暴走しても、メ
モリへの誤書き込みが生じるのを効果的に防止すること
ができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。
実施形態という）について、図面に基づいて説明する。
【００１６】図１は、実施形態の構成を示すブロック図
であり、ＣＰＵ１０と、メモリ１２は、書き込み制御信
号ライン、チップ選択信号ライン、アドレスバス、デー
タバスで接続されている。そして、書き込み制御信号、
チップ選択信号をＬとしたときに、メモリ１２のアドレ
スバス上の値で決定されるアドレスに、データバス上の
データが書き込まれる。
であり、ＣＰＵ１０と、メモリ１２は、書き込み制御信
号ライン、チップ選択信号ライン、アドレスバス、デー
タバスで接続されている。そして、書き込み制御信号、
チップ選択信号をＬとしたときに、メモリ１２のアドレ
スバス上の値で決定されるアドレスに、データバス上の
データが書き込まれる。
【００１７】そして、本実施形態では、書き込み制御信
号ラインにプロテクト回路２０が挿入配置されており、
このプロテクト回路２０へは、リセット回路２２からリ
セット信号が供給されるようになっている。
号ラインにプロテクト回路２０が挿入配置されており、
このプロテクト回路２０へは、リセット回路２２からリ
セット信号が供給されるようになっている。
【００１８】プロテクト回路２０は、例えば図示のよう
にオアゲートで構成され、リセット信号がＨの場合に
は、出力はＨに固定される。従って、リセット信号がＨ
の期間は、書き込み制御信号２がＬになることが禁止さ
れる。
にオアゲートで構成され、リセット信号がＨの場合に
は、出力はＨに固定される。従って、リセット信号がＨ
の期間は、書き込み制御信号２がＬになることが禁止さ
れる。
【００１９】一方、リセット回路２２は、電源電圧がＣ
ＰＵ１０の動作電圧（例えば、Ｄ［Ｖ］：２．８Ｖ程
度）以下の場合にリセット信号として、Ｈを出力する。
例えば、電源電圧を負入力端子、電圧Ｄを正入力端子に
入力するコンパレータを設ける。これによって、電源電
圧がＤ以下になったときにコンパレータの出力にＨが得
られる。このコンパレータからのＨの出力は、電源電圧
が、メモリ１２の自己保護機能が働く電圧（例えば、Ｂ
［Ｖ］：２．０Ｖ）までＨを出力すればよく、そのよう
に設定されている。
ＰＵ１０の動作電圧（例えば、Ｄ［Ｖ］：２．８Ｖ程
度）以下の場合にリセット信号として、Ｈを出力する。
例えば、電源電圧を負入力端子、電圧Ｄを正入力端子に
入力するコンパレータを設ける。これによって、電源電
圧がＤ以下になったときにコンパレータの出力にＨが得
られる。このコンパレータからのＨの出力は、電源電圧
が、メモリ１２の自己保護機能が働く電圧（例えば、Ｂ
［Ｖ］：２．０Ｖ）までＨを出力すればよく、そのよう
に設定されている。
【００２０】従って、この回路によれば、図２に示すよ
うにして誤書き込みが防止される。すなわち、この例で
は、電源電圧が徐々に下がり、電源電圧が、ＣＰＵ１０
の動作が保証されない電圧Ｂ以下になったときに、ＣＰ
Ｕ１０が書き込み制御信号１としてＬを出力する。そこ
で、ＣＰＵ１０からプロテクト回路２０に供給される書
き込み制御１は、Ｌレベルとなる。しかし、その電源電
圧が電圧Ｄにまで下がった段階で、リセット信号がＨに
なっているため、プロテクト回路２０の出力である書き
込み制御信号２はＨのままであり、メモリ１２への書き
込みは確実に防止される。
うにして誤書き込みが防止される。すなわち、この例で
は、電源電圧が徐々に下がり、電源電圧が、ＣＰＵ１０
の動作が保証されない電圧Ｂ以下になったときに、ＣＰ
Ｕ１０が書き込み制御信号１としてＬを出力する。そこ
で、ＣＰＵ１０からプロテクト回路２０に供給される書
き込み制御１は、Ｌレベルとなる。しかし、その電源電
圧が電圧Ｄにまで下がった段階で、リセット信号がＨに
なっているため、プロテクト回路２０の出力である書き
込み制御信号２はＨのままであり、メモリ１２への書き
込みは確実に防止される。
【００２１】また、プロテクト回路２０またはリセット
回路２２がＣＰＵ１０にこのプロテクト状態を伝え、書
き込み処理を行えないことを通知しておくことも好適で
ある。
回路２２がＣＰＵ１０にこのプロテクト状態を伝え、書
き込み処理を行えないことを通知しておくことも好適で
ある。
【００２２】次に、図３には、ＣＰＵ１０の暴走状態に
おけるメモリ１２の誤書き込み防止の構成が示されてい
る。この例では、プロテクト回路２０には、汎用Ｉ／Ｏ
ポート２４からの信号が供給されるようになっている。
そして、ＣＰＵ１０は、メモリ１２への書き込みを行う
場合に、汎用Ｉ／Ｏポート２４をコントロールして、書
き込み許可信号を出力させる。そして、汎用Ｉ／Ｏポー
ト２４から書き込み許可信号が出力されている期間の
み、メモリ１２への書き込みが可能になる。
おけるメモリ１２の誤書き込み防止の構成が示されてい
る。この例では、プロテクト回路２０には、汎用Ｉ／Ｏ
ポート２４からの信号が供給されるようになっている。
そして、ＣＰＵ１０は、メモリ１２への書き込みを行う
場合に、汎用Ｉ／Ｏポート２４をコントロールして、書
き込み許可信号を出力させる。そして、汎用Ｉ／Ｏポー
ト２４から書き込み許可信号が出力されている期間の
み、メモリ１２への書き込みが可能になる。
【００２３】すなわち、図４に示すように、ＣＰＵ１０
は、汎用Ｉ／Ｏポート２４から書き込み許可信号として
Ｌを出力させる。次に、ＣＰＵ１０は、書き込み制御１
をＬにする。プロテクト回路２０は、書き込み許可信号
がＬであるため、書き込み制御２としてＬを出力する。
従って、この状態で、ＣＰＵ１０がチップ選択信号をＬ
とすることで、データバス上のデータがアドレスバス上
の値で決定されるメモリアドレスに書き込まれる。そし
て、書き込みが終わった場合には、ＣＰＵ１０は汎用Ｉ
／Ｏポート２４からの書き込み許可信号をＨに戻す。
は、汎用Ｉ／Ｏポート２４から書き込み許可信号として
Ｌを出力させる。次に、ＣＰＵ１０は、書き込み制御１
をＬにする。プロテクト回路２０は、書き込み許可信号
がＬであるため、書き込み制御２としてＬを出力する。
従って、この状態で、ＣＰＵ１０がチップ選択信号をＬ
とすることで、データバス上のデータがアドレスバス上
の値で決定されるメモリアドレスに書き込まれる。そし
て、書き込みが終わった場合には、ＣＰＵ１０は汎用Ｉ
／Ｏポート２４からの書き込み許可信号をＨに戻す。
【００２４】一方、ＣＰＵ１０が暴走している場合に
は、ＣＰＵ１０が上述のように、汎用Ｉ／Ｏポート２４
からの書き込み許可信号を予めＬにしておき、その後書
き込み制御１およびチップ選択信号の両方をＬとすると
いうようなことはほとんどあり得ない。従って、ＣＰＵ
１０の暴走時においても、メモリ１２への誤書き込みが
効果的に防止できる。
は、ＣＰＵ１０が上述のように、汎用Ｉ／Ｏポート２４
からの書き込み許可信号を予めＬにしておき、その後書
き込み制御１およびチップ選択信号の両方をＬとすると
いうようなことはほとんどあり得ない。従って、ＣＰＵ
１０の暴走時においても、メモリ１２への誤書き込みが
効果的に防止できる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵが誤動作を起こす可能性が生じる電圧より高い電
圧から、リセット信号を発生し、メモリへの書き込みを
禁止する。従って、ＣＰＵが誤った書き込み制御信号を
発生しても、メモリへの誤書き込みが生じるのを効果的
に防止することができる。
ＣＰＵが誤動作を起こす可能性が生じる電圧より高い電
圧から、リセット信号を発生し、メモリへの書き込みを
禁止する。従って、ＣＰＵが誤った書き込み制御信号を
発生しても、メモリへの誤書き込みが生じるのを効果的
に防止することができる。
【００２６】また、本発明によれば、メモリへの書き込
みの際には、汎用Ｉ／Ｏポートからの書き込み許可は必
要である。ＣＰＵが暴走した際には、汎用Ｉ／Ｏから書
き込み許可信号を出力させ、その上で書き込み制御信号
を発生するというような手順を踏むことはほとんどあり
得ない。従って、ＣＰＵが暴走しても、メモリへの誤書
き込みが生じるのを効果的に防止することができる。
みの際には、汎用Ｉ／Ｏポートからの書き込み許可は必
要である。ＣＰＵが暴走した際には、汎用Ｉ／Ｏから書
き込み許可信号を出力させ、その上で書き込み制御信号
を発生するというような手順を踏むことはほとんどあり
得ない。従って、ＣＰＵが暴走しても、メモリへの誤書
き込みが生じるのを効果的に防止することができる。
【図１】 第１実施形態の構成を示す図である。
【図２】 第１実施形態の各部の波形を示す図である。
【図３】 第２実施形態の構成を示す図である。
【図４】 第２実施形態の書き込み時の各部の波形を示
す図である。
す図である。
【図５】 第２実施形態の書き込み禁止時の各部の波形
を示す図である。
を示す図である。
【図６】 従来例の構成を示す図である。
【図７】 従来例の書き込み動作を説明する図である。
【図８】 従来例の誤書き込みを説明する図である。
１０ ＣＰＵ、１２ メモリ、２０ プロテクト回路、
２２ リセット回路、２４ 汎用Ｉ／Ｏポート。
２２ リセット回路、２４ 汎用Ｉ／Ｏポート。
Claims (2)
- 【請求項１】 ＣＰＵからの書き込み制御信号に応じ
て、メモリへのデータ書き込みを許可する書き込み制御
回路であって、 電源電圧がＣＰＵの動作保証電圧より高い電圧であっ
て、通常の電源電圧より低い状態においてリセット信号
を発生するリセット信号発生回路と、 このリセット信号発生回路からリセット信号が発生して
いるときに、書き込み制御信号による書き込み許可を禁
止するプロテクト回路と、 を有することを特徴とする書き込み制御回路。 - 【請求項２】 書き込み制御信号に応じて、メモリへの
データ書き込みを許可する書き込み制御回路であって、 ＣＰＵにより信号出力が制御される汎用Ｉ／Ｏポート
と、 この汎用Ｉ／Ｏポートから書き込み許可信号が出力され
ていないときに、書き込み制御信号による書き込み許可
を禁止するプロテクト回路と、 を有することを特徴とする書き込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288909A JP2002099468A (ja) | 2000-09-22 | 2000-09-22 | 書き込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000288909A JP2002099468A (ja) | 2000-09-22 | 2000-09-22 | 書き込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002099468A true JP2002099468A (ja) | 2002-04-05 |
Family
ID=18772406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000288909A Pending JP2002099468A (ja) | 2000-09-22 | 2000-09-22 | 書き込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002099468A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013115866A (ja) * | 2011-11-25 | 2013-06-10 | Mitsubishi Electric Corp | 制御装置、記憶装置、及び表示装置 |
| JPWO2020255997A1 (ja) * | 2019-06-21 | 2020-12-24 | ||
| JP2022182955A (ja) * | 2021-05-26 | 2022-12-08 | 三菱電機株式会社 | 不揮発メモリの書き込み装置 |
-
2000
- 2000-09-22 JP JP2000288909A patent/JP2002099468A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013115866A (ja) * | 2011-11-25 | 2013-06-10 | Mitsubishi Electric Corp | 制御装置、記憶装置、及び表示装置 |
| JPWO2020255997A1 (ja) * | 2019-06-21 | 2020-12-24 | ||
| WO2020255997A1 (ja) * | 2019-06-21 | 2020-12-24 | 京セラ株式会社 | 電子機器、車両、及び制御方法 |
| US11782827B2 (en) | 2019-06-21 | 2023-10-10 | Kyocera Corporation | Electronic device, vehicle, and control method for controlling a non-volatile memory based on a detected voltage drop |
| JP7407188B2 (ja) | 2019-06-21 | 2023-12-28 | 京セラ株式会社 | 電子機器、車両、及び制御方法 |
| JP2022182955A (ja) * | 2021-05-26 | 2022-12-08 | 三菱電機株式会社 | 不揮発メモリの書き込み装置 |
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