JP2002099468A - 書き込み制御回路 - Google Patents
書き込み制御回路Info
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- JP2002099468A JP2002099468A JP2000288909A JP2000288909A JP2002099468A JP 2002099468 A JP2002099468 A JP 2002099468A JP 2000288909 A JP2000288909 A JP 2000288909A JP 2000288909 A JP2000288909 A JP 2000288909A JP 2002099468 A JP2002099468 A JP 2002099468A
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- write control
- memory
- cpu
- signal
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Abstract
(57)【要約】
【課題】 メモリへの誤書き込みを効果的に防止する。
【解決手段】 CPU10からメモリ12へ書き込み制
御信号を供給するラインには、プロテクト回路20が配
置されている。そして、このプロテクト回路20は、リ
セット回路22からリセット信号が供給されているてい
るときには、書き込み制御信号を出力しない。そこで、
電源電圧低下時にリセット信号を出力させることで、電
源オンオフ時におけるメモリ12への誤書き込みの発生
を防止することができる。
御信号を供給するラインには、プロテクト回路20が配
置されている。そして、このプロテクト回路20は、リ
セット回路22からリセット信号が供給されているてい
るときには、書き込み制御信号を出力しない。そこで、
電源電圧低下時にリセット信号を出力させることで、電
源オンオフ時におけるメモリ12への誤書き込みの発生
を防止することができる。
Description
【0001】
【発明の属する技術分野】本発明は、CPUからの書き
込み制御信号に応じて、メモリへのデータ書き込みを許
可する書き込み制御回路に関する。
込み制御信号に応じて、メモリへのデータ書き込みを許
可する書き込み制御回路に関する。
【0002】
【従来の技術】従来より、マイクロコンピュータ等のデ
ータ処理機器においては、データの記憶に各種のメモリ
を使用しており、書き換え可能な不揮発性メモリとし
て、フラッシュメモリや、EEPROMなどを使用して
いる。
ータ処理機器においては、データの記憶に各種のメモリ
を使用しており、書き換え可能な不揮発性メモリとし
て、フラッシュメモリや、EEPROMなどを使用して
いる。
【0003】これらの不揮発性メモリには、製造時にお
いて所定のデータを記憶して、出荷し、かつ必要に応じ
てデータの書き換えを行う。
いて所定のデータを記憶して、出荷し、かつ必要に応じ
てデータの書き換えを行う。
【0004】
【発明が解決しようとする課題】このような不揮発性メ
モリでは、通常の電源のオフでは、記憶内容は失われな
いことを条件としており、従ってここへの誤書き込みが
生じるとその後の動作に問題が生じる。このため、メモ
リへの誤書き込みを防止したいという要求がある。
モリでは、通常の電源のオフでは、記憶内容は失われな
いことを条件としており、従ってここへの誤書き込みが
生じるとその後の動作に問題が生じる。このため、メモ
リへの誤書き込みを防止したいという要求がある。
【0005】一方、CPUとメモリとは、複数の信号線
によって接続されており、CPUにより、メモリの書き
込みが制御される。例えば、図6に示すように、CPU
10とメモリ12とは、書き込み制御信号ライン、チッ
プ選択信号ライン、アドレスバス、データバスによっ
て、接続されている。そして、図7に示すように、書き
込み制御信号ラインおよびチップ選択ラインがLの状態
で、アドレスバスにセットされているメモリのアドレス
にデータバスにセットされているデータが書き込まれ
る。
によって接続されており、CPUにより、メモリの書き
込みが制御される。例えば、図6に示すように、CPU
10とメモリ12とは、書き込み制御信号ライン、チッ
プ選択信号ライン、アドレスバス、データバスによっ
て、接続されている。そして、図7に示すように、書き
込み制御信号ラインおよびチップ選択ラインがLの状態
で、アドレスバスにセットされているメモリのアドレス
にデータバスにセットされているデータが書き込まれ
る。
【0006】ここで、メモリへの誤書き込みは、電源の
オンオフ時や、CPUの暴走時に発生しやすい。この理
由について説明する。
オンオフ時や、CPUの暴走時に発生しやすい。この理
由について説明する。
【0007】まず、電源のオンオフ時には、電源電圧が
0から所定電圧まで立ち上がり、また所定電圧から0へ
低下する。通常メモリには、そのデバイス自身で電圧が
低下すると書き込みが行われないようにするライトプロ
テクト機能を有している。従って、電源電圧が一定の電
圧、例えば、3.3V動作のメモリでは2V程度以下と
なった場合における誤書き込みからは保護される。
0から所定電圧まで立ち上がり、また所定電圧から0へ
低下する。通常メモリには、そのデバイス自身で電圧が
低下すると書き込みが行われないようにするライトプロ
テクト機能を有している。従って、電源電圧が一定の電
圧、例えば、3.3V動作のメモリでは2V程度以下と
なった場合における誤書き込みからは保護される。
【0008】一方、CPUは、動作保証電圧が規定され
ており、3.3V動作のCPUで通常2.7V〜3.6
Vである。従って、2V〜2.7Vの範囲では、CPU
から誤った出力がなされ、メモリへの誤書き込みが発生
する可能性がある。すなわち、図8に示すように、たま
たま書き込み制御信号と、チップ選択信号の両方がLレ
ベルとなると、そのときの不定のアドレスに不定のデー
タが書き込まれてしまう。
ており、3.3V動作のCPUで通常2.7V〜3.6
Vである。従って、2V〜2.7Vの範囲では、CPU
から誤った出力がなされ、メモリへの誤書き込みが発生
する可能性がある。すなわち、図8に示すように、たま
たま書き込み制御信号と、チップ選択信号の両方がLレ
ベルとなると、そのときの不定のアドレスに不定のデー
タが書き込まれてしまう。
【0009】また、CPUが暴走した時には、すべての
出力が不定の場合があり、その場合にも、書き込み制御
信号と、チップ選択信号の両方がLレベルとなる可能性
がある。
出力が不定の場合があり、その場合にも、書き込み制御
信号と、チップ選択信号の両方がLレベルとなる可能性
がある。
【0010】本発明は、上記課題に鑑みなされたもので
あり、メモリへの誤書き込みを効果的に防止できる書き
込み制御回路を提供することを目的とする。
あり、メモリへの誤書き込みを効果的に防止できる書き
込み制御回路を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明は、CPUからの
書き込み制御信号に応じて、メモリへのデータ書き込み
を許可する書き込み制御回路であって、電源電圧がCP
Uの動作保証電圧より高い電圧であって、通常の電源電
圧より低い状態においてリセット信号を発生するリセッ
ト信号発生回路と、このリセット信号発生回路からリセ
ット信号が発生しているときに、書き込み制御信号によ
る書き込み許可を禁止するプロテクト回路と、を有する
ことを特徴とする。
書き込み制御信号に応じて、メモリへのデータ書き込み
を許可する書き込み制御回路であって、電源電圧がCP
Uの動作保証電圧より高い電圧であって、通常の電源電
圧より低い状態においてリセット信号を発生するリセッ
ト信号発生回路と、このリセット信号発生回路からリセ
ット信号が発生しているときに、書き込み制御信号によ
る書き込み許可を禁止するプロテクト回路と、を有する
ことを特徴とする。
【0012】このように、本発明によれば、CPUが誤
動作を起こす可能性が生じる電圧より高い電圧から、リ
セット信号を発生し、メモリへの書き込みを禁止する。
従って、CPUが誤った書き込み制御信号を発生して
も、メモリへの誤書き込みが生じるのを効果的に防止す
ることができる。
動作を起こす可能性が生じる電圧より高い電圧から、リ
セット信号を発生し、メモリへの書き込みを禁止する。
従って、CPUが誤った書き込み制御信号を発生して
も、メモリへの誤書き込みが生じるのを効果的に防止す
ることができる。
【0013】また、本発明は、書き込み制御信号に応じ
て、メモリへのデータ書き込みを許可する書き込み制御
回路であって、CPUにより信号出力が制御される汎用
I/Oポートと、この汎用I/Oポートから書き込み許
可信号が出力されていないときに、書き込み制御信号に
よる書き込み許可を禁止するプロテクト回路と、を有す
ることを特徴とする。
て、メモリへのデータ書き込みを許可する書き込み制御
回路であって、CPUにより信号出力が制御される汎用
I/Oポートと、この汎用I/Oポートから書き込み許
可信号が出力されていないときに、書き込み制御信号に
よる書き込み許可を禁止するプロテクト回路と、を有す
ることを特徴とする。
【0014】このように、本発明によれば、メモリへの
書き込みの際には、汎用I/Oポートからの書き込み許
可は必要である。CPUが暴走した際には、汎用I/O
ポートから書き込み許可信号を出力させ、その上で書き
込み制御信号を発生するというような手順を踏むことは
ほとんどあり得ない。従って、CPUが暴走しても、メ
モリへの誤書き込みが生じるのを効果的に防止すること
ができる。
書き込みの際には、汎用I/Oポートからの書き込み許
可は必要である。CPUが暴走した際には、汎用I/O
ポートから書き込み許可信号を出力させ、その上で書き
込み制御信号を発生するというような手順を踏むことは
ほとんどあり得ない。従って、CPUが暴走しても、メ
モリへの誤書き込みが生じるのを効果的に防止すること
ができる。
【0015】
【発明の実施の形態】以下、本発明の実施の形態(以下
実施形態という)について、図面に基づいて説明する。
実施形態という)について、図面に基づいて説明する。
【0016】図1は、実施形態の構成を示すブロック図
であり、CPU10と、メモリ12は、書き込み制御信
号ライン、チップ選択信号ライン、アドレスバス、デー
タバスで接続されている。そして、書き込み制御信号、
チップ選択信号をLとしたときに、メモリ12のアドレ
スバス上の値で決定されるアドレスに、データバス上の
データが書き込まれる。
であり、CPU10と、メモリ12は、書き込み制御信
号ライン、チップ選択信号ライン、アドレスバス、デー
タバスで接続されている。そして、書き込み制御信号、
チップ選択信号をLとしたときに、メモリ12のアドレ
スバス上の値で決定されるアドレスに、データバス上の
データが書き込まれる。
【0017】そして、本実施形態では、書き込み制御信
号ラインにプロテクト回路20が挿入配置されており、
このプロテクト回路20へは、リセット回路22からリ
セット信号が供給されるようになっている。
号ラインにプロテクト回路20が挿入配置されており、
このプロテクト回路20へは、リセット回路22からリ
セット信号が供給されるようになっている。
【0018】プロテクト回路20は、例えば図示のよう
にオアゲートで構成され、リセット信号がHの場合に
は、出力はHに固定される。従って、リセット信号がH
の期間は、書き込み制御信号2がLになることが禁止さ
れる。
にオアゲートで構成され、リセット信号がHの場合に
は、出力はHに固定される。従って、リセット信号がH
の期間は、書き込み制御信号2がLになることが禁止さ
れる。
【0019】一方、リセット回路22は、電源電圧がC
PU10の動作電圧(例えば、D[V]:2.8V程
度)以下の場合にリセット信号として、Hを出力する。
例えば、電源電圧を負入力端子、電圧Dを正入力端子に
入力するコンパレータを設ける。これによって、電源電
圧がD以下になったときにコンパレータの出力にHが得
られる。このコンパレータからのHの出力は、電源電圧
が、メモリ12の自己保護機能が働く電圧(例えば、B
[V]:2.0V)までHを出力すればよく、そのよう
に設定されている。
PU10の動作電圧(例えば、D[V]:2.8V程
度)以下の場合にリセット信号として、Hを出力する。
例えば、電源電圧を負入力端子、電圧Dを正入力端子に
入力するコンパレータを設ける。これによって、電源電
圧がD以下になったときにコンパレータの出力にHが得
られる。このコンパレータからのHの出力は、電源電圧
が、メモリ12の自己保護機能が働く電圧(例えば、B
[V]:2.0V)までHを出力すればよく、そのよう
に設定されている。
【0020】従って、この回路によれば、図2に示すよ
うにして誤書き込みが防止される。すなわち、この例で
は、電源電圧が徐々に下がり、電源電圧が、CPU10
の動作が保証されない電圧B以下になったときに、CP
U10が書き込み制御信号1としてLを出力する。そこ
で、CPU10からプロテクト回路20に供給される書
き込み制御1は、Lレベルとなる。しかし、その電源電
圧が電圧Dにまで下がった段階で、リセット信号がHに
なっているため、プロテクト回路20の出力である書き
込み制御信号2はHのままであり、メモリ12への書き
込みは確実に防止される。
うにして誤書き込みが防止される。すなわち、この例で
は、電源電圧が徐々に下がり、電源電圧が、CPU10
の動作が保証されない電圧B以下になったときに、CP
U10が書き込み制御信号1としてLを出力する。そこ
で、CPU10からプロテクト回路20に供給される書
き込み制御1は、Lレベルとなる。しかし、その電源電
圧が電圧Dにまで下がった段階で、リセット信号がHに
なっているため、プロテクト回路20の出力である書き
込み制御信号2はHのままであり、メモリ12への書き
込みは確実に防止される。
【0021】また、プロテクト回路20またはリセット
回路22がCPU10にこのプロテクト状態を伝え、書
き込み処理を行えないことを通知しておくことも好適で
ある。
回路22がCPU10にこのプロテクト状態を伝え、書
き込み処理を行えないことを通知しておくことも好適で
ある。
【0022】次に、図3には、CPU10の暴走状態に
おけるメモリ12の誤書き込み防止の構成が示されてい
る。この例では、プロテクト回路20には、汎用I/O
ポート24からの信号が供給されるようになっている。
そして、CPU10は、メモリ12への書き込みを行う
場合に、汎用I/Oポート24をコントロールして、書
き込み許可信号を出力させる。そして、汎用I/Oポー
ト24から書き込み許可信号が出力されている期間の
み、メモリ12への書き込みが可能になる。
おけるメモリ12の誤書き込み防止の構成が示されてい
る。この例では、プロテクト回路20には、汎用I/O
ポート24からの信号が供給されるようになっている。
そして、CPU10は、メモリ12への書き込みを行う
場合に、汎用I/Oポート24をコントロールして、書
き込み許可信号を出力させる。そして、汎用I/Oポー
ト24から書き込み許可信号が出力されている期間の
み、メモリ12への書き込みが可能になる。
【0023】すなわち、図4に示すように、CPU10
は、汎用I/Oポート24から書き込み許可信号として
Lを出力させる。次に、CPU10は、書き込み制御1
をLにする。プロテクト回路20は、書き込み許可信号
がLであるため、書き込み制御2としてLを出力する。
従って、この状態で、CPU10がチップ選択信号をL
とすることで、データバス上のデータがアドレスバス上
の値で決定されるメモリアドレスに書き込まれる。そし
て、書き込みが終わった場合には、CPU10は汎用I
/Oポート24からの書き込み許可信号をHに戻す。
は、汎用I/Oポート24から書き込み許可信号として
Lを出力させる。次に、CPU10は、書き込み制御1
をLにする。プロテクト回路20は、書き込み許可信号
がLであるため、書き込み制御2としてLを出力する。
従って、この状態で、CPU10がチップ選択信号をL
とすることで、データバス上のデータがアドレスバス上
の値で決定されるメモリアドレスに書き込まれる。そし
て、書き込みが終わった場合には、CPU10は汎用I
/Oポート24からの書き込み許可信号をHに戻す。
【0024】一方、CPU10が暴走している場合に
は、CPU10が上述のように、汎用I/Oポート24
からの書き込み許可信号を予めLにしておき、その後書
き込み制御1およびチップ選択信号の両方をLとすると
いうようなことはほとんどあり得ない。従って、CPU
10の暴走時においても、メモリ12への誤書き込みが
効果的に防止できる。
は、CPU10が上述のように、汎用I/Oポート24
からの書き込み許可信号を予めLにしておき、その後書
き込み制御1およびチップ選択信号の両方をLとすると
いうようなことはほとんどあり得ない。従って、CPU
10の暴走時においても、メモリ12への誤書き込みが
効果的に防止できる。
【0025】
【発明の効果】以上説明したように、本発明によれば、
CPUが誤動作を起こす可能性が生じる電圧より高い電
圧から、リセット信号を発生し、メモリへの書き込みを
禁止する。従って、CPUが誤った書き込み制御信号を
発生しても、メモリへの誤書き込みが生じるのを効果的
に防止することができる。
CPUが誤動作を起こす可能性が生じる電圧より高い電
圧から、リセット信号を発生し、メモリへの書き込みを
禁止する。従って、CPUが誤った書き込み制御信号を
発生しても、メモリへの誤書き込みが生じるのを効果的
に防止することができる。
【0026】また、本発明によれば、メモリへの書き込
みの際には、汎用I/Oポートからの書き込み許可は必
要である。CPUが暴走した際には、汎用I/Oから書
き込み許可信号を出力させ、その上で書き込み制御信号
を発生するというような手順を踏むことはほとんどあり
得ない。従って、CPUが暴走しても、メモリへの誤書
き込みが生じるのを効果的に防止することができる。
みの際には、汎用I/Oポートからの書き込み許可は必
要である。CPUが暴走した際には、汎用I/Oから書
き込み許可信号を出力させ、その上で書き込み制御信号
を発生するというような手順を踏むことはほとんどあり
得ない。従って、CPUが暴走しても、メモリへの誤書
き込みが生じるのを効果的に防止することができる。
【図1】 第1実施形態の構成を示す図である。
【図2】 第1実施形態の各部の波形を示す図である。
【図3】 第2実施形態の構成を示す図である。
【図4】 第2実施形態の書き込み時の各部の波形を示
す図である。
す図である。
【図5】 第2実施形態の書き込み禁止時の各部の波形
を示す図である。
を示す図である。
【図6】 従来例の構成を示す図である。
【図7】 従来例の書き込み動作を説明する図である。
【図8】 従来例の誤書き込みを説明する図である。
10 CPU、12 メモリ、20 プロテクト回路、
22 リセット回路、24 汎用I/Oポート。
22 リセット回路、24 汎用I/Oポート。
Claims (2)
- 【請求項1】 CPUからの書き込み制御信号に応じ
て、メモリへのデータ書き込みを許可する書き込み制御
回路であって、 電源電圧がCPUの動作保証電圧より高い電圧であっ
て、通常の電源電圧より低い状態においてリセット信号
を発生するリセット信号発生回路と、 このリセット信号発生回路からリセット信号が発生して
いるときに、書き込み制御信号による書き込み許可を禁
止するプロテクト回路と、 を有することを特徴とする書き込み制御回路。 - 【請求項2】 書き込み制御信号に応じて、メモリへの
データ書き込みを許可する書き込み制御回路であって、 CPUにより信号出力が制御される汎用I/Oポート
と、 この汎用I/Oポートから書き込み許可信号が出力され
ていないときに、書き込み制御信号による書き込み許可
を禁止するプロテクト回路と、 を有することを特徴とする書き込み制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000288909A JP2002099468A (ja) | 2000-09-22 | 2000-09-22 | 書き込み制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000288909A JP2002099468A (ja) | 2000-09-22 | 2000-09-22 | 書き込み制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002099468A true JP2002099468A (ja) | 2002-04-05 |
Family
ID=18772406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000288909A Pending JP2002099468A (ja) | 2000-09-22 | 2000-09-22 | 書き込み制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002099468A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013115866A (ja) * | 2011-11-25 | 2013-06-10 | Mitsubishi Electric Corp | 制御装置、記憶装置、及び表示装置 |
JPWO2020255997A1 (ja) * | 2019-06-21 | 2020-12-24 | ||
JP2022182955A (ja) * | 2021-05-26 | 2022-12-08 | 三菱電機株式会社 | 不揮発メモリの書き込み装置 |
-
2000
- 2000-09-22 JP JP2000288909A patent/JP2002099468A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013115866A (ja) * | 2011-11-25 | 2013-06-10 | Mitsubishi Electric Corp | 制御装置、記憶装置、及び表示装置 |
JPWO2020255997A1 (ja) * | 2019-06-21 | 2020-12-24 | ||
WO2020255997A1 (ja) * | 2019-06-21 | 2020-12-24 | 京セラ株式会社 | 電子機器、車両、及び制御方法 |
US11782827B2 (en) | 2019-06-21 | 2023-10-10 | Kyocera Corporation | Electronic device, vehicle, and control method for controlling a non-volatile memory based on a detected voltage drop |
JP7407188B2 (ja) | 2019-06-21 | 2023-12-28 | 京セラ株式会社 | 電子機器、車両、及び制御方法 |
JP2022182955A (ja) * | 2021-05-26 | 2022-12-08 | 三菱電機株式会社 | 不揮発メモリの書き込み装置 |
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