JP2007028532A - フリップフロップ回路 - Google Patents

Abstract

【課題】ダイナミック回路を用いた入力部とスタティック回路を用いた出力部から構成され、クロック周期に比べ短いパルス幅の期間にデータ取り込みを行うフリップフロップ回路において、小面積化と高速化を同時に達成する。
【解決手段】スキャン付きフリップフロップ回路において、ダイナミック回路で構成する入力部１０では、３個のＮ型トランジスタ（Ｎ２０、Ｎ２１及びＮ３又はＮ２２、Ｎ２３及びＮ３）のみが直列接続される。データ信号Ｄは、Ｎ型トランジスタＮ２１に直接入力される。一方、テスト入力信号ＳＩは、アンドオアインバータ回路ＡＯＩ２に入力される。このアンドオアインバータ回路ＡＯＩ２には、クロック信号ＣＫを２個のインバータ回路ＩＮＶ１、ＩＮＶ２を経たノードＣＫＤの電位が制御信号として入力される。テスト入力信号ＳＩはホールド制約時間が小さくて済む。
【選択図】 図１

Description

本発明は、高速に動作し且つ少ないトランジスタ数で構成可能なフリップフロップ回路に関し、特に複数のデータ入力から選択して記憶する機能を持つフリップフロップ回路又はスキャン機能付きフリップフロップ回路に関する。

半導体集積回路のロジック回路において、面積、消費電力、及びクリティカルパス遅延におけるフリップフロップ回路の占める割合は大きく、フリップフロップ回路の小面積化、低消費電力化、及び高速化が望まれる。また、設計したＬＳＩのテストを容易に行うためにスキャン付きフリップフロップ回路が多く使われており、特に、スキャン付きフリップフロップ回路の小面積化、低消費電力化、及び高速化が重要である。

近年、高速用途向けにクロック周期よりも短いパルス幅の期間にデータを取り込むラッチ回路を用いたフリップフロップ回路が提案されている。以下、このような構成のフリップフロップ回路の従来例について図８及び図９の回路図を用いて説明する。

図８は、ＳＤＦＦ（Semi-Dynamic Flip-Flop）と呼ばれるスキャン付きフリップフロップ回路であり、ダイナミック回路を用いた入力部と、スタティック回路を用いた出力部から構成されており、特許文献１に記載されている一構成例（以下、従来例１と呼ぶ）である。

図８において、Ｄはデータ信号、ＣＫはクロック信号、ＳＩはテスト入力信号、ＳＣＡＮはテスト選択信号、Ｑは出力信号、ＶＤＤはＶＤＤ電源、ＧＮＤはＧＮＤ電位を示す。

Ｎ２０〜Ｎ２３はＮ型トランジスタであり、Ｎ型トランジスタＮ２０及びＮ２１による直列接続と、Ｎ型トランジスタＮ２２及びＮ２３による直列接続とが並列に接続されてセレクタ回路が構成される。この構成において、Ｎ型トランジスタＮ２１のデータ信号Ｄによる制御、又はＮ型トランジスタＮ２３のテスト入力信号ＳＩによる制御の何れかが、インバータ回路ＩＮＶ７で反転させたテスト選択信号ＳＣＡＮで制御するＮ型トランジスタＮ２０と、テスト選択信号ＳＣＡＮで制御するＮ型トランジスタＮ２２とにより排他的に選択される。

Ｐ１はソースにＶＤＤ電源が接続されたＰ型トランジスタ、Ｎ３はソースにＧＮＤ電位が接続されたＮ型トランジスタであり、それぞれのゲートにはクロック信号ＣＫが入力される。このＰ型トランジスタＰ１のドレインにはＮ型トランジスタＮ１が直列に接続され、更に、Ｎ型トランジスタＮ１のソースとＮ型トランジスタＮ３のドレインとの間に、前記のセレクタ回路が直列に挿入される。ここで、Ｐ型トランジスタＰ１のドレインとＮ型トランジスタＮ１のドレインとの接続ノードは、Ｘ１である。Ｎ型トランジスタＮ１のゲートには、２入力のＮＡＮＤ回路ＮＤ１の出力端子が接続される。このＮＡＮＤ回路ＮＤ１の一方の入力端子には、ノードＸ１が、また、他方の入力端子にはクロック信号ＣＫが２つのインバータ回路ＩＮＶ１及びＩＮＶ２により遅延されて入力される。ここで、インバータ回路ＩＮＶ２とＮＡＮＤ回路ＮＤ１の他方の入力端子との接続ノードはＣＫＤである。

ノードＸ１は、ソースをＶＤＤ電源に接続されたＰ型トランジスタＰ２のゲートと、ソースがＧＮＤ電位に接続されたＮ型トランジスタＮ５のゲートとに接続される。また、Ｐ型トランジスタＰ２とＮ型トランジスタＮ５との間には、ゲートにクロック信号ＣＫを受けるＮ型トランジスタＮ４が直列に挿入される。ここで、Ｐ型トランジスタＰ２とＮ型トランジスタＮ４との接続ノードから得られる出力電位は出力信号Ｑである。

また、インバータ回路ＩＮＶ３、ＩＮＶ４により構成されるラッチ回路はノードＸ１に接続され、インバータ回路ＩＮＶ５、ＩＮＶ６により構成されるラッチ回路は出力信号Ｑを出力するＰ型トランジスタＰ２のドレインに接続される。

次に、前記構成のスキャン付きフリップフロップ回路において動作を説明する。

先ず、テスト選択信号ＳＣＡＮがローレベル、即ち、データ信号Ｄが選択されているときについて説明する。

クロック信号ＣＫがローレベルの期間には、Ｐ型トランジスタＰ１がオンすることにより、ノードＸ１の電位はハイレベルとなる。このとき、Ｎ型トランジスタＮ４及びＰ型トランジスタＰ２がカットオフされるため、出力信号Ｑは以前の値に保持される。

続いて、クロック信号ＣＫがハイレベルに遷移する時、ノードＣＫＤの電位は直ちにハイレベルには遷移せず、インバータ回路ＩＮＶ１、ＩＮＶ２による遅延時間の後にハイレベルに遷移する。クロック信号ＣＫがハイレベルであり、且つノードＣＫＤの電位がローレベルの期間（以下、評価期間と呼ぶ）はＮ型トランジスタＮ１がオン状態となるため、この期間にデータ信号Ｄがハイレベルであれば、ノードＸ１はハイレベルからローレベルに遷移し、Ｐ型トランジスタＰ２により出力信号Ｑがハイレベルに遷移する。この評価期間に入力信号Ｄがローレベルであれば、ノードＸ１はハイレベルのままであり、Ｎ型トランジスタＮ４及びＮ５によって、出力信号Ｑがローレベルに遷移する。

続いて、クロック信号ＣＫがハイレベルであり、且つノードＣＫＤの電位がハイレベルの状態（以下、保持期間と呼ぶ）に移行するが、このとき、ノードＸ１の電位がハイレベルであれば、２入力ＮＡＮＤ回路ＮＤ１によりＮ型トランジスタＮ１はカットオフされるので、データ信号Ｄの値に影響されることなく、インバータ回路ＩＮＶ３及びＩＮＶ４により、そのハイレベル電位が保持される。ノードＸ１がローレベルで保持期間に入った場合、Ｐ型トランジスタＰ１がカットオフされているため、入力信号Ｄの値に関係なくインバータ回路ＩＮＶ３及びＩＮＶ４によりノードＸ１の電位はローレベルを保持する。

通常、インバータ回路は２個のトランジスタ、２入力ＮＡＮＤ回路は４個のトランジスタにより各々構成されるので、図８に示す従来例１のフリップフロップ回路は、合計２８個のトランジスタにより構成される。

また、図９は、同じくＳＤＦＦと呼ばれるスキャン付きフリップフロップ回路の別の構成例（以下、従来例２と呼ぶ）である。ここでは、図８と同じ構成については同じ符号を付して、その説明を省略する。

図９では、図８に示したスキャン付きフリップフロップ回路と同じ機能を有するが、図８において、ノードＸ１の電位を保持期間においてハイレベルに保持するために設けられていたＮ型トランジスタＮ１及びＮＡＮＤ回路ＮＤ１を削除し、代わりに、２入力のＡＮＤ回路及びその出力とテスト選択信号ＳＣＡＮとが入力されるＯＲインバータ回路とからなるアンドオアインバータ回路ＡＯＩ１、及び、同じく２入力のＡＮＤ回路及びその出力とテスト選択信号ＳＣＡＮをインバータ回路ＩＮＶ７により反転させた信号とが入力されるＯＲインバータ回路とからなるアンドオアインバータ回路ＡＯＩ２を加えた点において異なっている。

即ち、データ信号Ｄがローレベルの状態において、クロック信号ＣＫがローレベルからハイレベルに立ち上がった場合、保持期間ではノードＣＫＤの電位はローレベルからハイレベルに遷移するので、テスト選択信号ＳＣＡＮの値に関らず、Ｎ型トランジスタＮ２０及びＮ２２はカットオフされる。従って、データ信号Ｄの値に関係せず、ノードＸ１の電位はハイレベルに保持され、図８におけるＮ型トランジスタＮ１と同様の機能を有する。

ここで、アンドオアインバータ回路は通常トランジスタ６個で構成されるため、図９に示した回路は合計３５個のトランジスタにより構成される。
米国特許第５８９８３３０号明細書 特開２００４−１５９３１５号公報

しかしながら、前記図８に示すスキャン付きフリップフロップ回路では、Ｎ型トランジスタが最大４つ直列に接続されて構成されており、遅延時間が大きくなるという問題があった。

一方、図９に示すスキャン付きフリップフロップ回路では、Ｎ型トランジスタの直列接続個数は３つであって、遅延時間は図８の回路に比べて小さいが、トランジスタ数が３５個と多いという問題点があった。

また、図８及び図９のスキャン付きフリップフロップ回路では、クロックＣＫがローからハイに遷移するとき、テスト入力信号ＳＩがローの信号を取り込もうとしたとき、クロックが立ち上がり動作を始めてから、インバータ回路ＩＮＶ１、ＩＮＶ２により遅延され、ＮＡＮＤ回路ＮＤ１（又はアンドオアインバータ回路ＡＯＩ２）の出力がハイからローに遷移してトランジスタＮ１（又はトランジスタＮ２２）がカットオフされるまで、テスト入力信号ＳＩをローに保持しておく必要があるため、フリップフロップ回路のホールド制約時間が大きいという課題があった。

本発明の目的は、スキャン付きフリップフロップ回路において、Ｎ型トランジスタを直列段数を３個に少なくして、動作の高速性を図ると共に、その構成トランジスタの個数を図９に示したフリップフロップ回路回路よりも少なく制限することにある。

前記の目的を達成するために、本発明では、信号の入出力関係などを工夫することによって、必要トランジスタの個数を削減する。

すなわち、請求項１記載の発明のフリップフロップ回路は、複数のトランジスタを備え、クロック信号、第１のデータ信号、第２のデータ信号及び入力選択信号からなる第１の論理情報が入力され、前記第１の論理情報に基づく第２の論理情報を出力する入力部と、少なくとも前記クロック信号に依存した制御信号を生成する制御部と、前記第２の論理情報に基づく信号を出力する出力部とを備え、前記第２の論理情報が前記入力部から第１のノードを経て前記出力部へ伝達されるフリップフロップ回路であって、前記入力部は、前記クロック信号が第１の論理レベルのとき、前記第２の論理情報を第２の論理レベルの信号として前記第１のノードに出力し、前記クロック信号が第１の論理レベルから第２の論理レベルに遷移するとき、前記第１の論理情報と前記制御信号に基いた信号を前記第１のノードに出力するものであり、前記入力部において、前記第１のノードが第２の論理レベルから第１の論理レベルに遷移する際に電流が流れる第１の経路に含まれる第１のトランジスタのゲート端子には、前記第１のデータ信号が入力され、前記第１のノードが第２の論理レベルから第１の論理レベルに遷移する際に電気が流れ且つ前記第１のトランジスタを含まない第２の経路に含まれる第２のトランジスタのゲート端子には、少なくとも前記制御信号及び前記第２のデータ信号を入力する第１の論理ゲートの出力信号が入力されることを特徴とする。

請求項２記載の発明は、前記請求項１記載のフリップフロップ回路において、前記第１のトランジスタと直列に接続され、前記第１の経路に含まれる第３のトランジスタのゲート端子には、少なくとも前記入力選択信号及び前記制御信号が入力される第２の論理ゲートの出力信号が入力され、前記第２のトランジスタと直列に接続され且つ前記第２の経路に含まれる第４のトランジスタのゲート端子には、前記入力選択信号が入力されることを特徴とする。

請求項３記載の発明のフリップフロップ回路は、複数の第２極性トランジスタを備え、クロック信号、第１のデータ信号、第２のデータ信号及び入力選択信号を受ける入力部と、前記入力部の出力をラッチするラッチ回路と、第１のノードを有する制御部と、出力端子から信号を出力する出力部とを備え、前記入力部は、第１の電位供給ノードと第２のノードとの間に配置された第１の第１極性トランジスタと、前記第２のノードにドレインを接続された第１の第２極性トランジスタと、前記第１の第２極性トランジスタのソースと第２の電位供給ノードとの間に並列に接続された第１及び第２の論理ブロックとを有し、前記第１の論理ブロックは、直列に接続された第２及び第３の第２極性トランジスタを含み、前記第２の論理ブロックは、直列に接続された第４及び第５の第２極性トランジスタを含み、前記第１の第１極性トランジスタ及び前記第１の第２極性トランジスタのゲート端子には、前記クロック信号が入力され、前記第２の第２極性トランジスタのゲート端子には、前記入力選択信号が入力され、前記第３の第２極性トランジスタのゲート端子には、前記第１のノードを介して供給される制御信号及び前記第２のデータ信号が入力される第１の論理ゲートの出力信号が入力され、前記第４の第２極性トランジスタのゲート端子には、前記第１のデータ信号が入力され、前記第５の第２極性トランジスタのゲート端子には、前記第１のノードを介して供給される制御信号及び前記入力選択信号が入力される第２の論理ゲートの出力信号が入力され、前記ラッチ回路は、前記入力部の前記第２のノードを介して供給される信号が入力され、この信号の論理を反転して第３のノードに出力する第１のインバータと、前記第３のノードを介して供給される信号が入力され、この信号の論理を反転して前記第１のインバータの入力に出力する第２のインバータを含み、前記制御部は、第１の電位供給ノードと前記第３のノードとの間に、直列に配置された第２の第１極性トランジスタ及び第４の第２極性トランジスタと、前記第１の電位供給ノードと、前記第２の第１極性トランジスタと前記第４の第２極性トランジスタと間の中間ノードとなる前記第１のノードとの間に、配置された第３の第１極性トランジスタを有し、前記第２の第１極性トランジスタ及び前記第４の第２極性トランジスタのゲート端子には、前記クロック信号が入力され、前記第３の第１極性トランジスタのゲート端子には、前記出力端子又は前記第１のノードから出力される信号の論理に依存した論理を有する信号が入力され、前記出力部は、前記制御部の前記第１のノードを介して供給される信号及び前記ラッチ回路の前記第３のノードを介して供給される信号を受け、前記制御部の前記第１のノードを介して供給される信号が第２の論理レベルであり且つ前記ラッチ回路の前記第３のノードを介して供給される信号が第１の論理レベルのとき、前記出力端子の信号レベルを保持し、前記制御部の前記第１のノードを介して供給される信号が第１の論理レベルのとき、前記出力端子に前記第１のノードを介して供給される信号に依存した論理の信号を出力し、前記第３のノードを介して供給される信号が第２の論理レベルのとき、前記第３のノードを介して供給される信号に依存した論理の信号を出力することを特徴とする。

請求項４記載の発明のフリップフロップ回路は、複数の第２極性トランジスタを備え、クロック信号、第１のデータ信号、第２のデータ信号及び入力選択信号を受ける入力部と、前記入力部の出力をラッチするラッチ回路と、第１のノードを有する制御部と、出力端子から信号を出力する出力部とを備え、前記制御部は、前記クロック信号を入力し、このクロック信号を所定期間遅延させて出力する遅延素子の出力に依存する制御信号を出力し、前記入力部は、第１の電位供給ノードと第２のノードとの間に配置された第１の第１極性トランジスタと、前記第２のノードにドレインを接続された第１の第２極性トランジスタと、前記第１の第２極性トランジスタのソースと第２の電位供給ノードとの間に並列に接続された第１及び第２の論理ブロックとを有し、前記第１の論理ブロックは、直列に接続された第２及び第３の第２極性トランジスタを含み、前記第２の論理ブロックは、直列に接続された第４及び第５の第２極性トランジスタを含み、前記第１の第１極性トランジスタ及び前記第１の第２極性トランジスタのゲート端子には、前記クロック信号が入力され、前記第２の第２極性トランジスタのゲート端子には、前記入力選択信号が入力され、前記第３の第２極性トランジスタのゲート端子には、前記第１のノードを介して供給される制御信号及び前記第２のデータ信号が入力される第１の論理ゲートの出力信号が入力され、前記第４の第２極性トランジスタのゲート端子には、前記第１のデータ信号が入力され、前記第５の第２極性トランジスタのゲート端子には、前記第１のノードを介して供給される制御信号及び前記入力選択信号が入力される第２の論理ゲートの出力信号が入力され、前記ラッチ回路は、前記入力部の前記第２のノードを介して供給される信号が入力され、この信号の論理を反転して第３のノードに出力する第１のインバータと、前記第３のノードを介して供給される信号が入力され、この信号の論理を反転して前記第１のインバータの入力に出力する第２のインバータを含み、前記出力部は、クロック端子に第１の論理レベルの信号が加わるとき、前記出力端子の信号を保持し、前記クロック端子に第２の論理レベルの信号が加わるとき、前記第２のノードの信号に依存した論理の信号を前記出力端子に出力することを特徴とする。

請求項５記載の発明は、前記請求項１〜４の何れか１項に記載のフリップフロップ回路において、前記第１及び第２の論理ゲートは、各々反転論理和回路で構成されることを特徴とする。

請求項６記載の発明は、前記請求項５記載のフリップフロップ回路において、前記第１の論理ゲートである反転論理和回路の一部を構成し且つ前記制御信号がゲート端子に加わる第１極性トランジスタと、前記第２の論理ゲートである反転論理和回路の一部を構成し且つ前記制御信号がゲート端子に加わる第１極性トランジスタとが、１個の第１極性トランジスタで共用されることを特徴とする。

請求項７記載の発明は、前記請求項３〜６の何れか１項に記載のフリップフロップ回路において、前記入力部には、前記第１、第２のデータ信号を含む３つ以上のデータ信号群が入力され、前記データ信号群が入力され、前記第１及び第２の論理ブロックを含む３つ以上の論理ブロックを有することを特徴とする。

以上により、請求項１〜７記載の発明のフリップフロップ回路では、例えば図９の従来のフリップフロップ回路に備えられる選択信号反転用のインバータ回路ＩＮＶ７を不要にできるので、例えばＮ型トランジスタの直列段数を３段としながら、従来よりも少ない個数のトランジスタでフリップフロップ回路を構成できる。従って、スキャン付きフリップフロップ回路として用いる場合には、第１のデータ信号として通常動作時のデータ信号を用い、第２のデータ信号としてテスト動作時のテスト入力信号を用いると、高速動作が要求される通常動作時には、Ｎ型トランジスタの直列段数が４段のフリップフロップ回路と比較して、高速に動作させることが可能である。

更に、スキャン付きフリップフロップ回路として用いる場合に、高速動作が要求されず且つホールド制約時間が小さいことが要求されるテスト動作時には、第２の入力信号が単独でＮ型トランジスタに入力されるのではなくて、制御信号が入力される第１の論理ゲートに入力されるので、この第１の論理ゲートの遅延時間分だけ、第２の入力信号のホールド制約時間を小さくすることができる。

以上説明したように、請求項１〜７記載の発明のフリップフロップ回路によれば、従来のフリップフロップ回路よりもトランジスタを削減しながら、スキャン付きフリップフロップ回路として用いた場合に、高速動作が要求される通常動作時には、フリップフロップ回路を高速に動作させることができる一方、高速動作が要求されず且つホールド制約時間が小さいことが要求されるテスト動作時には、ホールド制約時間を小さくできる効果を奏する。

（実施形態１）
以下、本発明第１の実施形態のフリップフロップ回路について図面を参照しながら説明する。

尚、本発明を主にスキャン付きフリップフロップ回路として使う用途を想定して以下を記述するが、本発明を通常の２入力セレクタ付きフリップフロップ回路として使っても良い。

図１は本実施形態のスキャン付きフリップフロップ回路を示す回路図であり、図２はその動作を示すタイミングチャートである。

図１において、Ｄはデータ信号（第１のデータ信号）、ＣＫはクロック信号、ＳＩはテスト入力信号（第２のデータ信号）、ＳＣＡＮはテスト選択信号（入力選択信号）、Ｑは出力信号、ＣＫＤ、Ｘ１はノード、ＶＤＤは電源、ＧＮＤはグランドである。

また、図１において、１０はダイナミック回路を用いた入力部、１１は制御部、１２はスタティック回路を用いた出力部であり、Ｎ型トランジスタＮ３〜Ｎ５、Ｎ２０〜Ｎ２３、Ｐ型トランジスタＰ１〜Ｐ２、インバータ回路ＩＮＶ１〜ＩＮＶ６、アンドオアインバータ回路（反転論理和回路を構成する第１の論理ゲート）ＡＯＩ２、他のアンドオアインバータ回路（反転論理和回路を構成する第２の論理ゲート）ＡＯＩ１を含んで構成される。ＩＮＶ１、ＩＮＶ２はクロック信号ＣＫを遅延させるための直列接続されたインバータ回路であって前記制御部１１を構成し、後段のインバータ回路ＩＮＶ２の出力、即ち、ノードＣＫＤの電位は制御信号なる。ＩＮＶ３〜ＩＮＶ４はノードｎ１の値を保持するための回路、ＩＮＶ５〜ＩＮＶ６は出力信号Ｑの信号を保持するための回路である。ここで、Ｎ型トランジスタＮ２１は第１のＮ型トランジスタ（第１のトランジスタ）、Ｎ型トランジスタＮ２２は第２のＮ型トランジスタ（第２のトランジスタ）、Ｎ型トランジスタＮ２０は第３のＮ型トランジスタ（第３のトランジスタ）、Ｎ型トランジスタＮ２３は第４のＮ型トランジスタ（第４のトランジスタ）である。

以下、本実施形態のスキャン付きフリップフロップ回路の詳細な構成、及びその動作を図１及び図２を参照して説明する。

テスト選択信号ＳＣＡＮがローレベル（第１の論理レベル）のとき、Ｎ型トランジスタＮ２３はオフとなり、ノードＸ１からＮ型トランジスタＮ２２、Ｎ２３、Ｎ３を経てグランドＧＮＤに至る電流の経路（第２の経路）ＩＰ２はカットオフされる。このとき、ノードＸ１の値はクロック信号ＣＫ、アンドオアインバータ回路ＡＯＩ１の出力、データ信号Ｄによって決まる。テスト選択信号ＳＣＡＮがハイレベル（第２の論理レベル）のとき、アンドオアインバータ回路ＡＯＩ１の出力はローレベルとなり、Ｎ型トランジスタＮ２０はオフとなり、ノードＸ１からＮ型トランジスタＮ２０、Ｎ２１、Ｎ３を経てグランドＧＮＤに至る電流の経路（第１の経路）ＩＰ１はカットオフされ、一方、Ｎ型トランジスタＮ２３はオンになる。このとき、ノードＸ１の値は、クロック信号ＣＫ、テスト入力信号ＳＩの値に依存するアンドオアインバータ回路ＡＯＩ２の出力によって決まる。

先ず、テスト選択信号ＳＣＡＮがローレベルであり、出力信号Ｑがデータ信号Ｄに依存して決まるときについて説明する（図２中のｔ１〜ｔ７の期間）。

クロック信号ＣＫがローレベルの期間（図２中のｔ１、ｔ４、ｔ７の期間に相当）には、Ｐ型トランジスタＰ１によりノードＸ１がハイレベルとなる。この時、Ｎ型トランジスタＮ４及びＰ型トランジスタＰ２がカットオフされるので、出力信号ＱはＩＮＶ５、ＩＮＶ６で構成されるラッチにより以前の値に保持される。

クロック信号ＣＫがハイレベルに遷移する時、ノードＣＫＤは直ちにハイレベルには遷移せず、ＩＮＶ１〜ＩＮＶ２によって生じる遅延時間だけ後れてハイレベルに遷移する。クロック信号ＣＫがハイレベル且つノードＣＫＤがローレベルの期間（以後、評価期間と呼ぶ。図２のｔ２、ｔ５の期間に相当）では、アンドオアインバータ回路ＡＯＩ１の出力はハイレベルとなり、Ｎ型トランジスタＮ２０がオン状態となるので、この期間にデータ信号Ｄがハイレベルであれば、ノードＸ１はハイレベルからローレベルに変化し、Ｐ型トランジスタＰ２により出力信号Ｑがハイレベルに遷移する。評価期間に入力端子Ｄがローレベルであれば、ノードＸ１はハイレベルのままであり、Ｎ型トランジスタＮ４〜Ｎ５によって出力信号Ｑがローレベルに遷移する。続いて、クロック信号ＣＫがハイレベルで且つノードＣＫＤがハイレベルの状態（以後、保持期間と呼ぶ。図２中のｔ３、ｔ６の期間に相当）に移行するが、このとき、ノードＸ１がハイレベルであれば、アンドオアインバータ回路ＡＯＩ１によりＮ型トランジスタＮ２０はカットオフされるので、データ信号Ｄの値に影響されることなく、インバータ回路ＩＮＶ３〜ＩＮＶ４によりレベルが保持される。ノードＸ１がローレベルで保持期間に入った場合、Ｐ型トランジスタＰ１がカットオフされているので、データ信号Ｄの値に関係なく、インバータ回路ＩＮＶ３〜ＩＮＶ４によりノードＸ１はローレベルを維持する。

次に、テスト選択信号ＳＣＡＮがハイレベルのときについて説明する（図２中のｔ１１〜ｔ１７の期間に相当）。

クロック信号ＣＫがローレベルの期間（図２中のｔ１１、ｔ１４、ｔ１７の期間に相当）には、Ｐ型トランジスタＰ１によりノードＸ１がハイレベルとなる。この時、Ｎ型トランジスタＮ４及びＰ型トランジスタＰ２がカットオフされるので、出力信号Ｑは以前の値に保持される。続いて、クロック信号ＣＫがハイレベルに遷移する時、ノードＣＫＤは直ちにハイレベルには遷移せず、ＩＮＶ１〜ＩＮＶ２によって生じる遅延時間だけ後れてハイレベルに遷移する。クロック信号ＣＫがハイレベル且つノードＣＫＤがローレベルの期間（前述の評価期間。図２のｔ１２、ｔ１５の期間に相当）では、アンドオアインバータ回路ＡＯＩ２の出力には、テスト入力信号ＳＩを反転した信号が出力される。テスト選択信号ＳＣＡＮ、クロック信号ＣＫが共にハイレベルであるので、Ｎ型トランジスタＮ２３、Ｎ３がオン状態となるので、この期間にテスト入力信号ＳＩがローレベル（アンドオアインバータ回路ＡＯＩ２の出力がハイレベル）であれば、ノードＸ１はハイレベルからローレベルに変化し、Ｐ型トランジスタＰ２により出力信号Ｑがハイレベルに遷移する。評価期間にテスト入力信号ＳＩがハイレベル（アンドオアインバータ回路ＡＯＩ２の出力がローレベル）であれば、ノードＸ１はハイレベルのままであり、Ｎ型トランジスタＮ４〜Ｎ５によって出力信号Ｑがローレベルに遷移する。続いて、クロック信号ＣＫがハイレベルで且つノードＣＫＤがハイレベルの状態（前述の保持期間。図２中のｔ１３、ｔ１６の期間に相当）に移行するが、このとき、ノードＸ１がハイレベルであれば、アンドオアインバータ回路ＡＯＩ２によりＮ型トランジスタＮ２２はカットオフされるので、テスト入力信号ＳＩの値に影響されることなく、インバータ回路ＩＮＶ３〜ＩＮＶ４によりレベルが保持される。ノードＸ１がローレベルで保持期間に入った場合、Ｐ型トランジスタＰ１がカットオフされているので、テスト入力信号ＳＩの値に関係なく、インバータ回路ＩＮＶ３〜ＩＮＶ４によりノードＸ１はローレベルを維持する。

通常、インバータ回路は２個のトランジスタ、アンドオアインバータ回路は６個のＭＯＳトランジスタより構成されるので、図１のフリップフロップ回路は合計３３個のＭＯＳトランジスタより構成される。

以上述べた通り、本実施形態によると、図９の従来例１の回路に比べＭＯＳトランジスタ数は５個増加するが、データ信号が加わるＮ型トランジスタの直列段数を４個から３個に削減でき、動作時の速度を向上することができる。

また、動作時に比べ高速動作の要求されず、ホールド制約時間が小さいことが要求されるテスト動作時においては、ホールド制約時間を小さくすることができる。これについて図３を用いて説明する。

図３は、クロック信号ＣＫがローからハイに遷移してデータを読み込むときに、データ信号Ｄ、テスト入力信号ＳＩ及びアンドオアインバータ回路ＡＯＩ２の出力信号がデータを保持しておかなければならない期間の相対的な関係を表したタイミングチャートである。

データ信号Ｄ、テスト入力信号ＳＩ及びアンドオアインバータ回路ＡＯＩ２の出力信号でハッチで斜線で表した期間が、クロック信号ＣＫが立ち上がるときに各信号のデータを一定に保っておかなければならない期間を表す。

クロック信号ＣＫが立ち上がる前にデータを確定させておかなければならない時間をセットアップ制約時間と呼ぶ。

同期設計を行った半導体順序回路では、
クロック周期＜フリップフロップ回路の遅延時間＋セットアップ制約時間＋組み合わせ論理回路の最大パス遅延
を満たす必要があるため、このセットアップ制約時間が小さいほど高速なフリップフロップ回路であると言える。

また、クロック信号ＣＫが立ち上がってからデータを保持させておかなければならない時間をホールド制約時間と呼ぶ。ホールド制約時間が大きいと、クロック信号ＣＫが立ち上がってからデータ信号Ｄ又はテスト入力信号ＳＩに加わるデータが変化しないように前段のフリップフロップ回路の出力との間に信号を遅延させるための回路を挿入しなければならない場合があり、面積の増大に繋がる。特に、テスト入力信号ＳＩには前段のフリップフロップ回路の出力信号を直に加える必要があるため、より問題となる。

本実施形態において、アンドオアインバータ回路ＡＯＩ２の信号がデータを保持しておくべき期間がデータ信号Ｄの同期間と同じと仮定する。この場合、テスト入力信号ＳＩからアンドオアインバータ回路ＡＯＩ２の出力までに遅延時間Ｔｄｅｌａｙが生じるため、テスト入力信号ＳＩのホールド制約時間Ｔｈｏｌｄ＿ＳＩはデータ信号Ｄのホールド制約時間Ｔｈｏｌｄ＿Ｄに比べ、Ｔｄｅｌａｙ時間だけ小さくすることができ、以下の関係となる。

Ｔｈｏｌｄ＿ＳＩ ＝ Ｔｈｏｌｄ＿Ｄ − Ｔｄｅｌａｙ
また、テスト入力信号ＳＩのセットアップ制約時間Ｔｓｅｔｕｐ＿ＳＩは、同様にデータ信号Ｄのセットアップ制約時間Ｔｓｅｔｕｐ＿Ｄに対し、
Ｔｓｅｔｕｐ＿ＳＩ ＝ Ｔｓｅｔｕｐ＿Ｄ ＋ Ｔｄｅｌａｙ
の関係となる。このように、テスト入力信号ＳＩのセットアップ時間Ｔｓｅｔｕｐ＿ＳＩは、データ信号Ｄのセットアップ制約時間Ｔｓｅｔｕｐ＿Ｄに対して大きくなるが、テスト入力信号ＳＩに前段のフリップフロップ回路からの信号が加わるまでの遅延時間は一般的に短いので、問題とならない。

以上のように、本実施形態によれば、テスト入力信号ＳＩのホールド制約時間Ｔｈｏｌｄ＿Ｓを小さくすることができ、本実施形態のフリップフロップ回路を用いた半導体集積回路において、フリップフロップ回路間の遅延素子（一般にはバッファ回路などで構成される）の数を削減することができる。

尚、図１において、インバータ回路ＩＮＶ４、ＩＮＶ６は、クロック信号によって出力をハイインピーダンスに制御されるトライステートインバータであっても良い。

（実施形態２）
以下、本発明の第２の実施形態のスキャン付きフリップフロップ回路について、図面を参照しながら説明する。

図４は本実施形態のスキャン付きフリップフロップ回路を示す回路図であり、図５はその動作を示すタイミングチャートである。

図４においてＤはデータ信号（第１のデータ信号）、ＣＫはクロック信号、ＳＩはテスト入力信号（第２のデータ信号）、ＳＣＡＮはテスト選択信号（入力選択信号）、Ｑは出力信号、ＮＱは反転出力信号、Ｘ１〜Ｘ４はノード、ＶＤＤは所定電源電位（第１の電位）の電源（第１の電位供給ノード）、ＧＮＤはグランド（第２の電位供給ノード）である。

また、図４において、２０は入力部、２１はラッチ回路、２２はノード（第１のノード）Ｘ２を有する制御部、２３は出力部であり、Ｐ型トランジスタ（第１極性のトランジスタ）Ｐ１〜Ｐ５、Ｎ型トランジスタ（第２極性のトランジスタ）Ｎ３、Ｎ４、Ｎ６〜Ｎ８、Ｎ２０〜Ｎ２３、インバータ回路ＩＮＶ１〜ＩＮＶ４、ＮＯＲ回路ＮＲ１、ＮＲ２を含んで構成される。ＩＮＶ１はノードＸ２の信号を遅延させるための回路、ＩＮＶ２、ＩＮＶ３はノードＸ１の値を保持すると共に、ノードＸ１の信号をノードＸ２に伝えるための回路である。

前記入力部２０において、Ｘ１は第２のノード、Ｐ型トランジスタＰ１は第１のＰ型トランジスタ、Ｎ型トランジスタＮ３は第１のＮ型トランジスタ、Ｂ１は第２及び第３のＮ型トランジスタＮ２２、Ｎ２３を有する第１のＮ型論理ブロック（第１の論理ブロック）、Ｂ２は第４及び第５のＮ型トランジスタＮ２１、Ｎ２２を有する第２のＮ型論理ブロック（第２の論理ブロック）、ＮＲ２はＮＯＲ回路で構成された第１の論理ゲート、ＮＲ１はＮＯＲ回路で構成された第２の論理ゲートである。

また、ラッチ部２１において、インバータ回路ＩＮＶ３は、その入力側がノードＸ１に接続された第１のインバータ回路、インバータ回路ＩＮＶ２は、その入力側がノード（第３のノード）Ｘ５に接続された第２のインバータ回路である。

更に、前記制御部２２において、Ｐ型トランジスタＰ２は第２のＰ型トランジスタ、Ｐ型トランジスタＰ４は第３のＰ型トランジスタ、Ｎ型トランジスタＮ４は第４のＮ型トランジスタ、ＩＮＶ１はノードＸ２の電位を所定時間遅延させて出力する遅延素子である。

以下、本実施形態のスキャン付きフリップフロップ回路の具体的な構成及びその動作を図４及び図５を参照して説明する。

テスト選択信号ＳＣＡＮがローレベル（第１の論理レベル）のとき、Ｎ型トランジスタＮ２２はオフとなり、ノードＸ１からＮ型トランジスタＮ３、Ｎ２２、Ｎ２３を経てグランドＧＮＤに至る電流の経路は、カットオフされる。このとき、ノードＸ１の値は、クロック信号ＣＫがハイレベル（第２の論理レベル）、ＮＯＲ回路ＮＲ１の出力であるノードＸ３がハイレベルのときには、データ信号Ｄによって決まる。よって、出力信号Ｑ、反転出力信号ＮＱもデータ信号Ｄに依存して決まる。テスト選択信号ＳＣＡＮがハイレベルのとき、ＮＯＲ回路ＮＲ１の出力であるノードＸ３はローレベルとなり、Ｎ型トランジスタＮ２０はオフとなり、ノードＸ１からＮ型トランジスタＮ３、Ｎ２０、Ｎ２１を経てグランドＧＮＤに至る電流の経路は、カットオフされる。このとき、ノードＸ１の値は、クロック信号ＣＫがハイレベルのとき、テスト入力信号ＳＩとインバータ回路ＩＮＶ１の出力を入力するＮＯＲ回路ＮＲ２の出力信号Ｘ４に依存して決まる。即ち、インバータ回路ＩＮＶ１の出力がローレベルのとき、データ入力信号ＳＩに依存して決まる。よって出力信号Ｑ、反転出力信号ＮＱもテスト入力信号ＳＩに依存して決まる。

先ず、テスト選択信号ＳＣＡＮがローレベルであり、出力信号Ｑがデータ信号Ｄに依存して決まるときについて、説明する（図５のｔ１〜ｔ７の期間）。

クロック信号ＣＫがローレベルの期間（図５中のｔ１、ｔ４、ｔ７の期間に相当）には、Ｐ型トランジスタＰ１によりノードＸ１がハイレベルに、Ｐ型トランジスタＰ３によりノードＸ２がハイレベルとなる。この時、Ｎ型トランジスタＮ４及びＰ型トランジスタＰ２がカットオフされるので、出力信号Ｑは、インバータ回路ＩＮＶ５、Ｐ型トランジスタＰ５、Ｎ型トランジスタＮ７、Ｎ８により以前の値に保持される。

クロック信号ＣＫがハイレベル且つノードＸ３がハイレベルの期間（図５中のｔ２、ｔ５の期間に相当）は、Ｎ型トランジスタＮ２０がオン状態となるので、この期間にデータ信号Ｄがハイレベルであれば、ノードＸ１はハイレベルからローレベルに変化する。このとき、インバータ回路ＩＮＶ３の出力は、ローレベルからハイレベルに遷移する。よって、ノードＸ２、Ｘ３はハイレベルに保たれる（図５中のｔ３の期間に相当）。このとき、Ｎ型トランジスタＮ４がオンになり、反転出力信号ＮＱがローレベルに、出力信号Ｑがハイレベルに遷移する。入力端子Ｄがローレベルであれば、ノードＸ１はハイレベルのままであり、インバータ回路ＩＮＶ４の出力もローレベルのままであり、Ｎ型トランジスタＮ６がオンであるので、ノードＸ２はハイレベルからローレベルに遷移する。そして、ＮＯＲ回路ＮＲ１の出力であるノードＸ３がローレベルに遷移する。このとき、Ｐ型トランジスタＰ２がオンになり、反転出力信号ＮＱがハイレベル、出力信号Ｑがローレベルに遷移する。

クロック信号ＣＫがハイレベルで且つノードＸ３がローレベルの状態（図５中のｔ６の期間に相当）になると、Ｎ型トランジスタＮ２０はカットオフされるので、データ信号Ｄの値に影響されることなく、インバータ回路ＩＮＶ２〜ＩＮＶ３によりノードＸ１のレベルが保持される。クロック信号ＣＫがハイレベルで且つノードＸ１がローレベルの場合には、Ｐ型トランジスタＰ１がカットオフされているので、データ信号Ｄの値に関係なく、インバータ回路ＩＮＶ２〜ＩＮＶ３によりノードＸ１はローレベルを維持する。

次に、テスト選択信号ＳＣＡＮがハイレベルであり、出力信号Ｑがテスト入力信号ＳＩに依存して決まるときについて、説明する（図５のｔ１１〜ｔ１７の期間）。

クロック信号ＣＫがローレベルの期間（図５中のｔ１１、ｔ１４、ｔ１７の期間に相当）には、Ｐ型トランジスタＰ１によりノードＸ１がハイレベルに、Ｐ型トランジスタＰ３によりノードＸ２がハイレベルとなる。この時、Ｎ型トランジスタＮ４及びＰ型トランジスタＰ２がカットオフされるので、インバータ回路ＩＮＶ５、Ｐ型トランジスタＰ５、Ｎ型トランジスタＮ７、Ｎ８により、反転出力信号ＮＱ及び出力信号Ｑは以前の値に保持される。

クロック信号ＣＫがハイレベルのとき、Ｎ型トランジスタＮ３、Ｎ２２がオン状態となる。クロック信号ＣＫがローレベルからハイレベルに遷移した後、一定期間（図５中のｔ１２、ｔ１５の期間に相当）の間、ノードＸ１のハイレベルの信号を入力するインバータ回路ＩＮＶ１の出力はローレベルとなるので、この期間にテスト入力信号ＳＩがローレベルのときには、ノードＸ４がハイレベルとなり、Ｎ型トランジスタＮ２３がオンとなって、ノードＸ１はハイレベルからローレベルに変化する。このとき、インバータ回路ＩＮＶ３の出力はローレベルからハイレベルに遷移する。よって、ノードＸ２、Ｘ４はハイレベルに保たれる（図５中のｔ１３の期間に相当）。このとき、Ｎ型トランジスタＮ４がオンになり、反転出力信号ＮＱがローレベル、出力信号Ｑがハイレベルに遷移する。入力端子Ｄがローレベルであれば、ノードＸ１はハイレベルのままであり、インバータ回路ＩＮＶ３の出力もローレベルのままであり、Ｎ型トランジスタＮ６がオンであるので、ノードＸ２はハイレベルからローレベルに遷移する。そして、インバータ回路ＩＮＶ２の出力であるノードＸ４がローレベルに遷移する。このとき、Ｐ型トランジスタＰ２がオンになり、反転出力信号ＮＱがハイレベル、出力信号Ｑがローレベルに遷移する。

クロック信号ＣＫがハイレベルで且つノードＸ４がローレベルの状態（図５中のｔ１６の期間に相当）になると、Ｎ型トランジスタＮ２３はカットオフされる。このとき、ノードＸ２はローレベルであり、インバータ回路ＩＮＶ１の出力はハイレベルであるので、ＮＯＲ回路ＮＯＲ２の出力Ｘ４は、テスト入力信号ＳＩの値が変化してもローレベルのままであり、テスト入力信号ＳＩに影響されることなく、インバータ回路ＩＮＶ２〜ＩＮＶ３によりノードＸ１のレベルが保持される。
クロック信号ＣＫがハイレベルで且つノードＸ１がローレベルの場合には、Ｐ型トランジスタＰ１がカットオフされているので、テスト入力信号ＳＩの値に関係なく、インバータ回路ＩＮＶ２〜ＩＮＶ３によりノードＸ１はローレベルを維持する。

通常、インバータ回路は２個のトランジスタ、２入力ＮＯＲ回路は４個のトランジスタより各々構成されるため、図４に示す本実施形態のフリップフロップ回路は合計３０個のトランジスタより構成される。

以上述べた通り、本実施形態によれば、図８の従来例１の回路に比べトランジスタ数は２個増加するが、データ信号が加わるＮ型トランジスタの直列段数を４個から３個に削減でき、動作時の速度を向上することができる。

また、第１の実施形態と同様に、本実施形態によれば、テスト入力信号のホールド制約時間を小さくすることができ、本実施形態のフリップフロップ回路を用いた半導体集積回路において、フリップフロップ回路間の遅延素子（一般にはバッファ回路などで構成される）の数を削減することができる。

尚、本実施形態において、クロック信号ＣＫが入力されるＮ型トランジスタＮ３はノードＸ１に近い側に位置するが、グランドＧＮＤに近い側に位置しても良い。また、Ｎ型トランジスタＮ８の電流駆動力をＰ型トランジスタＰ３に比べて１／５程度以下になるように小さく設定すれば、Ｎ型トランジスタＮ７は削除することが可能である。このとき、合計２９個のトランジスタでフリップフロップ回路を構成可能である。

また、図４において、インバータ回路ＩＮＶ２はクロック信号によって出力をハイインピーダンスに制御されるトライステートインバータであっても良い。

（実施形態３）
以下、本発明の第３の実施形態のスキャン付きフリップフロップ回路について、図面を参照しながら説明する。

図６は、本実施形態のスキャン付きフリップフロップ回路を示す回路図である。図６は図４に示した実施形態２におけるフリップフロップ回路のＮＯＲ回路ＮＲ１、ＮＲ２に含まれるＰ型トランジスタの一部を共用した構成となっている。本実施形態の構成要素のうち、第２の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。Ｐ６〜Ｐ８はＰ型トランジスタ、Ｎ９〜Ｎ１２はＮ型トランジスタである。Ｐ型トランジスタＰ６が、２つのＮＯＲ回路ＮＲ１、ＮＲ２で共用したトランジスタである。

図５に示したＮＯＲ回路ＮＲ１、ＮＲ２を構成するためには、８個のトランジスタが必要であるのに対し、本実施形態では、Ｐ型トランジスタＰ６〜Ｐ８、Ｎ型トランジスタＮ９〜Ｎ１２の７個のトランジスタで同様の機能を実現できる。

以上述べた通り、本実施形態によれば、第２の実施形態で述べた効果に加え、更にＭＯＳトランジスタ数を１個削減することができる。

尚、図６において、インバータ回路ＩＮＶ２はクロック信号によって出力をハイインピーダンスに制御されるトライステートインバータであっても良い。

（実施形態４）
以下、本発明の第４の実施形態のスキャン付きフリップフロップ回路について図面を参照しながら説明する。

図７は、本実施形態のフリップフロップ回路を示す回路図である。尚、本実施形態では、第１〜第３の実施形態において図１、図４及び図６に示した回路図と同一の回路を構成する素子については同一の符号を付し、その説明を省略する。

図７のＤ１〜ＤＮは複数の入力信号からなるデータ信号群、複合論理ブロックＭＢは、その内部構成は図示しないが、前記データ信号群のデータ数に等しい個数のＮ型トランジスタから構成された論理回路である。

図７に示す回路は図４に示す第２の実施形態のＮ型トランジスタＮ２１を複合論理ブロックＭＢに置き換えた構成となっている。複合論理ブロックＭＢはＮ型トランジスタだけで論理を構成できるので、同様の機能をフリップフロップ回路とＣＭＯＳ論理回路と別々に構成する場合に比べ、トランジスタ数を削減することができる。

本実施形態によれば、実施形態２で示した効果に加え、フリップフロップ回路の機能を増やし、且つチップ全体の回路面積の削減を同時に行うことができる。

尚、図７において、インバータ回路ＩＮＶ２はクロック信号によって出力をハイインピーダンスに制御されるトライステートインバータであっても良い。

また、以上の説明では、第１極性のトランジスタをＰ型トランジスタで構成し、第２極性のトランジスタをＮ型トランジスタで構成したが、本発明はこれに限定されず、逆に、第１極性のトランジスタをＮ型トランジスタで構成し、第２極性のトランジスタをＰ型トランジスタで構成しても良いのは勿論である。この場合には、論理レベルのローレベル、ハイレベル、及び、電源電位と接地電位との関係を既述の説明とは逆にすれば良い。

以上説明したように、本発明では、高速に動作し且つ従来よりも少ないトランジスタ数で構成可能なフリップフロップ回路を提供できるので、高機能を有した大規模な半導体集積回路への適用が有用である。

本発明の第１の実施形態のフリップフロップ回路を示す回路図である。 同フリップフロップ回路の動作を示すタイムチャート図である。 同フリップフロップ回路のホールド制約時間の特性を表すタイムチャート図である。 本発明の第２の実施形態のフリップフロップ回路を示す回路図である。 同フリップフロップ回路の動作を示すタイムチャート図である。 本発明の第３の実施形態のフリップフロップ回路を示す回路図である。 本発明の第４の実施形態のフリップフロップ回路を示す回路図である。 従来のフリップフロップ回路の回路図である。 従来の他のフリップフロップ回路の回路図である。

符号の説明

Ｐ１ 第１のＰ型トランジスタ（第１極性のトランジスタ）
Ｐ２ 第２のＰ型トランジスタ
Ｐ４ 第３のＰ型トランジスタ
Ｐ６ 共用Ｐ型トランジスタ
Ｎ３ 第１のＮ型トランジスタ（第２極性のトランジスタ）
Ｎ６ 第４のＮ型トランジスタ
Ｎ２０ 第３のＮ型トランジスタ
Ｎ２１ 第１のＮ型トランジスタ
Ｎ２２ 第２のＮ型トランジスタ
Ｎ２３ 第４のＮ型トランジスタ
Ｘ１ 第１のノード
Ｘ２ 第１のノード
Ｘ５ 第３のノード
Ｄ データ信号（第１のデータ信号）
ＣＫ クロック信号
Ｑ 出力信号
ＮＱ 反転出力信号
ＳＩ テスト入力信号（第２のデータ信号）
ＳＣＡＮ テスト選択信号（入力選択信号）
１０、２０ 入力部
１１、２２ 制御部
１２、２３ 出力部
２１ ラッチ回路
Ｂ１ 第１のＮ型論理ブロック（第１の論理ブロック）
Ｂ２ 第２のＮ型論理ブロック（第２の論理ブロック）
ＩＮＶ２ 第２のインバータ回路
ＩＮＶ３ 第１のインバータ回路
ＡＯＩ１ アンドオアインバータ回路（第２の論理ゲート）
ＡＯＩ２ アンドオアインバータ回路（第１の論理ゲート）
ＮＲ１ ＮＯＲ回路（第２の論理ゲートを構成する反転論理和回路）
ＮＲ２ ＮＯＲ回路（第１の論理ゲートを構成する反転論理和回路）
ＩＰ１ 第１の経路
ＩＰ２ 第２の経路
ＶＤＤ 電源（第１の電位供給ノード）
ＧＮＤ グランド（第２の電位供給ノード）
Ｄ１〜ＤＮ 複数のデータ信号群
ＭＢ 復号論理ブロック

Claims (7)

1. 複数のトランジスタを備え、クロック信号、第１のデータ信号、第２のデータ信号及び入力選択信号からなる第１の論理情報が入力され、前記第１の論理情報に基づく第２の論理情報を出力する入力部と、
   少なくとも前記クロック信号に依存した制御信号を生成する制御部と、
   前記第２の論理情報に基づく信号を出力する出力部とを備え、
   前記第２の論理情報が前記入力部から第１のノードを経て前記出力部へ伝達されるフリップフロップ回路であって、
   前記入力部は、前記クロック信号が第１の論理レベルのとき、前記第２の論理情報を第２の論理レベルの信号として前記第１のノードに出力し、前記クロック信号が第１の論理レベルから第２の論理レベルに遷移するとき、前記第１の論理情報と前記制御信号に基いた信号を前記第１のノードに出力するものであり、
   前記入力部において、
   前記第１のノードが第２の論理レベルから第１の論理レベルに遷移する際に電流が流れる第１の経路に含まれる第１のトランジスタのゲート端子には、前記第１のデータ信号が入力され、
   前記第１のノードが第２の論理レベルから第１の論理レベルに遷移する際に電気が流れ且つ前記第１のトランジスタを含まない第２の経路に含まれる第２のトランジスタのゲート端子には、少なくとも前記制御信号及び前記第２のデータ信号を入力する第１の論理ゲートの出力信号が入力される
   ことを特徴とするフリップフロップ回路。
2. 前記請求項１記載のフリップフロップ回路において、
   前記第１のトランジスタと直列に接続され、前記第１の経路に含まれる第３のトランジスタのゲート端子には、少なくとも前記入力選択信号及び前記制御信号が入力される第２の論理ゲートの出力信号が入力され、
   前記第２のトランジスタと直列に接続され且つ前記第２の経路に含まれる第４のトランジスタのゲート端子には、前記入力選択信号が入力される
   ことを特徴とするフリップフロップ回路。
3. 複数の第２極性トランジスタを備え、クロック信号、第１のデータ信号、第２のデータ信号及び入力選択信号を受ける入力部と、
   前記入力部の出力をラッチするラッチ回路と、
   第１のノードを有する制御部と、
   出力端子から信号を出力する出力部とを備え、
   前記入力部は、第１の電位供給ノードと第２のノードとの間に配置された第１の第１極性トランジスタと、前記第２のノードにドレインを接続された第１の第２極性トランジスタと、前記第１の第２極性トランジスタのソースと第２の電位供給ノードとの間に並列に接続された第１及び第２の論理ブロックとを有し、
   前記第１の論理ブロックは、直列に接続された第２及び第３の第２極性トランジスタを含み、前記第２の論理ブロックは、直列に接続された第４及び第５の第２極性トランジスタを含み、
   前記第１の第１極性トランジスタ及び前記第１の第２極性トランジスタのゲート端子には、前記クロック信号が入力され、
   前記第２の第２極性トランジスタのゲート端子には、前記入力選択信号が入力され、前記第３の第２極性トランジスタのゲート端子には、前記第１のノードを介して供給される制御信号及び前記第２のデータ信号が入力される第１の論理ゲートの出力信号が入力され、
   前記第４の第２極性トランジスタのゲート端子には、前記第１のデータ信号が入力され、前記第５の第２極性トランジスタのゲート端子には、前記第１のノードを介して供給される制御信号及び前記入力選択信号が入力される第２の論理ゲートの出力信号が入力され、
   前記ラッチ回路は、
   前記入力部の前記第２のノードを介して供給される信号が入力され、この信号の論理を反転して第３のノードに出力する第１のインバータと、前記第３のノードを介して供給される信号が入力され、この信号の論理を反転して前記第１のインバータの入力に出力する第２のインバータを含み、
   前記制御部は、
   第１の電位供給ノードと前記第３のノードとの間に、直列に配置された第２の第１極性トランジスタ及び第４の第２極性トランジスタと、
   前記第１の電位供給ノードと、前記第２の第１極性トランジスタと前記第４の第２極性トランジスタと間の中間ノードとなる前記第１のノードとの間に、配置された第３の第１極性トランジスタを有し、
   前記第２の第１極性トランジスタ及び前記第４の第２極性トランジスタのゲート端子には、前記クロック信号が入力され、
   前記第３の第１極性トランジスタのゲート端子には、前記出力端子又は前記第１のノードから出力される信号の論理に依存した論理を有する信号が入力され、
   前記出力部は、
   前記制御部の前記第１のノードを介して供給される信号及び前記ラッチ回路の前記第３のノードを介して供給される信号を受け、前記制御部の前記第１のノードを介して供給される信号が第２の論理レベルであり且つ前記ラッチ回路の前記第３のノードを介して供給される信号が第１の論理レベルのとき、前記出力端子の信号レベルを保持し、前記制御部の前記第１のノードを介して供給される信号が第１の論理レベルのとき、前記出力端子に前記第１のノードを介して供給される信号に依存した論理の信号を出力し、前記第３のノードを介して供給される信号が第２の論理レベルのとき、前記第３のノードを介して供給される信号に依存した論理の信号を出力する
   ことを特徴とするフリップフロップ回路。
4. 複数の第２極性トランジスタを備え、クロック信号、第１のデータ信号、第２のデータ信号及び入力選択信号を受ける入力部と、
   前記入力部の出力をラッチするラッチ回路と、
   第１のノードを有する制御部と、
   出力端子から信号を出力する出力部とを備え、
   前記制御部は、前記クロック信号を入力し、このクロック信号を所定期間遅延させて出力する遅延素子の出力に依存する制御信号を出力し、
   前記入力部は、第１の電位供給ノードと第２のノードとの間に配置された第１の第１極性トランジスタと、前記第２のノードにドレインを接続された第１の第２極性トランジスタと、前記第１の第２極性トランジスタのソースと第２の電位供給ノードとの間に並列に接続された第１及び第２の論理ブロックとを有し、
   前記第１の論理ブロックは、直列に接続された第２及び第３の第２極性トランジスタを含み、前記第２の論理ブロックは、直列に接続された第４及び第５の第２極性トランジスタを含み、
   前記第１の第１極性トランジスタ及び前記第１の第２極性トランジスタのゲート端子には、前記クロック信号が入力され、
   前記第２の第２極性トランジスタのゲート端子には、前記入力選択信号が入力され、前記第３の第２極性トランジスタのゲート端子には、前記第１のノードを介して供給される制御信号及び前記第２のデータ信号が入力される第１の論理ゲートの出力信号が入力され、
   前記第４の第２極性トランジスタのゲート端子には、前記第１のデータ信号が入力され、前記第５の第２極性トランジスタのゲート端子には、前記第１のノードを介して供給される制御信号及び前記入力選択信号が入力される第２の論理ゲートの出力信号が入力され、
   前記ラッチ回路は、
   前記入力部の前記第２のノードを介して供給される信号が入力され、この信号の論理を反転して第３のノードに出力する第１のインバータと、前記第３のノードを介して供給される信号が入力され、この信号の論理を反転して前記第１のインバータの入力に出力する第２のインバータを含み、
   前記出力部は、クロック端子に第１の論理レベルの信号が加わるとき、前記出力端子の信号を保持し、前記クロック端子に第２の論理レベルの信号が加わるとき、前記第２のノードの信号に依存した論理の信号を前記出力端子に出力する
   ことを特徴とするフリップフロップ回路。
5. 前記請求項１〜４の何れか１項に記載のフリップフロップ回路において、
   前記第１及び第２の論理ゲートは、各々反転論理和回路で構成される
   ことを特徴とするフリップフロップ回路。
6. 前記請求項５記載のフリップフロップ回路において、
   前記第１の論理ゲートである反転論理和回路の一部を構成し且つ前記制御信号がゲート端子に加わる第１極性トランジスタと、
   前記第２の論理ゲートである反転論理和回路の一部を構成し且つ前記制御信号がゲート端子に加わる第１極性トランジスタとが、１個の第１極性トランジスタで共用される
   ことを特徴とするフリップフロップ回路。
7. 前記請求項３〜６の何れか１項に記載のフリップフロップ回路において、
   前記入力部には、前記第１、第２のデータ信号を含む３つ以上のデータ信号群が入力され、
   前記データ信号群が入力され、前記第１及び第２の論理ブロックを含む３つ以上の論理ブロックを有する
   ことを特徴とするフリップフロップ回路。

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