JPH09270470A - Semiconductor integrated circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To increase the withstanding voltage of a transistor by eliminating a portion where the curvature of a depletion layer becomes larger by extending a field electrode to a LOCOS oxide film. SOLUTION: A plurality of island regions 26 are formed by separating an epitaxial layer 22 formed on a substrate 21, and a LOCOS oxide film 27 is formed on the surface of the epitaxial layer 22. Together with a gate electrode 35, a field electrode 38 covering the upper portion of a base-collector junction of an NPN transistor 28 is former, and the field electrode 38 is extended to the upper part of the LOCOS oxide film 27.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、バイポーラ型トラ
ンジスタを具備する半導体集積回路のベース・コレクタ
間耐圧ＶCBOの向上に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to improvement of base-collector withstand voltage VCBO of a semiconductor integrated circuit including a bipolar transistor.

【０００２】[0002]

【従来の技術】半導体集積回路（ＩＣ、ＬＳＩ等）では
各素子の微細化が進むと接合深さが浅くなるので耐圧が
低下するという問題があり、このようなＩＣに３０乃６
０Ｖ程度の比較的高電圧を印加する場合には、バイポー
ラ型トランジスタのベース・コレクタ間逆方向耐圧ＶCB
Oを如何に向上させるかが重要な課題になっている。2. Description of the Related Art In a semiconductor integrated circuit (IC, LSI, etc.), as the miniaturization of each element progresses, the junction depth becomes shallower, so that there is a problem that the breakdown voltage decreases.
When a relatively high voltage of about 0 V is applied, the reverse breakdown voltage VCB between the base and collector of the bipolar transistor
How to improve O is an important issue.

【０００３】ＩＣに組み込まれるＮＰＮ型のトランジス
タは、コレクタとなるＮ型エピタキシャル層表面にＰ型
のベース領域を形成し、ベース領域表面にＮ型のエミッ
タ領域を形成したものであるが、ベース・コレクタ接合
の端部においてベース不純物（硼素）が酸化膜に捕獲さ
れることに起因する表面デプレーションにより、空乏層
が内側に湾曲し、ここで電界集中が発生して耐圧ＶCBO
が劣化する現象があった。An NPN type transistor incorporated in an IC has a P type base region formed on the surface of an N type epitaxial layer serving as a collector, and an N type emitter region formed on the surface of the base region. The depletion layer is curved inward due to surface depletion due to the base impurities (boron) being captured by the oxide film at the end of the collector junction, where electric field concentration occurs and the breakdown voltage VCBO
There was a phenomenon of deterioration.

【０００４】そこで本願出願人は、特願平０５ー２９６
６９１号に記載したように、ベース領域の周囲にフィー
ルド電極を形成する手法を提案している。即ち図８に示
すように、コレクタとなる島領域１の表面にＰ型のベー
ス領域２を形成し、ベース領域２の表面にＮ＋エミッタ
領域３を形成し、ベース・コレクタ接合の上を覆うよう
に酸化膜４上にフィールド電極５を形成したものであ
る。この構造では、フィールド電極５にベース領域２と
同電位を与えるので、空乏層をフィールド電極５端まで
拡張でき、電界集中による耐圧劣化を抑制できる。Therefore, the applicant of the present application filed Japanese Patent Application No. 05-296.
As described in No. 691, there is proposed a method of forming a field electrode around the base region. That is, as shown in FIG. 8, a P-type base region 2 is formed on the surface of the island region 1 serving as a collector, and an N + emitter region 3 is formed on the surface of the base region 2 so as to cover the base-collector junction. Further, the field electrode 5 is formed on the oxide film 4. In this structure, since the same potential as that of the base region 2 is applied to the field electrode 5, the depletion layer can be extended to the end of the field electrode 5 and the breakdown voltage deterioration due to electric field concentration can be suppressed.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、フィー
ルド電極５を配置して空乏層を伸張したとはいえ、フィ
ールド電極による電界が急に途切れるので、同じくフィ
ールド電極５端の島領域表面で空乏層の曲率が大とな
り、電界集中が生じるので、期待値以上には耐圧が向上
しない欠点があった。However, even though the field electrode 5 is arranged and the depletion layer is extended, the electric field due to the field electrode is suddenly interrupted, and thus the depletion layer is also formed on the surface of the island region at the end of the field electrode 5. Since the curvature becomes large and the electric field is concentrated, the breakdown voltage is not improved more than the expected value.

【０００６】[0006]

【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、ベース領域から離れた位置に
膜厚が徐々に厚くなる絶縁膜を形成し、フィールド電極
前記徐々に膜厚が厚くなる絶縁膜の上部にまで延在する
事により、耐圧ＶCBOの大きいトランジスタを得るもの
である。SUMMARY OF THE INVENTION The present invention has been made in view of the above conventional problems. An insulating film having a gradually increasing film thickness is formed at a position away from the base region, and the field electrode is gradually increased in film thickness. By extending to the upper part of the insulating film whose thickness becomes thicker, a transistor having a large withstand voltage VCBO is obtained.

【０００７】本発明によれば、フィールド電極の電界が
徐々に弱まるので空乏層が急に途切れることなく外側に
伸びることができるものである。また、ＭＯＳ素子のＬ
ＯＣＯＳ酸化工程、およびゲート電極形成工程と共用す
ることで、工程を合理化できるものである。According to the present invention, since the electric field of the field electrode is gradually weakened, the depletion layer can be extended outward without sudden interruption. In addition, L of the MOS element
The process can be rationalized by sharing it with the OCOS oxidation process and the gate electrode formation process.

【０００８】[0008]

【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明による半導体集積回路
を示す断面図である。一例としてＮＰＮトランジスタと
Ｎチャンネル型ＭＯＳ素子（以下、ＮＭＯＳと称す）と
を図示してある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a sectional view showing a semiconductor integrated circuit according to the present invention. As an example, an NPN transistor and an N channel type MOS element (hereinafter referred to as NMOS) are shown.

【０００９】図１において、２１はＰ型の単結晶シリコ
ン半導体基板、２２は基板２１の上に気相成長して形成
したＮ‐型のエピタキシャル層、２３は基板２１とエピ
タキシャル層２２との間に埋め込んで形成したＮ＋型の
埋め込み層、２４は基板２１とエピタキシャル層２２と
の間に埋め込んで形成したＰ＋型の埋め込み層、２５は
エピタキシャル層２２を貫通してエピタキシャル層２２
を複数の島領域２６に形成するＰ＋型の分離領域、２７
はエピタキシャル層２２表面に形成したＬＯＣＯＳ酸化
膜、２８はＮＰＮトランジスタ、２９はＮＭＯＳ素子で
ある。なお、Ｐ＋分離領域２５と基板２１とで囲まれた
エピタキシャル層２２が島領域２６である。In FIG. 1, 21 is a P-type single crystal silicon semiconductor substrate, 22 is an N-type epitaxial layer formed on the substrate 21 by vapor phase growth, and 23 is between the substrate 21 and the epitaxial layer 22. Embedded in the N + type embedded layer, 24 is a P + type embedded layer formed by being embedded between the substrate 21 and the epitaxial layer 22, and 25 is an epitaxial layer 22 penetrating the epitaxial layer 22.
A P + type isolation region for forming a plurality of island regions 26,
Is a LOCOS oxide film formed on the surface of the epitaxial layer 22, 28 is an NPN transistor, and 29 is an NMOS element. The epitaxial layer 22 surrounded by the P + isolation region 25 and the substrate 21 is the island region 26.

【００１０】ＮＰＮトランジスタ２８は、島領域２６表
面に形成したＰ型のベース領域３０、ベース領域３０の
表面に形成したＮ＋型のエミッタ領域３１、エピタキシ
ャル層２２表面からＮ＋埋め込み層２３に達するコレク
タ導出領域３２とを有する。ＮＭＯＳ素子部２９は、エ
ピタキシャル層２２表面からＰ＋埋め込み層２４に達す
るＰ−型ウェル領域３３、ウェル領域３３の表面に形成
したＮ＋型のソース・ドレイン領域３４、および膜厚数
百オングストロームのゲート酸化膜を挟んで形成したポ
リシリコンゲート電極３５とを有する。The NPN transistor 28 has a P-type base region 30 formed on the surface of the island region 26, an N + -type emitter region 31 formed on the surface of the base region 30, and a collector lead-out which reaches the N + buried layer 23 from the surface of the epitaxial layer 22. Region 32. The NMOS device portion 29 includes a P− type well region 33 reaching the P + buried layer 24 from the surface of the epitaxial layer 22, an N + type source / drain region 34 formed on the surface of the well region 33, and a gate oxidation having a film thickness of several hundred angstroms. And a polysilicon gate electrode 35 formed so as to sandwich the film.

【００１１】エピタキシャル層２２の表面はシリコン酸
化膜３６が被覆しており、酸化膜３６を開口したコンタ
クトホールを介して、各拡散領域にアルミ電極３７がオ
ーミックコンタクトしている。ベース領域３０の周囲は
ＬＯＣＯＳ酸化膜２７が囲んでいる。また、ＬＯＣＯＳ
酸化膜２７はパターニングされた耐酸化膜（シリコン窒
化膜）をマスクに選択酸化で形成されているので、ＬＯ
ＣＯＳ端から前記膜厚が最も厚い部分に至るまで（図示
Ｗ）、エピタキシャル層２２の表面から徐々に膜厚が厚
くなっている。ベース領域３０からＬＯＣＯＳ酸化膜２
７までの距離は、ベース領域３０の全周にわたり、ほぼ
一定である。The surface of the epitaxial layer 22 is covered with a silicon oxide film 36, and an aluminum electrode 37 is in ohmic contact with each diffusion region through a contact hole formed in the oxide film 36. The base region 30 is surrounded by a LOCOS oxide film 27. Also, LOCOS
Since the oxide film 27 is formed by selective oxidation using the patterned oxidation resistant film (silicon nitride film) as a mask,
From the COS edge to the thickest part (W in the figure), the film thickness gradually increases from the surface of the epitaxial layer 22. Base region 30 to LOCOS oxide film 2
The distance to 7 is almost constant over the entire circumference of the base region 30.

【００１２】島領域２６の表面は前記コンタクトホール
とＬＯＣＯＳ酸化膜２７とを除いてゲート絶縁膜と同じ
く数千オングストロームの膜厚のシリコン酸化膜３６で
被覆されている。そしてシリコン酸化膜３６の上に、少
なくともベース領域３０と島領域２６とのＰＮ接合（ベ
ース・コレクタ接合）の上部を被覆するフィールド電極
３８を形成する。The surface of the island region 26 is covered with a silicon oxide film 36 having a thickness of several thousand angstroms like the gate insulating film except for the contact hole and the LOCOS oxide film 27. Then, a field electrode 38 is formed on the silicon oxide film 36 to cover at least the upper portion of the PN junction (base-collector junction) between the base region 30 and the island region 26.

【００１３】図２を参照して、フィールド電極３８はベ
ース領域３０を取り囲むような環状のパターンを具備し
ており、ベース電極３７ａのコンタクトホールを拡張し
てベース電極３７ａがベース領域３０とフィールド電極
３８の両方にコンタクトしている。更にフィールド電極
３８は、酸化膜３６上を延在してＬＯＣＯＳ酸化膜２７
の上まで（前記膜厚が最も厚い部分に達するか越える程
度）延在している。このフィールド電極はＮＭＯＳのゲ
ート電極３５と同じ工程で形成されており、ゲート抵抗
の低減のために、シート抵抗が数十オーム程度に不純物
ドープされている。Referring to FIG. 2, the field electrode 38 has an annular pattern surrounding the base region 30, and the contact hole of the base electrode 37a is expanded so that the base electrode 37a extends to the base region 30 and the field electrode. Both are in contact with 38. Further, the field electrode 38 extends over the oxide film 36 and extends over the LOCOS oxide film 27.
To the top (to the extent that the film thickness reaches or exceeds the thickest part). This field electrode is formed in the same process as the gate electrode 35 of the NMOS, and has a sheet resistance of several tens of ohms doped to reduce the gate resistance.

【００１４】ベース・コレクタ間に逆バイアスを加える
と、フィールド電極３８にベース領域３０と同電位が印
加されているので、ベース領域３０と島領域２６とのベ
ース・コレクタ接合から広がる空乏層３９が、フィール
ド電極３８の電界によりエピタキシャル層２２表面に沿
って外側に拡張される。図３を参照して、従来例のよう
にフィールド電極３８が一定膜圧の酸化膜３６の上部で
途切れた構造であると、電界が急に途切れるので空乏層
３９ａは小さい曲率で終端し、電界集中を発生する。こ
の急峻な曲率に、酸化膜中の正電荷による作用が加わ
り、表面近傍で曲率が更にきつくなる。When a reverse bias is applied between the base and collector, the same potential as that of the base region 30 is applied to the field electrode 38, so that the depletion layer 39 extending from the base-collector junction between the base region 30 and the island region 26 is formed. The electric field of the field electrode 38 extends outward along the surface of the epitaxial layer 22. Referring to FIG. 3, when the field electrode 38 has a structure in which the field electrode 38 is interrupted above the oxide film 36 having a constant film thickness as in the conventional example, the electric field is suddenly interrupted, so that the depletion layer 39a terminates with a small curvature. Cause concentration. The effect of positive charges in the oxide film is added to this steep curvature, and the curvature becomes even tighter near the surface.

【００１５】これに対して本発明は、フィールド電極３
８がＬＯＣＯＳ酸化膜２７の上部にまで延在しているの
で、ＬＯＣＯＳ酸化膜２７の膜圧が徐々に大になるにつ
れてシリコン表面に与える電界の影響が徐々に弱まる。
そのため、空乏層３８ｂが急に途切れることなく、徐々
に薄くなってＬＯＣＯＳ酸化膜２７のバーズビーク付近
で終端することができる。従って、空乏層３９ｂから電
界集中を生じるような急峻な曲率を持つ部分を除去する
ことができる。On the other hand, according to the present invention, the field electrode 3
Since 8 extends to the upper portion of the LOCOS oxide film 27, the influence of the electric field on the silicon surface gradually weakens as the film pressure of the LOCOS oxide film 27 gradually increases.
Therefore, the depletion layer 38b can be gradually thinned and can be terminated near the bird's beak of the LOCOS oxide film 27 without sudden interruption. Therefore, it is possible to remove a portion having a steep curvature from the depletion layer 39b that causes electric field concentration.

【００１６】図４は本発明の第２の実施の形態を示す断
面図である。図１のＮＭＯＳ素子２９に代わり、ＤＳＡ
型のＭＯＳ素子４０（以下ＤＭＯＳ素子）を形成したも
のである。図１と同じ箇所には同じ符号を付して説明を
省略する。ＤＭＯＳ素子４０は、分離領域２４で分離さ
れた島領域２６に多数のＭＯＳセルを形成したもので、
図中４１はＰ型の拡散領域、４２はＰ型拡散領域４１の
表面に形成したＮ＋型のソース領域、４３はポリシリコ
ンゲート電極である。FIG. 4 is a sectional view showing a second embodiment of the present invention. DSA instead of the NMOS device 29 of FIG.
Type MOS element 40 (hereinafter, DMOS element) is formed. The same parts as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. The DMOS element 40 has a large number of MOS cells formed in the island region 26 separated by the separation region 24.
In the figure, 41 is a P type diffusion region, 42 is an N + type source region formed on the surface of the P type diffusion region 41, and 43 is a polysilicon gate electrode.

【００１７】Ｐ型拡散領域４１は、高濃度で拡散深さが
深いボディ部と、低濃度で拡散深さが浅いチャンネル部
とを有する。ゲート電極４３に印加した電圧によりソー
ス領域４２と島領域２６の間の前記チャンネル部表面に
チャンネルを形成し、ソース・ドレイン間電流を制御す
るようになっている。４４はドレイン導出領域であり、
エピタキシャル層２２表面からＮ＋埋め込み層２３にま
で達している。ＤＭＯＳ素子４０は島領域２６を共通ド
レインとして構成され、Ｎ＋埋め込み層２３とコレクタ
導出領域４４とがドレイン直列抵抗を減じてＭＯＳＦＥ
Ｔのオン抵抗ＲDS（on)を減じる。そして１組のＰ型拡
散領域４１とゲート電極４３とをＭＯＳセルとして構成
し、複数のＭＯＳセルのゲート、ソース、ドレインを各
々共通接続して大電流型とする。コレクタ導出領域４４
は、前記ＭＯＳセル全体を囲むようにして配置するか、
あるいはセルを単位数毎に囲むようにして配置する。最
外周セルのゲート電極４３ａをＮＰＮトランジスタ２８
のフィールド電極３８と同じくＬＯＣＯＳ酸化膜２７上
部まで延在すれば、ＤＭＯＳ素子の耐圧向上になる。The P type diffusion region 41 has a body portion having a high concentration and a deep diffusion depth, and a channel portion having a low concentration and a shallow diffusion depth. A voltage is applied to the gate electrode 43 to form a channel on the surface of the channel portion between the source region 42 and the island region 26, and the current between the source and drain is controlled. 44 is a drain lead-out region,
It reaches the N + buried layer 23 from the surface of the epitaxial layer 22. The DMOS element 40 is configured with the island region 26 as a common drain, and the N + buried layer 23 and the collector lead-out region 44 reduce the drain series resistance and become MOSFE.
Reduce ON resistance RDS (on) of T. Then, one set of P-type diffusion region 41 and gate electrode 43 is configured as a MOS cell, and the gates, sources, and drains of the plurality of MOS cells are commonly connected to each other to form a large current type. Collector lead-out area 44
Is arranged so as to surround the entire MOS cell, or
Alternatively, the cells are arranged so as to surround each unit number. The gate electrode 43a of the outermost peripheral cell is connected to the NPN transistor 28.
If it extends to the upper portion of the LOCOS oxide film 27 like the field electrode 38, the breakdown voltage of the DMOS element is improved.

【００１８】ＮＰＮトランジスタ部分２８は、フィール
ド電極３８をＤＭＯＳ素子４０のゲート電極４３と共通
の工程で形成して構成される。なお、縦型のＭＯＳ素子
の代わりに横型のＭＯＳ素子でも同様である。続いて以
下に本発明による半導体集積回路装置の製造方法を、上
記第２の実施の形態を例にして、図５から図７を参照し
て説明する。The NPN transistor portion 28 is formed by forming the field electrode 38 in the same process as the gate electrode 43 of the DMOS element 40. The same applies to horizontal MOS elements instead of vertical MOS elements. Subsequently, a method for manufacturing a semiconductor integrated circuit device according to the present invention will be described below with reference to FIGS. 5 to 7 by taking the second embodiment as an example.

【００１９】まず図５（Ａ）を参照して、Ｐ型の半導体
基板２１を準備する。基板２１の表面に、Ｎ＋埋め込み
層２３を形成するアンチモンをデポジットし、更にＰ＋
分離領域２５を形成するボロンをイオン注入する。図５
（Ｂ）を参照して、基板２１の上にＮ‐型のエピタキシ
ヤル層２２を気相成長法により形成する。エピタキシャ
ル層２２の表面からリンを選択拡散してＮ＋コレクタ導
出領域３２とドレイン導出領域４４を形成し、続いてボ
ロンを選択拡散することによりＰ＋分離領域２５を形成
し、エピタキシャル層２２を接合分離して島領域２６を
形成する。First, referring to FIG. 5A, a P-type semiconductor substrate 21 is prepared. Antimony forming the N + buried layer 23 is deposited on the surface of the substrate 21, and P + is further deposited.
Boron that forms the isolation region 25 is ion-implanted. FIG.
Referring to (B), an N-type epitaxial layer 22 is formed on the substrate 21 by a vapor phase epitaxy method. Phosphorus is selectively diffused from the surface of the epitaxial layer 22 to form an N + collector lead-out region 32 and a drain lead-out region 44, and then boron is selectively diffused to form a P + isolation region 25 and the epitaxial layer 22 is junction-separated. To form the island region 26.

【００２０】図６（Ａ）を参照して、エピタキシャル層
２２表面にシリコン窒化膜を堆積、パターニングし、こ
れを耐酸化膜としてエピタキシャル層２２表面を選択酸
化することによりＬＯＣＯＳ酸化膜２７を形成する。図
６（Ｂ）を参照して、エピタキシャル層２２表面にポリ
シリコン層をＣＶＤ法により堆積し、これをパターニン
グすることでＤＭＯＳ素子部４０のゲート電極４３とＮ
ＰＮトランジスタ２８のフィールド電極３８を形成す
る。ポリシリコン層は不純物ドープにより低抵抗化され
ている。Referring to FIG. 6A, a LOCOS oxide film 27 is formed by depositing and patterning a silicon nitride film on the surface of the epitaxial layer 22 and selectively oxidizing the surface of the epitaxial layer 22 using this as an oxidation resistant film. . Referring to FIG. 6B, a polysilicon layer is deposited on the surface of the epitaxial layer 22 by the CVD method, and the polysilicon layer is patterned to form the gate electrode 43 and the N electrode of the DMOS element portion 40.
The field electrode 38 of the PN transistor 28 is formed. The resistance of the polysilicon layer is lowered by doping impurities.

【００２１】図７（Ａ）を参照して、レジストマスクに
よりボロンをイオン注入、拡散してＤＭＯＳ素子部４０
のＰ型拡散領域４１のボディ部分を形成する。図７
（Ｂ）を参照して、表面からゲート電極４３をマスクと
してボロンをイオン注入し、拡散することでＰ型拡散領
域４１のチャンネル部を形成し、続いてフィールド電極
３８をマスクとしてＮＰＮトランジスタ２８にボロンを
イオン注入、拡散することでベース領域３０を形成す
る。更にゲート電極４３とフィールド電極３８をマスク
として表面からリンを拡散することにより、ＮＰＮトラ
ンジスタ２８のエミッタ領域３１とＤＭＯＳ素子４０の
ソース領域４２を形成する。この後、各電極の配設等を
行って図４の構造となる。Referring to FIG. 7A, boron is ion-implanted and diffused by using a resist mask to form DMOS element portion 40.
The body portion of the P-type diffusion region 41 is formed. Figure 7
Referring to (B), boron is ion-implanted from the surface using the gate electrode 43 as a mask and diffused to form a channel portion of the P-type diffusion region 41, and then the field electrode 38 is used as a mask in the NPN transistor 28. The base region 30 is formed by ion implantation and diffusion of boron. Further, phosphorus is diffused from the surface using the gate electrode 43 and the field electrode 38 as a mask to form the emitter region 31 of the NPN transistor 28 and the source region 42 of the DMOS element 40. After that, each electrode is arranged to obtain the structure shown in FIG.

【００２２】こにょうに、ＬＯＣＯＳ酸化膜２７とゲー
ト電極４３の工程を用いることにより、追加工程なしで
フィールド電極３８を形成することができる。By using the steps of forming the LOCOS oxide film 27 and the gate electrode 43, the field electrode 38 can be formed without any additional step.

【００２３】[0023]

【発明の効果】以上に説明したとおり、本発明によれ
ば、ＮＰＮトランジスタ２８のフィールド電極３８をＬ
ＯＣＯＳ酸化膜２７上部にまで延在させたので、ベース
・コレクタ接合から延びる空乏層３９を急激に途絶えさ
せることなく、緩やかな曲率で終端させることができ
る。従って電界集中が発生する部分を解除でき、ＮＰＮ
トランジスタ２８のＶCBOを増大できる。As described above, according to the present invention, the field electrode 38 of the NPN transistor 28 is set to L.
Since it extends to the upper portion of the OCOS oxide film 27, the depletion layer 39 extending from the base-collector junction can be terminated with a gentle curvature without being suddenly interrupted. Therefore, the part where the electric field concentration occurs can be canceled and the NPN
The VCBO of transistor 28 can be increased.

【００２４】さらに、フィールド電極３８、ＬＯＣＯＳ
酸化膜２７共にＢｉＭＯＳ構造の工程を共用できるの
で、工程の合理化を図ることができる。Further, the field electrode 38 and the LOCOS.
Since the process of the BiMOS structure can be shared with the oxide film 27, the process can be rationalized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の半導体集積回路を説明するための断面
図である。FIG. 1 is a sectional view for explaining a semiconductor integrated circuit of the present invention.

【図２】本発明の半導体集積回路を説明するための平面
図である。FIG. 2 is a plan view for explaining a semiconductor integrated circuit of the present invention.

【図３】本発明の半導体集積回路を説明するための断面
図である。FIG. 3 is a cross-sectional view illustrating a semiconductor integrated circuit of the present invention.

【図４】本発明の第２の実施の形態を説明するための断
面図である。FIG. 4 is a sectional view illustrating a second embodiment of the present invention.

【図５】本発明の半導体集積回路の製造方法を説明する
ための断面図である。FIG. 5 is a cross-sectional view for explaining the method for manufacturing a semiconductor integrated circuit of the present invention.

【図６】本発明の半導体集積回路の製造方法を説明する
ための断面図である。FIG. 6 is a cross-sectional view for explaining the method for manufacturing a semiconductor integrated circuit of the present invention.

【図７】本発明の半導体集積回路の製造方法を説明する
ための断面図である。FIG. 7 is a cross-sectional view for explaining the method for manufacturing a semiconductor integrated circuit of the present invention.

【図８】従来の光半導体集積回路を説明するための断面
図である。FIG. 8 is a sectional view for explaining a conventional optical semiconductor integrated circuit.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 一導電型の半導体基板と、 前記半導体基板の上に形成した逆導電型のエピタキシャ
ル層と、 前記エピタキシヤル層を貫通して複数の島領域を形成す
る一導電型の分離領域と、 前記島領域の表面に形成した一導電型のベース領域と、 前記ベース領域の表面に形成した逆導電型のエミッタ領
域と、 前記島領域の表面を被覆し、前記ベース領域からは離れ
た位置で膜厚が徐々に増大する絶縁膜と、 前記ベース領域と前記島領域とのＰＮ接合の上部を覆
い、前記膜厚が徐々に増大する絶縁膜の上部にまで延在
するフィールド電極とを具備することを特徴とする半導
体集積回路。1. A semiconductor substrate of one conductivity type, an epitaxial layer of the opposite conductivity type formed on the semiconductor substrate, and an isolation region of one conductivity type that penetrates the epitaxial layer to form a plurality of island regions. A base region of one conductivity type formed on the surface of the island region, an emitter region of the opposite conductivity type formed on the surface of the base region, and a surface of the island region, and away from the base region. An insulating film whose film thickness gradually increases at a position, and a field electrode which covers the upper part of the PN junction between the base region and the island region and extends to the upper part of the insulating film whose film thickness gradually increases. A semiconductor integrated circuit, comprising: 【請求項２】 前記フィールド電極がポリシリコン層で
あることを特徴とする請求項１記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the field electrode is a polysilicon layer. 【請求項３】 前記膜厚が徐々に増加する絶縁膜がＬＯ
ＣＯＳ酸化膜であることを特徴とする請求項１記載の半
導体集積回路。3. The insulating film whose thickness gradually increases is LO
2. The semiconductor integrated circuit according to claim 1, which is a COS oxide film. 【請求項４】 バイポーラ型の素子とＭＯＳ型の素子と
を同一の半導体基板上に集積化した半導体集積回路であ
って、 一導電型の半導体基板と、 前記半導体基板の上に形成した逆導電型のエピタキシャ
ル層と、 前記エピタキシヤル層を貫通して複数の島領域を形成す
る一導電型の分離領域と、 前記エピタキシャル層の表面に形成したＬＯＣＯＳ酸化
膜と、 前記エピタキシャル層の表面に形成したソース・ドレイ
ン領域と、 前記ソース領域とドレイン領域との間の上にゲート絶縁
膜を介して配置したゲート電極と、 前記島領域の一つの表面に形成した一導電型のベース領
域と、 前記ベース領域の表面に形成した逆導電型のエミッタ領
域と、 前記ＬＯＣＯＳ酸化膜が前記ベース領域からは離れた位
置で前記ベース領域を取り囲み、 前記ゲート電極と同時的に形成され、前記ベース領域と
前記島領域とのＰＮ接合の上部を覆い、前記ＬＯＣＯＳ
酸化膜の上部にまで延在するフィールド電極とを具備す
ることを特徴とする半導体集積回路。4. A semiconductor integrated circuit in which a bipolar type element and a MOS type element are integrated on the same semiconductor substrate, wherein a one conductivity type semiconductor substrate and a reverse conductivity type formed on the semiconductor substrate. Type epitaxial layer, one conductivity type isolation region penetrating the epitaxial layer to form a plurality of island regions, a LOCOS oxide film formed on the surface of the epitaxial layer, and a LOCOS oxide film formed on the surface of the epitaxial layer. A source / drain region; a gate electrode disposed between the source region and the drain region via a gate insulating film; a base region of one conductivity type formed on one surface of the island region; An emitter region of opposite conductivity type formed on the surface of the region and the LOCOS oxide film surrounding the base region at a position apart from the base region, Are electrodes simultaneously formed, covering the upper portion of the PN junction between the base region and the island region, the LOCOS
A semiconductor integrated circuit, comprising: a field electrode extending to an upper portion of an oxide film. 【請求項５】 バイポーラ型の素子とＭＯＳ型の素子と
を同一の半導体基板上に集積化した半導体集積回路であ
って、 一導電型の半導体基板と、 前記半導体基板の上に形成した逆導電型のエピタキシャ
ル層と、 前記エピタキシヤル層を貫通して複数の島領域を形成す
る一導電型の分離領域と、 前記エピタキシャル層の表面に形成したＬＯＣＯＳ酸化
膜と、 前記エピタキシャル層の表面に形成した一導電型の拡散
領域と、 前記一導電型の拡散領域の表面に形成した逆導電型のソ
ース領域と、 前記ソース領域近傍に配置したゲート電極と、 前記島領域の一つの表面に形成した一導電型のベース領
域と、 前記ベース領域の表面に形成した逆導電型のエミッタ領
域と、 前記ＬＯＣＯＳ酸化膜が前記ベース領域からは離れた位
置で前記ベース領域を取り囲み、 前記ゲート電極と同時的に形成され、前記ベース領域と
前記島領域とのＰＮ接合の上部を覆い、前記ＬＯＣＯＳ
酸化膜の上部にまで延在するフィールド電極とを具備す
ることを特徴とする半導体集積回路。5. A semiconductor integrated circuit in which a bipolar type element and a MOS type element are integrated on the same semiconductor substrate, wherein a one conductivity type semiconductor substrate and a reverse conductivity type formed on the semiconductor substrate. Type epitaxial layer, one conductivity type isolation region penetrating the epitaxial layer to form a plurality of island regions, a LOCOS oxide film formed on the surface of the epitaxial layer, and a LOCOS oxide film formed on the surface of the epitaxial layer. A diffusion region of one conductivity type, a source region of opposite conductivity type formed on the surface of the diffusion region of one conductivity type, a gate electrode arranged in the vicinity of the source region, and one formed on one surface of the island region. A conductive type base region, an opposite conductive type emitter region formed on the surface of the base region, and the LOCOS oxide film at a position apart from the base region. Surrounds the gated electrode simultaneously formed, covering the upper portion of the PN junction between the base region and the island region, the LOCOS
A semiconductor integrated circuit, comprising: a field electrode extending to an upper portion of an oxide film.