JP3150420B2 - Bipolar integrated circuit and manufacturing method thereof - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、バイポ−ラ集積回路及
びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar integrated circuit and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】従来のバイポ−ラ集積回路、例えば縦型
ＰＮＰバイポ−ラ集積回路の断面図を図９〜図１０に示
す。図９は、ＰＮ接合素子分離による縦型ＰＮＰバイポ
−ラ集積回路の断面図である。2. Description of the Related Art FIGS. 9 and 10 show sectional views of a conventional bipolar integrated circuit, for example, a vertical PNP bipolar integrated circuit. FIG. 9 is a sectional view of a vertical PNP bipolar integrated circuit by PN junction element isolation.

【０００３】図９において、一導電型例えばＰ型の半導
体基板２０１上に逆導電型例えばＮ型の埋め込み層２０
２を有し、ＰＮ接合素子分離領域２１０で分離された逆
導電型例えばＮ型のエピタキシャル層２０３からなる島
状構造２１５を有している。上記Ｎ型のエピタキシャル
層２０３下部には、選択的に一導電型例えばＰ型のコレ
クタ埋め込み領域２０４がＮ型の埋め込み層２０２に接
続して形成されている。また、上記エピタキシャル層２
０３上面に、第一の開口２０５ａ、第二の開口２０６
ａ、第三の開口２０７ａを有する絶縁膜２０８が選択的
に形成されている。第二の開口２０６ａは、コレクタ埋
め込み領域２０４上方に形成される。上記第二の開口２
０６ａ上には不純物を含有した例えば多結晶シリコン層
からなるエミッタ電極２１３が選択的に形成されてお
り、上記第二の開口２０６ａからの拡散によって形成さ
れた一導電型例えばＰ型のエミッタ領域２０６が上記エ
ミッタ電極２１３の下部に形成されている。同様にま
た、第三の開口２０７ａは、第二の開口２０６ａの側方
に形成される。上記第三の開口２０７ａ上には不純物を
含有した例えば多結晶シリコン層からなるベ−ス電極２
１４が選択的に形成されており、上記第三の開口２０７
ａからの拡散によって形成された逆導電型例えばＮ型の
ベ−ス取り出し領域２０７が上記ベ−ス電極２０４の下
部に形成されている。また、第一の開口２０５ａから、
コレクタ埋め込み領域２０４に達するようにコレクタ取
り出し領域２０５が形成される。上記第一の開口２０５
ａ上には不純物を含有した例えば多結晶シリコン層から
なるコレクタ電極２１２が選択的に形成されており、上
記第一の開口２０５ａからの拡散によって形成された一
導電型例えばＰ型のコレクタ取り出し領域２２５が上記
コレクタ電極２２２の下部に形成されている。そして、
このコレクタ取り出し領域２０５は埋め込み領域２０４
と接続して形成されている。In FIG. 9, a buried layer 20 of the opposite conductivity type, for example, an N type is formed on a semiconductor substrate 201 of one conductivity type, for example, a P type.
2 and an island-like structure 215 made of a reverse conductivity type, for example, N-type epitaxial layer 203 separated by a PN junction element isolation region 210. Below the N-type epitaxial layer 203, a collector buried region 204 of one conductivity type, for example, a P-type is selectively formed so as to be connected to the N-type buried layer 202. The epitaxial layer 2
03, the first opening 205a, the second opening 206
a, an insulating film 208 having a third opening 207a is selectively formed. The second opening 206a is formed above the collector buried region 204. The second opening 2 above
An emitter electrode 213 made of, for example, a polycrystalline silicon layer containing impurities is selectively formed on 06a, and one conductivity type, for example, a P-type emitter region 206 formed by diffusion from the second opening 206a is formed. Are formed below the emitter electrode 213. Similarly, the third opening 207a is formed on the side of the second opening 206a. A base electrode 2 made of, for example, a polycrystalline silicon layer containing impurities is formed on the third opening 207a.
14 is selectively formed, and the third opening 207 is formed.
A base extraction region 207 of a reverse conductivity type, for example, an N type, formed by diffusion from a, is formed below the base electrode 204. Also, from the first opening 205a,
A collector extraction region 205 is formed so as to reach the collector buried region 204. The first opening 205
A collector electrode 212 made of, for example, a polycrystalline silicon layer containing impurities is selectively formed on a, and one conductivity type, for example, a P-type collector extraction region formed by diffusion from the first opening 205a. 225 is formed below the collector electrode 222. And
The collector extraction region 205 is a buried region 204
Is formed in connection with.

【０００４】また、半導体集積回路の大規模化に伴い半
導体素子の微細化が進められ、ＰＮ接合素子分離から誘
電体素子分離へと改善されてきた。誘電体素子分離は、
回路素子が分離領域と境を接することを可能にし従って
回路集積チップにおける受動及び能動素子の実装密度を
増加することができるので、ＰＮ接合素子分離よりも実
質的な利点を有している。図１０は、誘電体素子分離に
よる縦型ＰＮＰバイポ−ラ集積回路の断面図である。In addition, as semiconductor integrated circuits have become larger in scale, semiconductor elements have been miniaturized, and PN junction element isolation has been improved to dielectric element isolation. Dielectric element isolation
It has substantial advantages over PN junction isolation because it allows the circuit elements to border the isolation regions and thus increases the packing density of passive and active elements in the circuit integrated chip. FIG. 10 is a sectional view of a vertical PNP bipolar integrated circuit by dielectric element isolation.

【０００５】図１０において、一導電型例えばＰ型の半
導体基板３０１上に逆導電型例えばＮ型の埋め込み層３
０２を有し、誘電体分離により形成された例えば絶縁物
または絶縁物層で絶縁された半導体からなる素子分離領
域３１０で分離された逆導電型例えばＮ型のエピタキシ
ャル層３０３からなる島状構造３１５を有している。上
記Ｎ型のエピタキシャル層３０３下部には、選択的に一
導電型例えばＰ型の埋め込み領域３０４がＮ型の埋め込
み層３０２に接続して形成されている。また、上記エピ
タキシャル層３０３上面に、第一の開口３０５ａ、第二
の開口３０６ａ、第三の開口３０７ａを有する絶縁膜３
０８が選択的に形成されている。第二の開口３０６ａ
は、コレクタ埋め込み領域３０４上方に形成される。上
記第二の開口３０６ａ上には不純物を含有した例えば多
結晶シリコン層からなるエミッタ電極３１３が選択的に
形成されており、上記第二の開口３０６ａからの拡散に
よって形成された一導電型例えばＰ型のエミッタ領域３
０６が上記エミッタ電極３１３の下部に形成されてい
る。同様にまた、第三の開口３０７ａは、第二の開口３
０６ａの側方に形成される。上記第三の開口３０７ａ上
には不純物を含有した例えば多結晶シリコン層からなる
ベ−ス電極３１４が選択的に形成されており、上記第三
の開口３０７ａからの拡散によって形成された逆導電型
例えばＮ型のベ−ス取り出し領域３０７が上記ベ−ス電
極３０４の下部に形成されている。また、第一の開口３
０５ａから、コレクタ埋め込み領域３０４に達するよう
にコレクタ取り出し領域３０５が形成される。上記第一
の開口３０５ａ上には不純物を含有した例えば多結晶シ
リコン層からなるコレクタ電極３１２が選択的に形成さ
れており、上記第一の開口３０５ａからの拡散によって
形成された一導電型例えばＰ型のコレクタ取り出し領域
３０５が上記コレクタ電極３１２の下部に形成されてい
る。そして、このコレクタ取り出し領域３０５は埋め込
み領域３０４と接続して形成されている。In FIG. 10, a buried layer 3 of the opposite conductivity type, for example, N type is formed on a semiconductor substrate 301 of one conductivity type, for example, P type.
And an island-shaped structure 315 comprising an N-type epitaxial layer 303 of a reverse conductivity type separated by an element isolation region 310 made of, for example, an insulator or a semiconductor insulated by an insulator layer, which has been formed by dielectric isolation. have. Below the N-type epitaxial layer 303, a buried region 304 of one conductivity type, for example, a P-type is selectively formed so as to be connected to the N-type buried layer 302. Further, the insulating film 3 having a first opening 305a, a second opening 306a, and a third opening 307a on the upper surface of the epitaxial layer 303.
08 are selectively formed. Second opening 306a
Is formed above the collector buried region 304. An emitter electrode 313 made of, for example, a polycrystalline silicon layer containing impurities is selectively formed on the second opening 306a, and one conductivity type, for example, P, formed by diffusion from the second opening 306a. Type emitter region 3
06 is formed below the emitter electrode 313. Similarly, the third opening 307a is connected to the second opening 3
06a. A base electrode 314 made of, for example, a polycrystalline silicon layer containing impurities is selectively formed on the third opening 307a, and has a reverse conductivity type formed by diffusion from the third opening 307a. For example, an N-type base extraction region 307 is formed below the base electrode 304. Also, the first opening 3
From 05a, a collector extraction region 305 is formed to reach the collector buried region 304. A collector electrode 312 made of, for example, a polycrystalline silicon layer containing impurities is selectively formed on the first opening 305a, and is formed of one conductivity type, for example, P, formed by diffusion from the first opening 305a. A collector extraction region 305 for the mold is formed below the collector electrode 312. The collector extraction region 305 is formed so as to be connected to the buried region 304.

【０００６】[0006]

【発明が解決しようとする課題】上記したような従来の
ＰＮ接合素子分離においては、ＰＮ接合素子分離領域２
１０とＰ型のコレクタ取り出し領域２０５とを同時に形
成しているのに対して、誘電体素子分離においては、素
子分離領域３１０とＰ型のコレクタ取り出し領域３０５
とを別々に形成している。更に、Ｐ型のエミッタ領域３
０６とも別々に形成している。また、Ｐ型のコレクタ取
り出し領域３０５はＰ型の埋め込み領域３０４と接続し
ているため深く形成されている。実質的な利点を有する
誘電体素子分離において、深くＰ型のコレクタ取り出し
領域３０５を形成することは困難であり、製造コストの
増加が従来のものに比べ非常に大きくなった。更に、工
程の数が増えたため、製造コストの増加がみられた。In the conventional PN junction element isolation as described above, the PN junction element isolation region 2
10 and the P-type collector extraction region 205 are formed simultaneously, whereas in the dielectric element isolation, the element isolation region 310 and the P-type collector extraction region 305 are formed.
And are formed separately. Further, the P-type emitter region 3
06 are formed separately. The P-type collector extraction region 305 is deeply formed because it is connected to the P-type buried region 304. In the dielectric element isolation having a substantial advantage, it is difficult to form the P-type collector extraction region 305 deeply, and the manufacturing cost has increased significantly compared to the conventional one. In addition, an increase in the number of steps led to an increase in manufacturing costs.

【０００７】したがって、実質的な利点を有する誘電体
素子分離において、従来よりも製造コストの増加を低く
抑えることが可能な縦型ＰＮＰバイポ−ラ集積回路を製
造することを目的とする。Accordingly, it is an object of the present invention to manufacture a vertical PNP bipolar integrated circuit capable of suppressing an increase in manufacturing cost as compared with the related art in a dielectric element isolation having a substantial advantage.

【０００８】[0008]

【課題を解決するための手段】上記目的を達成するため
に、この発明では、一導電型の半導体基板と、前記半導
体基板の主面に設けられた逆導電型の埋め込み層と、前
記埋め込み層の主面に設けられたベ−ス領域となる逆導
電型のエピタキシャル層と、前記エピタキシャル層表面
から前記半導体基板に達するように形成された素子分離
領域と、前記エピタキシャル層内部に前記埋め込み層と
離れて位置し、且つ段差を有する一導電型のコレクタ埋
め込み領域と、前記コレクタ埋め込み領域の上方で前記
エピタキシャル層表面に形成された一導電型のエミッタ
領域と、前記エミッタ領域の側方で前記エピタキシャル
層表面に形成された逆導電型のベ−ス取り出し領域と、
前記エピタキシャル層表面から前記コレクタ埋め込み領
域に達するように形成された一導電型のコレクタ取り出
し領域と、前記エピタキシャル層上面に位置し、前記エ
ミッタ領域、前記ベ−ス取り出し領域及び前記コレクタ
取り出し領域部分に開口を有する絶縁膜と、前記エミッ
タ領域、前記ベ−ス取り出し領域及び前記コレクタ取り
出し領域に形成されたエミッタ電極、ベ−ス電極及びコ
レクタ電極とを具備することを特徴としている。In order to achieve the above object, according to the present invention, there is provided a semiconductor substrate of one conductivity type, a buried layer of opposite conductivity type provided on a main surface of the semiconductor substrate, and a buried layer. An epitaxial layer of a reverse conductivity type serving as a base region provided on a main surface of the semiconductor device, an element isolation region formed so as to reach the semiconductor substrate from the surface of the epitaxial layer, and the buried layer inside the epitaxial layer. A collector buried region of one conductivity type which is located at a distance and has a step, an emitter region of one conductivity type formed on the surface of the epitaxial layer above the buried region of the collector, and the epitaxial layer on the side of the emitter region; A base extraction region of a reverse conductivity type formed on the surface of the layer;
A collector extraction region of one conductivity type formed so as to reach the collector buried region from the surface of the epitaxial layer; and an emitter region, the base extraction region and the collector extraction region located on the upper surface of the epitaxial layer. An insulating film having an opening, and an emitter electrode, a base electrode, and a collector electrode formed in the emitter region, the base extraction region, and the collector extraction region are provided.

【０００９】また、一導電型の半導体基板主面上に逆導
電型の埋め込み層を介してベ−ス領域となる逆導電型の
エピタキシャル層を形成する工程と、前記エピタキシャ
ル層表面から前記半導体基板に達する素子分離領域を形
成する工程と、前記エピタキシャル層上面に、素子分離
用の厚い絶縁膜、及び素子形成用の薄い絶縁膜を形成す
る工程と、前記厚い絶縁膜上面及び前記薄い絶縁膜上面
から同距離の位置に高エネルギ−イオン注入をし、前記
エピタキシャル層内部に前記埋め込み層と離れて位置
し、且つ段差を有する一導電型のコレクタ埋め込み領域
を形成する工程と、前記厚い絶縁膜を選択的に除去し開
口を設け、前記コレクタ埋め込み領域に達するように一
導電型のコレクタ取り出し領域を形成し、同時に前記コ
レクタ埋め込み領域の上方の薄い酸化膜を選択的に除去
し開口を設け、一導電型のエミッタ領域を形成する工程
と、前記エピタキシャル層に開口を設け、逆導電型のベ
−ス取り出し領域を形成する工程と、前記エミッタ領
域、前記ベ−ス取り出し領域及び前記コレクタ取り出し
領域にエミッタ電極、ベ−ス電極及びコレクタ電極を形
成する工程とを具備することを特徴としている。A step of forming a reverse conductivity type epitaxial layer serving as a base region on the main surface of the one conductivity type semiconductor substrate via a reverse conductivity type buried layer; Forming a device isolation region reaching the upper surface, forming a thick insulating film for device isolation and a thin insulating film for device formation on the upper surface of the epitaxial layer, and forming the upper surface of the thick insulating film and the upper surface of the thin insulating film. Forming a collector buried region of one conductivity type which is located at the same distance from the substrate and which is located apart from the buried layer within the epitaxial layer and has a step, and forming the thick insulating film. Selectively removing and providing an opening, forming a collector extraction region of one conductivity type to reach the collector buried region, and simultaneously forming the collector buried region Selectively removing an upper thin oxide film and providing an opening to form an emitter region of one conductivity type; providing an opening in the epitaxial layer to form a base extraction region of the opposite conductivity type; Forming an emitter electrode, a base electrode and a collector electrode in the emitter region, the base extraction region and the collector extraction region.

【００１０】[0010]

【作用】この発明によれば、厚い絶縁膜１０８上面及び
薄い絶縁膜１０９上面から同距離の位置に高エネルギ−
イオン注入をし、エピタキシャル層１０３内部に、埋め
込み層１０２と接続しない段差を有するコレクタ埋め込
み領域１０４を形成する。 そして、エピタキシャル層
１０３上面に、第一の開口１０５ａ、第二の開口１０６
ａ、第三の開口１０７ａを有する絶縁膜１０８を形成
し、この第一の開口１０５ａ、第二の開口１０６ａか
ら、不純物の拡散をして、エミッタ領域１０６及びコレ
クタ埋め込み領域１０４と接続したコレクタ取り出し領
域１０５を形成する。例えば、フッ酸緩衝溶液により絶
縁膜１０８、１０９をエッチングする。すると、このエ
ッチングにより形成される厚い絶縁膜１０８を除去した
第一の開口１０５ａの凹んだ表面から不純物拡散された
Ｐ型のコレクタ取り出し領域１０５と、薄い絶縁膜１０
９を除去した第二の開口１０６ａから不純物拡散された
エミッタ領域１０６とは、おのずと、エピタキシャル層
１０３内部での深さ方向の分布に差が生じる。この分布
の差が、第一の開口１０５ａと第二の開口１０６ａとの
段差に基づき、厚い絶縁膜１０８の膜厚をＴとすると、
Ｔ／２だけより深く入り込んだ分布となり、本来の拡散
の深さ即ちエミッタ領域１０６の拡散の深さをｘｊとす
れば、コレクタ取り出し領域１０５の拡散の深さはＴ／
２＋ｘｊとなる。一方、コレクタ埋め込み領域１０４に
おける段差は約Ｔ／２であり、エピタキシャル層１０３
表面から埋め込み領域１０４の表面側の接合面までの深
さをＤとすると、Ｄ＜Ｔ／２＋Ｔ／２＋ｘｊの関係を満
たすときに、埋め込み領域１０４とコレクタ取り出し領
域１０５とが接続することができる。更に、Ｄ＞ｘｊの
関係を満たすことで、ベ−ス領域となりうり、ベ−ス幅
Ｗ、Ｗ＝Ｄ−ｘｊが決定する。即ち、以上のことより、
Ｗ＜Ｔの関係によりベ−ス幅を制御することができる。According to the present invention, the high energy energy is located at the same distance from the upper surface of the thick insulating film 108 and the upper surface of the thin insulating film 109.
By ion implantation, a collector buried region 104 having a step not connected to the buried layer 102 is formed inside the epitaxial layer 103. Then, the first opening 105a and the second opening 106
a, an insulating film 108 having a third opening 107a is formed, and an impurity is diffused from the first opening 105a and the second opening 106a to take out a collector connected to the emitter region 106 and the collector buried region 104. An area 105 is formed. For example, the insulating films 108 and 109 are etched with a hydrofluoric acid buffer solution. Then, the P-type collector extraction region 105 diffused with impurities from the concave surface of the first opening 105a from which the thick insulating film 108 formed by this etching is removed, and the thin insulating film 10
Naturally, there is a difference in the distribution in the depth direction within the epitaxial layer 103 from the emitter region 106 which has been diffused from the second opening 106a from which 9 has been removed. The difference between the distributions is based on the step between the first opening 105a and the second opening 106a.
Assuming that the original diffusion depth, ie, the diffusion depth of the emitter region 106 is xj, the diffusion depth of the collector extraction region 105 is T / T / 2.
2 + xj. On the other hand, the step in the collector buried region 104 is about T / 2,
Assuming that the depth from the surface to the junction surface on the surface side of the buried region 104 is D, the buried region 104 and the collector extraction region 105 can be connected when the relationship of D <T / 2 + T / 2 + xj is satisfied. Further, by satisfying the relationship of D> xj, a base region can be formed, and the base width W and W = D-xj are determined. That is, from the above,
The base width can be controlled by the relation of W <T.

【００１１】更に、エピタキシャル層１０３内部にイオ
ン注入法により埋め込み領域１０４を形成する際、イオ
ン注入の加速エネルギ−を制御して高エネルギ−で高エ
ネルギ−イオン注入することにより、埋め込み領域１０
４の深さの制御が容易になる。また、埋め込み層１０２
との離れて位置することでＰＮ接合による寄生容量を大
幅に削減でき素子の高速化においてあげることができ
る。Further, when the buried region 104 is formed in the epitaxial layer 103 by the ion implantation method, the acceleration energy of the ion implantation is controlled to perform high energy ion implantation at a high energy.
4 can be easily controlled. Also, the buried layer 102
In this case, the parasitic capacitance caused by the PN junction can be greatly reduced, and the speed of the device can be increased.

【００１２】このように、誘電体素子分離を用いたバイ
ポ−ラトランジスタにおいては、従来のＰＮ接合素子分
離と同程度の製造コストで、従来の誘電体素子分離より
も製造工程が少なくすることができる。更に、ベ−ス幅
を制御することができ、素子特性の良好なバイポ−ラト
ランジスタを製造することができる。更に、高エネルギ
−イオン注入法により、埋め込み領域の深さの制御性に
も優れ、耐圧の制御、寄生容量の削減という利点を合わ
せ持つことができる。As described above, in a bipolar transistor using dielectric element isolation, the number of manufacturing steps is smaller than that of the conventional dielectric element isolation at the same manufacturing cost as that of the conventional PN junction element isolation. it can. Further, the base width can be controlled, and a bipolar transistor having good element characteristics can be manufactured. Further, by the high energy ion implantation method, the controllability of the depth of the buried region is excellent, and the advantages of controlling the breakdown voltage and reducing the parasitic capacitance can be obtained.

【００１３】[0013]

【実施例】以下、本発明の実施例について説明する。 （実施例１）本発明の第一の実施例を図１〜図４を参照
し、詳細に説明する。図１は本発明の誘電体素子分離に
よる縦型ＰＮＰバイポ−ラ集積回路の断面図である。Embodiments of the present invention will be described below. (Embodiment 1) A first embodiment of the present invention will be described in detail with reference to FIGS. FIG. 1 is a sectional view of a vertical PNP bipolar integrated circuit using a dielectric element isolation according to the present invention.

【００１４】図１において、一導電型例えばＰ型の半導
体基板１０１上に逆導電型例えばＮ型の埋め込み層１０
２を有し、誘電体分離により形成された例えば絶縁物ま
たは絶縁物層で絶縁された半導体からなる素子分離領域
１１０で分離された逆導電型例えばＮ型のエピタキシャ
ル層１０３からなる島状構造１１５を有している。ま
た、上記エピタキシャル層１０３上面に、第一の開口１
０５ａ、第二の開口１０６ａ、第三の開口１０７ａを有
する厚い絶縁膜１０８及び薄い絶縁膜１０９が選択的に
形成されている。更に、厚い酸化膜１０８及び薄い酸化
膜１０９の上面から同距離に離れて形成された段差を有
するＰ型のコレクタ埋め込み領域１０４がＮ型のエピタ
キシャル層１０３内部に位置する。第二の開口１０６ａ
は、コレクタ埋め込み領域１０４上方に形成される。上
記第二の開口１０６ａ上には不純物を含有した例えば多
結晶シリコン層からなるエミッタ電極１１３が選択的に
形成されており、上記第二の開口１０６ａからの拡散に
よって形成された一導電型例えばＰ型のエミッタ領域１
０６が上記エミッタ電極１１３の下部に形成されてい
る。同様にまた、第三の開口１０７ａは、第二の開口１
０６ａの側方に形成される。上記第三の開口１０７ａ上
には不純物を含有した例えば多結晶シリコン層からなる
ベ−ス電極１１４が選択的に形成されており、上記第三
の開口１０７ａからの拡散によって形成された逆導電型
例えばＮ型のベ−ス取り出し領域１０７が上記ベ−ス電
極１０４の下部に形成されている。また、第一の開口１
０５ａから、コレクタ埋め込み領域１０４に達するよう
にコレクタ取り出し領域１０５が形成される。上記第一
の開口１０５ａ上には不純物を含有した例えば多結晶シ
リコン層からなるコレクタ電極１１２が選択的に形成さ
れており、上記第一の開口１０５ａからの拡散によって
形成された一導電型例えばＰ型のコレクタ取り出し領域
１０５が上記コレクタ電極１１２の下部に形成されてい
る。そして、このＰ型のコレクタ取り出し領域１０５と
接続し、厚い酸化膜１０８及び薄い酸化膜１０９の上面
から同距離に離れて形成され、更に埋め込み層１０２と
離れて位置し、且つ段差を有するＰ型のコレクタ埋め込
み領域１０４がＮ型のエピタキシャル層１０３内部に位
置する。また、図２〜図４は本発明の製造方法を示す図
である。In FIG. 1, a buried layer 10 of the opposite conductivity type, for example, N type is formed on a semiconductor substrate 101 of one conductivity type, for example, P type.
And an island-shaped structure 115 composed of an N-type epitaxial layer 103 of the opposite conductivity type separated by an element isolation region 110 made of, for example, an insulator or a semiconductor insulated by an insulator layer formed by dielectric isolation. have. The first opening 1 is formed on the upper surface of the epitaxial layer 103.
05a, a thick insulating film 108 and a thin insulating film 109 having a second opening 106a and a third opening 107a are selectively formed. Further, a P-type collector buried region 104 having a step formed at the same distance from the upper surfaces of the thick oxide film 108 and the thin oxide film 109 is located inside the N-type epitaxial layer 103. Second opening 106a
Is formed above the collector buried region 104. On the second opening 106a, an emitter electrode 113 made of, for example, a polycrystalline silicon layer containing impurities is selectively formed, and one conductivity type, for example, P type formed by diffusion from the second opening 106a is formed. Emitter region 1
Reference numeral 06 is formed below the emitter electrode 113. Similarly, the third opening 107a is connected to the second opening 1
06a. A base electrode 114 made of, for example, a polycrystalline silicon layer containing impurities is selectively formed on the third opening 107a, and has a reverse conductivity type formed by diffusion from the third opening 107a. For example, an N-type base extraction region 107 is formed below the base electrode 104. Also, the first opening 1
From 05a, a collector extraction region 105 is formed to reach the collector buried region 104. A collector electrode 112 made of, for example, a polycrystalline silicon layer containing impurities is selectively formed on the first opening 105a, and one conductivity type, for example, P type formed by diffusion from the first opening 105a. A mold collector extraction region 105 is formed below the collector electrode 112. The P-type collector connection region 105 is formed at the same distance from the upper surfaces of the thick oxide film 108 and the thin oxide film 109, and is further away from the buried layer 102, and has a step. Is located inside the N-type epitaxial layer 103. 2 to 4 are views showing the manufacturing method of the present invention.

【００１５】まず、図２に示すように、例えばＰ型の半
導体基板１０１上に、Ｐ（燐）或いはＡｓ（ヒ素）等の
Ｎ型不純物をイオン注入法或いは拡散法によりＮ型の埋
め込み層１０２を形成する。更に、このＮ型の埋め込み
層１０２上部に積層してＮ型のエピタキシャル層１０３
を形成する。そして、周知の選択酸化法により素子分離
用の厚い絶縁膜１０８及び素子形成用の薄い絶縁膜１０
９を形成し、更に例えばトレンチ等の誘電体分離により
素子分離領域１１０を形成してＮ型の半導体領域として
の島状領域１１５を形成する。First, as shown in FIG. 2, an N-type buried layer 102 is doped on a P-type semiconductor substrate 101 by ion implantation or diffusion of an N-type impurity such as P (phosphorus) or As (arsenic). To form Further, an N-type epitaxial layer 103 is laminated on the N-type buried layer 102.
To form Then, a thick insulating film 108 for element isolation and a thin insulating film 10 for element formation are formed by a known selective oxidation method.
Then, an element isolation region 110 is formed by dielectric isolation such as a trench to form an island region 115 as an N-type semiconductor region.

【００１６】続いて、図３に示すように、厚い絶縁膜１
０８上にフォトレジスト等のマスキング材１１６を選択
的に形成し、５００ｋｅＶ〜数ＭｅｋｅＶの条件下にお
いて、厚い絶縁膜１０８及び薄い絶縁膜１０９上面か
ら、Ｂ（ボロン）等のＰ型不純物を高エネルギ−イオン
注入する。この結果として、厚い絶縁膜１０８及び薄い
絶縁膜１０９の上面から同距離の位置に形成され、段差
１１７を有するＰ型のコレクタ埋め込み領域１０４がＮ
型のエピタキシャル層１０３内部に形成される。また、
このＰ型のコレクタ埋め込み領域１０４は、Ｎ型の埋め
込み層１０２と離れて位置する。このように、高エネル
ギ−イオン注入法では、半導体基板表面の凹凸に応じて
注入不純物の深さ分布が変化する。Ｐ型のコレクタ埋め
込み領域１０４の段差１１７は、厚い絶縁膜１０８の膜
厚をＴとすると段差はおよそＴ／２となる。Subsequently, as shown in FIG.
08, a masking material 116 such as a photoresist is selectively formed, and under the condition of 500 keV to several MekeV, a P-type impurity such as B (boron) is removed from the upper surfaces of the thick insulating film 108 and the thin insulating film 109 with high energy. -Ion implantation. As a result, the P-type collector buried region 104 formed at the same distance from the upper surfaces of the thick insulating film 108 and the thin insulating film 109 and having the step 117 becomes N-type.
It is formed inside the epitaxial layer 103 of the mold type. Also,
The P-type collector buried region 104 is located apart from the N-type buried layer 102. As described above, in the high energy ion implantation method, the depth distribution of the implanted impurities changes according to the unevenness of the surface of the semiconductor substrate. When the thickness of the thick insulating film 108 is T, the step 117 of the P-type collector buried region 104 is approximately T / 2.

【００１７】更に、図４に示すように、厚い絶縁膜１０
８を選択的に除去し第一の開口１０５ａを設ける。同様
に、同時に薄い絶縁膜１０９を選択的に除去し第二の開
口１０６ａを設ける。そして、この第一の開口１０５ａ
及び第二の開口１０６ａからＢ（ボロン）等のＰ型不純
物をイオン注入法あるいは拡散法により拡散し、Ｐ型の
コレクタ取り出し領域１０５及びＰ型のエミッタ領域１
０６を形成する。更に、このＰ型のコレクタ取り出し領
域１０５は、上記Ｐ型のコレクタ埋め込み領域１０４と
接続するように形成する。更に、Ｐ型のエミッタ領域１
０６は、上記Ｐ型のコレクタ埋め込み領域１０４上方に
形成する。このように形成すれば、コレクタ領域となる
Ｐ型のコレクタ埋め込み領域１０４とコレクタ取り出し
領域１０５が接続されることになる。次に、同様に、薄
い絶縁膜１０９を選択的に除去し第三の開口１０７ａを
設ける。そして、この第三の開口１０７ａからＰ（燐）
或いはＡｓ（ヒ素）等のＮ型不純物をイオン注入法或い
は拡散法により拡散し、ベ−ス取り出し領域１０７を形
成する。この時、第三の開口１０７ａを選択的に除去し
ないで、エピタキシャル層１０３表面に、ベ−ス取り出
し領域１０７を形成することもできる。このベ−ス取り
出し領域１０７は、エミッタ領域１０６の側方に形成す
る。このようにして、Ｐ型のコレクタ取り出し領域１０
５、Ｐ型のエミッタ領域１０６、ベ−ス取り出し領域１
０７が形成される。Further, as shown in FIG.
8 is selectively removed to provide a first opening 105a. Similarly, the thin insulating film 109 is selectively removed at the same time to provide the second opening 106a. Then, the first opening 105a
And a P-type impurity such as B (boron) is diffused from the second opening 106a by an ion implantation method or a diffusion method, and the P-type collector extraction region 105 and the P-type emitter region 1 are diffused.
06 is formed. Further, the P-type collector extraction region 105 is formed so as to be connected to the P-type collector buried region 104. Further, the P-type emitter region 1
06 is formed above the P-type collector buried region 104. With this configuration, the P-type collector buried region 104 serving as a collector region and the collector extraction region 105 are connected. Next, similarly, the thin insulating film 109 is selectively removed to provide a third opening 107a. Then, P (phosphorus) is supplied from the third opening 107a.
Alternatively, an N-type impurity such as As (arsenic) is diffused by an ion implantation method or a diffusion method to form the base extraction region 107. At this time, the base extraction region 107 can be formed on the surface of the epitaxial layer 103 without selectively removing the third opening 107a. This base extraction region 107 is formed on the side of the emitter region 106. Thus, the P-type collector extraction region 10
5. P-type emitter region 106, base extraction region 1
07 is formed.

【００１８】そして、図１に示すように、第一の開口１
０５ａ、第二の開口１０６ａ、第三の開口１０６ａ上に
電極を形成しコレクタ電極１１２、ベ−ス電極１１４、
エミッタ電極１１３をそれぞれ形成する。これ以降、絶
縁膜と配線を繰り返してバイポ−ラ集積回路を得てい
る。 （実施例２）本発明の第二の実施例を図５及び図６〜図
８を参照し、詳細に説明する。Then, as shown in FIG.
05a, the second opening 106a and the third opening 106a are formed with electrodes to form a collector electrode 112, a base electrode 114,
An emitter electrode 113 is formed. Thereafter, a bipolar integrated circuit is obtained by repeating the insulating film and the wiring. (Embodiment 2) A second embodiment of the present invention will be described in detail with reference to FIG. 5 and FIGS.

【００１９】図５は本発明の第二の実施例の誘電体素子
分離による縦型ＰＮＰバイポ−ラ集積回路の断面図であ
る。第一の実施例と同様な部分については、同じ番号を
付して詳細な説明は省略する。FIG. 5 is a sectional view of a vertical PNP bipolar integrated circuit using a dielectric element isolation according to a second embodiment of the present invention. Portions similar to those in the first embodiment are denoted by the same reference numerals, and detailed description is omitted.

【００２０】図５において、Ｐ型の半導体基板１０１上
にＮ型の埋め込み層１０２を有し、素子分離領域１１０
で分離されたＮ型のエピタキシャル層１０３からなる島
状構造１１５を有している。また、上記エピタキシャル
層１０３上面に、第一の開口１０５ａ、第二の開口１０
６ａ、第三の開口１０７ａを有する厚い絶縁膜１０８及
び薄い絶縁膜１０９が選択的に形成されている。更に、
厚い酸化膜１０８及び薄い酸化膜１０９の上面から同距
離に離れて形成された段差を有するＰ型のコレクタ埋め
込み領域１０４がＮ型のエピタキシャル層１０３内部に
位置する。また、図６〜図８は、第二の実施例の製造方
法を示す図である。In FIG. 5, an N-type buried layer 102 is provided on a P-type semiconductor substrate 101, and an element isolation region 110 is formed.
Has an island-like structure 115 made up of an N-type epitaxial layer 103 separated by. The first opening 105a and the second opening 10a are formed on the upper surface of the epitaxial layer 103.
6a, a thick insulating film 108 having a third opening 107a and a thin insulating film 109 are selectively formed. Furthermore,
A P-type collector buried region 104 having a step formed at the same distance from the upper surfaces of the thick oxide film 108 and the thin oxide film 109 is located inside the N-type epitaxial layer 103. 6 to 8 are views showing the manufacturing method of the second embodiment.

【００２１】図６に示すように、Ｎ型のエピタキシャル
層１０３上面に孤立状態の第二の厚い絶縁膜１０８ａ
を、素子分離用の厚い絶縁膜１０８形成時に同時に形成
する。具体的にいえば、例えばＰ型の半導体基板１０１
上に、Ｐ（燐）或いはＡｓ（ヒ素）等のＮ型不純物をイ
オン注入法或いは拡散法によりＮ型の埋め込み層１０２
を形成する。更に、このＮ型の埋め込み層１０２上部に
積層してＮ型のエピタキシャル層１０３を形成する、そ
して、周知の選択酸化法により厚い絶縁膜１０８及び第
二の厚い絶縁膜１０８ａ及び薄い絶縁膜１０９を形成
し、更に例えばトレンチ等の誘電体分離により素子分離
領域１１０を形成してＮ型の半導体領域としての島状領
域１１５を形成する。上記厚い絶縁膜１０８は、素子分
離用の絶縁膜であり、上記第二の厚い絶縁膜１０８ａ
は、Ｐ型のコレクタ取り出し領域１０５を形成するため
の第一の開口１０５ａを有する絶縁膜である。また、上
記薄い絶縁膜１０９は、Ｐ型のエミッタ領域１０６及び
ベ−ス取り出し領域１０７を形成するための第二の開口
１０６ａ及び第三の開口１０７ａを有する絶縁膜であ
る。As shown in FIG. 6, an isolated second thick insulating film 108a is formed on the upper surface of the N-type epitaxial layer 103.
Is formed simultaneously with the formation of the thick insulating film 108 for element isolation. Specifically, for example, a P-type semiconductor substrate 101
An N-type impurity such as P (phosphorus) or As (arsenic) is formed thereon by ion implantation or diffusion to form an N-type buried layer 102.
To form Further, an N-type epitaxial layer 103 is formed by laminating on the N-type buried layer 102, and a thick insulating film 108, a second thick insulating film 108a, and a thin insulating film 109 are formed by a known selective oxidation method. Then, an element isolation region 110 is formed by dielectric isolation such as a trench to form an island region 115 as an N-type semiconductor region. The thick insulating film 108 is an insulating film for element isolation, and the second thick insulating film 108a
Is an insulating film having a first opening 105a for forming a P-type collector extraction region 105. The thin insulating film 109 is an insulating film having a second opening 106a and a third opening 107a for forming a P-type emitter region 106 and a base extraction region 107.

【００２２】続いて、図７に示すように、素子分離用の
厚い絶縁膜１０８上にフォトレジスト等のマスキング材
１１６を選択的に形成し、５００ｋｅＶ〜数ＭｅｋｅＶ
の条件下において、厚い絶縁膜１０８及び薄い絶縁膜１
０９上面からＢ（ボロン）等のＰ型不純物を高エネルギ
−イオン注入する。この結果として、孤立状態の第二の
厚い絶縁膜１０８及び薄い絶縁膜１０９の上面から同距
離に離れて形成された段差１１７を有するＰ型のコレク
タ埋め込み領域１０４がＮ型のエピタキシャル層１０３
内部に形成される。また、このＰ型のコレクタ埋め込み
領域１０４は、Ｎ型の埋め込み層１０２と離れて位置す
る。Subsequently, as shown in FIG. 7, a masking material 116 such as a photoresist is selectively formed on the thick insulating film 108 for element isolation, and 500 keV to several MekeV
Under the conditions described above, the thick insulating film 108 and the thin insulating film 1
09, high-energy ion implantation of a P-type impurity such as B (boron) is performed. As a result, the P-type collector buried region 104 having the step 117 formed at the same distance from the upper surfaces of the isolated second thick insulating film 108 and the thin insulating film 109 becomes the N-type epitaxial layer 103.
Formed inside. The P-type collector buried region 104 is located apart from the N-type buried layer 102.

【００２３】更に、図８に示すように、第二の厚い絶縁
膜１０８ａを選択的に除去し第一の開口１０５ａを設け
る。同様に、薄い絶縁膜１０９を選択的に除去し第二の
開口１０６ａを設ける。そして、この第一の開口１０５
ａ及び第二の開口１０６ａからＢ（ボロン）等のＰ型不
純物をイオン注入法あるいは拡散法により拡散し、Ｐ型
のコレクタ取り出し領域１０５及びＰ型のエミッタ領域
１０６を形成する。更に、このＰ型のコレクタ取り出し
領域１０５は、上記Ｐ型のコレクタ埋め込み領域１０４
と接続するように形成する。更に、Ｐ型のエミッタ領域
１０６は上記Ｐ型のコレクタ埋め込み領域１０４上方に
形成する。このように形成すれば、コレクタ領域となる
Ｐ型のコレクタ埋め込み領域１０４とコレクタ取り出し
領域１０５が接続されることになる。次に、同様に、薄
い絶縁膜１０９を選択的に除去し第三の開口１０７ａを
設ける。そして、この第三の開口１０７ａからＰ（燐）
或いはＡｓ（ヒ素）等のＮ型不純物をイオン注入法或い
は拡散法により拡散し、ベ−ス取り出し領域１０７を形
成する。この時、第三の開口１０７ａを選択的に除去し
ないで、エピタキシャル層１０３表面に、ベ−ス取り出
し領域１０７を形成することもできる。このベ−ス取り
出し領域１０７は、Ｐ型のエミッタ領域１０６の側方に
形成する。このようにして、Ｐ型のコレクタ取り出し領
域１０５、Ｐ型のエミッタ領域１０６、ベ−ス取り出し
領域１０７が形成される。この時、第一の開口１０５ａ
は、孤立状態の第二の厚い酸化膜１０８ａから形成され
るので、薄い酸化膜１０９との段差が第一の実施例に比
べて低くなる。そして、図５に示すように、第一の開口
１０５ａ、第二の開口１０６ａ、第三の開口１０６ａ上
に不純物を含有した例えば多結晶シリコン層である電極
を形成しコレクタ電極１１２、ベ−ス電極１１４、エミ
ッタ電極１１３をそれぞれ形成する。これ以降、絶縁膜
と配線を繰り返してバイポ−ラ集積回路を得ている。Further, as shown in FIG. 8, the second thick insulating film 108a is selectively removed to provide a first opening 105a. Similarly, the second opening 106a is provided by selectively removing the thin insulating film 109. Then, the first opening 105
A P-type impurity such as B (boron) is diffused from the “a” and the second opening 106 a by ion implantation or diffusion to form a P-type collector extraction region 105 and a P-type emitter region 106. Further, this P-type collector extraction region 105 is
It is formed so as to be connected to. Further, the P-type emitter region 106 is formed above the P-type collector buried region 104. With this configuration, the P-type collector buried region 104 serving as a collector region and the collector extraction region 105 are connected. Next, similarly, the thin insulating film 109 is selectively removed to provide a third opening 107a. Then, P (phosphorus) is supplied from the third opening 107a.
Alternatively, an N-type impurity such as As (arsenic) is diffused by an ion implantation method or a diffusion method to form the base extraction region 107. At this time, the base extraction region 107 can be formed on the surface of the epitaxial layer 103 without selectively removing the third opening 107a. The base extraction region 107 is formed on the side of the P-type emitter region 106. Thus, a P-type collector extraction region 105, a P-type emitter region 106, and a base extraction region 107 are formed. At this time, the first opening 105a
Is formed from the second thick oxide film 108a in an isolated state, so that the step difference from the thin oxide film 109 is lower than in the first embodiment. Then, as shown in FIG. 5, an electrode, for example, a polycrystalline silicon layer containing impurities is formed on the first opening 105a, the second opening 106a, and the third opening 106a. An electrode 114 and an emitter electrode 113 are formed. Thereafter, a bipolar integrated circuit is obtained by repeating the insulating film and the wiring.

【００２４】第二の実施例においては、孤立状態の第二
の厚い酸化膜１０８ａを形成し、この部分にＰ型のコレ
クタ取り出し領域１０５を形成する。このようにすれ
ば、薄い酸化膜１０９との段差が第一の実施例に比べて
緩和され、配線を形成した時に、配線の段切れ等を発生
せず、信頼性の高いバイポ−ラ集積回路を得ることがで
きる。In the second embodiment, an isolated second thick oxide film 108a is formed, and a P-type collector extraction region 105 is formed in this portion. In this way, the step with the thin oxide film 109 is reduced as compared with the first embodiment, so that when the wiring is formed, no disconnection of the wiring occurs and a highly reliable bipolar integrated circuit is formed. Can be obtained.

【００２５】[0025]

【発明の効果】このように、誘電体素子分離を用いたバ
イポ−ラ集積回路においては、従来のＰＮ接合素子分離
と同程度の製造コストで、従来の誘電体素子分離よりも
製造工程が少なくすることができる。更に、ベ−ス幅を
制御することができ、素子特性の良好なバイポ−ラ集積
回路を製造することができる。更に、高エネルギ−イオ
ン注入法により、Ｐ型コレクタ埋め込み領域の深さの制
御性にも優れ、耐圧の制御、寄生容量の削減という利点
を合わせ持つことができる。As described above, in the bipolar integrated circuit using the dielectric element isolation, the number of manufacturing steps is smaller than that of the conventional dielectric element isolation at the same manufacturing cost as the conventional PN junction element isolation. can do. Further, the base width can be controlled, and a bipolar integrated circuit having good element characteristics can be manufactured. Further, by the high energy ion implantation method, the controllability of the depth of the P-type collector buried region is excellent, and the advantages of controlling the breakdown voltage and reducing the parasitic capacitance can be obtained.

【００２６】したがって、実質的な利点を有する誘電体
素子分離において、従来よりも製造コストの増加を低く
抑えることが可能な縦型ＰＮＰバイポ−ラ集積回路を製
造することができる。Therefore, it is possible to manufacture a vertical PNP bipolar integrated circuit capable of suppressing an increase in manufacturing cost as compared with the conventional PNP bipolar integrated circuit, which has a substantial advantage in dielectric element isolation.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第一の実施例におけるバイポ−ラ集積回路の素
子構造を示す図である。FIG. 1 is a diagram showing an element structure of a bipolar integrated circuit according to a first embodiment.

【図２】第一の実施例におけるバイポ−ラ集積回路の製
造方法を示す図である。FIG. 2 is a diagram showing a method of manufacturing a bipolar integrated circuit in the first embodiment.

【図３】第一の実施例におけるバイポ−ラ集積回路の製
造方法を示す図である。FIG. 3 is a diagram showing a method for manufacturing a bipolar integrated circuit in the first embodiment.

【図４】第一の実施例におけるバイポ−ラ集積回路の製
造方法を示す図である。FIG. 4 is a diagram showing a method for manufacturing a bipolar integrated circuit in the first embodiment.

【図５】第二の実施例におけるバイポ−ラ集積回路の素
子構造を示す図である。FIG. 5 is a diagram showing an element structure of a bipolar integrated circuit according to a second embodiment.

【図６】第二の実施例におけるバイポ−ラ集積回路の製
造方法を示す図である。FIG. 6 is a diagram illustrating a method of manufacturing a bipolar integrated circuit according to a second embodiment.

【図７】第二の実施例におけるバイポ−ラ集積回路の製
造方法を示す図である。FIG. 7 is a diagram showing a method of manufacturing a bipolar integrated circuit in the second embodiment.

【図８】第二の実施例におけるバイポ−ラ集積回路の製
造方法を示す図である。FIG. 8 is a diagram showing a method of manufacturing a bipolar integrated circuit according to the second embodiment.

【図９】従来におけるバイポ−ラ集積回路の素子構造を
示す図である。FIG. 9 is a diagram showing an element structure of a conventional bipolar integrated circuit.

【図１０】従来におけるバイポ−ラ集積回路の素子構造
を示す図である。FIG. 10 is a diagram showing an element structure of a conventional bipolar integrated circuit.

【符号の説明】[Explanation of symbols]

１０１、２０１、３０１ 一導電型の半導体基板 １０２、２０２、３０２ 逆導電型の埋め込み層 １０３、２０３、３０３ 逆導電型のエピタキシ
ャル層 １０４、２０４、３０４ 一導電型のコレクタ埋
め込み領域 １０５ 一導電型のコレクタ取
り出し領域 １０５ａ、２０５ａ、３０５ａ 第一の開口 １０６ 一導電型のエミッタ領
域 １０６ａ、２０６ａ、３０６ａ 第二の開口 １０７、２０７、３０７ ベ−ス取り出し領域 １０７ａ、２０７ａ、３０７ａ 第三の開口 １０８ 厚い絶縁膜 １０８ａ 第二の厚い絶縁膜 ２０８、３０８ 絶縁膜 １０９ 薄い絶縁膜 １１０、２１０ 素子分離領域 １１２、２１２、３１２ コレクタ電極 １１３、２１３、３１３ エミッタ電極 １１４、２１４、３１４ ベ−ス電極 １１５、２１５、３１５ 島状領域 １１６ マスキング材 １１７ 段差101, 201, 301 One conductivity type semiconductor substrate 102, 202, 302 Reverse conductivity type buried layer 103, 203, 303 Reverse conductivity type epitaxial layer 104, 204, 304 One conductivity type collector buried region 105 One conductivity type Collector extraction region 105a, 205a, 305a First opening 106 One conductivity type emitter region 106a, 206a, 306a Second opening 107, 207, 307 Base extraction region 107a, 207a, 307a Third opening 108 Thick insulation Film 108a second thick insulating film 208, 308 insulating film 109 thin insulating film 110, 210 element isolation region 112, 212, 312 collector electrode 113, 213, 313 emitter electrode 114, 214, 314 base electrode 115, 215; 315 island region 116 Sukingu material 117 steps

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 一導電型の半導体基板と、 前記半導体基板の主面に設けられた逆導電型の埋め込み
層と、 前記埋め込み層の主面に設けられたベ−ス領域となる逆
導電型のエピタキシャル層と、 前記エピタキシャル層表面から前記半導体基板に達する
ように形成された素子分離領域と、 前記エピタキシャル層内部に前記埋め込み層と離れて位
置し、且つ段差を有する一導電型のコレクタ埋め込み領
域と、 前記コレクタ埋め込み領域の上方で前記エピタキシャル
層表面に形成された一導電型のエミッタ領域と、 前記エミッタ領域の側方で前記エピタキシャル層表面に
形成された逆導電型のベ−ス取り出し領域と、 前記エピタキシャル層表面から前記コレクタ埋め込み領
域に達するように形成された一導電型のコレクタ取り出
し領域と、 前記エピタキシャル層上面に位置し、前記エミッタ領
域、前記ベ−ス取り出し領域及び前記コレクタ取り出し
領域部分に開口を有する絶縁膜と、 前記エミッタ領域、前記ベ−ス取り出し領域及び前記コ
レクタ取り出し領域に形成されたエミッタ電極、ベ−ス
電極及びコレクタ電極とを具備することを特徴とするバ
イポ−ラ集積回路。1. A semiconductor substrate of one conductivity type, a buried layer of a reverse conductivity type provided on a main surface of the semiconductor substrate, and a reverse conductivity type serving as a base region provided on a main surface of the buried layer. An element isolation region formed so as to reach the semiconductor substrate from the surface of the epitaxial layer; and a collector buried region of one conductivity type located inside the epitaxial layer and separated from the buried layer, and having a step. An emitter region of one conductivity type formed on the surface of the epitaxial layer above the collector buried region; and a base extraction region of the opposite conductivity type formed on the surface of the epitaxial layer beside the emitter region. A collector extraction region of one conductivity type formed so as to reach the collector buried region from the surface of the epitaxial layer; An insulating film located on the upper surface of the axial layer and having openings in the emitter region, the base extraction region, and the collector extraction region; and an insulating film formed in the emitter region, the base extraction region, and the collector extraction region. A bipolar integrated circuit comprising an emitter electrode, a base electrode and a collector electrode. 【請求項２】一導電型の半導体基板主面上に逆導電型の
埋め込み層を介してベ−ス領域となる逆導電型のエピタ
キシャル層を形成する工程と、 前記エピタキシャル層表面から前記半導体基板に達する
素子分離領域を形成する工程と、 前記エピタキシャル層上面に、素子分離用の厚い絶縁
膜、及び素子形成用の薄い絶縁膜を形成する工程と、 前記厚い絶縁膜上面及び前記薄い絶縁膜上面から同距離
の位置に高エネルギ−イオン注入をし、前記エピタキシ
ャル層内部に前記埋め込み層と離れて位置し、且つ段差
を有する一導電型のコレクタ埋め込み領域を形成する工
程と、 前記厚い絶縁膜を選択的に除去し開口を設け、前記コレ
クタ埋め込み領域に達するように一導電型のコレクタ取
り出し領域を形成し、同時に前記コレクタ埋め込み領域
の上方の薄い酸化膜を選択的に除去し開口を設け、一導
電型のエミッタ領域を形成する工程と、 前記エピタキシャル層表面に、逆導電型のベ−ス取り出
し領域を形成する工程と、 前記エミッタ領域、前記ベ−ス取り出し領域及び前記コ
レクタ取り出し領域にエミッタ電極、ベ−ス電極及びコ
レクタ電極を形成する工程とを具備することを特徴とす
るバイポ−ラ集積回路の製造方法。A step of forming a reverse conductivity type epitaxial layer serving as a base region on the main surface of the one conductivity type semiconductor substrate via a reverse conductivity type buried layer; Forming a device isolation region reaching the upper surface of the epitaxial layer, forming a thick insulating film for device isolation and a thin insulating film for device formation on the upper surface of the epitaxial layer, Forming a collector buried region of one conductivity type, which is located apart from the buried layer inside the epitaxial layer and has a step, by performing high energy ion implantation at the same distance from An opening is selectively removed to form a collector extraction region of one conductivity type so as to reach the collector buried region. Forming an opening by selectively removing the thinner oxide film to form an emitter region of one conductivity type; forming a base extraction region of the opposite conductivity type on the surface of the epitaxial layer; Forming an emitter electrode, a base electrode, and a collector electrode in the region, the base extraction region, and the collector extraction region.