JPH09269890A - エンディアン変換方式 - Google Patents
エンディアン変換方式Info
- Publication number
- JPH09269890A JPH09269890A JP8119196A JP8119196A JPH09269890A JP H09269890 A JPH09269890 A JP H09269890A JP 8119196 A JP8119196 A JP 8119196A JP 8119196 A JP8119196 A JP 8119196A JP H09269890 A JPH09269890 A JP H09269890A
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- JP
- Japan
- Prior art keywords
- address
- conversion
- board
- data
- unit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】アクセスする領域の先頭アドレスを示す手段
と、その領域のデータ並びを入れ替える手段を設けるこ
とにより、プログラムでのバイト単位での入れ替えなし
で、かつどのアドレスからでもエンディアン変換を行う
方式を提供する。 【解決手段】ハードウェアにより、アクセス領域の先頭
を示す先頭アドレスレジスタ106を設け、またこのア
ドレスから始まる1ワード分のデータ並びを入れ替える
論理を設ける。これにより、マスタボード上メモリマッ
プ102上のLANボード用ウィンドウ領域からLAN
ボード上共有メモリ101をアクセスする際にどのアド
レスから始まるデータに関してもエンディアン変換を行
うことができる。
と、その領域のデータ並びを入れ替える手段を設けるこ
とにより、プログラムでのバイト単位での入れ替えなし
で、かつどのアドレスからでもエンディアン変換を行う
方式を提供する。 【解決手段】ハードウェアにより、アクセス領域の先頭
を示す先頭アドレスレジスタ106を設け、またこのア
ドレスから始まる1ワード分のデータ並びを入れ替える
論理を設ける。これにより、マスタボード上メモリマッ
プ102上のLANボード用ウィンドウ領域からLAN
ボード上共有メモリ101をアクセスする際にどのアド
レスから始まるデータに関してもエンディアン変換を行
うことができる。
Description
【0001】
【発明の属する技術分野】本発明は、エンディアン変換
方式に係り、特に、情報処理装置内の異CPU間共有メ
モリアクセスでの変換方式に関する。
方式に係り、特に、情報処理装置内の異CPU間共有メ
モリアクセスでの変換方式に関する。
【0002】
【従来の技術】従来、エンディアン変換を行う方法とし
ては、読み出したデータを、ソフト/ファームウェアに
よりバイト単位に分割し、そのデータの並び替えを行っ
た後に再度1データにまとめる方法がある。また、デー
タ並びを変換する方法として、データマトリクス変換方
式が知られている。(特開平5−241781号公報)
ては、読み出したデータを、ソフト/ファームウェアに
よりバイト単位に分割し、そのデータの並び替えを行っ
た後に再度1データにまとめる方法がある。また、デー
タ並びを変換する方法として、データマトリクス変換方
式が知られている。(特開平5−241781号公報)
【0003】
【発明が解決しようとする課題】上記の従来方式では、
ソフト/ファームウェアによるバイト単位での入れ替え
を行う分、時間がかかってしまう。また、入れ替えを行
うため、ワークメモリも必要となる。
ソフト/ファームウェアによるバイト単位での入れ替え
を行う分、時間がかかってしまう。また、入れ替えを行
うため、ワークメモリも必要となる。
【0004】本発明は、以上の点に鑑みなされたもの
で、ハードウェアにより変換を行い、ソフト/ファーム
ウェアでの処理時間を短縮し、またシステムのワークメ
モリを使用せずに、かつどのアドレスからのデータもエ
ンディアン変換ができる変換方式を提供することを目的
とする。
で、ハードウェアにより変換を行い、ソフト/ファーム
ウェアでの処理時間を短縮し、またシステムのワークメ
モリを使用せずに、かつどのアドレスからのデータもエ
ンディアン変換ができる変換方式を提供することを目的
とする。
【0005】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、アクセス領域の先頭アドレスを設定する
設定手段と、その領域の一部または全部に対するアクセ
スの際にアドレス変換及びデータバスのレーンチェンジ
を行う手段を有する構成としたものである。
達成するため、アクセス領域の先頭アドレスを設定する
設定手段と、その領域の一部または全部に対するアクセ
スの際にアドレス変換及びデータバスのレーンチェンジ
を行う手段を有する構成としたものである。
【0006】本発明では、前記設定手段により、アクセ
スを行う領域の先頭アドレスをソフト/ファームウェア
により設定を行い、その領域の一部または全部に対する
アクセス時、上記のアドレス変換およびデータバスのレ
ーンチェンジ手段により、見かけ上、データの並びが変
換されたものとなる。すなわち、本発明では、ソフト/
ファームウェアによるデータの並び替えなしで、またシ
ステムのワークメモリを使用せずに、かつどのアドレス
のデータからでもエンディアン変換を行うことができ
る。
スを行う領域の先頭アドレスをソフト/ファームウェア
により設定を行い、その領域の一部または全部に対する
アクセス時、上記のアドレス変換およびデータバスのレ
ーンチェンジ手段により、見かけ上、データの並びが変
換されたものとなる。すなわち、本発明では、ソフト/
ファームウェアによるデータの並び替えなしで、またシ
ステムのワークメモリを使用せずに、かつどのアドレス
のデータからでもエンディアン変換を行うことができ
る。
【0007】
【発明の実施の形態】以下、本発明の実施例について説
明する。
明する。
【0008】図1に本発明の一実施例の動作概念図を、
図2に本発明が適用される一実施例のシステム構成図を
示す。
図2に本発明が適用される一実施例のシステム構成図を
示す。
【0009】まず、図2のシステム構成図について説明
する。同図において、回線変換装置1は、LANボード
2、マスタボード3、回線ボード4からなる。LANボ
ード2は、中央処理装置(CPU)5、システムコント
ローラ(SC)6、LAN回線コントローラ(LAN
C)8、共有メモリ9、その他のデバイス7からなる。
マスタボードは、中央処理装置(CPU)10、システ
ムコントローラ(SC)11、その他のデバイス12か
らなる。回線ボード4は、中央処理装置(CPU)1
3、システムコントローラ(SC)16、回線コントロ
ーラ15、共有メモリ14、その他のデバイス17から
なる。
する。同図において、回線変換装置1は、LANボード
2、マスタボード3、回線ボード4からなる。LANボ
ード2は、中央処理装置(CPU)5、システムコント
ローラ(SC)6、LAN回線コントローラ(LAN
C)8、共有メモリ9、その他のデバイス7からなる。
マスタボードは、中央処理装置(CPU)10、システ
ムコントローラ(SC)11、その他のデバイス12か
らなる。回線ボード4は、中央処理装置(CPU)1
3、システムコントローラ(SC)16、回線コントロ
ーラ15、共有メモリ14、その他のデバイス17から
なる。
【0010】共有メモリ9は、LANボード上CPU5
がSC6を介してアクセスし、またマスタボード上CP
U10からもSC11を介してアクセスする。同様に共
有メモリ14は、回線ボード上CPU13がSC16を
介してアクセスし、マスタボード上CPU10からもS
C11を介してアクセスする。よって、LANボード上
共有メモリ9は、CPU5とCPU10、回線ボード上
共有メモリはCPU13とCPU10の2つのCPUか
らアクセスされる。この時、LANボード側CPU5に
よって、アクセスされるダブルワードデータおよび、ワ
ードデータのデータ並びは、マスタボード側CPU10
によってアクセスされるものと逆の順序となる。
がSC6を介してアクセスし、またマスタボード上CP
U10からもSC11を介してアクセスする。同様に共
有メモリ14は、回線ボード上CPU13がSC16を
介してアクセスし、マスタボード上CPU10からもS
C11を介してアクセスする。よって、LANボード上
共有メモリ9は、CPU5とCPU10、回線ボード上
共有メモリはCPU13とCPU10の2つのCPUか
らアクセスされる。この時、LANボード側CPU5に
よって、アクセスされるダブルワードデータおよび、ワ
ードデータのデータ並びは、マスタボード側CPU10
によってアクセスされるものと逆の順序となる。
【0011】本実施例は上記のSC11内のLANボー
ド上共有メモリ9をアクセスする論理に使用される。
ド上共有メモリ9をアクセスする論理に使用される。
【0012】図1は、上記論理での動作の概念を示した
もので、マスタボード上CPU10より、共有メモリ9
をアクセスする際にデータの並びを逆にするものであ
る。マスタボード上CPU10から、ダブルワードデー
タ104“AABBCCDD”をアクセスする際に、ア
クセスするLANボード上共有メモリ101の先頭アド
レスをソフトウェアにより先頭アドレスレジスタ106
に設定する。また、このときエンディアン変換するか否
かを変換指定レジスタ107に設定する。本設定後、マ
スタボードメモリマップ102上のLANボード用ウィ
ンドウ領域103の先頭アドレスに対し、ダブルワード
アクセスを行った場合ハードウェアによりアドレス変換
およびデータバスのレーンチェンジが実施され、マスタ
ボード3のデータ並びに合致したデータ105“DDC
CBBAA”をアクセスすることができる。よって、ソ
フトウェアはどのアドレスのダブルワードデータに対し
てもバイト単位のデータ入れ替えなしで、かつシステム
のワークメモリを使用せずにエンディアン変換ができ
る。
もので、マスタボード上CPU10より、共有メモリ9
をアクセスする際にデータの並びを逆にするものであ
る。マスタボード上CPU10から、ダブルワードデー
タ104“AABBCCDD”をアクセスする際に、ア
クセスするLANボード上共有メモリ101の先頭アド
レスをソフトウェアにより先頭アドレスレジスタ106
に設定する。また、このときエンディアン変換するか否
かを変換指定レジスタ107に設定する。本設定後、マ
スタボードメモリマップ102上のLANボード用ウィ
ンドウ領域103の先頭アドレスに対し、ダブルワード
アクセスを行った場合ハードウェアによりアドレス変換
およびデータバスのレーンチェンジが実施され、マスタ
ボード3のデータ並びに合致したデータ105“DDC
CBBAA”をアクセスすることができる。よって、ソ
フトウェアはどのアドレスのダブルワードデータに対し
てもバイト単位のデータ入れ替えなしで、かつシステム
のワークメモリを使用せずにエンディアン変換ができ
る。
【0013】図3は上記概念をハードウェアで実施した
一実施例のエンディアン変換論理のブロック図である。
同図において、エンディアン変換論理は、先頭アドレス
レジスタ部204、2サイクル変換部205、アドレス
デコード部206、変換指定レジスタ部207、アドレ
ス変換部208、エンディアン変換部209、バスタイ
ミング変換部210からなる。先頭アドレスレジスタ部
204は上述のように、LANボード上共有メモリ10
1の先頭アドレスを設定するレジスタである。2サイク
ル変換部205は、先頭アドレスレジスタ部204に設
定されたアドレスが奇数アドレスの場合、奇数アドレス
からのワードアクセスというバスサイクルはバス仕様上
ないため、バイトサイクル2回に変換する(本実施例の
装置では、ハードウェア上ダブルワードサイクルはな
く、ソフトウェアでのダブルワードサイクル発生時、ワ
ードサイクルが2回発生する)。アドレスデコード部2
06は、LANボードストローブ信号213のひとつで
あるイネーブル信号を生成する。変換指定レジスタ部2
07は、上述のエンディアン変換するか否かを設定する
レジスタである。アドレス変換部208は、先頭アドレ
スレジスタ204が示すアドレスとマスタボードアドレ
スバス201を加算し、LANボード用アドレスを生成
する。エンディアン変換部は、変換指定レジスタ部20
7が変換モードとなっている場合に、データ並びを逆に
するためのアドレス変換およびデータのレーンチェンジ
(データバスの上位の8ビット下位8ビットの入れ替
え)を行う。バスタイミング変換部210は、インタフ
ェースの異なるマスタボードバスタイミングと共有メモ
リアクセスタイミングのタイミング変換を行う。
一実施例のエンディアン変換論理のブロック図である。
同図において、エンディアン変換論理は、先頭アドレス
レジスタ部204、2サイクル変換部205、アドレス
デコード部206、変換指定レジスタ部207、アドレ
ス変換部208、エンディアン変換部209、バスタイ
ミング変換部210からなる。先頭アドレスレジスタ部
204は上述のように、LANボード上共有メモリ10
1の先頭アドレスを設定するレジスタである。2サイク
ル変換部205は、先頭アドレスレジスタ部204に設
定されたアドレスが奇数アドレスの場合、奇数アドレス
からのワードアクセスというバスサイクルはバス仕様上
ないため、バイトサイクル2回に変換する(本実施例の
装置では、ハードウェア上ダブルワードサイクルはな
く、ソフトウェアでのダブルワードサイクル発生時、ワ
ードサイクルが2回発生する)。アドレスデコード部2
06は、LANボードストローブ信号213のひとつで
あるイネーブル信号を生成する。変換指定レジスタ部2
07は、上述のエンディアン変換するか否かを設定する
レジスタである。アドレス変換部208は、先頭アドレ
スレジスタ204が示すアドレスとマスタボードアドレ
スバス201を加算し、LANボード用アドレスを生成
する。エンディアン変換部は、変換指定レジスタ部20
7が変換モードとなっている場合に、データ並びを逆に
するためのアドレス変換およびデータのレーンチェンジ
(データバスの上位の8ビット下位8ビットの入れ替
え)を行う。バスタイミング変換部210は、インタフ
ェースの異なるマスタボードバスタイミングと共有メモ
リアクセスタイミングのタイミング変換を行う。
【0014】次に本エンディアン変換論理エンディアン
変換を実施する場合の各信号の流れについて説明する。
マスタボードアドレスバス201は、アドレス変換部2
08で先頭アドレスレジスタ部204の示す先頭アドレ
スと加算される。ここで加算されたアドレスは、エンデ
ィアン変換部209で並び替え後のアドレス(LANボ
ードアドレスバス211)に変換される。マスタボード
データバス203は、先頭アドレスレジスタ部204の
示すアドレスが奇数アドレスのときのみ2サイクル変換
部205で2サイクル化され、バスタイミング変換部2
10でタイミング変換された後、エンディアン変換部で
レーンチェンジが実施され、LANボードデータバス2
12に接続される。マスタボードストローブ信号202
は、マスタボードデータバス201同様に、2サイクル
変換部205でサイクル変換された後、バスタイミング
変換部210でタイミング変換され、LANボードスト
ローブ信号213となる。
変換を実施する場合の各信号の流れについて説明する。
マスタボードアドレスバス201は、アドレス変換部2
08で先頭アドレスレジスタ部204の示す先頭アドレ
スと加算される。ここで加算されたアドレスは、エンデ
ィアン変換部209で並び替え後のアドレス(LANボ
ードアドレスバス211)に変換される。マスタボード
データバス203は、先頭アドレスレジスタ部204の
示すアドレスが奇数アドレスのときのみ2サイクル変換
部205で2サイクル化され、バスタイミング変換部2
10でタイミング変換された後、エンディアン変換部で
レーンチェンジが実施され、LANボードデータバス2
12に接続される。マスタボードストローブ信号202
は、マスタボードデータバス201同様に、2サイクル
変換部205でサイクル変換された後、バスタイミング
変換部210でタイミング変換され、LANボードスト
ローブ信号213となる。
【0015】なお、本発明は、以上の実施例に限定され
るものではなく、バスのエンディアン方式が異なるすべ
てのバス変換論理に適用可能である。
るものではなく、バスのエンディアン方式が異なるすべ
てのバス変換論理に適用可能である。
【0016】
【発明の効果】以上説明したように、本発明によれば、
ソフト/ファームウェアによるバイト単位での入れ替え
なしで、かつシステムのワークメモリを使用せずにエン
ディアン変換を行うことができる。
ソフト/ファームウェアによるバイト単位での入れ替え
なしで、かつシステムのワークメモリを使用せずにエン
ディアン変換を行うことができる。
【図1】本発明の一実施例の動作説明用概念図である。
【図2】本発明が適用される一例のシステム構成図であ
る。
る。
【図3】図2の要部の構成を示すブロク図である。
1…回線変換装置、2…LANボード、 3…マスタ
ボード、4…回線ボード、 5…中央処理装置(CP
U)、6…システムコントローラ、7…その他デバイ
ス、8…LANコントローラ(LANC)、 9…共有
メモリ、10…中央処理装置(CPU)、 11
…システムコントローラ、12…その他デバイス、
13…中央処理装置(CPU)、14…共有メモリ、
15…回線コントローラ、16…システムコント
ローラ(SC)、 17…その他デバイス、101…L
ANボード上共有メモリ、 102…マスタボード上メ
モリマップ、103…LANボード用ウィンドウ領域、
104…ダブルワードデータ“AABBCCDD”、
105…ダブルワードデータ“DDCCBBAA”、
106…先頭アドレスレジスタ、 107…変換指
定レジスタ、201…マスタボードアドレスバス、 2
02…マスタボードストローブ、203…マスタボード
データバス、 204…先頭アドレスレジスタ部、2
05…2サイクル変換部、 206…アドレス
デコード部、207…変換指定レジスタ部、 2
08…アドレス変換部、209…エンディアン変換部、
210…バスタイミング変換部、211…LA
Nボードアドレスバス、 212…LANボードデータ
バス、213…LANボードストローブ。
ボード、4…回線ボード、 5…中央処理装置(CP
U)、6…システムコントローラ、7…その他デバイ
ス、8…LANコントローラ(LANC)、 9…共有
メモリ、10…中央処理装置(CPU)、 11
…システムコントローラ、12…その他デバイス、
13…中央処理装置(CPU)、14…共有メモリ、
15…回線コントローラ、16…システムコント
ローラ(SC)、 17…その他デバイス、101…L
ANボード上共有メモリ、 102…マスタボード上メ
モリマップ、103…LANボード用ウィンドウ領域、
104…ダブルワードデータ“AABBCCDD”、
105…ダブルワードデータ“DDCCBBAA”、
106…先頭アドレスレジスタ、 107…変換指
定レジスタ、201…マスタボードアドレスバス、 2
02…マスタボードストローブ、203…マスタボード
データバス、 204…先頭アドレスレジスタ部、2
05…2サイクル変換部、 206…アドレス
デコード部、207…変換指定レジスタ部、 2
08…アドレス変換部、209…エンディアン変換部、
210…バスタイミング変換部、211…LA
Nボードアドレスバス、 212…LANボードデータ
バス、213…LANボードストローブ。
Claims (1)
- 【請求項1】エンディアン方式の異なるメモリへアクセ
スする方式であって、 アクセスする領域の先頭アドレスを示す手段と、 その領域の中の一部、または全部のデータの並びを入れ
替える手段を有することを特徴とするエンディアン変換
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8119196A JPH09269890A (ja) | 1996-04-03 | 1996-04-03 | エンディアン変換方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8119196A JPH09269890A (ja) | 1996-04-03 | 1996-04-03 | エンディアン変換方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09269890A true JPH09269890A (ja) | 1997-10-14 |
Family
ID=13739586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8119196A Pending JPH09269890A (ja) | 1996-04-03 | 1996-04-03 | エンディアン変換方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09269890A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008033722A (ja) * | 2006-07-31 | 2008-02-14 | Matsushita Electric Ind Co Ltd | エンディアン変換回路を備えたデータ転送制御装置 |
CN112835842A (zh) * | 2021-03-05 | 2021-05-25 | 深圳市汇顶科技股份有限公司 | 端序处理方法、电路、芯片以及电子终端 |
-
1996
- 1996-04-03 JP JP8119196A patent/JPH09269890A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008033722A (ja) * | 2006-07-31 | 2008-02-14 | Matsushita Electric Ind Co Ltd | エンディアン変換回路を備えたデータ転送制御装置 |
CN112835842A (zh) * | 2021-03-05 | 2021-05-25 | 深圳市汇顶科技股份有限公司 | 端序处理方法、电路、芯片以及电子终端 |
CN112835842B (zh) * | 2021-03-05 | 2024-04-30 | 深圳市汇顶科技股份有限公司 | 端序处理方法、电路、芯片以及电子终端 |
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