JPH07245402A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07245402A JPH07245402A JP5991594A JP5991594A JPH07245402A JP H07245402 A JPH07245402 A JP H07245402A JP 5991594 A JP5991594 A JP 5991594A JP 5991594 A JP5991594 A JP 5991594A JP H07245402 A JPH07245402 A JP H07245402A
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- forming
- pattern
- etching
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Abstract
(57)【要約】
【目的】 フォトリソグラフィ技術による加工寸法限界
以下に微細化されたゲート電極を形成する。 【構成】 多結晶シリコン膜21上にシリコン酸化膜2
2を介して形成された多結晶シリコン膜23の壁面23
a上に、異方性エッチングによる側壁形成技術により窒
化シリコンの側壁状パターン26を形成する。そして、
この窒化シリコンの側壁状パターン26をエッチングマ
スクとしてシリコン酸化膜22及び多結晶シリコン膜2
1を順次選択的に異方性エッチングし、ゲート電極パタ
ーン21を形成する。
以下に微細化されたゲート電極を形成する。 【構成】 多結晶シリコン膜21上にシリコン酸化膜2
2を介して形成された多結晶シリコン膜23の壁面23
a上に、異方性エッチングによる側壁形成技術により窒
化シリコンの側壁状パターン26を形成する。そして、
この窒化シリコンの側壁状パターン26をエッチングマ
スクとしてシリコン酸化膜22及び多結晶シリコン膜2
1を順次選択的に異方性エッチングし、ゲート電極パタ
ーン21を形成する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、フォトリソグラフィ(光露光)技術による
露光限界よりも幅の狭い電極や配線等の膜を有する半導
体装置を製造するために用いて好適なものである。
関し、特に、フォトリソグラフィ(光露光)技術による
露光限界よりも幅の狭い電極や配線等の膜を有する半導
体装置を製造するために用いて好適なものである。
【0002】
【従来の技術】従来、半導体装置の製造プロセスにおい
ては、例えば電極や配線等の導電性膜のパターンを形成
するためにフォトリソグラフィ技術が用いられている。
このフォトリソグラフィ技術による従来のMOSトラン
ジスタのゲート電極パターンの形成方法を図4を参照し
て説明する。
ては、例えば電極や配線等の導電性膜のパターンを形成
するためにフォトリソグラフィ技術が用いられている。
このフォトリソグラフィ技術による従来のMOSトラン
ジスタのゲート電極パターンの形成方法を図4を参照し
て説明する。
【0003】まず、図4(a)に示すように、シリコン
基板101の表面にゲート酸化膜である熱酸化膜102
及びゲート電極材料である多結晶シリコン膜103をそ
れぞれ形成した後、フォトレジスト104を全面に塗布
する。
基板101の表面にゲート酸化膜である熱酸化膜102
及びゲート電極材料である多結晶シリコン膜103をそ
れぞれ形成した後、フォトレジスト104を全面に塗布
する。
【0004】次に、図4(b)に示すように、露光・現
像を行うことによりフォトレジスト104を選択的に除
去し、ゲート電極パターンに対応したフォトレジストパ
ターン104′を形成する。
像を行うことによりフォトレジスト104を選択的に除
去し、ゲート電極パターンに対応したフォトレジストパ
ターン104′を形成する。
【0005】次に、図4(c)に示すように、フォトレ
ジストパターン104′をマスクとして多結晶シリコン
膜103を異方性エッチングする。
ジストパターン104′をマスクとして多結晶シリコン
膜103を異方性エッチングする。
【0006】次に、図4(d)に示すように、フォトレ
ジストパターン104′を除去して、多結晶シリコン膜
103によるゲート電極105を残す。
ジストパターン104′を除去して、多結晶シリコン膜
103によるゲート電極105を残す。
【0007】
【発明が解決しようとする課題】以上に述べた工程によ
って形成されたゲート電極105の幅w2 は、フォトリ
ソグラフィ技術によりパターニングされたフォトレジス
トパターン104′の幅w1 と実質的に同じである。こ
のため、この従来のフォトリソグラフィ技術により形成
されるゲート電極105の幅w2 は、フォトレジスト1
04を露光する際の解像力、即ち、分解能と焦点深度
(DOF)によって決定される加工寸法限界である0.
3〜0.5μmよりも小さくすることはできなかった。
って形成されたゲート電極105の幅w2 は、フォトリ
ソグラフィ技術によりパターニングされたフォトレジス
トパターン104′の幅w1 と実質的に同じである。こ
のため、この従来のフォトリソグラフィ技術により形成
されるゲート電極105の幅w2 は、フォトレジスト1
04を露光する際の解像力、即ち、分解能と焦点深度
(DOF)によって決定される加工寸法限界である0.
3〜0.5μmよりも小さくすることはできなかった。
【0008】また、従来のフォトリソグラフィ技術で
は、段差の近くに幅の狭い膜を形成することは、焦点深
度の限界から特に困難であった。
は、段差の近くに幅の狭い膜を形成することは、焦点深
度の限界から特に困難であった。
【0009】なお、ゲート電極105を形成する際に、
等方性エッチングを用いて多結晶シリコン膜103をフ
ォトレジストパターン104′の輪郭よりも内側へオー
バーエッチングする方法も考えられるが、この方法では
ゲート電極105の寸法制御性及び位置制御性が非常に
悪かった。
等方性エッチングを用いて多結晶シリコン膜103をフ
ォトレジストパターン104′の輪郭よりも内側へオー
バーエッチングする方法も考えられるが、この方法では
ゲート電極105の寸法制御性及び位置制御性が非常に
悪かった。
【0010】即ち、従来のフォトリソグラフィ技術によ
るゲート電極等の形成方法によっては、半導体装置自体
のより一層の微細化及び高集積化を達成することができ
なかった。
るゲート電極等の形成方法によっては、半導体装置自体
のより一層の微細化及び高集積化を達成することができ
なかった。
【0011】そこで、本発明の目的は、フォトリソグラ
フィ技術による加工寸法限界以下に微細化されたゲート
電極、配線等の膜を形成することのできる半導体装置の
製造方法を提供することである。
フィ技術による加工寸法限界以下に微細化されたゲート
電極、配線等の膜を形成することのできる半導体装置の
製造方法を提供することである。
【0012】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
第1の膜を形成する工程と、上記第1の膜の上に第2の
膜を形成する工程と、上記第2の膜の上に第3の膜を形
成する工程と、上記第3の膜を選択的にエッチングし
て、上記半導体基板の基板面に対して実質的に垂直な壁
面を上記第3の膜に形成する工程と、しかる後、上記第
1〜第3のいずれの膜に対してもエッチング選択比を大
きくとることが可能な第4の膜を全面に形成する工程
と、上記第4の膜を異方性エッチングして、上記第3の
膜の上記壁面上に上記第4の膜の側壁状パターンを形成
する工程と、しかる後、上記第3の膜を除去する工程
と、しかる後、上記第4の膜の上記側壁状パターンをマ
スクとして上記第2の膜及び上記第1の膜をそれぞれ選
択的にエッチングする工程とを備えている。
に、本発明の半導体装置の製造方法は、半導体基板上に
第1の膜を形成する工程と、上記第1の膜の上に第2の
膜を形成する工程と、上記第2の膜の上に第3の膜を形
成する工程と、上記第3の膜を選択的にエッチングし
て、上記半導体基板の基板面に対して実質的に垂直な壁
面を上記第3の膜に形成する工程と、しかる後、上記第
1〜第3のいずれの膜に対してもエッチング選択比を大
きくとることが可能な第4の膜を全面に形成する工程
と、上記第4の膜を異方性エッチングして、上記第3の
膜の上記壁面上に上記第4の膜の側壁状パターンを形成
する工程と、しかる後、上記第3の膜を除去する工程
と、しかる後、上記第4の膜の上記側壁状パターンをマ
スクとして上記第2の膜及び上記第1の膜をそれぞれ選
択的にエッチングする工程とを備えている。
【0013】本発明の一態様では、半導体基板上に第1
の膜を形成する工程と、上記第1の膜の上に第2の膜を
形成する工程と、上記第2の膜の上に第3の膜を形成す
る工程と、上記第3の膜を選択的にエッチングして、上
記半導体基板の基板面に対して実質的に垂直な壁面を上
記第3の膜に形成する工程と、しかる後、上記第2及び
第3のいずれの膜に対してもエッチング選択比を大きく
とることが可能な第4の膜を全面に形成する工程と、上
記第4の膜を異方性エッチングして、上記第3の膜の上
記壁面上に上記第4の膜の側壁状パターンを形成する工
程と、しかる後、上記第3の膜を除去する工程と、しか
る後、上記第1及び第2のいずれの膜に対してもエッチ
ング選択比を大きくとることが可能な第5の膜を全面に
形成する工程と、上記第5の膜を異方性エッチングし
て、上記第4の膜の上記側壁状パターンを被覆する上記
第5の膜の被覆パターンを形成する工程と、しかる後、
上記第5の膜の上記被覆パターンをマスクとして上記第
2の膜及び上記第1の膜をそれぞれ選択的にエッチング
する工程とを備えている。
の膜を形成する工程と、上記第1の膜の上に第2の膜を
形成する工程と、上記第2の膜の上に第3の膜を形成す
る工程と、上記第3の膜を選択的にエッチングして、上
記半導体基板の基板面に対して実質的に垂直な壁面を上
記第3の膜に形成する工程と、しかる後、上記第2及び
第3のいずれの膜に対してもエッチング選択比を大きく
とることが可能な第4の膜を全面に形成する工程と、上
記第4の膜を異方性エッチングして、上記第3の膜の上
記壁面上に上記第4の膜の側壁状パターンを形成する工
程と、しかる後、上記第3の膜を除去する工程と、しか
る後、上記第1及び第2のいずれの膜に対してもエッチ
ング選択比を大きくとることが可能な第5の膜を全面に
形成する工程と、上記第5の膜を異方性エッチングし
て、上記第4の膜の上記側壁状パターンを被覆する上記
第5の膜の被覆パターンを形成する工程と、しかる後、
上記第5の膜の上記被覆パターンをマスクとして上記第
2の膜及び上記第1の膜をそれぞれ選択的にエッチング
する工程とを備えている。
【0014】本発明の一態様では、上記第1の膜が導電
性を有する膜である。
性を有する膜である。
【0015】本発明の一態様では、上記第1の膜及び上
記第3の膜が多結晶シリコン膜であり、上記第2の膜が
シリコン酸化膜であり、上記第4の膜がシリコン窒化膜
である。
記第3の膜が多結晶シリコン膜であり、上記第2の膜が
シリコン酸化膜であり、上記第4の膜がシリコン窒化膜
である。
【0016】本発明の一態様では、上記第1の膜及び上
記第3の膜が多結晶シリコン膜であり、上記第2の膜が
シリコン酸化膜であり、上記第4の膜及び上記第5の膜
がシリコン窒化膜である。
記第3の膜が多結晶シリコン膜であり、上記第2の膜が
シリコン酸化膜であり、上記第4の膜及び上記第5の膜
がシリコン窒化膜である。
【0017】本発明の一態様では、半導体基板上に第1
の膜を形成する工程と、上記第1の膜の上に上記第1の
膜とは異なる材料の第2の膜を形成する工程と、上記第
2の膜を選択的にエッチングして、上記半導体基板の基
板面に対して実質的に垂直な壁面を上記第2の膜に形成
する工程と、しかる後、上記第1及び第2のいずれの膜
に対してもエッチング選択比を大きくとることが可能な
第3の膜を全面に形成する工程と、上記第3の膜を異方
性エッチングして、上記第2の膜の上記壁面上に上記第
3の膜の側壁状パターンを形成する工程と、しかる後、
上記第2の膜を除去する工程と、しかる後、上記第3の
膜の上記側壁状パターンをマスクとして上記第1の膜を
選択的にエッチングする工程とを備えている。
の膜を形成する工程と、上記第1の膜の上に上記第1の
膜とは異なる材料の第2の膜を形成する工程と、上記第
2の膜を選択的にエッチングして、上記半導体基板の基
板面に対して実質的に垂直な壁面を上記第2の膜に形成
する工程と、しかる後、上記第1及び第2のいずれの膜
に対してもエッチング選択比を大きくとることが可能な
第3の膜を全面に形成する工程と、上記第3の膜を異方
性エッチングして、上記第2の膜の上記壁面上に上記第
3の膜の側壁状パターンを形成する工程と、しかる後、
上記第2の膜を除去する工程と、しかる後、上記第3の
膜の上記側壁状パターンをマスクとして上記第1の膜を
選択的にエッチングする工程とを備えている。
【0018】本発明の一態様では、上記第1の膜が多結
晶シリコン膜であり、上記第2の膜がシリコン酸化膜で
あり、上記第3の膜がシリコン窒化膜である。
晶シリコン膜であり、上記第2の膜がシリコン酸化膜で
あり、上記第3の膜がシリコン窒化膜である。
【0019】
【作用】本発明においては、加工したい膜の上に、異方
性エッチングによる側壁形成技術を用いて微細なマスク
パターンを形成する。このマスクパターンは、加工した
い膜の上に形成された別の膜の壁面に側壁として形成さ
れるので、このマスクパターン自体はフォトリソグラフ
ィの露光限界に左右されず、従って、フォトリソグラフ
ィ技術による加工寸法限界以下に形成することが可能で
ある。そして、この微細なマスクパターンをエッチング
マスクとして用いて加工したい膜を加工することにより
所望の微細膜パターンを得ることができる。その膜パタ
ーンの幅は例えば0.1μm以下である。このとき、側
壁を形成する壁面を下地の段差部分にできるだけ近づけ
て形成すれば、従来困難であった段差近傍部分での微細
膜パターンの形成が可能となる。
性エッチングによる側壁形成技術を用いて微細なマスク
パターンを形成する。このマスクパターンは、加工した
い膜の上に形成された別の膜の壁面に側壁として形成さ
れるので、このマスクパターン自体はフォトリソグラフ
ィの露光限界に左右されず、従って、フォトリソグラフ
ィ技術による加工寸法限界以下に形成することが可能で
ある。そして、この微細なマスクパターンをエッチング
マスクとして用いて加工したい膜を加工することにより
所望の微細膜パターンを得ることができる。その膜パタ
ーンの幅は例えば0.1μm以下である。このとき、側
壁を形成する壁面を下地の段差部分にできるだけ近づけ
て形成すれば、従来困難であった段差近傍部分での微細
膜パターンの形成が可能となる。
【0020】また、上述のようにして得られた微細なマ
スクパターンに、さらに、異方性エッチングによる側壁
形成技術を適用して、そのマスクパターンを別の又は同
種の膜で覆い、これにより、トータルのマスクパターン
の幅を少し大きくしてから、加工したい膜のエッチング
を行うこともできる。この場合には、形成される膜パタ
ーンの幅も少し大きくなる。さらに、この異方性エッチ
ングによる側壁形成技術を繰り返し適用することによ
り、形成される膜パターンの幅をかなり自由に制御する
ことが可能である。
スクパターンに、さらに、異方性エッチングによる側壁
形成技術を適用して、そのマスクパターンを別の又は同
種の膜で覆い、これにより、トータルのマスクパターン
の幅を少し大きくしてから、加工したい膜のエッチング
を行うこともできる。この場合には、形成される膜パタ
ーンの幅も少し大きくなる。さらに、この異方性エッチ
ングによる側壁形成技術を繰り返し適用することによ
り、形成される膜パターンの幅をかなり自由に制御する
ことが可能である。
【0021】
【実施例】以下、本発明を実施例につき図1〜図3を参
照して説明する。
照して説明する。
【0022】図1(a)は、本発明の第1実施例の方法
により形成されたMOSトランジスタとその周辺部の概
略平面図であり、図1(b)は、左側が図1(a)のA
−A線での概略断面図、右側が図1(a)のB−B線で
の概略断面図である。図1において、素子分離領域1に
は、膜厚150nm程度で幅0.5μm程度のゲート配
線5が膜厚450nm程度のフィールド酸化膜4を介し
てシリコン基板3上に形成されている。素子分離領域1
に囲まれた素子領域2には、互いに離隔した一対の不純
物拡散層7と、これら不純物拡散層7の間でシリコン基
板3上に膜厚15nm程度のゲート酸化膜8を介した膜
厚150nm程度で幅0.1μm程度のゲート電極9と
からなるMOSトランジスタが形成されている。ゲート
電極9とゲート配線5とは、素子分離領域1において接
続されている。
により形成されたMOSトランジスタとその周辺部の概
略平面図であり、図1(b)は、左側が図1(a)のA
−A線での概略断面図、右側が図1(a)のB−B線で
の概略断面図である。図1において、素子分離領域1に
は、膜厚150nm程度で幅0.5μm程度のゲート配
線5が膜厚450nm程度のフィールド酸化膜4を介し
てシリコン基板3上に形成されている。素子分離領域1
に囲まれた素子領域2には、互いに離隔した一対の不純
物拡散層7と、これら不純物拡散層7の間でシリコン基
板3上に膜厚15nm程度のゲート酸化膜8を介した膜
厚150nm程度で幅0.1μm程度のゲート電極9と
からなるMOSトランジスタが形成されている。ゲート
電極9とゲート配線5とは、素子分離領域1において接
続されている。
【0023】図2(a)〜(f)の各図は、本実施例の
製造方法を工程順に示す図1(b)に対応した概略断面
図である。
製造方法を工程順に示す図1(b)に対応した概略断面
図である。
【0024】まず、図2(a)に示すように、シリコン
基板3の素子分離領域上にLOCOS法により膜厚45
0nm程度のフィールド酸化膜4を形成し、素子領域上
に膜厚15nm程度のゲート酸化膜8を形成する。さら
に、フィールド酸化膜4及びゲート酸化膜8の上に、化
学蒸着(CVD)法により膜厚150nm程度の導電性
膜である多結晶シリコン膜21を形成した後、CVD法
により膜厚30nm程度のシリコン酸化膜22及び膜厚
300nm程度の多結晶シリコン膜23を順次形成す
る。
基板3の素子分離領域上にLOCOS法により膜厚45
0nm程度のフィールド酸化膜4を形成し、素子領域上
に膜厚15nm程度のゲート酸化膜8を形成する。さら
に、フィールド酸化膜4及びゲート酸化膜8の上に、化
学蒸着(CVD)法により膜厚150nm程度の導電性
膜である多結晶シリコン膜21を形成した後、CVD法
により膜厚30nm程度のシリコン酸化膜22及び膜厚
300nm程度の多結晶シリコン膜23を順次形成す
る。
【0025】次に、図2(b)に示すように、フォトレ
ジスト24を全面に塗布した後、露光・現像を行って、
フォトレジスト24の側面24aが素子形成領域上に存
在するようにフォトレジスト24をパターニングする。
しかる後、このパターニングされたフォトレジスト24
をマスクとして多結晶シリコン膜23を反応性イオンエ
ッチング(RIE)法により異方性エッチングし、これ
により、多結晶シリコン膜23に、シリコン基板3の表
面に対して実質的に垂直な壁面23aを有する開口を形
成する。このとき、反応ガスとしてCl2 とHBrを用
いることにより、シリコン酸化膜22はエッチングスト
ッパーとして機能する。
ジスト24を全面に塗布した後、露光・現像を行って、
フォトレジスト24の側面24aが素子形成領域上に存
在するようにフォトレジスト24をパターニングする。
しかる後、このパターニングされたフォトレジスト24
をマスクとして多結晶シリコン膜23を反応性イオンエ
ッチング(RIE)法により異方性エッチングし、これ
により、多結晶シリコン膜23に、シリコン基板3の表
面に対して実質的に垂直な壁面23aを有する開口を形
成する。このとき、反応ガスとしてCl2 とHBrを用
いることにより、シリコン酸化膜22はエッチングスト
ッパーとして機能する。
【0026】次に、図2(c)に示すように、残存する
フォトレジスト24を除去した後、多結晶シリコン膜2
3の壁面23a上を含む全面に膜厚100nm程度のシ
リコン窒化膜25をCVD法により形成する。
フォトレジスト24を除去した後、多結晶シリコン膜2
3の壁面23a上を含む全面に膜厚100nm程度のシ
リコン窒化膜25をCVD法により形成する。
【0027】次に、図2(d)に示すように、シリコン
酸化膜22及び多結晶シリコン膜23の上面が露出する
までシリコン窒化膜25をRIE法により異方性エッチ
ングする。このとき、反応ガスとしてCF4 とCHF3
とArを用いることにより、シリコン窒化膜25と多結
晶シリコン膜23とのエッチング速度比を3:1(エッ
チング選択比3)程度、シリコン窒化膜25とシリコン
酸化膜22とのエッチング選択比を1.5程度とするこ
とができ、また、印加する高周波出力を大きくすること
によりシリコン窒化膜25は実質的に基板表面に垂直な
方向にのみエッチングされる。従って、多結晶シリコン
膜23の壁面23a上に、高さ300nm程度で幅0.
1μm程度のシリコン窒化膜25の側壁状パターン26
が殆どエッチングされずに残る。
酸化膜22及び多結晶シリコン膜23の上面が露出する
までシリコン窒化膜25をRIE法により異方性エッチ
ングする。このとき、反応ガスとしてCF4 とCHF3
とArを用いることにより、シリコン窒化膜25と多結
晶シリコン膜23とのエッチング速度比を3:1(エッ
チング選択比3)程度、シリコン窒化膜25とシリコン
酸化膜22とのエッチング選択比を1.5程度とするこ
とができ、また、印加する高周波出力を大きくすること
によりシリコン窒化膜25は実質的に基板表面に垂直な
方向にのみエッチングされる。従って、多結晶シリコン
膜23の壁面23a上に、高さ300nm程度で幅0.
1μm程度のシリコン窒化膜25の側壁状パターン26
が殆どエッチングされずに残る。
【0028】次に、図2(e)に示すように、残存する
多結晶シリコン膜23をRIE法により全て除去する。
このとき、反応ガスとしてCl2 とHBrを用いること
により、多結晶シリコン膜23とシリコン窒化膜25と
のエッチング選択比を10程度、シリコン窒化膜25と
シリコン酸化膜22とのエッチング選択比を1.5程度
にすることができるので、シリコン窒化膜25の側壁状
パターン25a及びシリコン酸化膜22は殆どエッチン
グされず、多結晶シリコン膜23のみが除去される。こ
の結果、素子領域のシリコン酸化膜22上に高さ300
nm程度で幅0.1μm程度の窒化シリコンの側壁状パ
ターン26が形成される。次に、素子分離領域のシリコ
ン酸化膜22上に幅0.5μm程度のフォトレジストパ
ターン27を形成する。
多結晶シリコン膜23をRIE法により全て除去する。
このとき、反応ガスとしてCl2 とHBrを用いること
により、多結晶シリコン膜23とシリコン窒化膜25と
のエッチング選択比を10程度、シリコン窒化膜25と
シリコン酸化膜22とのエッチング選択比を1.5程度
にすることができるので、シリコン窒化膜25の側壁状
パターン25a及びシリコン酸化膜22は殆どエッチン
グされず、多結晶シリコン膜23のみが除去される。こ
の結果、素子領域のシリコン酸化膜22上に高さ300
nm程度で幅0.1μm程度の窒化シリコンの側壁状パ
ターン26が形成される。次に、素子分離領域のシリコ
ン酸化膜22上に幅0.5μm程度のフォトレジストパ
ターン27を形成する。
【0029】次に、図2(f)に示すように、窒化シリ
コンの側壁状パターン26とフォトレジストパターン2
7をマスクとして、RIE法による異方性エッチングを
行い、シリコン酸化膜22及び多結晶シリコン膜21を
選択的に除去する。このとき、まず、反応ガスとしてC
F4 とCHF3 とAr(酸化シリコンと窒化シリコンと
のエッチング選択比1.5程度)を用いてシリコン酸化
膜22を除去し、次に、反応ガスとしてCl2 とHBr
(多結晶シリコンと窒化シリコンとのエッチング選択比
3程度)を用いて多結晶シリコン膜21を除去する。
コンの側壁状パターン26とフォトレジストパターン2
7をマスクとして、RIE法による異方性エッチングを
行い、シリコン酸化膜22及び多結晶シリコン膜21を
選択的に除去する。このとき、まず、反応ガスとしてC
F4 とCHF3 とAr(酸化シリコンと窒化シリコンと
のエッチング選択比1.5程度)を用いてシリコン酸化
膜22を除去し、次に、反応ガスとしてCl2 とHBr
(多結晶シリコンと窒化シリコンとのエッチング選択比
3程度)を用いて多結晶シリコン膜21を除去する。
【0030】しかる後、フォトレジストパターン27を
除去し、さらに、リン酸を含むエッチング液により窒化
シリコンの側壁状パターン26を等方的にエッチングし
て除去する。このとき、窒化シリコンの側壁状パターン
26とシリコン酸化膜22とのエッチング選択比は30
程度、窒化シリコンの側壁状パターン26と多結晶シリ
コン膜21とのエッチング選択比は∞程度である。この
後、フィールド酸化膜4と残存するシリコン酸化膜22
及び多結晶シリコン膜21とをマスクとしてシリコン基
板3に不純物をイオン注入することにより、図1に示す
如く、多結晶シリコン膜21からなるゲート電極9と自
己整合的に不純物拡散層7を形成する。
除去し、さらに、リン酸を含むエッチング液により窒化
シリコンの側壁状パターン26を等方的にエッチングし
て除去する。このとき、窒化シリコンの側壁状パターン
26とシリコン酸化膜22とのエッチング選択比は30
程度、窒化シリコンの側壁状パターン26と多結晶シリ
コン膜21とのエッチング選択比は∞程度である。この
後、フィールド酸化膜4と残存するシリコン酸化膜22
及び多結晶シリコン膜21とをマスクとしてシリコン基
板3に不純物をイオン注入することにより、図1に示す
如く、多結晶シリコン膜21からなるゲート電極9と自
己整合的に不純物拡散層7を形成する。
【0031】以上の工程により、多結晶シリコン膜21
の幅0.1μm程度の微細パターンのゲート電極9とソ
ース/ドレインである不純物拡散層7とを備えたMOS
トランジスタが素子領域に形成されるとともに、幅0.
5μm程度の多結晶シリコン膜21からなるゲート配線
5が素子分離領域に形成される。このとき、ゲート配線
5の部分の幅を大きくするのは、ゲート配線全体の低抵
抗化のためである。これらゲート電極9とゲート配線5
とは、図1(a)に示すように素子分離領域において接
続されている。
の幅0.1μm程度の微細パターンのゲート電極9とソ
ース/ドレインである不純物拡散層7とを備えたMOS
トランジスタが素子領域に形成されるとともに、幅0.
5μm程度の多結晶シリコン膜21からなるゲート配線
5が素子分離領域に形成される。このとき、ゲート配線
5の部分の幅を大きくするのは、ゲート配線全体の低抵
抗化のためである。これらゲート電極9とゲート配線5
とは、図1(a)に示すように素子分離領域において接
続されている。
【0032】なお、本実施例においては、図2(c)の
工程で形成するシリコン窒化膜25の膜厚を100nm
として、最終的に0.1μm程度の幅のゲート電極9を
形成したが、図2(c)の工程で形成するシリコン窒化
膜25の膜厚を変えることにより、最終的に形成するゲ
ート電極9の幅を制御することができる。
工程で形成するシリコン窒化膜25の膜厚を100nm
として、最終的に0.1μm程度の幅のゲート電極9を
形成したが、図2(c)の工程で形成するシリコン窒化
膜25の膜厚を変えることにより、最終的に形成するゲ
ート電極9の幅を制御することができる。
【0033】次に、本発明の第2実施例を図3を参照し
て説明する。ここで、図3は、この第2実施例の主要な
製造工程を示す図1(b)に対応した概略断面図であ
る。
て説明する。ここで、図3は、この第2実施例の主要な
製造工程を示す図1(b)に対応した概略断面図であ
る。
【0034】本実施例の製造方法において、シリコン窒
化膜の側壁状パターン26を形成するまでの工程は、図
2で説明した第1実施例と同様である。従って、以下の
説明において、第1実施例の図2(d)に相当する工程
までは、図示及びその詳細な説明を省略する。
化膜の側壁状パターン26を形成するまでの工程は、図
2で説明した第1実施例と同様である。従って、以下の
説明において、第1実施例の図2(d)に相当する工程
までは、図示及びその詳細な説明を省略する。
【0035】まず、図3(a)に示すように、図2
(d)に示す工程から、上述の第1実施例と同様にし
て、残存する多結晶シリコン膜23をRIE法により全
て除去する。
(d)に示す工程から、上述の第1実施例と同様にし
て、残存する多結晶シリコン膜23をRIE法により全
て除去する。
【0036】次に、図3(b)に示すように、全面に膜
厚100nm程度のシリコン窒化膜31をCVD法によ
り形成する。
厚100nm程度のシリコン窒化膜31をCVD法によ
り形成する。
【0037】次に、図3(c)に示すように、RIE法
による異方性エッチングを行い、窒化シリコンの側壁状
パターン26を被覆するように、即ち、窒化シリコンの
側壁状パターン26の周囲にのみシリコン窒化膜31を
残し、幅0.3μm程度の窒化シリコンの被覆パターン
32を形成する。使用する反応ガスは、窒化シリコンの
側壁状パターン26を形成するときに使用したものと同
じでよい。しかる後、素子分離領域のシリコン酸化膜2
2上に幅0.5μm程度のフォトレジストパターン33
を形成する。
による異方性エッチングを行い、窒化シリコンの側壁状
パターン26を被覆するように、即ち、窒化シリコンの
側壁状パターン26の周囲にのみシリコン窒化膜31を
残し、幅0.3μm程度の窒化シリコンの被覆パターン
32を形成する。使用する反応ガスは、窒化シリコンの
側壁状パターン26を形成するときに使用したものと同
じでよい。しかる後、素子分離領域のシリコン酸化膜2
2上に幅0.5μm程度のフォトレジストパターン33
を形成する。
【0038】次に、図3(d)に示すように、窒化シリ
コンの被覆パターン32とフォトレジストパターン33
をマスクとして、RIE法による異方性エッチングを行
い、シリコン酸化膜22及び多結晶シリコン膜21を選
択的に除去する。
コンの被覆パターン32とフォトレジストパターン33
をマスクとして、RIE法による異方性エッチングを行
い、シリコン酸化膜22及び多結晶シリコン膜21を選
択的に除去する。
【0039】この後、図3(e)に示すように、フォト
レジストパターン33を除去し、さらに、リン酸を含む
エッチング液により被覆パターン32等の窒化シリコン
膜を等方的にエッチングして除去する。そして、フィー
ルド酸化膜4と残存するシリコン酸化膜22及び多結晶
シリコン膜21をマスクとしてシリコン基板3に不純物
をイオン注入することにより、多結晶シリコン膜21か
らなるゲート電極34と自己整合的に不純物拡散層35
を形成する。
レジストパターン33を除去し、さらに、リン酸を含む
エッチング液により被覆パターン32等の窒化シリコン
膜を等方的にエッチングして除去する。そして、フィー
ルド酸化膜4と残存するシリコン酸化膜22及び多結晶
シリコン膜21をマスクとしてシリコン基板3に不純物
をイオン注入することにより、多結晶シリコン膜21か
らなるゲート電極34と自己整合的に不純物拡散層35
を形成する。
【0040】以上の工程により、多結晶シリコン膜21
の幅0.3μm程度の微細パターンのゲート電極34と
ソース/ドレインである不純物拡散層35とを備えたM
OSトランジスタが素子領域に形成されるとともに、幅
0.5μm程度の多結晶シリコン膜21からなるゲート
配線36が素子分離領域に形成される。これらゲート電
極34とゲート配線36とは、素子分離領域において接
続されている。
の幅0.3μm程度の微細パターンのゲート電極34と
ソース/ドレインである不純物拡散層35とを備えたM
OSトランジスタが素子領域に形成されるとともに、幅
0.5μm程度の多結晶シリコン膜21からなるゲート
配線36が素子分離領域に形成される。これらゲート電
極34とゲート配線36とは、素子分離領域において接
続されている。
【0041】本実施例では、第1実施例の窒化シリコン
の側壁状パターン26の周囲に窒化シリコンの被覆パタ
ーン32を形成して、エッチングマスクの幅を広くして
いる。従って、最初に形成するシリコン窒化膜25と次
に形成するシリコン窒化膜31の膜厚をそれぞれ種々に
調整することにより、かなり自由にエッチングマスクの
幅を制御することができる。また、本実施例のシリコン
窒化膜の被覆工程を繰り返すことによってもエッチング
マスクの幅を制御することもできる。さらに、本実施例
の方法において、ゲート配線36の部分もゲート電極3
4の部分と同様にして形成することにより、例えば一律
0.3μm程度のゲート配線(ゲート電極の部分も含
む)を形成することができる。
の側壁状パターン26の周囲に窒化シリコンの被覆パタ
ーン32を形成して、エッチングマスクの幅を広くして
いる。従って、最初に形成するシリコン窒化膜25と次
に形成するシリコン窒化膜31の膜厚をそれぞれ種々に
調整することにより、かなり自由にエッチングマスクの
幅を制御することができる。また、本実施例のシリコン
窒化膜の被覆工程を繰り返すことによってもエッチング
マスクの幅を制御することもできる。さらに、本実施例
の方法において、ゲート配線36の部分もゲート電極3
4の部分と同様にして形成することにより、例えば一律
0.3μm程度のゲート配線(ゲート電極の部分も含
む)を形成することができる。
【0042】なお、上記第1及び第2実施例において
は、多結晶シリコン膜23の壁面23aに窒化シリコン
の側壁状パターン26を形成するため、多結晶シリコン
膜23を異方性エッチングする際のエッチングストッパ
ーとしてシリコン酸化膜22を設けたが、多結晶シリコ
ン膜21の上に膜厚の大きなシリコン酸化膜を形成し、
そのシリコン酸化膜を異方性エッチングして、そのシリ
コン酸化膜に壁面を形成し、そのシリコン酸化膜の壁面
に窒化シリコンの側壁状パターンを形成するようにして
もよい。
は、多結晶シリコン膜23の壁面23aに窒化シリコン
の側壁状パターン26を形成するため、多結晶シリコン
膜23を異方性エッチングする際のエッチングストッパ
ーとしてシリコン酸化膜22を設けたが、多結晶シリコ
ン膜21の上に膜厚の大きなシリコン酸化膜を形成し、
そのシリコン酸化膜を異方性エッチングして、そのシリ
コン酸化膜に壁面を形成し、そのシリコン酸化膜の壁面
に窒化シリコンの側壁状パターンを形成するようにして
もよい。
【0043】また、各膜の材料の組み合わせは種々に変
更が可能である。例えば、シリコン酸化膜22の代わり
にシリコン窒化膜を用い、多結晶シリコン膜23の壁面
23aに酸化シリコンの側壁状パターンを形成して、そ
の酸化シリコンの側壁状パターンを多結晶シリコン膜2
1をエッチングする際のエッチングマスクとして用いて
もよい。また、被加工膜である多結晶シリコン膜の上に
形成した膜厚の大きいシリコン窒化膜の壁面に酸化シリ
コンの側壁状パターンを形成するようにしてもよい。
更が可能である。例えば、シリコン酸化膜22の代わり
にシリコン窒化膜を用い、多結晶シリコン膜23の壁面
23aに酸化シリコンの側壁状パターンを形成して、そ
の酸化シリコンの側壁状パターンを多結晶シリコン膜2
1をエッチングする際のエッチングマスクとして用いて
もよい。また、被加工膜である多結晶シリコン膜の上に
形成した膜厚の大きいシリコン窒化膜の壁面に酸化シリ
コンの側壁状パターンを形成するようにしてもよい。
【0044】さらに、上記第1及び第2の実施例では、
MOSトランジスタのゲート電極パターンを形成する場
合を説明したが、本発明は他の配線や絶縁膜のパターン
を形成する場合にも適用が可能である。
MOSトランジスタのゲート電極パターンを形成する場
合を説明したが、本発明は他の配線や絶縁膜のパターン
を形成する場合にも適用が可能である。
【0045】
【発明の効果】本発明によれば、加工したい膜の上に、
フォトリソグラフィ技術による加工寸法限界以下の大き
さのエッチングマスクを形成することができるので、そ
のエッチングマスクを用いて加工したい膜をエッチング
することにより、加工寸法限界以下の大きさの微細膜パ
ターンを得ることができる。
フォトリソグラフィ技術による加工寸法限界以下の大き
さのエッチングマスクを形成することができるので、そ
のエッチングマスクを用いて加工したい膜をエッチング
することにより、加工寸法限界以下の大きさの微細膜パ
ターンを得ることができる。
【0046】従って、従来よりも微細化されたゲート電
極を有するMOSトランジスタや配線等を形成すること
ができるので、半導体装置の高集積化が可能となるとと
もに、例えば、ゲート幅が小さくて動作速度の速いトラ
ンジスタ素子を得ることが可能となる。
極を有するMOSトランジスタや配線等を形成すること
ができるので、半導体装置の高集積化が可能となるとと
もに、例えば、ゲート幅が小さくて動作速度の速いトラ
ンジスタ素子を得ることが可能となる。
【図1】本発明の第1実施例の製造方法により形成され
たMOSトランジスタとその周辺部を示す概略平面図及
び概略断面図である。
たMOSトランジスタとその周辺部を示す概略平面図及
び概略断面図である。
【図2】本発明の第1実施例の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図3】本発明の第2実施例の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図4】従来のフォトリソグラフィ技術によりゲート電
極パターンを形成する方法を示す概略断面図である。
極パターンを形成する方法を示す概略断面図である。
1 素子分離領域 2 素子領域 3 シリコン基板 4 フィールド酸化膜 5、36 ゲート配線 7、35 不純物拡散層 8 ゲート酸化膜 9、34 ゲート電極 21、23 多結晶シリコン膜 22 シリコン酸化膜 24、27、33 フォトレジストパターン 25、31 シリコン窒化膜 26 窒化シリコンの側壁状パターン 32 窒化シリコンの被覆パターン
Claims (7)
- 【請求項1】 半導体基板上に第1の膜を形成する工程
と、 上記第1の膜の上に第2の膜を形成する工程と、 上記第2の膜の上に第3の膜を形成する工程と、 上記第3の膜を選択的にエッチングして、上記半導体基
板の基板面に対して実質的に垂直な壁面を上記第3の膜
に形成する工程と、 しかる後、上記第1〜第3のいずれの膜に対してもエッ
チング選択比を大きくとることが可能な第4の膜を全面
に形成する工程と、 上記第4の膜を異方性エッチングして、上記第3の膜の
上記壁面上に上記第4の膜の側壁状パターンを形成する
工程と、 しかる後、上記第3の膜を除去する工程と、 しかる後、上記第4の膜の上記側壁状パターンをマスク
として上記第2の膜及び上記第1の膜をそれぞれ選択的
にエッチングする工程とを備えていることを特徴とする
半導体装置の製造方法。 - 【請求項2】 半導体基板上に第1の膜を形成する工程
と、 上記第1の膜の上に第2の膜を形成する工程と、 上記第2の膜の上に第3の膜を形成する工程と、 上記第3の膜を選択的にエッチングして、上記半導体基
板の基板面に対して実質的に垂直な壁面を上記第3の膜
に形成する工程と、 しかる後、上記第2及び第3のいずれの膜に対してもエ
ッチング選択比を大きくとることが可能な第4の膜を全
面に形成する工程と、 上記第4の膜を異方性エッチングして、上記第3の膜の
上記壁面上に上記第4の膜の側壁状パターンを形成する
工程と、 しかる後、上記第3の膜を除去する工程と、 しかる後、上記第1及び第2のいずれの膜に対してもエ
ッチング選択比を大きくとることが可能な第5の膜を全
面に形成する工程と、 上記第5の膜を異方性エッチングして、上記第4の膜の
上記側壁状パターンを被覆する上記第5の膜の被覆パタ
ーンを形成する工程と、 しかる後、上記第5の膜の上記被覆パターンをマスクと
して上記第2の膜及び上記第1の膜をそれぞれ選択的に
エッチングする工程とを備えていることを特徴とする半
導体装置の製造方法。 - 【請求項3】 上記第1の膜が導電性を有する膜である
ことを特徴とする請求項1又は2に記載の半導体装置の
製造方法。 - 【請求項4】 上記第1の膜及び上記第3の膜が多結晶
シリコン膜であり、上記第2の膜がシリコン酸化膜であ
り、上記第4の膜がシリコン窒化膜であることを特徴と
する請求項1に記載の半導体装置の製造方法。 - 【請求項5】 上記第1の膜及び上記第3の膜が多結晶
シリコン膜であり、上記第2の膜がシリコン酸化膜であ
り、上記第4の膜及び上記第5の膜がシリコン窒化膜で
あることを特徴とする請求項2に記載の半導体装置の製
造方法。 - 【請求項6】 半導体基板上に第1の膜を形成する工程
と、 上記第1の膜の上に上記第1の膜とは異なる材料の第2
の膜を形成する工程と、 上記第2の膜を選択的にエッチングして、上記半導体基
板の基板面に対して実質的に垂直な壁面を上記第2の膜
に形成する工程と、 しかる後、上記第1及び第2のいずれの膜に対してもエ
ッチング選択比を大きくとることが可能な第3の膜を全
面に形成する工程と、 上記第3の膜を異方性エッチングして、上記第2の膜の
上記壁面上に上記第3の膜の側壁状パターンを形成する
工程と、 しかる後、上記第2の膜を除去する工程と、 しかる後、上記第3の膜の上記側壁状パターンをマスク
として上記第1の膜を選択的にエッチングする工程とを
備えていることを特徴とする半導体装置の製造方法。 - 【請求項7】 上記第1の膜が多結晶シリコン膜であ
り、上記第2の膜がシリコン酸化膜であり、上記第3の
膜がシリコン窒化膜であることを特徴とする請求項6に
記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5991594A JPH07245402A (ja) | 1994-03-04 | 1994-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5991594A JPH07245402A (ja) | 1994-03-04 | 1994-03-04 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07245402A true JPH07245402A (ja) | 1995-09-19 |
Family
ID=13126910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5991594A Withdrawn JPH07245402A (ja) | 1994-03-04 | 1994-03-04 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07245402A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006070474A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置の製造方法 |
US9627552B2 (en) | 2006-07-31 | 2017-04-18 | Vishay-Siliconix | Molybdenum barrier metal for SiC Schottky diode and process of manufacture |
-
1994
- 1994-03-04 JP JP5991594A patent/JPH07245402A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006070474A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置の製造方法 |
JPWO2006070474A1 (ja) * | 2004-12-28 | 2008-06-12 | スパンション エルエルシー | 半導体装置の製造方法 |
US9299578B2 (en) | 2004-12-28 | 2016-03-29 | Cypress Semiconductor Corporation | Transistor formation method using sidewall masks |
US9627552B2 (en) | 2006-07-31 | 2017-04-18 | Vishay-Siliconix | Molybdenum barrier metal for SiC Schottky diode and process of manufacture |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |