JPH09258697A - Scanning line conversion circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a scanning line conversion circuit evading influence of skewness distortion and jitter accompanied by scanning line numbers conversion of 12/7 times in a video signal. SOLUTION: A vertical counter raises reset pulses VRESET 1, VRESET 2 supplied to a horizontal counter with timing shown in (i), (j), and initializes the horizontal counter. This initial-ization is performed continuously two times at an interval of 1/2 horizontal scanning period, and distortion of a horizontal synchronizing signal is corrected by a reading group reset pulse RRST 2 shown in (k). Also, as shown in (i), when a difference at the time of start of an address of a video signal in one horizontal scanning period of writing and reading of a line memory is small in one vertical flyback period, the horizontal counter is initialized two times (when a vertical counter value becomes 5 and 33).

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、映像信号の走査線
数を変換する走査線変換回路に関し、液晶プロジェクタ
などの液晶表示装置などにおいて有用なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a scanning line conversion circuit for converting the number of scanning lines of a video signal, which is useful in a liquid crystal display device such as a liquid crystal projector.

【０００２】[0002]

【従来の技術】従来より液晶プロジェクタなどの液晶表
示装置は、陰極線管（ＣＲＴ）の代わりにドットマトリ
クス液晶パネルを備える。この液晶パネルは一般に、標
準的な仕様に合わせて形成されており、水平画素数およ
び垂直ライン数は、予め決められている。たとえば、Ｖ
ＧＡ仕様のパネルでは、水平６４０画素×４８０ライン
となっている。2. Description of the Related Art Conventionally, a liquid crystal display device such as a liquid crystal projector has a dot matrix liquid crystal panel instead of a cathode ray tube (CRT). This liquid crystal panel is generally formed according to standard specifications, and the number of horizontal pixels and the number of vertical lines are predetermined. For example, V
The GA specification panel has horizontal 640 pixels × 480 lines.

【０００３】ここで、ＮＴＳＣ方式（ライン数５２５
本、フィールド周波数５９．９４Ｈｚ、水平周波数１
５．７３４ＫＨｚ、２対１インタレース走査）の映像信
号を、上記ＶＧＡ仕様の液晶パネルに表示する場合に
は、映像信号の画面有効期間のライン数がほぼ２４０本
であるため、映像信号の走査線数を２倍に変換する必要
がある。Here, the NTSC system (the number of lines 525
Book, field frequency 59.94Hz, horizontal frequency 1
When a video signal of 5.734 KHz, 2: 1 interlace scanning) is displayed on the liquid crystal panel of the VGA specification, since the number of lines in the screen effective period of the video signal is approximately 240, scanning of the video signal is performed. It is necessary to double the number of lines.

【０００４】また、ＰＡＬ／ＳＥＣＡＭ方式（ライン数
６２５本、フィールド周波数５０Ｈｚ、水平周波数１
５．６２５ＫＨｚ、２対１インタレース走査）の映像信
号を上記ＶＧＡ仕様の液晶パネルに表示する場合には、
映像信号の画面有効期間のライン数がほぼ２７０本であ
るため、映像信号の走査線数を１２／７倍に変換する必
要がある。The PAL / SECAM system (625 lines, field frequency 50 Hz, horizontal frequency 1
When displaying a video signal of 5.625 KHz, 2: 1 interlaced scanning) on the above VGA specification liquid crystal panel,
Since the number of lines of the video signal during the effective screen period is approximately 270, it is necessary to convert the number of scanning lines of the video signal to 12/7 times.

【０００５】ここで、従来においては、映像信号の走査
線数を２倍あるいは１２／７倍にする走査線変換回路が
発明されており、その技術は「特願平５−１９０５２０
号公報」などに開示されている。具体的には、２個のラ
インメモリを縦列に接続し、初段のラインメモリで走査
線数を２倍に変換し、後段のラインメモリで走査線数を
さらに６／７倍に変換するものが一般的である。Here, conventionally, a scanning line conversion circuit has been invented which doubles or 12/7 times the number of scanning lines of a video signal, and the technique thereof is disclosed in Japanese Patent Application No. 5-190520.
No. Gazette ”and the like. Specifically, two line memories are connected in tandem, the number of scanning lines is doubled in the first line memory, and the number of scanning lines is further multiplied by 6/7 in the latter line memory. It is common.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、従来の
走査線変換回路において、走査線数を２倍に変換する場
合には、たとえばＰＡＬ／ＳＥＣＡＭ方式の信号が入力
すればそのライン数は３１２．５本であるので、変換後
に６２５本となってフィールド内の水平同期信号の連続
性は保たれるのに対して、走査線数を６／７倍に変換す
る場合は、変換前の信号のライン数６２５本に対し変換
後は５３５．７本となるため、フィールド内の水平同期
信号のスキュー歪みを生じてしまう。そして、このスキ
ュー歪みの量が大きいと、液晶パネルの駆動信号を生成
するために必要なクロック信号を発生するＰＬＬ回路の
動作が乱れ、その結果として液晶パネルに表示される画
像の上部に画像曲がりを生ずるという問題があった。However, when the number of scanning lines is doubled in the conventional scanning line conversion circuit, for example, if a PAL / SECAM system signal is input, the number of lines is 312.5. Since the number of lines is 625 after conversion, the continuity of the horizontal synchronizing signal in the field is maintained, while in the case of converting the number of scanning lines to 6/7 times, the line of the signal before conversion is Since the number of 625 lines is 535.7 after conversion, skew distortion of the horizontal synchronizing signal in the field occurs. When the amount of this skew distortion is large, the operation of the PLL circuit that generates the clock signal necessary to generate the drive signal for the liquid crystal panel is disturbed, and as a result, the image is distorted at the upper portion of the image displayed on the liquid crystal panel. There was a problem of causing.

【０００７】また一方、ＰＡＬ／ＳＥＣＡＭ方式の標準
映像信号に対して６／７倍の走査線数の変換を行なう場
合には、ラインメモリの書込系リセットパルスと読出系
リセットパルスの位相関係は安定状態を保つことができ
るのに対して、ＰＡＬ／ＳＥＣＡＭ方式のビデオカセッ
トレコーダ（ＶＣＲ）などから再生した非標準映像信号
の走査線数を６／７倍に変換する場合には、上記書込系
リセットパルスと読出系リセットパルスの位相関係が垂
直帰線期間内のスキュー歪みおよびジッタの影響を受け
ることによって不安定な状態となり、水平有効画面の外
にあるべき書込アドレスの読出アドレスに対する追越し
点が、映像の水平有効画面内に存在してしまうという問
題があった。すなわち、書込系リセットパルスと読出系
リセットパルスの位相関係が安定な状態である場合は、
図６（ａ），（ｂ）に示されるように、ラインメモリの
読出アドレスに対する書込アドレスの追越し点が水平有
効画面の外にあるが、これらの位相関係が垂直帰線期間
内のスキュー歪みおよびジッタの影響を受けて不安定に
なった場合には、図６（ｃ），（ｄ）に示されるよう
に、上記追越し点が映像の水平有効画面内に入り込み、
画面上にノイズが発生してしまう。On the other hand, when the number of scanning lines is 6/7 times that of the standard video signal of the PAL / SECAM system, the phase relationship between the write system reset pulse and the read system reset pulse of the line memory is changed. While the stable state can be maintained, when the number of scanning lines of a non-standard video signal reproduced from a PAL / SECAM video cassette recorder (VCR) is converted to 6/7 times, the above writing is performed. The phase relationship between the system reset pulse and the read system reset pulse is affected by skew distortion and jitter in the vertical blanking period, resulting in an unstable state and overwriting the read address of the write address that should be outside the horizontal effective screen. There is a problem that the dots exist in the horizontal effective screen of the image. That is, when the phase relationship between the write reset pulse and the read reset pulse is stable,
As shown in FIGS. 6A and 6B, the passing point of the write address with respect to the read address of the line memory is outside the horizontal effective screen, but the phase relationship between them is skew distortion within the vertical blanking period. And when it becomes unstable due to the influence of jitter, as shown in FIGS. 6C and 6D, the overtaking point enters the horizontal effective screen of the image,
Noise is generated on the screen.

【０００８】本発明は、上記のような映像信号の走査線
数を変換することによって生ずる問題点を解消するため
になされたもので、画像曲がりやノイズなどのない適正
な画像を得ることのできる走査線変換回路を提供するこ
とを目的とする。The present invention has been made in order to solve the problems caused by converting the number of scanning lines of the video signal as described above, and it is possible to obtain a proper image without image bending or noise. An object is to provide a scan line conversion circuit.

【０００９】[0009]

【課題を解決するための手段】請求項１に係る走査線変
換回路は、メモリと、水平カウント手段と、垂直カウン
ト手段とを備える。ここで、メモリは、入力される映像
信号の走査線数を変換する。また、水平カウント手段
は、メモリから読出すデータのアドレスを初期化するた
めの信号を生成してメモリに供給する。また、垂直カウ
ント手段は、水平カウント手段の動作を１垂直帰線期間
内に複数回初期化するものである。A scanning line conversion circuit according to a first aspect of the present invention comprises a memory, a horizontal counting means, and a vertical counting means. Here, the memory converts the number of scanning lines of the input video signal. Further, the horizontal counting means generates a signal for initializing the address of the data read from the memory and supplies it to the memory. Further, the vertical counting means initializes the operation of the horizontal counting means a plurality of times within one vertical blanking period.

【００１０】請求項２に係る走査線変換回路は、請求項
１に記載の走査線変換回路であって、その垂直カウント
手段は、１／２水平走査期間の間隔で連続して少なくと
も２回水平カウント手段の動作を初期化するものであ
る。A scan line conversion circuit according to a second aspect of the present invention is the scan line conversion circuit according to the first aspect, wherein the vertical counting means is horizontally at least twice consecutively at intervals of 1/2 horizontal scanning period. The operation of the counting means is initialized.

【００１１】請求項３に係る走査線変換回路は、請求項
１に記載の走査線変換回路であって、その垂直カウント
手段は、メモリに入力される映像信号の１水平走査期間
のアドレス開始時点と、上記映像信号の走査線数を変換
した後の信号の１水平走査期間のアドレス開始時点の差
が小さくなるときに、水平カウント手段の動作を初期化
するものである。A scan line conversion circuit according to a third aspect of the present invention is the scan line conversion circuit according to the first aspect, wherein the vertical counting means has an address start time point of one horizontal scan period of the video signal input to the memory. The operation of the horizontal counting means is initialized when the difference between the address start points of one horizontal scanning period of the signal after the number of scanning lines of the video signal is converted becomes small.

【００１２】請求項４に係る走査線変換回路は、入力さ
れる映像信号の走査線数を１２／７倍に変換するメモリ
と、水平カウント手段と、垂直カウント手段とを備え
る。ここで、水平カウント手段は、メモリから読出すデ
ータのアドレスを初期化するための信号を生成してメモ
リに供給する。また、垂直カウント手段は、１垂直帰線
期間内において、水平カウント手段の動作を１回初期化
し、さらに、２倍の水平周波数で１４または２８水平走
査周期経過後に水平カウント手段の動作の２回目の初期
化を行なうものである。A scanning line conversion circuit according to a fourth aspect of the present invention includes a memory for converting the number of scanning lines of an input video signal to 12/7 times, a horizontal counting means, and a vertical counting means. Here, the horizontal counting means generates a signal for initializing the address of the data read from the memory and supplies it to the memory. Further, the vertical counting means initializes the operation of the horizontal counting means once within one vertical blanking period, and further, after the elapse of 14 or 28 horizontal scanning cycles at the double horizontal frequency, the second operation of the horizontal counting means. Is to be initialized.

【００１３】[0013]

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。Embodiments of the present invention will be described below in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.

【００１４】図１は、本発明の実施の形態に係る走査線
変換回路の構成を示すブロック図である。図１に示され
るように、この走査線変換回路は、入力端子１と、入力
端子１から入力される映像信号を信号Ｙ、信号Ｒ−Ｙ、
および信号Ｂ−Ｙの映像信号に変換する入力信号処理回
路２と、入力信号処理回路２から入力される映像信号の
走査線数を変換する走査線変換処理部４と、走査線変換
処理部４から信号Ｙ，Ｒ−Ｙ，Ｂ−Ｙを入力して、ＲＧ
Ｂマトリクス変換、極性反転、Ｖ−Ｔ（電圧−透過率）
補正、多相展開処理を行なう出力信号処理回路７と、入
力端子１より入力された映像信号がＮＴＳＣ方式による
ものかＰＡＬ／ＳＥＣＡＭ方式によるものかを判別し判
別信号ＮＴ／ＰＡＬを出力するとともに、入力された映
像信号から同期分離して生成した水平同期信号ＨＳと垂
直同期信号ＶＳを出力する同期判別回路３と、同期判別
回路３から入力される垂直同期信号ＶＳ、水平同期信号
ＨＳ、および判別信号ＮＴ／ＰＡＬに基づいて走査線変
換処理部４を制御する走査線変換処理コントロール部５
と、走査線数変換後の映像信号に対応した水平同期信号
ＨＤ２および垂直同期信号ＶＤを走査線変換処理コント
ロール部５から入力することによって出力信号処理回路
７、Ｘドライバ８、およびＹドライバ９を制御するタイ
ミングコントロール部６とを備える。FIG. 1 is a block diagram showing a configuration of a scanning line conversion circuit according to an embodiment of the present invention. As shown in FIG. 1, this scanning line conversion circuit converts an input terminal 1 and a video signal input from the input terminal 1 into a signal Y, a signal RY,
And an input signal processing circuit 2 for converting into a video signal of the signal BY, a scanning line conversion processing unit 4 for converting the number of scanning lines of the video signal input from the input signal processing circuit 2, and a scanning line conversion processing unit 4. Input signals Y, RY and BY from RG
B matrix conversion, polarity inversion, VT (voltage-transmittance)
An output signal processing circuit 7 that performs correction and polyphase expansion processing, and determines whether the video signal input from the input terminal 1 is based on the NTSC system or the PAL / SECAM system and outputs the determination signal NT / PAL. A synchronization determination circuit 3 that outputs a horizontal synchronization signal HS and a vertical synchronization signal VS that are generated by synchronizing and separating from an input video signal, a vertical synchronization signal VS, a horizontal synchronization signal HS, and determination that are input from the synchronization determination circuit 3. Scan line conversion processing control unit 5 for controlling the scan line conversion processing unit 4 based on the signal NT / PAL.
And the horizontal synchronizing signal HD2 and the vertical synchronizing signal VD corresponding to the video signal after the conversion of the number of scanning lines is input from the scanning line conversion processing control unit 5 so that the output signal processing circuit 7, the X driver 8, and the Y driver 9 are And a timing control unit 6 for controlling.

【００１５】ここで、走査線変換処理部４と走査線変換
処理コントロール部５の具体的構成は、図２によって示
される。図２に示されるように、走査線変換処理部４
は、入力されたアナログの信号Ｙ，Ｒ−Ｙ，Ｂ−Ｙをそ
れぞれデジタル信号に変換するＡ／Ｄ変換器４ａと、デ
ジタル変換された信号Ｒ−Ｙと信号Ｂ−Ｙを１画素ごと
に選択出力して点順次色差信号を出力するマルチプレク
ス回路４ｂと、デジタル変換された信号Ｙと点順次色差
信号の走査線数を２倍にするラインメモリＡと、さらに
ラインメモリＡの出力信号の走査線数をＰＡＬ／ＳＥＣ
ＡＭ方式時に６／７倍に変換するラインメモリＢと、走
査線変換された点順次色差信号を再び信号Ｒ−Ｙと信号
Ｂ−Ｙに分離するデマルチプレクス回路４ｃと、信号Ｒ
−Ｙ，Ｂ−Ｙと位相を合わせるため信号Ｙを遅延させる
遅延回路４ｄと、デジタル信号をアナログ信号に変換す
るＤ／Ａ変換器４ｅとを含む。The specific configurations of the scanning line conversion processing unit 4 and the scanning line conversion processing control unit 5 are shown in FIG. As shown in FIG. 2, the scanning line conversion processing unit 4
Is an A / D converter 4a that converts the input analog signals Y, RY, and BY into digital signals, and the digitally converted signal RY and signal BY for each pixel. The multiplex circuit 4b that selectively outputs the dot-sequential color difference signal, the line memory A that doubles the number of scanning lines of the digitally converted signal Y and the dot-sequential color difference signal, and the output signal of the line memory A The number of scanning lines is PAL / SEC
A line memory B for converting to 6/7 times in the AM system, a demultiplexing circuit 4c for separating the scanning line-converted dot-sequential color difference signal into a signal RY and a signal BY again, and a signal R
It includes a delay circuit 4d that delays the signal Y in order to match the phase with -Y and BY, and a D / A converter 4e that converts a digital signal into an analog signal.

【００１６】また、走査線変換処理コントロール部５
は、ＰＬＬ５ａ，５ｂと、スイッチ回路５ｃと、水平カ
ウンタ５ｄ，５ｅと、垂直カウンタ５ｆとを含む。Further, the scanning line conversion processing control unit 5
Includes PLLs 5a and 5b, a switch circuit 5c, horizontal counters 5d and 5e, and a vertical counter 5f.

【００１７】ここで、ＰＬＬ回路５ａは、入力端子１に
入力された映像信号の水平同期信号ＨＳに位相ロックし
た基準クロック信号ＣＬＫ１を発生させるとともに、基
準クロック信号ＣＬＫ１を分周して作成した水平同期信
号ＨＤ１をＰＬＬ回路５ｂへ出力する。Here, the PLL circuit 5a generates a reference clock signal CLK1 that is phase-locked to the horizontal synchronizing signal HS of the video signal input to the input terminal 1 and divides the reference clock signal CLK1 to generate a horizontal signal. The synchronization signal HD1 is output to the PLL circuit 5b.

【００１８】また、ＰＬＬ回路５ｂは、入力される水平
同期信号ＨＤ１に位相ロックし、かつ基準クロック信号
ＣＬＫ１の６／７倍の周波数の基準クロック信号ＣＬＫ
２を発生する。The PLL circuit 5b is phase-locked to the input horizontal synchronizing signal HD1 and has a reference clock signal CLK having a frequency 6/7 times as high as that of the reference clock signal CLK1.
2 is generated.

【００１９】また、スイッチ回路５ｃは、同期判別回路
３から入力される判別信号ＮＴ／ＰＡＬに基づき制御さ
れ、入力端子１にＮＴＳＣ方式の映像信号が入力された
場合には基準クロック信号ＣＬＫ１を、ＰＡＬ／ＳＥＣ
ＡＭ方式の映像信号が入力された場合には基準クロック
信号ＣＬＫ２を、基準クロック信号ＣＬＫ３として選択
的に水平カウンタ５ｅ、ラインメモリＢ、およびＤ／Ａ
変換器４ｅに供給する。The switch circuit 5c is controlled based on the discrimination signal NT / PAL input from the synchronization discrimination circuit 3, and when the NTSC video signal is input to the input terminal 1, the reference clock signal CLK1 is supplied. PAL / SEC
When an AM video signal is input, the reference clock signal CLK2 is selectively used as the reference clock signal CLK3 to selectively output the horizontal counter 5e, the line memory B, and the D / A.
It is supplied to the converter 4e.

【００２０】また、水平カウンタ５ｄは、入力される基
準クロック信号ＣＬＫ１を分周して、Ａ／Ｄ変換器４ａ
およびラインメモリＡへ書込系クロック信号を供給し、
マルチプレクス回路４ｂへ色差信号の点順次変換信号Ｍ
ＰＸを供給する。さらに、水平カウンタ５ｄは、カウン
ト値をデコードすることによって、書込系リセットパル
スＷＲＳＴ１、読出系リセットパルスＲＲＳＴ１、水平
周期クロック信号ＨＣＬＫを生成し、書込系リセットパ
ルスＷＲＳＴ１および読出系リセットパルスＲＲＳＴ１
をラインメモリＡへ、水平周期クロック信号ＨＣＬＫを
垂直カウンタ５ｆへそれぞれ供給する。The horizontal counter 5d divides the input reference clock signal CLK1 and divides it by the A / D converter 4a.
And supplying a write system clock signal to the line memory A,
A point-sequential conversion signal M of the color difference signal is sent to the multiplexing circuit 4b.
Supply PX. Further, the horizontal counter 5d generates a write system reset pulse WRST1, a read system reset pulse RRST1, a horizontal cycle clock signal HCLK by decoding the count value, and the write system reset pulse WRST1 and the read system reset pulse RRST1.
To the line memory A and the horizontal cycle clock signal HCLK to the vertical counter 5f.

【００２１】また、垂直カウンタ５ｆは、同期判別回路
３から供給された垂直同期信号ＶＳを基準にカウント動
作を開始し、カウント値をデコードすることによって、
垂直同期信号ＶＤを生成し、タイミングコントロール部
６へ供給する。さらに、垂直カウンタ５ｆは、水平カウ
ンタ５ｅを初期化するために２種類のリセットパルスＶ
ＲＥＳＥＴ１，ＶＲＥＳＥＴ２を出力する。Further, the vertical counter 5f starts a counting operation with the vertical synchronization signal VS supplied from the synchronization determination circuit 3 as a reference, and decodes the count value,
The vertical synchronizing signal VD is generated and supplied to the timing control unit 6. Further, the vertical counter 5f uses two types of reset pulses V to initialize the horizontal counter 5e.
Output RESET1 and VRESET2.

【００２２】また、水平カウンタ５ｅでは、入力される
クロック信号ＣＬＫ３を分周して、色差信号をデマルチ
プレクスするための信号ＤＭＰＸを生成してデマルチプ
レクス回路４ｃに供給するとともに、カウント値をデコ
ードすることによって、読出系リセットパルスＲＲＳＴ
２をラインメモリＢへ供給する。さらに、水平カウンタ
５ｅは、水平同期信号ＨＤ２を生成し、タイミングコン
トロール部６へ供給する。In the horizontal counter 5e, the input clock signal CLK3 is divided to generate a signal DMPX for demultiplexing the color difference signals, which is supplied to the demultiplexing circuit 4c, and the count value is supplied. By decoding, read system reset pulse RRST
2 is supplied to the line memory B. Further, the horizontal counter 5e generates a horizontal synchronization signal HD2 and supplies it to the timing control unit 6.

【００２３】次に、上記実施の形態に係る走査線変換回
路の動作を図を参照して説明する。図３は、ＰＡＬ／Ｓ
ＥＣＡＭ方式の映像信号がラインメモリＡ，Ｂに書込ま
れ、また、その走査線変換後の映像信号がラインメモリ
Ａ，Ｂから読出されるタイミングを示すタイミング図で
ある。ラインメモリＡには、基準クロック信号ＣＬＫ１
を１／２分周したクロック信号が入力され、このクロッ
ク信号によってＡ／Ｄ変換器４ａで変換されたデジタル
信号が、図３（ａ）に示されるように、１水平走査周期
（１Ｈ）に１ラインのデータを１度走査することにより
ラインメモリＡに書込まれる。そして、図３（ｂ）に示
されるように、ラインメモリＡからは、入力される基準
クロック信号ＣＬＫ１に基づいて１Ｈに１ラインのデー
タを２度走査することにより映像信号が読出される。こ
のとき、ラインメモリＡの書込系のリセットは、書込系
リセットパルスＷＲＳＴ１によりｆＨ（水平周波数）
で、読出系のリセットは読出系リセットパルスＲＲＳＴ
１により２ｆＨで行なう。この結果、走査線変換により
映像信号の水平時間軸が１／２となるため、フィールド
周波数一定のまま走査線数を２倍にすることができる。Next, the operation of the scanning line conversion circuit according to the above embodiment will be described with reference to the drawings. Figure 3 shows PAL / S
FIG. 6 is a timing chart showing a timing at which an ECAM type video signal is written in the line memories A and B, and the video signal after the scanning line conversion is read from the line memories A and B. The line memory A has a reference clock signal CLK1.
Is input to the A / D converter 4a, and the digital signal converted by the A / D converter 4a is converted into one horizontal scanning period (1H) as shown in FIG. 3A. Data of one line is written in the line memory A by scanning once. Then, as shown in FIG. 3B, a video signal is read from the line memory A by scanning data for one line twice in 1H based on the input reference clock signal CLK1. At this time, the write system of the line memory A is reset by the write system reset pulse WRST1 at fH (horizontal frequency).
Readout system reset pulse RRST
1 to 2 fH. As a result, the horizontal time axis of the video signal is halved by the scanning line conversion, so that the number of scanning lines can be doubled while keeping the field frequency constant.

【００２４】一方、ラインメモリＢには、基準クロック
信号ＣＬＫ１が入力されるため、この信号により、図３
（ｃ）に示されるように、ラインメモリＡから読出され
たそのままの周期でラインメモリＢに映像信号が書込ま
れる。そして、ＰＡＬ／ＳＥＣＡＭ方式の映像信号の走
査線数の変換においては、スイッチ回路５ｃの選択によ
り基準クロック信号ＣＬＫ２がラインメモリＢに入力さ
れるため、この書込まれた映像信号は、図３（ｄ）に示
されるように、１２／７倍の水平周波数で読出される。
この結果、最終的な映像信号は、フィールド周波数一定
のままその走査線数が１２／７倍されたこととなる。On the other hand, since the reference clock signal CLK1 is input to the line memory B, this signal causes the reference clock signal CLK1 in FIG.
As shown in (c), the video signal is written in the line memory B at the same cycle as that read from the line memory A. In the conversion of the number of scanning lines of the PAL / SECAM system video signal, the reference clock signal CLK2 is input to the line memory B by the selection of the switch circuit 5c. As shown in d), it is read at a horizontal frequency of 12/7 times.
As a result, the number of scanning lines of the final video signal is increased by 12/7 with the field frequency kept constant.

【００２５】図４は、映像信号の垂直帰線期間における
走査線変換回路の動作を説明するためのタイミング図で
ある。ラインメモリＡには、図４（ａ）に示されるＰＡ
Ｌ／ＳＥＣＡＭ方式の映像信号が入力される。なお、図
４（ｂ）は垂直同期信号ＶＳを示す。ラインメモリＡで
は、入力されるｆＨ周波数の書込系リセットパルスＷＲ
ＳＴ１が図４（ｃ）に示されるようにローレベルになる
たびにアドレスが初期化され、先頭番地から順番に図４
（ｄ）に示される１水平走査期間の映像信号が書込まれ
る。ここで、図４（ｄ）のＤ１，Ｄ２…は、１水平走査
期間の画素データの集まりを表わす。一方、ラインメモ
リＡからの読出しは、図４（ｅ）に示される２ｆＨ周波
数の読出系リセットパルスＲＲＳＴ１がローレベルにな
るたびに、アドレスが初期化されることによって先頭番
地から順番に行なわれる。そのときのラインメモリＡか
らの出力信号は、図４（ｆ）に示される。FIG. 4 is a timing chart for explaining the operation of the scanning line conversion circuit in the vertical blanking period of the video signal. The line memory A includes the PA shown in FIG.
An L / SECAM video signal is input. Note that FIG. 4B shows the vertical synchronization signal VS. In the line memory A, the write system reset pulse WR of the input fH frequency
The address is initialized every time ST1 goes low as shown in FIG.
The video signal for one horizontal scanning period shown in (d) is written. Here, D1, D2 ... In FIG. 4D represent a group of pixel data in one horizontal scanning period. On the other hand, reading from the line memory A is performed sequentially from the head address by initializing the address each time the read system reset pulse RRST1 of 2fH frequency shown in FIG. The output signal from the line memory A at that time is shown in FIG.

【００２６】次に、ラインメモリＢでの動作であるが、
映像信号の書込みは、ラインメモリＡの出力信号をその
まま書込むこととする。また、ラインメモリＢでの映像
信号の読出しは、図４（ｋ）に示される読出系リセット
パルスＲＲＳＴ２がローレベルになるたびにラインメモ
リＢのアドレスが初期化されることによって、図４
（ｌ），（ｍ）に示されるように、１水平走査期間の映
像信号の先頭番地から順に行なわれることとなる。ここ
で、読出系リセットパルスＲＲＳＴ２は、以下のように
水平カウンタ５ｅで生成される。Next, regarding the operation in the line memory B,
The video signal is written by directly writing the output signal of the line memory A. Further, in reading the video signal from the line memory B, the address of the line memory B is initialized each time the read system reset pulse RRST2 shown in FIG.
As shown in (l) and (m), the processes are sequentially performed from the head address of the video signal in one horizontal scanning period. Here, the read system reset pulse RRST2 is generated by the horizontal counter 5e as follows.

【００２７】まず、垂直カウンタ５ｆは、図４（ｂ）に
示される垂直同期信号ＶＳの立下がりエッジを図４
（ｇ）に示される２ｆＨ周波数の水平周期クロック信号
ＨＣＬＫでラッチすることによって生成された初期化信
号によりカウント動作を始め、垂直カウンタ値が図４
（ｈ）に示されるようにインクリメントされる。そし
て、垂直カウンタ５ｆは、この垂直カウンタ値をデコー
ドすることで、図４（ｉ）に示されるリセットパルスＶ
ＲＥＳＥＴ１および図４（ｊ）に示されるリセットパル
スＶＲＥＳＥＴ２を生成する。ここで、リセットパルス
ＶＲＥＳＥＴ１は、図４（ｉ）に示されるように、垂直
カウンタ値が０と１７となるときに立下がり、垂直カウ
ンタ値が５と３３となるときに立上がる。また、リセッ
トパルスＶＲＥＳＥＴ２は、図４（ｊ）に示されるよう
に、垂直カウンタ値が０となるときに立下がり、垂直カ
ウンタ値が４となるときに立上がる。そして、リセット
パルスＶＲＥＳＥＴ１またはリセットパルスＶＲＥＳＥ
Ｔ２の立上がりのタイミングにおいて水平カウンタ５ｅ
が初期化され、図４（ｋ）に示されるようにラインメモ
リＢに供給される読出系リセットパルスＲＲＳＴ２がロ
ーレベルとされる。First, the vertical counter 5f detects the falling edge of the vertical synchronizing signal VS shown in FIG.
The counting operation is started by the initialization signal generated by latching with the horizontal cycle clock signal HCLK of 2fH frequency shown in (g), and the vertical counter value is
It is incremented as shown in (h). Then, the vertical counter 5f decodes the vertical counter value to obtain the reset pulse V shown in FIG.
RESET1 and the reset pulse VRESET2 shown in FIG. 4 (j) are generated. Here, the reset pulse VRESET1 falls when the vertical counter values become 0 and 17, and rises when the vertical counter values become 5 and 33, as shown in FIG. 4 (i). The reset pulse VRESET2 falls when the vertical counter value becomes 0 and rises when the vertical counter value becomes 4, as shown in FIG. 4 (j). Then, the reset pulse VRESET1 or the reset pulse VRESE
Horizontal counter 5e at the rising edge of T2
Are initialized, and the read system reset pulse RRST2 supplied to the line memory B is set to the low level as shown in FIG. 4 (k).

【００２８】ここで、図４（ｉ），（ｊ）に示されるよ
うに、垂直カウンタ値が４および５となるときのごとく
連続した垂直カウンタ値の変化点で２回リセットパルス
ＶＲＥＳＥＴ１、ＶＲＥＳＥＴ２が立上がることにより
水平カウンタ５ｅを初期化することによって、ＰＡＬ／
ＳＥＣＡＭ方式の映像信号の走査線数を１２／７倍する
場合に発生する水平同期信号のスキュー歪みを低減する
ことができる。Here, as shown in FIGS. 4 (i) and 4 (j), the reset pulses VRESET1 and VRESET2 are reset twice at the continuous changing points of the vertical counter value as when the vertical counter value becomes 4 and 5, respectively. By initializing the horizontal counter 5e by rising, PAL /
It is possible to reduce the skew distortion of the horizontal synchronizing signal that occurs when the number of scanning lines of the SECAM video signal is multiplied by 12/7.

【００２９】具体的には、図５に、映像信号の走査線数
を１２／７倍することによる水平同期信号のスキュー歪
みの発生とそれを低減した信号を示す。なおここで、図
５では、説明をわかりやすくするためにデジタル信号の
代わりにアナログ信号で模式的に表わし、さらに、図中
の映像信号では垂直帰線期間を考慮せず、すべての走査
線に信号波形を記すこととしている。Specifically, FIG. 5 shows the occurrence of skew distortion of the horizontal synchronizing signal due to the number of scanning lines of the video signal being multiplied by 12/7 and a signal in which the skew distortion is reduced. Note that, in FIG. 5, an analog signal is schematically shown instead of a digital signal in order to make the description easy to understand. Further, in the video signal in the figure, the vertical blanking period is not taken into consideration, and all scanning lines are shown. The signal waveform is to be noted.

【００３０】図５（ａ）に示される映像信号は、ライン
メモリＡによって走査線数を２倍とする走査線変換処理
を行なった後の走査線数が６２５本の映像信号である。
この信号はさらに、ラインメモリＢで走査線数を６／７
倍とする走査線変換処理がなされ、図５（ｂ）に示され
るような走査線数が５３６本の映像信号となる。ここ
で、この映像信号は図５（ｂ）に示されるように、５３
６番目の水平走査周期（５３６Ｈ）にスキュー歪みを持
つが、そのスキュー歪みは図５（ｃ）に示されるような
映像信号とすることによって低減される。すなわち、図
５（ｂ），（ｃ）に示される５３６Ｈ前後の信号は、そ
れぞれ拡大すると図５（ｄ），（ｅ）のように示される
が、図５（ｄ）に示されるように、１垂直走査期間の最
後の１水平走査周期である５３６Ｈが、１周期目から５
３５周期目までの水平走査期間の３７μＳに比して２７
μＳとなっている。このため、垂直カウンタ５ｆは、水
平カウンタ５ｅに供給するリセットパルスＶＲＥＳＥＴ
１を５３５周期目の水平走査開始後３２μＳ経った後に
立上げ、さらに３２μＳ経った後に水平カウンタ５ｅに
供給するリセットパルスＶＲＥＳＥＴ２を立上げること
で、水平カウンタ５ｅからラインメモリＢにそれらの立
上げタイミングでローレベルの読出系リセットパルスＲ
ＲＳＴ２が供給されるようにする。そして、このローレ
ベルのパルスによりラインメモリＢの読出アドレスが初
期化されるため、ラインメモリＢからは図５（ｅ）に示
される映像信号が出力される。The video signal shown in FIG. 5A is a video signal having 625 scanning lines after the scanning line conversion processing for doubling the number of scanning lines by the line memory A is performed.
This signal is further output to the line memory B with the number of scanning lines set to 6/7.
The scanning line conversion processing for doubling the scanning line number is performed, and a video signal having 536 scanning lines is obtained as shown in FIG. Here, this video signal is, as shown in FIG.
The sixth horizontal scanning period (536H) has a skew distortion, and the skew distortion is reduced by using the video signal as shown in FIG. 5C. That is, the signals before and after 536H shown in FIGS. 5B and 5C are enlarged as shown in FIGS. 5D and 5E, respectively, but as shown in FIG. The last one horizontal scanning cycle of one vertical scanning period, 536H, is 5 from the first cycle.
27 compared to 37 μS in the horizontal scanning period up to the 35th cycle
It is μS. Therefore, the vertical counter 5f receives the reset pulse VRESET supplied to the horizontal counter 5e.
1 is started 32 μS after the start of the horizontal scanning of the 535th cycle, and further 32 μS after 32 μS is passed, the reset pulse VRESET2 supplied to the horizontal counter 5e is started, so that the rising timing from the horizontal counter 5e to the line memory B is increased. Low level read system reset pulse R
RST2 is supplied. Then, since the read address of the line memory B is initialized by this low level pulse, the video signal shown in FIG. 5E is output from the line memory B.

【００３１】ここで、上記スキュー歪みについてさらに
説明すれば、図５（ａ）に示される走査線数を２倍とし
た映像信号は、１水平走査期間が３２μＳで６２５Ｈ連
続しているが、６／７倍の走査線数の変換を施すと、時
間軸が７／６倍となり、１水平走査期間が３２×（７／
６）＝３７．３μＳとなる。したがって、３２μＳ×６
２５Ｈ＝｛３２μＳ×（７／６）｝×５３５Ｈ＋２６．
７μＳという簡単な計算により、端数の２６．７μＳが
生じる（スキュー歪み）ことがわかる。ここで、スキュ
ー歪み改善前の歪み量は３７．３−２６．７＝１０．６
μＳで１水平走査期間の１０．６／３７．３＝２８％に
なる。To further explain the skew distortion, the video signal shown in FIG. 5A, which has twice the number of scanning lines, has one horizontal scanning period of 32 μS and continues for 625 H. When the number of scanning lines is converted to / 7 times, the time axis becomes 7/6 times, and one horizontal scanning period is 32 × (7 /
6) = 37.3 μS. Therefore, 32 μS × 6
25H = {32 μS × (7/6)} × 535H + 26.
A simple calculation of 7 μS reveals that a fractional 26.7 μS occurs (skew distortion). Here, the distortion amount before the skew distortion improvement is 37.3-26.7 = 10.6.
In μS, 10.6 / 37.3 = 28% of one horizontal scanning period.

【００３２】一方、スキュー歪み改善後の歪み量は、３
７．３−３２＝５．３μＳで１水平走査期間の５．３／
３７．３＝１４％に減少させることができ、液晶パネル
の駆動信号を生成するために必要なクロック信号を発生
するＰＬＬ回路の動作の乱れを抑え、液晶パネル画面の
上部に発生する画像曲がりを除去することができる。On the other hand, the distortion amount after the skew distortion is improved is 3
7.3-32 = 5.3 μS and 5.3 / of one horizontal scanning period
It can be reduced to 37.3 = 14%, and the disturbance of the operation of the PLL circuit that generates the clock signal necessary to generate the drive signal of the liquid crystal panel can be suppressed, and the image distortion that occurs in the upper part of the liquid crystal panel screen can be suppressed. Can be removed.

【００３３】次に、図４（ｈ），（ｉ）に示されるよう
に、リセットパルスＶＲＥＳＥＴ１が垂直カウンタ値５
および３３となる変化点で２回立上がることによって、
水平カウンタ５ｅを２度初期化する動作について説明す
る。Next, as shown in FIGS. 4 (h) and 4 (i), the reset pulse VRESET1 changes the vertical counter value to 5
By rising twice at the changing points of 33 and 33,
The operation of initializing the horizontal counter 5e twice will be described.

【００３４】ラインメモリＢの書込系と読出系のリセッ
トパルスの位相関係は毎フィールドの垂直帰線期間内で
初期化され、その位相関係が１フィールド期間保持され
る。しかし、ＶＣＲ等から再生された非標準映像信号の
場合、垂直帰線期間内の垂直同期信号付近においてはス
キューやジッタ成分を含んでいるので、そのスキューや
ジッタの影響を受けている水平同期信号ＨＳを入力する
ＰＬＬ回路５ａ、さらにはＰＬＬ回路５ｂの動作が不安
定となり、その結果ラインメモリＡ，Ｂに供給される書
込系と読出系のリセットパルスの位相関係も不安定とな
ってしまう。このため、図４（ｂ）に示されるローレベ
ルの垂直同期信号ＶＳの直後に、図４（ｈ），（ｉ）に
示されるように垂直カウンタ値が５となる変化点で１回
初期化した後、同じ垂直帰線期間内においてＰＬＬ回路
５ａ，５ｂが安定状態になり、かつ有効映像画面期間が
始まる直前の垂直カウンタ値が３３となる変化点で２回
目の初期化を行なうことにより、図４（ｋ）に示される
読出系リセットパルスＲＲＳＴ２の安定化を図る。さら
に、図３に示されるように、入力される映像信号と、そ
の走査線数が１２／７倍されラインメモリＢから読出さ
れる映像信号は、入力される映像信号の水平走査周期単
位で７Ｈ毎にアドレス開始点が接近することから、１回
目の初期化から２回目の初期化までの時間は、入力され
る映像信号の水平走査周期単位で７Ｈの整数倍の関係を
保つとよい。これを、２倍の水平周波数（２ｆＨ）でカ
ウントすることによる垂直カウンタ値で置換えていえ
ば、カウンタ値が１４の整数倍となる間隔で初期化する
とよいことになる。よって、図４（ｈ），（ｉ）に示さ
れるように、垂直カウンタ値が５となるときにリセット
パルスＶＲＥＳＥＴ１を立上げ水平カウンタ５ｅを１回
初期化し、さらに、その後垂直カウンタ値が１４の整数
倍である２８増えた垂直カウンタ値が３３となるときに
（有効映像画面期間が始まる前でもある）、リセットパ
ルスＶＲＥＳＥＴ１を立上げることによって水平カウン
タ５ｅの２回目の初期化を行なうこととしている。The phase relationship between the reset pulse of the write system and the read system of the line memory B is initialized within the vertical blanking period of each field, and the phase relationship is held for one field period. However, in the case of a non-standard video signal reproduced from a VCR or the like, since a skew and a jitter component are included in the vicinity of the vertical sync signal in the vertical blanking period, the horizontal sync signal affected by the skew and the jitter. The operation of the PLL circuit 5a for inputting HS and further the PLL circuit 5b becomes unstable, and as a result, the phase relationship between the reset pulses of the write system and the read system supplied to the line memories A and B also becomes unstable. . Therefore, immediately after the low-level vertical synchronizing signal VS shown in FIG. 4B, the vertical counter value is initialized once at a changing point of 5 as shown in FIGS. 4H and 4I. After that, the PLL circuits 5a and 5b become stable in the same vertical blanking period, and the second initialization is performed at the change point at which the vertical counter value becomes 33 immediately before the start of the effective video screen period. The read system reset pulse RRST2 shown in FIG. 4 (k) is stabilized. Further, as shown in FIG. 3, the input video signal and the video signal whose scanning line number is multiplied by 12/7 and read from the line memory B are 7H in units of horizontal scanning cycle of the input video signal. Since the address start points approach each other, it is preferable that the time from the first initialization to the second initialization is kept to be an integral multiple of 7H in units of horizontal scanning cycle of the input video signal. If this is replaced with a vertical counter value by counting at a double horizontal frequency (2fH), it is better to initialize at an interval where the counter value is an integral multiple of 14. Therefore, as shown in FIGS. 4 (h) and 4 (i), when the vertical counter value becomes 5, the reset pulse VRESET1 is raised, the horizontal counter 5e is initialized once, and then the vertical counter value becomes 14 When the vertical counter value increased by 28, which is an integer multiple, reaches 33 (even before the effective video screen period starts), the reset pulse VRESET1 is raised to initialize the horizontal counter 5e for the second time. .

【００３５】[0035]

【発明の効果】請求項１に係る走査線変換回路によれ
ば、その垂直カウント手段は、１垂直帰線期間内に複数
回水平カウント手段の動作を初期化するため、映像信号
の走査線数変換に伴うスキュー歪みやジッタの影響を回
避することができる。According to the scanning line conversion circuit of the present invention, since the vertical counting means initializes the operation of the horizontal counting means a plurality of times within one vertical blanking period, the number of scanning lines of the video signal is increased. It is possible to avoid the effects of skew distortion and jitter associated with conversion.

【００３６】請求項２に係る走査線変換回路によれば、
その垂直カウント手段は、１／２水平走査期間の間隔で
連続して少なくとも２回水平カウント手段の動作を初期
化するため、映像信号においてその走査線数変換後にフ
ィールド毎に発生する水平同期信号のスキュー歪みを低
減することにより、画面の上部に発生する画像曲がりを
除去することができる。According to the scanning line conversion circuit of the second aspect,
Since the vertical counting means initializes the operation of the horizontal counting means at least twice in succession at intervals of 1/2 horizontal scanning period, the horizontal synchronizing signal generated in each field after the conversion of the number of scanning lines in the video signal is performed. By reducing the skew distortion, it is possible to eliminate the image bending that occurs in the upper part of the screen.

【００３７】請求項３に係る走査線変換回路によれば、
その垂直カウント手段は、メモリに入力される映像信号
の１水平走査期間のアドレス開始時点と、上記映像信号
の走査線数変換後の信号の１水平走査期間のアドレス開
始時点の差が小さくなるときに水平カウント手段の動作
を初期化するため、メモリでの書込アドレスの追越しに
よるノイズが液晶パネルの有効画面範囲内に発生するこ
とを回避して、適正な画像を得ることができる。According to the scanning line conversion circuit of the third aspect,
When the difference between the address start time of one horizontal scanning period of the video signal input to the memory and the address start time of one horizontal scanning period of the signal after the conversion of the scanning line number of the video signal becomes small, the vertical counting means reduces the difference. Since the operation of the horizontal counting means is initialized, it is possible to avoid generation of noise due to the passing of the write address in the memory within the effective screen range of the liquid crystal panel and obtain an appropriate image.

【００３８】請求項４に係る走査線変換回路によれば、
その垂直カウント手段は、１垂直帰線期間内において２
倍の水平周波数で１４または２８水平走査周期経過後に
水平カウント手段の動作の２回目の初期化を行なうこと
とするため、ＰＡＬ／ＳＥＣＡＭ方式のＶＣＲなどから
再生した非標準映像信号に対してもジッタに影響される
ことなく安定した走査線数の変換を行なうことができ、
適正な画像を得ることができる。According to the scanning line conversion circuit of the fourth aspect,
The vertical counting means is 2 in one vertical blanking period.
Since the second initialization of the operation of the horizontal counting means is performed after the lapse of 14 or 28 horizontal scanning cycles at the double horizontal frequency, the jitter is also applied to the non-standard video signal reproduced from the PAL / SECAM VCR or the like. Stable conversion of the number of scanning lines can be performed without being affected by
A proper image can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態に係る走査線変換回路の構
成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a scanning line conversion circuit according to an embodiment of the present invention.

【図２】図１の走査線変換処理部および走査線変換処理
コントロール部の構成を具体的に示すブロック図であ
る。FIG. 2 is a block diagram specifically showing a configuration of a scanning line conversion processing unit and a scanning line conversion processing control unit of FIG.

【図３】ＰＡＬ／ＳＥＣＡＭ方式の映像信号がラインメ
モリに書込まれ、またラインメモリから読出されるタイ
ミングを示すタイミング図である。FIG. 3 is a timing chart showing a timing at which a video signal of PAL / SECAM system is written in and read from the line memory.

【図４】映像信号の垂直帰線期間における走査線変換回
路の動作を説明するためのタイミング図である。FIG. 4 is a timing diagram for explaining the operation of the scanning line conversion circuit during a vertical blanking period of a video signal.

【図５】走査線数の変換によるスキュー歪みの発生とそ
の改善効果を説明するための図である。FIG. 5 is a diagram for explaining the occurrence of skew distortion due to the conversion of the number of scanning lines and its improvement effect.

【図６】ラインメモリの読出アドレスに対する書込アド
レスの追越しとそれによるノイズの発生を説明するため
の図である。FIG. 6 is a diagram for explaining the passing of the write address with respect to the read address of the line memory and the generation of noise due to this.

【符号の説明】[Explanation of symbols]

Ａ，Ｂ ラインメモリ ５ 走査線変換処理コントロール部 ５ｅ 水平カウンタ ５ｆ 垂直カウンタ A, B line memory 5 scanning line conversion processing control unit 5e horizontal counter 5f vertical counter

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 入力される映像信号の走査線数を変換す
るメモリと、 前記メモリから読出すデータのアドレスを初期化するた
めの信号を生成して前記メモリに供給する水平カウント
手段と、 前記水平カウント手段の動作を１垂直帰線期間内に複数
回初期化する垂直カウント手段とを備える走査線変換回
路。1. A memory for converting the number of scanning lines of an input video signal, a horizontal counting means for generating a signal for initializing an address of data read from the memory and supplying the signal to the memory, A scanning line conversion circuit comprising: vertical counting means for initializing the operation of the horizontal counting means a plurality of times within one vertical blanking period. 【請求項２】 前記垂直カウント手段は、１／２水平走
査期間の間隔で連続して少なくとも２回前記水平カウン
ト手段の動作を初期化する、請求項１に記載の走査線変
換回路。2. The scanning line conversion circuit according to claim 1, wherein the vertical counting means initializes the operation of the horizontal counting means at least twice continuously at intervals of 1/2 horizontal scanning period. 【請求項３】 前記垂直カウント手段は、前記メモリに
入力される映像信号の１水平走査期間のアドレス開始時
点と、前記映像信号の走査線数を変換した後の信号の１
水平走査期間のアドレス開始時点の差が小さくなるとき
に、前記水平カウント手段の動作を初期化する、請求項
１に記載の走査線変換回路。3. The vertical counting means includes an address start point of one horizontal scanning period of a video signal input to the memory and a signal of 1 after the number of scanning lines of the video signal is converted.
2. The scanning line conversion circuit according to claim 1, wherein the operation of the horizontal counting means is initialized when the difference between the address start points in the horizontal scanning period becomes small. 【請求項４】 入力される映像信号の走査線数を１２／
７倍に変換するメモリと、 前記メモリから読出すデータのアドレスを初期化するた
めの信号を生成して前記メモリに供給する水平カウント
手段と、 １垂直帰線期間内において、前記水平カウント手段の動
作を１回初期化し、さらに、２倍の水平周波数で１４ま
たは２８水平走査周期経過後に前記水平カウント手段の
動作の２回目の初期化を行なう垂直カウント手段とを備
える走査線変換回路。4. The number of scanning lines of an input video signal is 12 /
A memory for converting to 7 times, a horizontal counting means for generating a signal for initializing an address of data read from the memory and supplying the signal to the memory, and a horizontal counting means of the horizontal counting means within one vertical blanking period. A scanning line conversion circuit comprising: a vertical counting means which initializes the operation once, and further initializes the operation of the horizontal counting means for the second time after a lapse of 14 or 28 horizontal scanning cycles at a double horizontal frequency.