JP2727583B2 - Image memory driving method and display device - Google Patents
Image memory driving method and display deviceInfo
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- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像メモリの駆動方法に関する。The present invention relates to a method for driving an image memory.
テレビ画像信号等を表示する映像機器を近年めまぐる
しく進歩している。中でも液晶等を表示部に用いた平坦
型ディスプレイ、あるいはインタレース型映像信号によ
るノンインタレース表示等では、ラインメモリ、フィー
ルドメモリ、フレームメモリ等を用いて、垂直方向の解
像度をあげ、画像のちらつきを軽減するような試みがな
されている。BACKGROUND ART In recent years, video equipment for displaying television image signals and the like has been rapidly advanced. Above all, in the case of a flat display using liquid crystal or the like for the display unit, or non-interlaced display using an interlaced video signal, the vertical resolution is increased by using line memory, field memory, frame memory, etc., and the image flickers. Attempts have been made to mitigate this.
例えば液晶ディスプレイにおいてテレビ画像を表示す
る場合を考えてみる。テレビの映像信号は２フィールド
（＝１フレーム）で一枚の画面が形成されるようなイン
タレース信号である。日本の場合にはフレーム周波数は
30Hzであるので、一走査線の映像信号が更新される周期
も30Hzとなる。したがって液晶ディスプレイにおいて、
テレビ画像をインタレースで表示しようとすると一走査
線の映像データの書き換え周波数は30Hzとなり、液晶の
保持特性からしてフリッカ（ちらつき）となって画面に
現われ、非常に見苦しい。これを防ぐ方法として、例え
ばラインメモリを用いて、擬似的にノンインタレースで
画像を形成する方法がある。For example, consider the case where a television image is displayed on a liquid crystal display. The video signal of the television is an interlaced signal such that one screen is formed in two fields (= 1 frame). In the case of Japan, the frame frequency is
Since the frequency is 30 Hz, the cycle at which the video signal of one scanning line is updated is also 30 Hz. Therefore, in a liquid crystal display,
When trying to display a TV image in an interlaced manner, the rewriting frequency of the video data of one scanning line is 30 Hz, which causes flickering (flickering) on the screen due to the holding characteristics of the liquid crystal, which is very unsightly. As a method of preventing this, for example, there is a method of forming an image in a pseudo non-interlace manner using a line memory.
第４図はそのような画像表示をした場合の表示部を示
している。すなわち奇数フィールドでは、第１行に単独
に、第２、第３行には同一走査線の…、第2n、第2n＋１
行には同一走査線の映像信号を表示する。一方偶数フィ
ールドでは、第１、第２行に同一走査線の、…、第2n−
１行、第2n行に同一走査線の映像信号を表示する。これ
により、画像データの書き換え周波数はフィールド周波
数と同じ60Hzとなって、フリッカも起こらず、垂直方向
の解像度を損なうこともない。FIG. 4 shows a display unit when such an image is displayed. That is, in the odd-numbered fields, the first row alone, the second and third rows have the same scanning line,..., 2n, 2n + 1
In the rows, video signals of the same scanning line are displayed. On the other hand, in the even field, the same scanning line,.
The video signal of the same scanning line is displayed in one row and the 2nth row. As a result, the rewriting frequency of the image data becomes 60 Hz, which is the same as the field frequency, no flicker occurs, and the resolution in the vertical direction is not impaired.
次にこの方法で画像表示を行なうための回路について
説明する。第５図において501はA/Dコンパータであっ
て、入力される映像信号をアナログ−ディジタル変換す
る。CLはA/D変換時のサンプリングクロックである。502
はラインメモリで、ライト、リードが非同期に行なえ
る。501でA/D変換された映像データは、ラインメモリ50
2へ転送されて、該ラインメモリへ書き込まれる。WRES
信号によってライトアドレスは０番地へセットされ、ク
ロックCLによってライドアドレスは順次増加する。ライ
ンメモリ502からの映像データのリードは、RRES信号に
よってリードアドレスは０番地へセットされ、クロック
CLの倍の周波数であるクロック2CLでリードアドレスは
順次増加し、映像データが読み出されて、列側駆動回路
（DD）503へ転送される。503は、表示部505の列方向に
映像データに基づく駆動信号を発生する列側駆動回路
（DD）であり、ラインメモリ502から読み出される映像
データを直列的に入力した後、並列データに変換して、
それに基き列側駆動信号を発生する。RRES信号で直列映
像データの取りこみを開始し、クロックCLによって順次
映像データを取りこむ。Next, a circuit for displaying an image by this method will be described. In FIG. 5, reference numeral 501 denotes an A / D converter, which converts an input video signal from analog to digital. CL is a sampling clock at the time of A / D conversion. 502
Is a line memory, and writing and reading can be performed asynchronously. The video data A / D converted in 501 is stored in the line memory 50
2 and written to the line memory. WRES
The write address is set to address 0 by the signal, and the ride address is sequentially increased by the clock CL. When reading video data from the line memory 502, the read address is set to address 0 by the RRES signal,
The read address is sequentially increased by the clock 2CL which is twice the frequency of CL, and the video data is read and transferred to the column driving circuit (DD) 503. Reference numeral 503 denotes a column side drive circuit (DD) that generates a drive signal based on video data in the column direction of the display unit 505. hand,
Based on this, a column side drive signal is generated. The capture of the serial video data is started by the RRES signal, and the video data is sequentially captured by the clock CL.
504は表示部505の行方向に走査信号を発生する行側駆
動回路SDであり。DYは走査開始信号、CLYは転送クロッ
ク信号である。506はタイミング発生基（TG）である。T
G506には同期信号が入力されていて、内部に構成された
PLL（Phase Locked Lopp）によって、同期信号に対して
位相関係が固定した各タイミング信号WRES、CL、RRES、
2CL、DY、CLYを発生する。505は液晶等を用いた表示部
である。Reference numeral 504 denotes a row-side drive circuit SD that generates a scanning signal in the row direction of the display unit 505. DY is a scanning start signal, and CLY is a transfer clock signal. 506 is a timing generator (TG). T
The G506 receives a sync signal and is internally configured
Each timing signal WRES, CL, RRES, whose phase relation is fixed to the synchronization signal by PLL (Phase Locked Lopp),
2 Generate CL, DY and CLY. Reference numeral 505 denotes a display unit using a liquid crystal or the like.
第６図にラインメモリ502の内部構成を示す。601はラ
イトアドレス発生回路であって、WRESによって、ライト
アドレスは０番地にセットされ、クロックCLによってラ
イトアドレスが順次増加する。602はリードアドレス発
生回路であって、RRESによって、リードアドレスは０番
地にセットされ、クロック2CLによってリードアドレス
が順次増加する。603は記憶回路であって、ライトアド
レス発生回路601で指定されたアドレスに、映像データ
を書きこみ、リードアドレス発生回路602で指定された
アドレスから、映像データを読み出す。FIG. 6 shows the internal configuration of the line memory 502. A write address generation circuit 601 sets the write address to address 0 by WRES, and sequentially increases the write address by the clock CL. A read address generation circuit 602 sets the read address to address 0 by RRES and sequentially increases the read address by clock 2CL. Reference numeral 603 denotes a storage circuit which writes video data to the address specified by the write address generation circuit 601 and reads video data from the address specified by the read address generation circuit 602.
次に第７図をもとに第５図回路の動作を説明する。映
像信号においてTcはその１周期（この場合は１水平信号
期間）、Tvは表示部505に表示しようとする映像信号期
間である。TvはTcに含まれ、Tv以外のTcの期間は帰線期
間と表示されない映像信号期間である。通常テレビ信号
の場合には、TvはTcの約75％である。Tvの各始まりには
WRES信号があり、該信号によってライトアドレスが０番
地にセットされ、クロックCLによってライトアドレスが
順次増加し、映像データが書きこまれる。表示部505の
列方向の画素数を320画素とすれば、CLの周波数fCLは、
日本の場合Tc＝1/15750（sec）として、 となる。Next, the operation of the circuit of FIG. 5 will be described with reference to FIG. In the video signal, Tc is one cycle (one horizontal signal period in this case), and Tv is a video signal period to be displayed on the display unit 505. Tv is included in Tc, and the period of Tc other than Tv is a blanking period and a video signal period not displayed. For a normal television signal, Tv is about 75% of Tc. At the beginning of each TV
There is a WRES signal, the write address is set to address 0 by this signal, the write address is sequentially increased by the clock CL, and video data is written. If the number of pixels in the column direction of the display unit 505 is 320 pixels, the frequency f CL of CL is
In the case of Japan, Tc = 1/1750 (sec) Becomes
次にラインメモリからの映像データの読み出しについ
て説明する。RRES信号が、TVの各始まりとTVの中間地点
に存在し、リードアドレスを０番地にセットし、クロッ
クCLの倍の周波数であるクロック2CLによってリードア
ドレスが順次増加して、各アドレスに対応して映像デー
タが読み出される。したがって、ラインメモリリードク
ロック2CLの周波数は、ライトクロックCLの周波数の２
倍である為、１水平期間の間に２走査線分の映像データ
が読み出される。Next, reading of video data from the line memory will be described. An RRES signal is present at the beginning of each TV and halfway between the TVs, sets the read address to address 0, and increases the read address sequentially by clock 2CL, which is twice the frequency of clock CL, to correspond to each address. The video data is read out. Therefore, the frequency of the line memory read clock 2CL is 2 times the frequency of the write clock CL.
Therefore, video data for two scanning lines is read during one horizontal period.
又、第４図に示す様な走査を行なう為、第７図の走査
信号が示す様に、フィード毎に走査信号のタイミングを
1/2Hずらす。In addition, in order to perform the scanning as shown in FIG. 4, the timing of the scanning signal is adjusted for each feed as shown by the scanning signal in FIG.
Shift 1 / 2H.
このように第４図の画像表示はなされる。 Thus, the image shown in FIG. 4 is displayed.
ところが前述のような従来の回路構成では以下のよう
な問題点があった。However, the conventional circuit configuration as described above has the following problems.
映像データの読み出しは、書きこみの倍の周波数を有
するクロックで行なう為に、回路設計、特に列側駆動回
路（DD）503での設計が難しくなる。表示用駆動回路は
実装簡略のためにIC化されることが望まれている。とこ
ろで液晶をはじめとする表示素子は一般的に駆動電圧が
高く、したがって駆動回路、例えばDD503でもIC化した
場合に耐圧が高くせねばならない。ICの耐圧を高くする
ためには、IC内の各素素子を大きく形成する必要があ
り、そうすると寄生する容量が増え、結果的に駆動周波
数を高くすることが難しくなるわけである。Since the reading of the video data is performed by using a clock having a frequency twice as high as the writing, the circuit design, especially the design of the column driving circuit (DD) 503 becomes difficult. It is desired that the display drive circuit is formed into an IC for easy mounting. By the way, display elements such as liquid crystals generally have a high driving voltage, and therefore, when a driving circuit, for example, DD503, is also made into an IC, the breakdown voltage must be high. In order to increase the breakdown voltage of the IC, it is necessary to increase the size of each element in the IC. In this case, the parasitic capacitance increases, and as a result, it becomes difficult to increase the driving frequency.
前述の従来例ではラインメモリを画像メモリとして用
いる場合を説明した。他にもフィールドメモリやフレー
ムメモリを使用し垂直方向の解像度を挙げる方法がいろ
いろ提案されている。それらの場合にも画像メモリでの
読み出し周波数は、書きこみ周波数の倍となる。In the above-described conventional example, the case where the line memory is used as the image memory has been described. Various other methods have been proposed for increasing the vertical resolution by using a field memory or a frame memory. Also in those cases, the read frequency in the image memory is twice the write frequency.
本発明はかかる従来技術の問題点に鑑みてなされたも
のであり、本発明の目的とするところは、画像メモリの
駆動周波数（映像データ読み出し時の周波数）を低減せ
しめ、回路全体の消費電力の低減と、画像メモリから読
み出された映像データを以後処理する回路の設定を簡略
せしめる画像メモリの駆動方法及びそれを用いてなる表
示装置を提供することにある。The present invention has been made in view of the problems of the related art, and an object of the present invention is to reduce the driving frequency of the image memory (the frequency at the time of reading video data) to reduce the power consumption of the entire circuit. It is an object of the present invention to provide a method of driving an image memory and a display device using the same, which can reduce and simplify setting of a circuit for processing video data read from the image memory thereafter.
前記目的を達成するために本発明では、画像メモリか
らの映像データを読み出し周波数を、書きこみ周波数の
倍の周波数より低くする画像メモリの駆動方法を提示す
る。すなわち、映像データの画像メモリへの書き込み時
には、映像信号期間TvをＮ分割する信号により書きこみ
なされ、映像データの画像メモリからの読み出し時に
は、映像信号期間Tvと帰線消去期間や同期信号期間など
の非映像信号期間を加えた複合映像信号の１周期の1/2
の期間をＣ分割する信号により読み出しがなされ、Ｃ
Ｎ、Tc/2C＞Tv/2Nという関係にある為、読み出しの周波
数は、書きこみの周波数の倍の周波数より低くなる。In order to achieve the above object, the present invention proposes a method of driving an image memory in which the frequency of reading video data from the image memory is lower than twice the writing frequency. That is, when the video data is written to the image memory, the video signal period Tv is written by a signal that divides the video signal period by N. When the video data is read from the image memory, the video signal period Tv and the blanking period or the synchronization signal period 1/2 of one cycle of the composite video signal plus the non-video signal period
Is read out by a signal that divides the period of
Since N and Tc / 2C> Tv / 2N, the read frequency is lower than twice the write frequency.
すなわち、かかる本発明は、奇数走査線の映像信号を
有する奇数フィールドと偶数走査線の映像信号を有する
偶数フィールドとから構成されるインタレース方式映像
信号に基づき得られた奇数又は偶数走査線の一方に対応
する映像データを記憶する画像メモリを有し、該画像メ
モリを用いて、前記奇数又は偶数走査線の一方に対応す
る映像データを奇数走査線及び偶数走査線に対応する映
像データを変換してなる画像メモリの駆動方法におい
て、 前記映像信号と同期信号が複合した複合映像信号の１
周期をTc、該複合映像信号の映像信号期間をTv（Tc＞T
v）とする時、該映像信号期間TvをＮ個（Ｎは正整数）
の期間に分割した各分割期間Tv/N毎に、前記映像信号を
サンプリングし、該サンプリングした映像信号を前記映
像データとして前記画像メモリに記憶してなり、 前記画像メモリに記憶された前記映像信号期間Tv分の
映像データを、前記複合映像信号の１周期Tc中に、時間
Tc/2C（Ｃは正整数）毎に読み出してなり、 Ｃ≧Ｎ、Tc/2C＞Tv/2Nとした ことを特徴とする。That is, the present invention provides one of odd or even scanning lines obtained based on an interlaced video signal composed of an odd field having a video signal of an odd scanning line and an even field having a video signal of an even scanning line. Having an image memory for storing video data corresponding to the odd and even scan lines, using the image memory to convert video data corresponding to odd and even scan lines to video data corresponding to one of the odd or even scan lines. A method of driving an image memory, comprising:
The cycle is Tc, and the video signal period of the composite video signal is Tv (Tc> T
v), N video signal periods Tv (N is a positive integer)
For each divided period Tv / N divided into periods, the video signal is sampled, and the sampled video signal is stored in the image memory as the video data, and the video signal stored in the image memory is stored. The video data for the period Tv is stored in one cycle Tc of the composite video signal.
The data is read out for each Tc / 2C (C is a positive integer), and C ≧ N and Tc / 2C> Tv / 2N.
以下、図面をもとに本発明による回路構成例を説明す
る。Hereinafter, an example of a circuit configuration according to the present invention will be described with reference to the drawings.
第１図は本発明による画像メモリの駆動方法を実現す
るための第１の回路構成例である。本例は第４図のごと
き画像を得るための新たな回路構成である。FIG. 1 is a first circuit configuration example for realizing the image memory driving method according to the present invention. This example is a new circuit configuration for obtaining an image as shown in FIG.
101はA/Dコンバータであって、クロック信号CL1によ
って、映像信号をディジタル的な映像データに変換す
る。Reference numeral 101 denotes an A / D converter, which converts a video signal into digital video data in response to a clock signal CL1.
変換された映像データは、ラインメモリ102へ転送さ
れ、WRES信号でラインメモリのライトアドレスが０番地
にセットされ、クロックCL1によってライトアドレスが
順次増加して、各アドレスに対応して映像データが書き
こまれる。ラインメモリ102からの映像データの読み出
しは、RRES信号でリードアドレスが０番地にセットさ
れ、クロックCL1と非同期のクロックCL2によってリード
アドレスが順次増加し、各アドレスに対応した映像デー
タが読み出される。The converted video data is transferred to the line memory 102, the write address of the line memory is set to the address 0 by the WRES signal, the write address is sequentially increased by the clock CL1, and the video data is written corresponding to each address. I'm sorry. When reading video data from the line memory 102, the read address is set to address 0 by the RRES signal, the read address is sequentially increased by the clock CL2 that is asynchronous with the clock CL1, and video data corresponding to each address is read.
読み出された映像データは、列側駆動回路（DD）103
へ転送される。103は、列側駆動回路（DD）であって、R
RES信号により、直列的に入力されてくる映像データを
サンプリングクロックCL2で取りこみ、内部で直一並列
変換する。そして映像データに基き、各列に列方向駆動
信号を表示部105へ出力する。The read video data is supplied to the column driving circuit (DD) 103
Transferred to 103 is a column side drive circuit (DD), R
In response to the RES signal, the video data serially input is captured by the sampling clock CL2, and is internally converted into serial data. Then, a column direction drive signal is output to the display unit 105 for each column based on the video data.
104は行側駆動回路（SD）であって、信号DYによって
起動し、クロック信号CLYによって行方向に順次走査信
号を発生する。SD104からは、フィールド毎に1/2Hずつ
タイミングがずれた走査信号を発生する。A row side drive circuit (SD) 104 is activated by a signal DY and sequentially generates a scanning signal in a row direction by a clock signal CLY. The SD 104 generates a scanning signal whose timing is shifted by 1 / 2H for each field.
106はライトタイミング発生器（TG）である。TG106に
は同期信号が入力されていて、内部に構成されたPLLに
よって、同期信号に対して位相関係が固定した各タイミ
ング信号WRES〜CLYを発生する。106 is a write timing generator (TG). A synchronization signal is input to the TG 106, and each of the timing signals WRES to CLY having a fixed phase relationship with respect to the synchronization signal is generated by a PLL configured therein.
107は水晶振動子を用いたリードタイミング発生器（F
G）であって、RRES、CL2信号を発生する。FG107には同
期信号が入力されており、TCの各始まり近傍と、1/2TC
地点近傍でRRES信号が発生する。107 is a read timing generator (F
G) to generate the RRES and CL2 signals. The synchronization signal is input to the FG107, and the vicinity of each start of TC and 1 / 2TC
An RRES signal is generated near the point.
ラインメモリ102の内部構成を第２図に示す。201はラ
イトアドレス発生回路で、WRES信号でライトアドレスが
０番地にセットされ、クロックCL1によってライトアド
レスが順次増加して、各アドレスに映像データが書きこ
まれる。202はリードアドレス発生回路で、RRES信号で
リードアドレスが０番地にセットされ、クロックCL2に
よってリードアドレスが順次増加して各アドレスから映
像データが読み出される。203は記憶回路で、映像デー
タを格納する。FIG. 2 shows the internal configuration of the line memory 102. A write address generation circuit 201 sets a write address at address 0 by a WRES signal, and the write address is sequentially increased by a clock CL1, and video data is written to each address. A read address generation circuit 202 sets the read address to address 0 by the RRES signal, and the read address is sequentially increased by the clock CL2, and video data is read from each address. 203 is a storage circuit for storing video data.
次に第１図の回路の動作について第３図のタイムチャ
ートにより説明する。Tvは映像信号期間、Tcは複合映像
信号の１周期である。WRES信号は各Tvの始まりに存在
し、該信号によってラインメモリのライトアドレスは０
番地にセットされ、クロックCL1に同期してライトアド
レスが順次増加して、各アドレスに映像データが書きこ
まれる。本例は、表示部の列方向画素数が320画素の場
合であり、各Tv期間中にライトアドレスが０番地から31
9番地まで増加する。次に、ラインメモリからのリード
のタイミングは、RRESが、各Tcの始まりと中間地点で発
生し、該信号によってリードアドレスが０番地にセット
され、クロックCL2によって、Tc/2期間中に０番地から3
19番地まで増加する。以上の動作によって、Tc期間中に
２走査線分の映像データが読み出される。Next, the operation of the circuit of FIG. 1 will be described with reference to the time chart of FIG. Tv is a video signal period, and Tc is one cycle of a composite video signal. The WRES signal is present at the beginning of each Tv, which causes the write address of the line memory to be 0.
The address is set, and the write address sequentially increases in synchronization with the clock CL1, and video data is written to each address. In this example, the number of pixels in the column direction of the display unit is 320 pixels, and during each Tv period, the write address changes from address 0 to 31.
Increase to 9 addresses. Next, the timing of reading from the line memory is such that RRES is generated at the beginning and middle of each Tc, the read address is set to address 0 by the signal, and the address CL is set to 0 during Tc / 2 by the clock CL2. From 3
Increase to 19 addresses. By the above operation, video data for two scanning lines is read during the Tc period.
表示部での列方向の画素数を320（Ｎ＝320）とすれ
ば、クロック信号CL1の周波数fCL1は前述のようにfCL1
＝6.72MHzとなる。また、リードタイミング発生器（F
G）の発振信号より得られるクロック信号CL2について
は、CL2が、Tc/2内に少なくとも320発（Ｎ＝Ｃ＝320）
あればよいから、CL2の発振周波数fCL2は、Tcb1/15720
（sec）として、 fCL2＝320×2/Tc ＝10.06MHz となる。したがって、画像メモリの映像データの読み出
し周波数は、書きこみ周波数CL1の倍の周波数の75％の
周波数に設定できる。If the number of pixel row direction of the display portion and 320 (N = 320), the frequency f CL1, as described above f CL1 clock signal CL1
= 6.72 MHz. In addition, the read timing generator (F
As for the clock signal CL2 obtained from the oscillation signal of G), CL2 is generated at least 320 times within Tc / 2 (N = C = 320).
The oscillation frequency f CL2 of CL2 is Tcb1 / 15720
(Sec), f CL2 = 320 × 2 / Tc = 10.06 MHz. Therefore, the read frequency of the video data of the image memory can be set to 75% of the frequency twice the write frequency CL1.
また、第４図に示す様な走査を行なう為に、走査信号
のタイミングは第３図に示す様に、フィールド毎に1/2H
ずらして走査する。Further, in order to perform the scanning as shown in FIG. 4, the timing of the scanning signal is 1 / 2H for each field as shown in FIG.
Scan by shifting.
以上説明したように本発明によれば、画像メモリから
の映像データの読み出し周波数を低く設定できるので、
回路全体での消費電力を低減できるし、読み出された映
像データを以後処理する回路についての設計がし易くな
るという効果がある。また、それらの効果を表示装置に
もたらすことができる。As described above, according to the present invention, the read frequency of the video data from the image memory can be set low,
The power consumption of the entire circuit can be reduced, and the circuit for processing the read video data thereafter can be easily designed. In addition, those effects can be provided to the display device.
また本実施例ではラインメモリについて説明したが、
フレームメモリやフィールドメモリについても同様な駆
動はもちろん可能である。In this embodiment, the line memory has been described.
The same driving is of course possible for the frame memory and the field memory.
第１図は本発明による画像メモリの駆動方法を実現する
ための回路構成図。 第２図は第１図中のラインメモリの構成図。 第３図は第１図各部のタイミングチャート。 第４図は表示部説明図。 第５図は従来の画像メモリの駆動方法を実現するための
回路構成図。 第６図は第５図中のラインメモリの構成図。 第７図は第５図各部のタイミングチャート。 101……A/Dコンベータ 102……ラインメモリ 103……列側駆動回路 104……行側駆動回路 105……表示部 106……ライトタイミング発生回路 107……リードタイミング発生回路FIG. 1 is a circuit configuration diagram for realizing an image memory driving method according to the present invention. FIG. 2 is a configuration diagram of the line memory in FIG. FIG. 3 is a timing chart of each part of FIG. FIG. 4 is an explanatory view of a display unit. FIG. 5 is a circuit configuration diagram for realizing a conventional image memory driving method. FIG. 6 is a configuration diagram of the line memory in FIG. FIG. 7 is a timing chart of each part in FIG. 101 A / D Combiner 102 Line Memory 103 Column Drive Circuit 104 Row Drive Circuit 105 Display 106 Write Timing Generation Circuit 107 Read Timing Generation Circuit
Claims (2)
ルドと偶数走査線の映像信号を有する偶数フィールドと
から構成されるインタレース方式映像信号に基づき得ら
れた奇数又は偶数走査線の一方に対応する映像データを
記憶する画像メモリを有し、該画像メモリを用いて、前
記奇数又は偶数走査線の一方に対応する映像データを奇
数走査線及び偶数走査線に対応する映像データを変換し
てなる画像メモリの駆動方法において、 前記映像信号と同期信号が複合した複合映像信号の１周
期をTc、該複合映像信号の映像信号期間をTv（Tc＞Tv）
とする時、該映像信号期間TvをＮ個（Ｎは正整数）の期
間に分割した各分割期間Tv/N毎に、前記映像信号をサン
プリングし、該サンプリングした映像信号を前記映像デ
ータとして前記画像メモリに記憶してなり、 前記画像メモリに記憶された前記映像信号期間Tv分の映
像データを、前記複合映像信号の１周期Tc中に、時間Tc
/2C（Ｃは正整数）毎に読み出してなり、 Ｃ≧Ｎ、Tc/2C＞Tv/2Nとした ことを特徴とする画像メモリの駆動方法。1. An odd or even scan line obtained based on an interlaced video signal composed of an odd field having an odd scan line video signal and an even field having an even scan line video signal. Video data corresponding to one of the odd-numbered or even-numbered scanning lines, using the image memory to convert video data corresponding to odd-numbered scanning lines and even-numbered scanning lines. In the method for driving an image memory, one cycle of a composite video signal in which the video signal and the synchronization signal are composited is Tc, and a video signal period of the composite video signal is Tv (Tc> Tv).
The video signal is sampled for each divided period Tv / N obtained by dividing the video signal period Tv into N (N is a positive integer) periods, and the sampled video signal is used as the video data as the video data. The video data for the video signal period Tv stored in the image memory is stored in the image memory for one time Tc during one cycle Tc of the composite video signal.
/ 2C (C is a positive integer), wherein C ≧ N and Tc / 2C> Tv / 2N.
ルドと偶数走査線の映像信号を有する偶数フィールドと
から構成されるインタレース方式映像信号に基づき得ら
れた奇数又は偶数走査線の一方に対応する映像データを
記憶する画像メモリを有し、該画像メモリを用いて、前
記奇数又は偶数走査線の一方に対応する映像データを奇
数走査線及び偶数走査線に対応する映像データを変換
し、該変換した奇数走査線及び偶数走査線に対応する映
像データを互いに隣接する２行に表示する表示部を有し
てなる表示装置において、 前記映像信号と同期信号が複合した複合映像信号の１周
期をTc、該複合映像信号の映像信号期間をTv（Tc＞Tv）
とする時、該映像信号期間TvをＮ個（Ｎは正整数）の期
間に分割した各分割期間Tv/N毎に、前記映像信号をサン
プリングし、該サンプリングした映像信号を前記映像デ
ータとして前記画像メモリに記憶してなり、 前記画像メモリに記憶された前記映像信号期間Tv分の映
像データを、前記複合映像信号の１周期Tc中に、時間Tc
/2C（Ｃは正整数）毎に読み出し、該時間Tc/2C（Ｃは正
整数）毎に読み出された映像データを前記表示部の互い
に隣接する２行に供給してなり、 Ｃ≧Ｎ、Tc/2C＞Tv/2Nとした ことを特徴とする表示装置。2. An odd or even scanning line obtained based on an interlaced video signal composed of an odd field having an odd scanning line video signal and an even field having an even scanning line video signal. Having an image memory for storing video data to be converted, using the image memory to convert video data corresponding to one of the odd or even scan lines into video data corresponding to an odd scan line and an even scan line, In a display device having a display unit for displaying converted video data corresponding to odd-numbered scanning lines and even-numbered scanning lines in two rows adjacent to each other, one cycle of a composite video signal in which the video signal and the synchronizing signal are composited is displayed. Tc, the video signal period of the composite video signal is Tv (Tc> Tv)
The video signal is sampled for each divided period Tv / N obtained by dividing the video signal period Tv into N (N is a positive integer) periods, and the sampled video signal is used as the video data as the video data. The video data for the video signal period Tv stored in the image memory is stored in the image memory for one time Tc during one cycle Tc of the composite video signal.
/ 2C (C is a positive integer), and the video data read at the time Tc / 2C (C is a positive integer) is supplied to two rows adjacent to each other on the display unit, and C ≧ N , Tc / 2C> Tv / 2N.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222618A JP2727583B2 (en) | 1988-09-06 | 1988-09-06 | Image memory driving method and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222618A JP2727583B2 (en) | 1988-09-06 | 1988-09-06 | Image memory driving method and display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0270186A JPH0270186A (en) | 1990-03-09 |
| JP2727583B2 true JP2727583B2 (en) | 1998-03-11 |
Family
ID=16785276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222618A Expired - Lifetime JP2727583B2 (en) | 1988-09-06 | 1988-09-06 | Image memory driving method and display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727583B2 (en) |
-
1988
- 1988-09-06 JP JP63222618A patent/JP2727583B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0270186A (en) | 1990-03-09 |
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