JPH09252244A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH09252244A JPH09252244A JP8057600A JP5760096A JPH09252244A JP H09252244 A JPH09252244 A JP H09252244A JP 8057600 A JP8057600 A JP 8057600A JP 5760096 A JP5760096 A JP 5760096A JP H09252244 A JPH09252244 A JP H09252244A
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Abstract
(57)【要約】
【課題】 外部抵抗素子の付加の有無によらず、信号線
の信号伝達特性を揃える。 【解決手段】 出力バッファ２０−１、３の出力ノード
Ｖｏｕｔ１、３に、プルアップ又はプルダウン用の抵抗
素子２２、２４を内蔵付加する。
の信号伝達特性を揃える。 【解決手段】 出力バッファ２０−１、３の出力ノード
Ｖｏｕｔ１、３に、プルアップ又はプルダウン用の抵抗
素子２２、２４を内蔵付加する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
内蔵される出力バッファ回路に係り、特に、外部抵抗素
子が付加される可能性のある信号線を含んで構成される
バスを構成する複数の信号線の一つに接続される出力バ
ッファ回路に用いるのに好適な、外部抵抗素子の有無に
拘らず、各信号線の信号伝達特性を揃えることが可能な
出力バッファ回路に関する。
内蔵される出力バッファ回路に係り、特に、外部抵抗素
子が付加される可能性のある信号線を含んで構成される
バスを構成する複数の信号線の一つに接続される出力バ
ッファ回路に用いるのに好適な、外部抵抗素子の有無に
拘らず、各信号線の信号伝達特性を揃えることが可能な
出力バッファ回路に関する。
【０００２】
【従来の技術】図１に示す如く、半導体チップ（図では
ＬＳＩチップＬＳＩ−１、ＬＳＩ−２、ＬＳＩ−３・・
・）を実装するボード１０において、チップ−チップ
間、若しくはボード−ボード間、あるいは半導体チップ
を内蔵する装置−同装置間で、バス１２を利用した信号
線の接続が用いられることがある。このようなバス配線
は、通常、多ビット化したデータ線等に用いられること
が多く、そのような用途では、バスを構成する各信号線
１４−１、１４−２、１４−３・・・１４−ｎの信号伝
達特性が同一であることが望ましい。
ＬＳＩチップＬＳＩ−１、ＬＳＩ−２、ＬＳＩ−３・・
・）を実装するボード１０において、チップ−チップ
間、若しくはボード−ボード間、あるいは半導体チップ
を内蔵する装置−同装置間で、バス１２を利用した信号
線の接続が用いられることがある。このようなバス配線
は、通常、多ビット化したデータ線等に用いられること
が多く、そのような用途では、バスを構成する各信号線
１４−１、１４−２、１４−３・・・１４−ｎの信号伝
達特性が同一であることが望ましい。
【０００３】
【発明が解決しようとする課題】しかしながら、前記の
ようにバス構成された信号線において、その信号が従う
べき規格の中には、動作状態（モード）の識別等の目的
で、複数あるバス配線の中の一部の配線１４−３を、図
２に示す如く、外部抵抗素子１６により電源Ｖｄｄに接
続してプルアップしたり、あるいは、グラウンド（図示
省略）に接地してプルダウンするものがある。
ようにバス構成された信号線において、その信号が従う
べき規格の中には、動作状態（モード）の識別等の目的
で、複数あるバス配線の中の一部の配線１４−３を、図
２に示す如く、外部抵抗素子１６により電源Ｖｄｄに接
続してプルアップしたり、あるいは、グラウンド（図示
省略）に接地してプルダウンするものがある。
【０００４】既に説明したように、バス１２を構成する
配線においては、それぞれの信号線１４−１〜ｎの伝達
特性が揃っていることが望ましいが、図２のように一部
の信号線（図２では１４−３）に外部抵抗素子１６を付
加したような場合には、その配線を駆動する出力バッフ
ァの駆動能力と、外部抵抗素子の抵抗値等との兼合いに
より、信号線伝達特性が、個々の配線で異なってしまう
という問題が発生する。これを、一本の信号線１４がＬ
ow（以下単にＬと略す）レベルからＨigh （同じくＨと
略す）レベルに変化する場合を例にとって、図３に示す
如く、外部抵抗素子がない場合と、図４に示す如く、信
号線１４を外部抵抗素子１６で電源Ｖｄｄにプルアップ
した場合の、それぞれの信号線の電位変化で説明する。
図３、図４において、Ｃは寄生容量を表わす。
配線においては、それぞれの信号線１４−１〜ｎの伝達
特性が揃っていることが望ましいが、図２のように一部
の信号線（図２では１４−３）に外部抵抗素子１６を付
加したような場合には、その配線を駆動する出力バッフ
ァの駆動能力と、外部抵抗素子の抵抗値等との兼合いに
より、信号線伝達特性が、個々の配線で異なってしまう
という問題が発生する。これを、一本の信号線１４がＬ
ow（以下単にＬと略す）レベルからＨigh （同じくＨと
略す）レベルに変化する場合を例にとって、図３に示す
如く、外部抵抗素子がない場合と、図４に示す如く、信
号線１４を外部抵抗素子１６で電源Ｖｄｄにプルアップ
した場合の、それぞれの信号線の電位変化で説明する。
図３、図４において、Ｃは寄生容量を表わす。
【０００５】まず、図３のように外部抵抗素子がない場
合には、図５に示す如く、出力バッファ２０にＬレベル
からＨレベルに変化する入力信号ＩＮ（破線Ａ）が与え
られると、これにより、出力バッファ２０内のゲート遅
延による遅延があった後、出力バッファ２０のＬ出力用
トランジスタがオフ、Ｈ出力用トランジスタがオンとな
ることによって、信号線の電位は図５に実線Ｂで示す如
く変化し始める。
合には、図５に示す如く、出力バッファ２０にＬレベル
からＨレベルに変化する入力信号ＩＮ（破線Ａ）が与え
られると、これにより、出力バッファ２０内のゲート遅
延による遅延があった後、出力バッファ２０のＬ出力用
トランジスタがオフ、Ｈ出力用トランジスタがオンとな
ることによって、信号線の電位は図５に実線Ｂで示す如
く変化し始める。
【０００６】一方、図４のように信号線１４が外部抵抗
素子１６によってプルアップされている場合の出力電位
は、図６に実線Ｃで示す如くであり、出力Ｌ状態の電位
が、Ｃ１に示す如く、Ｌ出力用トランジスタのオン抵抗
と外部抵抗素子１６の抵抗とでプルアップ電位を抵抗分
割した値となり、ＧＮＤレベルにならない。又、Ｌ出力
用トランジスタのオフ動作と同時に、Ｃ２に示す如く、
プルアップ抵抗素子（１６）によるバス電位の上昇が始
まる。更に、遅れてオンするＨ出力用トランジスタの影
響で、Ｃ３に示す如く、立ち上がり波形に段差が発生す
る等、図５の場合と比べて、信号伝達特性が大きく異な
るものとなってしまう。
素子１６によってプルアップされている場合の出力電位
は、図６に実線Ｃで示す如くであり、出力Ｌ状態の電位
が、Ｃ１に示す如く、Ｌ出力用トランジスタのオン抵抗
と外部抵抗素子１６の抵抗とでプルアップ電位を抵抗分
割した値となり、ＧＮＤレベルにならない。又、Ｌ出力
用トランジスタのオフ動作と同時に、Ｃ２に示す如く、
プルアップ抵抗素子（１６）によるバス電位の上昇が始
まる。更に、遅れてオンするＨ出力用トランジスタの影
響で、Ｃ３に示す如く、立ち上がり波形に段差が発生す
る等、図５の場合と比べて、信号伝達特性が大きく異な
るものとなってしまう。
【０００７】逆に、ＨレベルからＬレベルへの変化に際
しても、外部抵抗素子がある場合には、その影響で、Ｌ
状態になるために、外部抵抗素子がない場合に比べて長
い時間を要していしまう等、やはり信号伝達特性が異な
ってしまうという状況が発生していた。
しても、外部抵抗素子がある場合には、その影響で、Ｌ
状態になるために、外部抵抗素子がない場合に比べて長
い時間を要していしまう等、やはり信号伝達特性が異な
ってしまうという状況が発生していた。
【０００８】本発明は、前記従来の問題点を解消するべ
くなされたもので、外部抵抗素子の付加の有無に拘ら
ず、バス内の各信号線の信号伝達特性を揃えることが可
能な出力バッファ回路を提供することを課題とする。
くなされたもので、外部抵抗素子の付加の有無に拘ら
ず、バス内の各信号線の信号伝達特性を揃えることが可
能な出力バッファ回路を提供することを課題とする。
【０００９】
【課題を解決するための手段】本発明は、半導体集積回
路に内蔵され、外部抵抗素子が付加される可能性のある
信号線を含んで構成されるバスを構成する複数の信号線
の一つに接続される出力バッファ回路において、該出力
バッファ回路の出力ノードに、プルアップ又はプルダウ
ン用の抵抗素子を内蔵付加することにより、前記課題を
解決したものである。
路に内蔵され、外部抵抗素子が付加される可能性のある
信号線を含んで構成されるバスを構成する複数の信号線
の一つに接続される出力バッファ回路において、該出力
バッファ回路の出力ノードに、プルアップ又はプルダウ
ン用の抵抗素子を内蔵付加することにより、前記課題を
解決したものである。
【００１０】更に、前記抵抗素子をオンオフするスイッ
チ素子を内蔵付加したものである。
チ素子を内蔵付加したものである。
【００１１】あるいは、前記抵抗素子自体が、スイッチ
機能を有するようにしたものである。
機能を有するようにしたものである。
【００１２】本発明においては、半導体集積回路に内蔵
される出力バッファ回路の出力ノードに、プルアップ又
はプルダウン用の抵抗素子を内蔵付加するようにしたも
ので、外部抵抗素子が付加されない信号線の伝達特性
も、外部抵抗素子の影響を受けた信号線と同じ伝達特性
とすることができ、バス内の信号伝達特性を揃えること
ができる。
される出力バッファ回路の出力ノードに、プルアップ又
はプルダウン用の抵抗素子を内蔵付加するようにしたも
ので、外部抵抗素子が付加されない信号線の伝達特性
も、外部抵抗素子の影響を受けた信号線と同じ伝達特性
とすることができ、バス内の信号伝達特性を揃えること
ができる。
【００１３】
【発明の実施の形態】以下図面を参照して、本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００１４】図７は、本発明の第１実施形態を示すもの
で、この第１実施形態では、バス１２を構成する信号線
１４−１、１４−２のうち、信号線１４−２のみが外部
抵抗素子１６によって電源Ｖｄｄにプルアップされてい
る状況において、信号線１４−１を駆動する出力バッフ
ァ２０−１に本発明を適用した状況を示している。即
ち、本発明によって、出力バッファ２０−１の出力ノー
ドＶｏｕｔ１に一方の端子を、他方の端子を電源Ｖｄｄ
に接続した内部抵抗素子２２が設けられている。
で、この第１実施形態では、バス１２を構成する信号線
１４−１、１４−２のうち、信号線１４−２のみが外部
抵抗素子１６によって電源Ｖｄｄにプルアップされてい
る状況において、信号線１４−１を駆動する出力バッフ
ァ２０−１に本発明を適用した状況を示している。即
ち、本発明によって、出力バッファ２０−１の出力ノー
ドＶｏｕｔ１に一方の端子を、他方の端子を電源Ｖｄｄ
に接続した内部抵抗素子２２が設けられている。
【００１５】このような構成をとることによって、信号
線１４−２の信号伝達特性が外部抵抗素子１６により受
ける影響と同様の影響を、内部抵抗素子２２が信号線１
４−１の信号伝達特性に対して与えることができ、信号
線１４−１と１４−２の信号伝達特性を合せることが可
能となる。
線１４−２の信号伝達特性が外部抵抗素子１６により受
ける影響と同様の影響を、内部抵抗素子２２が信号線１
４−１の信号伝達特性に対して与えることができ、信号
線１４−１と１４−２の信号伝達特性を合せることが可
能となる。
【００１６】なお、前記内部抵抗素子２２は、基本的に
外部抵抗素子１６と同等程度の抵抗値を有すれば良い
が、必要に応じて、信号伝達特性が許容範囲内となるよ
う、外部抵抗素子１６と異なる値を用いることもでき
る。
外部抵抗素子１６と同等程度の抵抗値を有すれば良い
が、必要に応じて、信号伝達特性が許容範囲内となるよ
う、外部抵抗素子１６と異なる値を用いることもでき
る。
【００１７】前記内部抵抗素子２２は、出力バッファ２
０−１を構成する半導体チップ上に形成されてもよく、
又、出力バッファ２０−１が構成された半導体チップが
搭載されるＬＳＩパッケージ内部に半導体チップと共に
搭載されていてもよい。
０−１を構成する半導体チップ上に形成されてもよく、
又、出力バッファ２０−１が構成された半導体チップが
搭載されるＬＳＩパッケージ内部に半導体チップと共に
搭載されていてもよい。
【００１８】図８に、本発明の第２実施形態を示す。図
８は、図７の出力バッファ２０−１に相当する部分に、
本発明の第２実施形態を施した場合を示した。なお図に
示された出力バッファ２０−３は、イネーブル信号ＥＮ
ＬがＨのときに、出力の論理がＨigh −Ｚ即ち高インピ
ーダンス状態となる３ステート出力バッファである。
８は、図７の出力バッファ２０−１に相当する部分に、
本発明の第２実施形態を施した場合を示した。なお図に
示された出力バッファ２０−３は、イネーブル信号ＥＮ
ＬがＨのときに、出力の論理がＨigh −Ｚ即ち高インピ
ーダンス状態となる３ステート出力バッファである。
【００１９】この第２実施形態においては、第１実施形
態と同様の内部抵抗素子２４が設けられた出力バッファ
において、更に、内部抵抗素子２４と例えば電源Ｖｄｄ
の間に直列にスイッチ機能を有するスイッチ素子ＳＷが
接続されている。このスイッチ素子ＳＷは、制御信号Ｓ
Ｗcontで制御され、内部抵抗素子２４を用いて出力ノー
ドＶｏｕｔ３を電源Ｖｄｄに接続する必要がある場合に
のみ、オンとなるように制御される。
態と同様の内部抵抗素子２４が設けられた出力バッファ
において、更に、内部抵抗素子２４と例えば電源Ｖｄｄ
の間に直列にスイッチ機能を有するスイッチ素子ＳＷが
接続されている。このスイッチ素子ＳＷは、制御信号Ｓ
Ｗcontで制御され、内部抵抗素子２４を用いて出力ノー
ドＶｏｕｔ３を電源Ｖｄｄに接続する必要がある場合に
のみ、オンとなるように制御される。
【００２０】例えば、スイッチ素子ＳＷが、制御信号Ｓ
ＷcontがＬのときオン、Ｈのときオフとなるようにし、
且つ、イネーブル信号ＥＮＬと制御信号ＳＷcontが同一
信号で制御されているとする。このような場合、内部抵
抗素子２４は、イネーブル信号ＥＮＬがＬ（即ち制御信
号ＳＷcontもＬ）で、出力バッファ２０−３がＨあるい
はＬ出力を行う場合には、スイッチ素子ＳＷがオン状態
となってノードＶｏｕｔ３がプルアップされる。逆に、
イネーブル信号ＥＮＬがＨ（即ち制御信号ＳＷcontも
Ｈ）で、出力バッファ２０−３がＨigh −Ｚ状態となっ
たときには、スイッチ素子ＳＷがオフとなるため、ノー
ドＶｏｕｔ３と電源Ｖｄｄとの接続が遮断され、ノード
Ｖｏｕｔ３はプルアップされない。このようにして、出
力バッファ２０−３に接続される信号線の状態に応じ
て、出力ノードＶｏｕｔ３を電源にプルアップするかど
うかを制御することが可能となる。
ＷcontがＬのときオン、Ｈのときオフとなるようにし、
且つ、イネーブル信号ＥＮＬと制御信号ＳＷcontが同一
信号で制御されているとする。このような場合、内部抵
抗素子２４は、イネーブル信号ＥＮＬがＬ（即ち制御信
号ＳＷcontもＬ）で、出力バッファ２０−３がＨあるい
はＬ出力を行う場合には、スイッチ素子ＳＷがオン状態
となってノードＶｏｕｔ３がプルアップされる。逆に、
イネーブル信号ＥＮＬがＨ（即ち制御信号ＳＷcontも
Ｈ）で、出力バッファ２０−３がＨigh −Ｚ状態となっ
たときには、スイッチ素子ＳＷがオフとなるため、ノー
ドＶｏｕｔ３と電源Ｖｄｄとの接続が遮断され、ノード
Ｖｏｕｔ３はプルアップされない。このようにして、出
力バッファ２０−３に接続される信号線の状態に応じ
て、出力ノードＶｏｕｔ３を電源にプルアップするかど
うかを制御することが可能となる。
【００２１】プルアップする抵抗値は、スイッチ素子Ｓ
Ｗの導通状態の等価抵抗を、内部抵抗素子２４に直列に
接続される抵抗として考慮して計算する必要があるが、
その総抵抗値は、第１実施形態の内部抵抗素子２２と同
様に、必要に応じて任意に設定することができる。又、
その構成も、図７の内部抵抗素子２２と同様に考えるこ
とができる。
Ｗの導通状態の等価抵抗を、内部抵抗素子２４に直列に
接続される抵抗として考慮して計算する必要があるが、
その総抵抗値は、第１実施形態の内部抵抗素子２２と同
様に、必要に応じて任意に設定することができる。又、
その構成も、図７の内部抵抗素子２２と同様に考えるこ
とができる。
【００２２】なお、回路構成において、スイッチ素子Ｓ
Ｗと内部抵抗素子２４は直列であれば、図８とは逆の接
続位置であってもよい。
Ｗと内部抵抗素子２４は直列であれば、図８とは逆の接
続位置であってもよい。
【００２３】この第２実施形態においては、スイッチ素
子ＳＷと内部抵抗素子２４が別体とされているので、特
性を合わせ易く、最適化が容易である。
子ＳＷと内部抵抗素子２４が別体とされているので、特
性を合わせ易く、最適化が容易である。
【００２４】図９に本発明の第３の実施形態を示す。こ
の第３実施形態においては、第２実施形態におけるスイ
ッチ素子ＳＷと内部抵抗素子２４とが、一体化されたＭ
ＯＳトランジスタ２６によって構成され、そのオン抵抗
が内部抵抗素子２４と同じ値になるように、ＭＯＳトラ
ンジスタ２６のサイズが調整されている。
の第３実施形態においては、第２実施形態におけるスイ
ッチ素子ＳＷと内部抵抗素子２４とが、一体化されたＭ
ＯＳトランジスタ２６によって構成され、そのオン抵抗
が内部抵抗素子２４と同じ値になるように、ＭＯＳトラ
ンジスタ２６のサイズが調整されている。
【００２５】他の点については、第２実施形態と同様で
あるので、説明は省略する。
あるので、説明は省略する。
【００２６】この第３実施形態においては、スイッチ素
子ＳＷと内部抵抗素子２４が一体化されているので、構
成が簡略である。
子ＳＷと内部抵抗素子２４が一体化されているので、構
成が簡略である。
【００２７】なお以上の説明では、いずれも出力ノード
と電源を抵抗素子で接続し、出力ノードをプルアップす
る場合を例にとって本発明を説明してきたが、本発明の
対象はこれに限定されず、出力ノードとグラウンドを接
続してプルダウンする場合にも、本発明が同様に適用で
きることは明らかである。
と電源を抵抗素子で接続し、出力ノードをプルアップす
る場合を例にとって本発明を説明してきたが、本発明の
対象はこれに限定されず、出力ノードとグラウンドを接
続してプルダウンする場合にも、本発明が同様に適用で
きることは明らかである。
【００２８】
【発明の効果】以上説明したとおり、本発明によれば、
外部抵抗素子が付加されない信号線にプルアップ又はプ
ルダウン用の抵抗素子を内蔵付加することによって、外
部抵抗素子の付加の有無に拘らず、各信号線の信号伝達
特性を揃えることが可能となる。
外部抵抗素子が付加されない信号線にプルアップ又はプ
ルダウン用の抵抗素子を内蔵付加することによって、外
部抵抗素子の付加の有無に拘らず、各信号線の信号伝達
特性を揃えることが可能となる。
【図１】バス配線によるボード状の半導体チップの接続
例を示す平面図
例を示す平面図
【図２】同じくバス配線のうちの一本の信号線を抵抗素
子でプルアップした例を示す平面図
子でプルアップした例を示す平面図
【図３】外部抵抗素子がない出力バッファの接続状態を
示す回路図
示す回路図
【図４】外部抵抗素子によりプルアップされた出力バッ
ファの接続状態を示す回路図
ファの接続状態を示す回路図
【図５】図３の例における信号線電位の変化状態を示す
線図
線図
【図６】図４の例における信号線電位の変化状態を示す
線図
線図
【図７】本発明の第１実施形態を示す回路図
【図８】同じく第２実施形態の要部を示す回路図
【図９】同じく第３実施形態の要部を示す回路図
１０…ボード ＬＳＩ−１〜３…ＬＳＩチップ １２…バス １４、１４−１〜ｎ…信号線 １６…外部抵抗素子 Ｖｄｄ…電源 ２０、２０−１、２０−２、２０−３…出力バッファ Ｖｏｕｔ１〜３…出力ノード ２２、２４…内部抵抗素子 ＳＷ…スイッチ素子 ２６…ＭＯＳトランジスタ
Claims (3)
- 【請求項１】半導体集積回路に内蔵され、外部抵抗素子
が付加される可能性のある信号線を含んで構成されるバ
スを構成する複数の信号線の一つに接続される出力バッ
ファ回路において、 該出力バッファ回路の出力ノードに、プルアップ又はプ
ルダウン用の抵抗素子を内蔵付加したことを特徴とする
出力バッファ回路。 - 【請求項２】請求項１において、更に、前記抵抗素子を
オンオフするスイッチ素子を内蔵付加したことを特徴と
する出力バッファ回路。 - 【請求項３】請求項１において、前記抵抗素子自体が、
スイッチ機能を有することを特徴とする出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057600A JPH09252244A (ja) | 1996-03-14 | 1996-03-14 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057600A JPH09252244A (ja) | 1996-03-14 | 1996-03-14 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252244A true JPH09252244A (ja) | 1997-09-22 |
Family
ID=13060355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8057600A Pending JPH09252244A (ja) | 1996-03-14 | 1996-03-14 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252244A (ja) |
-
1996
- 1996-03-14 JP JP8057600A patent/JPH09252244A/ja active Pending
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