JPH09252244A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH09252244A JPH09252244A JP8057600A JP5760096A JPH09252244A JP H09252244 A JPH09252244 A JP H09252244A JP 8057600 A JP8057600 A JP 8057600A JP 5760096 A JP5760096 A JP 5760096A JP H09252244 A JPH09252244 A JP H09252244A
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Abstract
(57)【要約】
【課題】 外部抵抗素子の付加の有無によらず、信号線
の信号伝達特性を揃える。 【解決手段】 出力バッファ20−1、3の出力ノード
Vout1、3に、プルアップ又はプルダウン用の抵抗
素子22、24を内蔵付加する。
の信号伝達特性を揃える。 【解決手段】 出力バッファ20−1、3の出力ノード
Vout1、3に、プルアップ又はプルダウン用の抵抗
素子22、24を内蔵付加する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路に
内蔵される出力バッファ回路に係り、特に、外部抵抗素
子が付加される可能性のある信号線を含んで構成される
バスを構成する複数の信号線の一つに接続される出力バ
ッファ回路に用いるのに好適な、外部抵抗素子の有無に
拘らず、各信号線の信号伝達特性を揃えることが可能な
出力バッファ回路に関する。
内蔵される出力バッファ回路に係り、特に、外部抵抗素
子が付加される可能性のある信号線を含んで構成される
バスを構成する複数の信号線の一つに接続される出力バ
ッファ回路に用いるのに好適な、外部抵抗素子の有無に
拘らず、各信号線の信号伝達特性を揃えることが可能な
出力バッファ回路に関する。
【0002】
【従来の技術】図1に示す如く、半導体チップ(図では
LSIチップLSI−1、LSI−2、LSI−3・・
・)を実装するボード10において、チップ−チップ
間、若しくはボード−ボード間、あるいは半導体チップ
を内蔵する装置−同装置間で、バス12を利用した信号
線の接続が用いられることがある。このようなバス配線
は、通常、多ビット化したデータ線等に用いられること
が多く、そのような用途では、バスを構成する各信号線
14−1、14−2、14−3・・・14−nの信号伝
達特性が同一であることが望ましい。
LSIチップLSI−1、LSI−2、LSI−3・・
・)を実装するボード10において、チップ−チップ
間、若しくはボード−ボード間、あるいは半導体チップ
を内蔵する装置−同装置間で、バス12を利用した信号
線の接続が用いられることがある。このようなバス配線
は、通常、多ビット化したデータ線等に用いられること
が多く、そのような用途では、バスを構成する各信号線
14−1、14−2、14−3・・・14−nの信号伝
達特性が同一であることが望ましい。
【0003】
【発明が解決しようとする課題】しかしながら、前記の
ようにバス構成された信号線において、その信号が従う
べき規格の中には、動作状態(モード)の識別等の目的
で、複数あるバス配線の中の一部の配線14−3を、図
2に示す如く、外部抵抗素子16により電源Vddに接
続してプルアップしたり、あるいは、グラウンド(図示
省略)に接地してプルダウンするものがある。
ようにバス構成された信号線において、その信号が従う
べき規格の中には、動作状態(モード)の識別等の目的
で、複数あるバス配線の中の一部の配線14−3を、図
2に示す如く、外部抵抗素子16により電源Vddに接
続してプルアップしたり、あるいは、グラウンド(図示
省略)に接地してプルダウンするものがある。
【0004】既に説明したように、バス12を構成する
配線においては、それぞれの信号線14−1〜nの伝達
特性が揃っていることが望ましいが、図2のように一部
の信号線(図2では14−3)に外部抵抗素子16を付
加したような場合には、その配線を駆動する出力バッフ
ァの駆動能力と、外部抵抗素子の抵抗値等との兼合いに
より、信号線伝達特性が、個々の配線で異なってしまう
という問題が発生する。これを、一本の信号線14がL
ow(以下単にLと略す)レベルからHigh (同じくHと
略す)レベルに変化する場合を例にとって、図3に示す
如く、外部抵抗素子がない場合と、図4に示す如く、信
号線14を外部抵抗素子16で電源Vddにプルアップ
した場合の、それぞれの信号線の電位変化で説明する。
図3、図4において、Cは寄生容量を表わす。
配線においては、それぞれの信号線14−1〜nの伝達
特性が揃っていることが望ましいが、図2のように一部
の信号線(図2では14−3)に外部抵抗素子16を付
加したような場合には、その配線を駆動する出力バッフ
ァの駆動能力と、外部抵抗素子の抵抗値等との兼合いに
より、信号線伝達特性が、個々の配線で異なってしまう
という問題が発生する。これを、一本の信号線14がL
ow(以下単にLと略す)レベルからHigh (同じくHと
略す)レベルに変化する場合を例にとって、図3に示す
如く、外部抵抗素子がない場合と、図4に示す如く、信
号線14を外部抵抗素子16で電源Vddにプルアップ
した場合の、それぞれの信号線の電位変化で説明する。
図3、図4において、Cは寄生容量を表わす。
【0005】まず、図3のように外部抵抗素子がない場
合には、図5に示す如く、出力バッファ20にLレベル
からHレベルに変化する入力信号IN(破線A)が与え
られると、これにより、出力バッファ20内のゲート遅
延による遅延があった後、出力バッファ20のL出力用
トランジスタがオフ、H出力用トランジスタがオンとな
ることによって、信号線の電位は図5に実線Bで示す如
く変化し始める。
合には、図5に示す如く、出力バッファ20にLレベル
からHレベルに変化する入力信号IN(破線A)が与え
られると、これにより、出力バッファ20内のゲート遅
延による遅延があった後、出力バッファ20のL出力用
トランジスタがオフ、H出力用トランジスタがオンとな
ることによって、信号線の電位は図5に実線Bで示す如
く変化し始める。
【0006】一方、図4のように信号線14が外部抵抗
素子16によってプルアップされている場合の出力電位
は、図6に実線Cで示す如くであり、出力L状態の電位
が、C1に示す如く、L出力用トランジスタのオン抵抗
と外部抵抗素子16の抵抗とでプルアップ電位を抵抗分
割した値となり、GNDレベルにならない。又、L出力
用トランジスタのオフ動作と同時に、C2に示す如く、
プルアップ抵抗素子(16)によるバス電位の上昇が始
まる。更に、遅れてオンするH出力用トランジスタの影
響で、C3に示す如く、立ち上がり波形に段差が発生す
る等、図5の場合と比べて、信号伝達特性が大きく異な
るものとなってしまう。
素子16によってプルアップされている場合の出力電位
は、図6に実線Cで示す如くであり、出力L状態の電位
が、C1に示す如く、L出力用トランジスタのオン抵抗
と外部抵抗素子16の抵抗とでプルアップ電位を抵抗分
割した値となり、GNDレベルにならない。又、L出力
用トランジスタのオフ動作と同時に、C2に示す如く、
プルアップ抵抗素子(16)によるバス電位の上昇が始
まる。更に、遅れてオンするH出力用トランジスタの影
響で、C3に示す如く、立ち上がり波形に段差が発生す
る等、図5の場合と比べて、信号伝達特性が大きく異な
るものとなってしまう。
【0007】逆に、HレベルからLレベルへの変化に際
しても、外部抵抗素子がある場合には、その影響で、L
状態になるために、外部抵抗素子がない場合に比べて長
い時間を要していしまう等、やはり信号伝達特性が異な
ってしまうという状況が発生していた。
しても、外部抵抗素子がある場合には、その影響で、L
状態になるために、外部抵抗素子がない場合に比べて長
い時間を要していしまう等、やはり信号伝達特性が異な
ってしまうという状況が発生していた。
【0008】本発明は、前記従来の問題点を解消するべ
くなされたもので、外部抵抗素子の付加の有無に拘ら
ず、バス内の各信号線の信号伝達特性を揃えることが可
能な出力バッファ回路を提供することを課題とする。
くなされたもので、外部抵抗素子の付加の有無に拘ら
ず、バス内の各信号線の信号伝達特性を揃えることが可
能な出力バッファ回路を提供することを課題とする。
【0009】
【課題を解決するための手段】本発明は、半導体集積回
路に内蔵され、外部抵抗素子が付加される可能性のある
信号線を含んで構成されるバスを構成する複数の信号線
の一つに接続される出力バッファ回路において、該出力
バッファ回路の出力ノードに、プルアップ又はプルダウ
ン用の抵抗素子を内蔵付加することにより、前記課題を
解決したものである。
路に内蔵され、外部抵抗素子が付加される可能性のある
信号線を含んで構成されるバスを構成する複数の信号線
の一つに接続される出力バッファ回路において、該出力
バッファ回路の出力ノードに、プルアップ又はプルダウ
ン用の抵抗素子を内蔵付加することにより、前記課題を
解決したものである。
【0010】更に、前記抵抗素子をオンオフするスイッ
チ素子を内蔵付加したものである。
チ素子を内蔵付加したものである。
【0011】あるいは、前記抵抗素子自体が、スイッチ
機能を有するようにしたものである。
機能を有するようにしたものである。
【0012】本発明においては、半導体集積回路に内蔵
される出力バッファ回路の出力ノードに、プルアップ又
はプルダウン用の抵抗素子を内蔵付加するようにしたも
ので、外部抵抗素子が付加されない信号線の伝達特性
も、外部抵抗素子の影響を受けた信号線と同じ伝達特性
とすることができ、バス内の信号伝達特性を揃えること
ができる。
される出力バッファ回路の出力ノードに、プルアップ又
はプルダウン用の抵抗素子を内蔵付加するようにしたも
ので、外部抵抗素子が付加されない信号線の伝達特性
も、外部抵抗素子の影響を受けた信号線と同じ伝達特性
とすることができ、バス内の信号伝達特性を揃えること
ができる。
【0013】
【発明の実施の形態】以下図面を参照して、本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【0014】図7は、本発明の第1実施形態を示すもの
で、この第1実施形態では、バス12を構成する信号線
14−1、14−2のうち、信号線14−2のみが外部
抵抗素子16によって電源Vddにプルアップされてい
る状況において、信号線14−1を駆動する出力バッフ
ァ20−1に本発明を適用した状況を示している。即
ち、本発明によって、出力バッファ20−1の出力ノー
ドVout1に一方の端子を、他方の端子を電源Vdd
に接続した内部抵抗素子22が設けられている。
で、この第1実施形態では、バス12を構成する信号線
14−1、14−2のうち、信号線14−2のみが外部
抵抗素子16によって電源Vddにプルアップされてい
る状況において、信号線14−1を駆動する出力バッフ
ァ20−1に本発明を適用した状況を示している。即
ち、本発明によって、出力バッファ20−1の出力ノー
ドVout1に一方の端子を、他方の端子を電源Vdd
に接続した内部抵抗素子22が設けられている。
【0015】このような構成をとることによって、信号
線14−2の信号伝達特性が外部抵抗素子16により受
ける影響と同様の影響を、内部抵抗素子22が信号線1
4−1の信号伝達特性に対して与えることができ、信号
線14−1と14−2の信号伝達特性を合せることが可
能となる。
線14−2の信号伝達特性が外部抵抗素子16により受
ける影響と同様の影響を、内部抵抗素子22が信号線1
4−1の信号伝達特性に対して与えることができ、信号
線14−1と14−2の信号伝達特性を合せることが可
能となる。
【0016】なお、前記内部抵抗素子22は、基本的に
外部抵抗素子16と同等程度の抵抗値を有すれば良い
が、必要に応じて、信号伝達特性が許容範囲内となるよ
う、外部抵抗素子16と異なる値を用いることもでき
る。
外部抵抗素子16と同等程度の抵抗値を有すれば良い
が、必要に応じて、信号伝達特性が許容範囲内となるよ
う、外部抵抗素子16と異なる値を用いることもでき
る。
【0017】前記内部抵抗素子22は、出力バッファ2
0−1を構成する半導体チップ上に形成されてもよく、
又、出力バッファ20−1が構成された半導体チップが
搭載されるLSIパッケージ内部に半導体チップと共に
搭載されていてもよい。
0−1を構成する半導体チップ上に形成されてもよく、
又、出力バッファ20−1が構成された半導体チップが
搭載されるLSIパッケージ内部に半導体チップと共に
搭載されていてもよい。
【0018】図8に、本発明の第2実施形態を示す。図
8は、図7の出力バッファ20−1に相当する部分に、
本発明の第2実施形態を施した場合を示した。なお図に
示された出力バッファ20−3は、イネーブル信号EN
LがHのときに、出力の論理がHigh −Z即ち高インピ
ーダンス状態となる3ステート出力バッファである。
8は、図7の出力バッファ20−1に相当する部分に、
本発明の第2実施形態を施した場合を示した。なお図に
示された出力バッファ20−3は、イネーブル信号EN
LがHのときに、出力の論理がHigh −Z即ち高インピ
ーダンス状態となる3ステート出力バッファである。
【0019】この第2実施形態においては、第1実施形
態と同様の内部抵抗素子24が設けられた出力バッファ
において、更に、内部抵抗素子24と例えば電源Vdd
の間に直列にスイッチ機能を有するスイッチ素子SWが
接続されている。このスイッチ素子SWは、制御信号S
Wcontで制御され、内部抵抗素子24を用いて出力ノー
ドVout3を電源Vddに接続する必要がある場合に
のみ、オンとなるように制御される。
態と同様の内部抵抗素子24が設けられた出力バッファ
において、更に、内部抵抗素子24と例えば電源Vdd
の間に直列にスイッチ機能を有するスイッチ素子SWが
接続されている。このスイッチ素子SWは、制御信号S
Wcontで制御され、内部抵抗素子24を用いて出力ノー
ドVout3を電源Vddに接続する必要がある場合に
のみ、オンとなるように制御される。
【0020】例えば、スイッチ素子SWが、制御信号S
WcontがLのときオン、Hのときオフとなるようにし、
且つ、イネーブル信号ENLと制御信号SWcontが同一
信号で制御されているとする。このような場合、内部抵
抗素子24は、イネーブル信号ENLがL(即ち制御信
号SWcontもL)で、出力バッファ20−3がHあるい
はL出力を行う場合には、スイッチ素子SWがオン状態
となってノードVout3がプルアップされる。逆に、
イネーブル信号ENLがH(即ち制御信号SWcontも
H)で、出力バッファ20−3がHigh −Z状態となっ
たときには、スイッチ素子SWがオフとなるため、ノー
ドVout3と電源Vddとの接続が遮断され、ノード
Vout3はプルアップされない。このようにして、出
力バッファ20−3に接続される信号線の状態に応じ
て、出力ノードVout3を電源にプルアップするかど
うかを制御することが可能となる。
WcontがLのときオン、Hのときオフとなるようにし、
且つ、イネーブル信号ENLと制御信号SWcontが同一
信号で制御されているとする。このような場合、内部抵
抗素子24は、イネーブル信号ENLがL(即ち制御信
号SWcontもL)で、出力バッファ20−3がHあるい
はL出力を行う場合には、スイッチ素子SWがオン状態
となってノードVout3がプルアップされる。逆に、
イネーブル信号ENLがH(即ち制御信号SWcontも
H)で、出力バッファ20−3がHigh −Z状態となっ
たときには、スイッチ素子SWがオフとなるため、ノー
ドVout3と電源Vddとの接続が遮断され、ノード
Vout3はプルアップされない。このようにして、出
力バッファ20−3に接続される信号線の状態に応じ
て、出力ノードVout3を電源にプルアップするかど
うかを制御することが可能となる。
【0021】プルアップする抵抗値は、スイッチ素子S
Wの導通状態の等価抵抗を、内部抵抗素子24に直列に
接続される抵抗として考慮して計算する必要があるが、
その総抵抗値は、第1実施形態の内部抵抗素子22と同
様に、必要に応じて任意に設定することができる。又、
その構成も、図7の内部抵抗素子22と同様に考えるこ
とができる。
Wの導通状態の等価抵抗を、内部抵抗素子24に直列に
接続される抵抗として考慮して計算する必要があるが、
その総抵抗値は、第1実施形態の内部抵抗素子22と同
様に、必要に応じて任意に設定することができる。又、
その構成も、図7の内部抵抗素子22と同様に考えるこ
とができる。
【0022】なお、回路構成において、スイッチ素子S
Wと内部抵抗素子24は直列であれば、図8とは逆の接
続位置であってもよい。
Wと内部抵抗素子24は直列であれば、図8とは逆の接
続位置であってもよい。
【0023】この第2実施形態においては、スイッチ素
子SWと内部抵抗素子24が別体とされているので、特
性を合わせ易く、最適化が容易である。
子SWと内部抵抗素子24が別体とされているので、特
性を合わせ易く、最適化が容易である。
【0024】図9に本発明の第3の実施形態を示す。こ
の第3実施形態においては、第2実施形態におけるスイ
ッチ素子SWと内部抵抗素子24とが、一体化されたM
OSトランジスタ26によって構成され、そのオン抵抗
が内部抵抗素子24と同じ値になるように、MOSトラ
ンジスタ26のサイズが調整されている。
の第3実施形態においては、第2実施形態におけるスイ
ッチ素子SWと内部抵抗素子24とが、一体化されたM
OSトランジスタ26によって構成され、そのオン抵抗
が内部抵抗素子24と同じ値になるように、MOSトラ
ンジスタ26のサイズが調整されている。
【0025】他の点については、第2実施形態と同様で
あるので、説明は省略する。
あるので、説明は省略する。
【0026】この第3実施形態においては、スイッチ素
子SWと内部抵抗素子24が一体化されているので、構
成が簡略である。
子SWと内部抵抗素子24が一体化されているので、構
成が簡略である。
【0027】なお以上の説明では、いずれも出力ノード
と電源を抵抗素子で接続し、出力ノードをプルアップす
る場合を例にとって本発明を説明してきたが、本発明の
対象はこれに限定されず、出力ノードとグラウンドを接
続してプルダウンする場合にも、本発明が同様に適用で
きることは明らかである。
と電源を抵抗素子で接続し、出力ノードをプルアップす
る場合を例にとって本発明を説明してきたが、本発明の
対象はこれに限定されず、出力ノードとグラウンドを接
続してプルダウンする場合にも、本発明が同様に適用で
きることは明らかである。
【0028】
【発明の効果】以上説明したとおり、本発明によれば、
外部抵抗素子が付加されない信号線にプルアップ又はプ
ルダウン用の抵抗素子を内蔵付加することによって、外
部抵抗素子の付加の有無に拘らず、各信号線の信号伝達
特性を揃えることが可能となる。
外部抵抗素子が付加されない信号線にプルアップ又はプ
ルダウン用の抵抗素子を内蔵付加することによって、外
部抵抗素子の付加の有無に拘らず、各信号線の信号伝達
特性を揃えることが可能となる。
【図1】バス配線によるボード状の半導体チップの接続
例を示す平面図
例を示す平面図
【図2】同じくバス配線のうちの一本の信号線を抵抗素
子でプルアップした例を示す平面図
子でプルアップした例を示す平面図
【図3】外部抵抗素子がない出力バッファの接続状態を
示す回路図
示す回路図
【図4】外部抵抗素子によりプルアップされた出力バッ
ファの接続状態を示す回路図
ファの接続状態を示す回路図
【図5】図3の例における信号線電位の変化状態を示す
線図
線図
【図6】図4の例における信号線電位の変化状態を示す
線図
線図
【図7】本発明の第1実施形態を示す回路図
【図8】同じく第2実施形態の要部を示す回路図
【図9】同じく第3実施形態の要部を示す回路図
10…ボード LSI−1〜3…LSIチップ 12…バス 14、14−1〜n…信号線 16…外部抵抗素子 Vdd…電源 20、20−1、20−2、20−3…出力バッファ Vout1〜3…出力ノード 22、24…内部抵抗素子 SW…スイッチ素子 26…MOSトランジスタ
Claims (3)
- 【請求項1】半導体集積回路に内蔵され、外部抵抗素子
が付加される可能性のある信号線を含んで構成されるバ
スを構成する複数の信号線の一つに接続される出力バッ
ファ回路において、 該出力バッファ回路の出力ノードに、プルアップ又はプ
ルダウン用の抵抗素子を内蔵付加したことを特徴とする
出力バッファ回路。 - 【請求項2】請求項1において、更に、前記抵抗素子を
オンオフするスイッチ素子を内蔵付加したことを特徴と
する出力バッファ回路。 - 【請求項3】請求項1において、前記抵抗素子自体が、
スイッチ機能を有することを特徴とする出力バッファ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8057600A JPH09252244A (ja) | 1996-03-14 | 1996-03-14 | 出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8057600A JPH09252244A (ja) | 1996-03-14 | 1996-03-14 | 出力バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09252244A true JPH09252244A (ja) | 1997-09-22 |
Family
ID=13060355
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8057600A Pending JPH09252244A (ja) | 1996-03-14 | 1996-03-14 | 出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09252244A (ja) |
-
1996
- 1996-03-14 JP JP8057600A patent/JPH09252244A/ja active Pending
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