JPH0924659A - Printer - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce time taken merely for clocking in a CPU, by performing handshake in communication with a host unit using hardware logic. SOLUTION: When a flip-flop 24 is set by a strobe signal from a host computer 4, an interrupt signal is inputted to a CPU 6, the CPU 6 reads data latched in a digital register 22. A flip-flop 30 reverses its state and outputs a busy signal to the host computer 4. When a reading complete signal is outputted from the CPU 6, the flip-flop 24 is reset after a prescribed period of time, a timer A is activated, resetting the flip-flop 30 and makes the busy signal non-active. Timers B and C are also activated, the timer B resets a flip-flop 32 and outputs an acknowledge signal, and the timer C makes the acknowledge signal non-active after a prescribed period of time.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、インクジェット型
プリンタ等の記録装置、特に、ＣＰＵによるソフトウェ
アロジックを主体として上位装置よりデータを受信して
印刷する記録装置のハンドシェイク処理に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a recording device such as an ink jet printer, and more particularly to a handshake process of a recording device which mainly receives software from a host device and prints the data mainly by software logic by a CPU.

【０００２】[0002]

【従来の技術】従来、プリンタ等の記録装置において
は、上位装置とのパラレルインターフェイスのハンドシ
ェイクは、記録装置に組み込まれたプログラムに基づく
ＣＰＵの処理にて行っていた。尚、本明細書と図面にお
いては、”／”はローレベルでアクティブであることを
示す。2. Description of the Related Art Conventionally, in a printing apparatus such as a printer, a parallel interface handshake with a host apparatus is performed by a CPU processing based on a program incorporated in the printing apparatus. In this specification and the drawings, "/" indicates that it is active at a low level.

【０００３】例えば、図５に示すごとく、ハンドシェイ
ク信号として、上位装置からのストローブ信号（ＳＴＢ
／）がアクティブになると、ストローブ信号の立ち下が
りのタイミングから計時を開始して、時間ｔａ後にビジ
ー信号（ＢＵＳＹ）をアクティブにした後、上位装置が
出力している８ビット（１バイト）のパラレルデータを
読み取り、次にビジー信号がアクティブになってから時
間ｔｂ後に、アクノリッジ信号（ＡＣＫ／）をアクティ
ブにし、次にアクノリッジ信号がアクティブになってか
ら時間ｔｃ後にビジー信号を非アクティブにし、更にそ
こから時間ｔｄ後にアクノリッジ信号を非アクティブに
すると言う処理を、上位装置から１バイト送信されるご
とに繰り返していた。For example, as shown in FIG. 5, as a handshake signal, a strobe signal (STB
When /) becomes active, clocking starts from the falling timing of the strobe signal, and after the time ta, the busy signal (BUSY) becomes active, and then the 8-bit (1 byte) parallel output from the host device Read the data, then activate the acknowledge signal (ACK /) at time tb after the busy signal becomes active, then deactivate the busy signal at time tc after the acknowledge signal becomes active, and The process of deactivating the acknowledge signal after a time td has been repeated every time one byte is transmitted from the host device.

【０００４】[0004]

【発明が解決しようとする課題】これらの時間ｔａ，ｔ
ｂ，ｔｃ，ｔｄの内、アクノリッジ信号のアクティブ状
態保持時間（ｔｃ＋ｔｄ）は、その最大値が規定されて
いて、立ち上げから立ち下げまでのタイミングの間隔は
厳密な管理が必要とされていた。These times ta, t
Among b, tc, and td, the maximum value is defined for the active state holding time (tc + td) of the acknowledge signal, and strict control of the timing interval from the rise to the fall has been required.

【０００５】このタイミングを厳密に検出してアクノリ
ッジ信号を反転させるために、ＣＰＵはアクノリッジ信
号がアクティブ状態に保持されている間は、一旦、他の
処理をすべて中断して、ＣＰＵの処理を時間の測定に費
やさなくてはならなかった。このアクノリッジ信号がア
クティブである保持時間は、１回につき少なくとも１０
μ秒は必要であった。この保持時間もプリンタの解像度
が低い場合は、データの送信速度は低速であり、一行印
刷するデータを受信する間に生じるトータルの前記保持
時間も、印刷速度に影響するほどではなかった。In order to detect this timing strictly and invert the acknowledge signal, the CPU temporarily suspends all other processes while the acknowledge signal is held in the active state, and the CPU waits for the processing to proceed. Had to spend on measuring. The hold time during which this acknowledge signal is active is at least 10 times at a time.
μsec was needed. This retention time is also low when the resolution of the printer is low, and the data transmission speed is low, and the total retention time that occurs during the reception of data for printing one line does not affect the printing speed.

【０００６】しかし、近年、高品質の印刷の要求が高ま
っているため、プリンタの解像度が次第に高くなって来
ている。高解像度、例えば、ドット解像度として、７２
０ｄｐｉのプリンタでは１行（縦６０ドット×横８イン
チとする）で最大４３，２００バイトのデータを受信し
なくてはならない。この４３，２００バイトのデータ受
信には、約０．４３秒がアクノリッジ信号の保持時間計
測のみに用いられることになる。However, in recent years, the demand for high-quality printing has increased, and the resolution of printers has been gradually increasing. High resolution, for example, 72 as dot resolution
A 0 dpi printer must receive a maximum of 43,200 bytes of data in one line (60 dots vertically by 8 inches horizontally). For receiving 43,200 bytes of data, about 0.43 seconds are used only for measuring the hold time of the acknowledge signal.

【０００７】プリンタは、この１行を０．６秒で印刷す
るが、プリンタの最大の印刷速度にて印刷を行わせるに
は、この０．６秒の間に、ＣＰＵは上位装置からのデー
タの受信に加えて印字に必要な処理やその他の制御処理
を実施する必要がある。しかし、０．６秒の内、約０．
４３秒は、ただ時間を測定することのみに費やされ、残
りの約０．１７秒のみが、各種の制御に用いられるに過
ぎない。尚、ビジー信号のアクティブ・非アクティブの
切替タイミングもＣＰＵが計測して行っているので、更
に制御に割く時間が少なくなる。The printer prints this one line in 0.6 seconds, but in order to print at the maximum printing speed of the printer, the CPU prints data from the host device during this 0.6 seconds. In addition to receiving, it is necessary to carry out processing necessary for printing and other control processing. However, within 0.6 seconds, about 0.
The 43 seconds are devoted solely to measuring the time, and only the remaining approximately 0.17 seconds are used for various controls. Since the CPU also measures the active / inactive switching timing of the busy signal, the time devoted to control is further reduced.

【０００８】このように、プリンタの解像度が向上すれ
ばするほど、より短い時間に、プリンタ制御に必要な処
理を行わなくてはならない。そのため、プリンタの印刷
速度を落とさずに印刷させるために、極めて高速のＣＰ
Ｕを採用することになり、コストアップにつながった。As described above, as the resolution of the printer is improved, the processing necessary for controlling the printer must be performed in a shorter time. Therefore, in order to print without slowing down the printing speed of the printer, CP of extremely high speed is used.
U was adopted, which led to higher costs.

【０００９】本発明は、ハンドシェイクをハードウエア
ロジックにより実行することにより、単なる計時のため
に費やす時間を減少し、ＣＰＵに各種制御の時間を増加
させて、高価なＣＰＵを用いなくても、印刷速度等に悪
影響を与えることがない記録装置を提供するものであ
る。According to the present invention, by executing the handshake by the hardware logic, the time spent merely for clocking is reduced, the time for various control operations is increased in the CPU, and an expensive CPU is not used. A recording device that does not adversely affect the printing speed or the like.

【００１０】[0010]

【課題を解決するための手段及び発明の効果】請求項１
記載の発明は、ＣＰＵによるソフトウェアロジックを主
体として上位装置よりデータを受信して印刷する記録装
置であって、前記上位装置との通信におけるハンドシェ
イクをハードウエアロジックにより実行することを特徴
とする記録装置である。Means for Solving the Problems and Effects of the Invention
The described invention is a recording device which mainly receives software from a higher-level device and prints it mainly by software logic by a CPU, wherein a handshake in communication with the higher-level device is executed by hardware logic. It is a device.

【００１１】請求項２記載の発明は、前記ハードウエア
ロジックが、上位装置からのストローブ信号に基づい
て、上位装置からのデータをラッチするラッチ回路と、
前記ストローブ信号により所定の出力状態に反転し、前
記ＣＰＵからのデータ取得完了信号によりリセットされ
るフリップフロップと、このフリップフロップが所定の
出力状態に反転したタイミングに基づいて上位装置に対
するビジー信号をアクティブにし、フリップフロップが
リセットされたタイミングに基づいてビジー信号を非ア
クティブにするタイミングを決定して、上位装置にビジ
ー信号を送信するビジー信号出力回路と、を備えたハー
ドウエアロジック回路にて実現されてなることを特徴と
する請求項１記載の記録装置である。According to a second aspect of the present invention, the hardware logic latches the data from the host device based on a strobe signal from the host device.
A flip-flop that is inverted to a predetermined output state by the strobe signal and is reset by a data acquisition completion signal from the CPU, and a busy signal to the host device is activated based on the timing when the flip-flop is inverted to the predetermined output state And a busy signal output circuit that determines the timing for deactivating the busy signal based on the reset timing of the flip-flop and transmits the busy signal to the host device. The recording apparatus according to claim 1, wherein:

【００１２】請求項３記載の発明は、更に、前記ハード
ウエアロジック回路が、前記フリップフロップがリセッ
トされたタイミングに基づいて上位装置に対するアクノ
リッジ信号をアクティブにするタイミングおよびアクノ
リッジ信号を非アクティブにするタイミングを決定し
て、上位装置にアクノリッジ信号を送信するアクノリッ
ジ信号出力回路を備えたことを特徴とする請求項２記載
の記録装置である。According to a third aspect of the present invention, the hardware logic circuit further activates an acknowledge signal for the host device based on the timing when the flip-flop is reset, and deactivates the acknowledge signal. 3. The recording apparatus according to claim 2, further comprising: an acknowledge signal output circuit that determines the above and transmits an acknowledge signal to the host apparatus.

【００１３】請求項４記載の発明は、前記ビジー信号出
力回路が、前記フリップフロップがリセットされたタイ
ミングを所定時間遅延させてビジー信号を非アクティブ
にするタイミングを決定するビジー非アクティブ遅延回
路を有することを特徴とする請求項２または３記載の記
録装置である。According to a fourth aspect of the present invention, the busy signal output circuit includes a busy inactive delay circuit that delays a timing at which the flip-flop is reset by a predetermined time to determine a timing at which the busy signal is made inactive. The recording apparatus according to claim 2 or 3, characterized in that.

【００１４】請求項５記載の発明は、前記アクノリッジ
信号出力回路が、前記フリップフロップがリセットされ
たタイミングを所定時間遅延させてアクノリッジ信号を
アクティブにするタイミングを決定するアクノリッジア
クティブ遅延回路と、前記フリップフロップがリセット
されたタイミングを所定時間遅延させてアクノリッジ信
号を非アクティブにするタイミングを決定するアクノリ
ッジ非アクティブ遅延回路と、を有することを特徴とす
る請求項３または４記載の記録装置である。According to a fifth aspect of the present invention, the acknowledge signal output circuit delays the timing at which the flip-flop is reset by a predetermined time to determine the timing at which the acknowledge signal is activated, and the flip-flop. 5. The recording apparatus according to claim 3, further comprising an acknowledge inactive delay circuit that delays a timing at which the reset signal is reset by a predetermined time and determines a timing at which the acknowledge signal is made inactive.

【００１５】請求項６記載の発明は、前記アクノリッジ
アクティブ遅延回路およびアクノリッジ非アクティブ遅
延回路が、前記ＣＰＵからの信号によって、前記フリッ
プフロップからの信号に基づくタイミングの決定を禁止
することが可能であることを特徴とする請求項５記載の
記録装置である。According to a sixth aspect of the present invention, the acknowledge active delay circuit and the acknowledge inactive delay circuit can prohibit the timing determination based on the signal from the flip-flop by the signal from the CPU. The recording apparatus according to claim 5, wherein:

【００１６】請求項７記載の発明は、前記アクノリッジ
アクティブ遅延回路およびアクノリッジ非アクティブ遅
延回路の一方または両方が、前記フリップフロップから
の信号以外に、前記ＣＰＵからの信号によってもタイミ
ングを決定可能であることを特徴とする請求項５または
６記載の記録装置である。According to a seventh aspect of the present invention, one or both of the acknowledge active delay circuit and the acknowledge inactive delay circuit can determine the timing not only by the signal from the flip-flop but also by the signal from the CPU. The recording apparatus according to claim 5, wherein the recording apparatus is a recording apparatus.

【００１７】請求項８記載の発明は、前記ビジー信号出
力回路が、前記フリップフロップからの信号以外に、前
記ＣＰＵからの信号によっても上位装置に対するビジー
信号をアクティブにするタイミングおよびビジー信号を
非アクティブにするタイミングを決定可能であることを
特徴とする請求項２〜７のいずれか記載の記録装置であ
る。According to an eighth aspect of the present invention, the busy signal output circuit activates the busy signal for the host device by the signal from the CPU in addition to the signal from the flip-flop, and deactivates the busy signal. The recording apparatus according to any one of claims 2 to 7, characterized in that it is possible to determine the timing to turn on.

【００１８】請求項９記載の発明は、前記ビジー非アク
ティブ遅延回路、前記アクノリッジアクティブ遅延回路
およびアクノリッジ非アクティブ遅延回路の１つ以上
が、前記上位装置からの信号に基づいて、前記各所定時
間の変更が可能である請求項５〜８のいずれか記載の記
録装置である。According to a ninth aspect of the present invention, one or more of the busy inactive delay circuit, the acknowledge active delay circuit, and the acknowledge inactive delay circuit are provided for each of the predetermined times based on a signal from the host device. The recording apparatus according to any one of claims 5 to 8, which can be changed.

【００１９】請求項１０記載の発明は、前記ビジー非ア
クティブ遅延回路、前記アクノリッジアクティブ遅延回
路およびアクノリッジ非アクティブ遅延回路の１つ以上
が、記録装置自身に対する使用者からの設定に基づい
て、前記各所定時間の変更が可能である請求項５〜９の
いずれか記載の記録装置である。According to a tenth aspect of the present invention, one or more of the busy inactive delay circuit, the acknowledge active delay circuit, and the acknowledge inactive delay circuit are set based on a setting made by a user to the recording apparatus itself. The recording apparatus according to any one of claims 5 to 9, wherein a predetermined time can be changed.

【００２０】請求項１１記載の発明は、記録装置自身
が、インクジェット型プリンタである請求項１〜１０の
いずれか記載の記録装置である。ここで、請求項１の記
録装置は、上位装置との通信におけるハンドシェイクを
ハードウエアロジックにより実行している。このため、
ＣＰＵは、ハンドシェイクの厳密な時間測定のために他
の制御処理が不可能となる状態から開放される。また、
このようなハンドシェイクのためのハードウエアロジッ
クにおいては、単に上位装置からのデジタル信号の受信
とその特定のタイミングから所定時間後に上位装置にデ
ジタル信号を返すのみであることから、極めて簡単なデ
ジタル回路でハンドシェイク機能を果たすことができ
る。このように、ＣＰＵも、より高速な高価なＣＰＵを
用いなくても良く、またハンドシェイクのためのデジタ
ル回路も非常に簡単で安価なもので済む。このことか
ら、大きくコストアップすること無く、記録装置の高解
像度化に対処できる。The invention described in claim 11 is the recording apparatus according to any one of claims 1 to 10, wherein the recording apparatus itself is an ink jet printer. Here, the recording apparatus according to the first aspect executes the handshake in the communication with the host apparatus by the hardware logic. For this reason,
The CPU is released from a state where other control processing cannot be performed due to the strict time measurement of the handshake. Also,
In the hardware logic for such a handshake, a digital signal is simply returned from the host device and a digital signal is returned to the host device after a predetermined time from its specific timing. The handshake function can be achieved with. As described above, the CPU does not need to use a high-speed and expensive CPU, and the digital circuit for handshaking is very simple and inexpensive. For this reason, it is possible to cope with the high resolution of the recording apparatus without significantly increasing the cost.

【００２１】前記ハードウエアロジックの内、ビジー信
号を出力する機能については、次のような、ラッチ回
路、フリップフロップおよびビジー信号出力回路を採用
することができる。すなわち、ラッチ回路は、上位装置
からのストローブ信号に基づいて、上位装置からのデー
タをラッチする。フリップフロップは、前記ストローブ
信号により所定の出力状態に反転し、前記ＣＰＵからの
データ取得完了信号によりリセットされる。ビジー信号
出力回路は、このフリップフロップが所定の出力状態に
反転したタイミングに基づいて上位装置に対するビジー
信号をアクティブにし、フリップフロップがリセットさ
れたタイミングに基づいてビジー信号を非アクティブに
するタイミングを決定して、上位装置にビジー信号を送
信する。尚、後述するデータレジスタ（ＤＴＲＧ）２２
がラッチ回路の一例であり、ハードビジーセット用フリ
ップフロップ（Ｈ−ＢＵＳＹ Ｆ／Ｆ）２４がフリップ
フロップの一例であり、ビジー信号セット用フリップフ
ロップ３０およびタイマＡがビジー信号出力回路の一例
である。Regarding the function of outputting the busy signal in the hardware logic, the following latch circuit, flip-flop and busy signal output circuit can be adopted. That is, the latch circuit latches the data from the host device based on the strobe signal from the host device. The flip-flop is inverted to a predetermined output state by the strobe signal and reset by the data acquisition completion signal from the CPU. The busy signal output circuit activates the busy signal for the host device based on the timing when the flip-flop is inverted to a predetermined output state, and determines the timing when the busy signal is deactivated based on the timing when the flip-flop is reset. Then, the busy signal is transmitted to the host device. A data register (DTRG) 22 described later
Is an example of a latch circuit, a hard busy set flip-flop (H-BUSY F / F) 24 is an example of a flip-flop, and a busy signal set flip-flop 30 and a timer A are an example of a busy signal output circuit. .

【００２２】前記ハードウエアロジックの内、アクノリ
ッジ信号を出力する機能については、前記フリップフロ
ップがリセットされたタイミングに基づいて上位装置に
対するアクノリッジ信号をアクティブにするタイミン
グ、およびこのようにしてアクティブとなったアクノリ
ッジ信号を非アクティブにするタイミングを決定して、
上位装置にアクノリッジ信号を送信するアクノリッジ信
号出力回路を採用することができる。尚、後述するアク
ノリッジ信号セット用フリップフロップ３２、タイマＢ
およびタイマＣがアクノリッジ信号出力回路の一例であ
る。Regarding the function of outputting the acknowledge signal in the hardware logic, the timing of activating the acknowledge signal for the host device based on the timing of resetting of the flip-flop, and the activation in this way Determine the timing to deactivate the acknowledge signal,
An acknowledge signal output circuit that transmits an acknowledge signal to a host device can be adopted. Incidentally, an acknowledge signal setting flip-flop 32 and a timer B which will be described later.
The timer C is an example of an acknowledge signal output circuit.

【００２３】更に、前記ビジー信号出力回路は、前記フ
リップフロップがリセットされたタイミングを所定時間
遅延させてビジー信号を非アクティブにするタイミング
を決定するビジー非アクティブ遅延回路を有することに
より、適切にビジー信号を形成することができる。後述
するタイマＡがビジー非アクティブ遅延回路の一例であ
る。Further, the busy signal output circuit has a busy inactive delay circuit which delays the timing at which the flip-flop is reset by a predetermined time to determine the timing at which the busy signal is made inactive. A signal can be formed. Timer A described later is an example of a busy inactive delay circuit.

【００２４】また、アクノリッジ信号出力回路が、アク
ノリッジアクティブ遅延回路とアクノリッジ非アクティ
ブ遅延回路とを有することにより、このアクノリッジア
クティブ遅延回路が、前記フリップフロップがリセット
されたタイミングを所定時間遅延させてアクノリッジ信
号をアクティブにするタイミングを決定するとともに、
アクノリッジ非アクティブ遅延回路が、前記フリップフ
ロップがリセットされたタイミングを所定時間遅延させ
てアクノリッジ信号を非アクティブにするタイミングを
決定することにより、適切にアクノリッジ信号を形成す
ることができる。尚、アクノリッジアクティブ遅延回路
の所定時間は、アクノリッジ非アクティブ遅延回路の所
定時間よりも短い。尚、後述するタイマＢがアクノリッ
ジアクティブ遅延回路の一例であり、タイマＣがアクノ
リッジ非アクティブ遅延回路の一例である。Further, since the acknowledge signal output circuit has an acknowledge active delay circuit and an acknowledge inactive delay circuit, the acknowledge active delay circuit delays the timing at which the flip-flop is reset by a predetermined time to acknowledge the acknowledge signal. While deciding when to activate
The acknowledge non-active delay circuit delays the reset timing of the flip-flop for a predetermined time to determine the timing of deactivating the acknowledge signal, whereby the acknowledge signal can be appropriately formed. The predetermined time of the acknowledge active delay circuit is shorter than the predetermined time of the acknowledge non-active delay circuit. The timer B described later is an example of an acknowledge active delay circuit, and the timer C is an example of an acknowledge inactive delay circuit.

【００２５】また、前記アクノリッジアクティブ遅延回
路およびアクノリッジ非アクティブ遅延回路が、前記Ｃ
ＰＵからの信号によって、前記フリップフロップからの
信号に基づくタイミングの決定を禁止することが可能と
することができ、このようにすることにより、例えば、
特別な場合に、上位装置からの信号に影響されないよう
にすることができ、このような状態にすれば、次のよう
に、ＣＰＵの制御により、直接、アクノリッジ信号の出
力を行わせるようにすることもできる。Further, the acknowledge active delay circuit and the acknowledge inactive delay circuit are the C
It is possible to prohibit the timing decision based on the signal from the flip-flop by the signal from the PU, and by doing so, for example,
In a special case, it can be prevented from being affected by the signal from the host device. In such a state, the CPU can control the output of the acknowledge signal directly as follows. You can also

【００２６】すなわち、前記アクノリッジアクティブ遅
延回路およびアクノリッジ非アクティブ遅延回路の一方
または両方が、前記フリップフロップからの信号以外
に、前記ＣＰＵからの信号によってもタイミングを決定
可能とすることにより、直接、ＣＰＵがアクノリッジ信
号を出力するのではなく、アクノリッジアクティブ遅延
回路あるいはアクノリッジ非アクティブ遅延回路を介し
て、アクノリッジ信号を適切なタイミングに適切な形状
で出力させることができる。That is, one or both of the acknowledge active delay circuit and the acknowledge inactive delay circuit allow the timing to be determined by the signal from the CPU in addition to the signal from the flip-flop, so that the CPU can directly determine the timing. Does not output an acknowledge signal, but an acknowledge signal can be output in an appropriate shape at an appropriate timing via an acknowledge active delay circuit or an acknowledge inactive delay circuit.

【００２７】また、このことは、ビジー信号についても
同じであり、ビジー信号出力回路が、フリップフロップ
からの信号以外に、ＣＰＵからの信号によっても上位装
置に対するビジー信号をアクティブにするタイミングお
よびビジー信号を非アクティブにするタイミングを決定
可能とすることにより、ビジー信号についても、上位装
置からの信号によらず、所望の適切なタイミングに所望
の適切な形状で、ビジー信号を出力させることができ
る。This also applies to the busy signal, and the busy signal output circuit activates the busy signal to the host device by the signal from the CPU in addition to the signal from the flip-flop and the busy signal. By making it possible to determine the timing for deactivating, the busy signal can be output with a desired and appropriate shape at a desired and appropriate timing regardless of the signal from the host device.

【００２８】また、前記ビジー非アクティブ遅延回路、
前記アクノリッジアクティブ遅延回路およびアクノリッ
ジ非アクティブ遅延回路の１つ以上が、前記上位装置か
らの信号に基づいて、前記各所定時間の変更を可能とし
ても良い。このようにすれば、ビジー信号やアクノリッ
ジ信号の各タイミングを固定化することが無く、上位装
置が異なるハンドシェイク方式の機種に変更されても、
その上位装置のハンドシェイクの様式に適合させること
が容易にできる。The busy inactive delay circuit,
One or more of the acknowledge active delay circuit and the acknowledge inactive delay circuit may be capable of changing each of the predetermined times based on a signal from the host device. By doing this, the timing of the busy signal and the acknowledge signal is not fixed, and even if the host device is changed to a model with a different handshake method,
It can be easily adapted to the handshake mode of the host device.

【００２９】前記ビジー非アクティブ遅延回路、前記ア
クノリッジアクティブ遅延回路およびアクノリッジ非ア
クティブ遅延回路の１つ以上が、記録装置自身に対する
使用者からの設定に基づいて、前記各所定時間の変更が
可能としても良く、記録装置側での設定にて記録装置に
適合させたビジー信号やアクノリッジ信号の各タイミン
グを設定することができる。Even if one or more of the busy inactive delay circuit, the acknowledge active delay circuit and the acknowledge inactive delay circuit can change each of the predetermined times based on the setting by the user for the recording apparatus itself. It is possible to set the timings of the busy signal and the acknowledge signal, which are adapted to the recording apparatus, by the setting on the recording apparatus side.

【００３０】これらの記録装置としては、各種プリンタ
が挙げられるが、特に解像度が高いインクジェット型プ
リンタに有用であり、このほか、レーザプリンタにも有
用である。勿論、ドットインパクトやサーマルプリンタ
等の他の各種プリンタにも有用である。As these recording devices, various printers can be mentioned, but they are particularly useful for ink jet printers having a high resolution and also useful for laser printers. Of course, it is also useful for various other printers such as a dot impact printer and a thermal printer.

【００３１】[0031]

【発明の実施の形態】図１は本発明の一実施形態である
インクジェットプリンタ２のブロック図を示す。インク
ジェットプリンタ２には記録用のデータを送信するホス
トコンピュータ４が接続されている。1 is a block diagram of an ink jet printer 2 which is an embodiment of the present invention. A host computer 4 for transmitting recording data is connected to the inkjet printer 2.

【００３２】インクジェットプリンタ２は、ＣＰＵ６、
ＲＯＭ８、ＲＡＭ１０、操作パネル１２、データ入出力
部１４、印刷機構インターフェース１６、印刷機構部１
８およびシステムバス２０を備えている。ＣＰＵ６はデ
ータ入出力部１４を介してホストコンピュータ４からデ
ータを受信すると、そのデータが文字を表すコードデー
タであった場合には、そのコードに基づいてＲＯＭ８内
に格納されている書体データから該当する文字のパター
ンを選択してＲＡＭ１０内の印刷バッファに展開し、そ
のドットパターンを印刷機構インターフェース１６を介
して印刷機構部１８を制御することにより、記録用紙に
記録する。印刷機構部１８はインクジェット式であり、
インクを各種手段により記録用紙に噴射することにより
画像を記録用紙上に印刷する。The ink jet printer 2 has a CPU 6,
ROM8, RAM10, operation panel 12, data input / output unit 14, printing mechanism interface 16, printing mechanism unit 1
8 and a system bus 20. When the CPU 6 receives the data from the host computer 4 via the data input / output unit 14, if the data is code data representing a character, it corresponds from the typeface data stored in the ROM 8 based on the code. A character pattern to be printed is selected, developed in the print buffer in the RAM 10, and the dot pattern is recorded on the recording paper by controlling the print mechanism unit 18 via the print mechanism interface 16. The printing mechanism unit 18 is an inkjet type,
An image is printed on the recording paper by ejecting ink onto the recording paper by various means.

【００３３】また、ホストコンピュータ４からのデータ
がビットマップ形式のイメージデータである場合には、
それをＲＡＭ１０内の印刷バッファに展開して、上述し
たごとく、印刷機構部１８にて記録用紙上に印刷する。
またこの他、ホストコンピュータ４からのコマンドによ
り、インクジェットプリンタ２自身の各種設定や、後述
するハンドシェイク処理の各種設定を行うことができ
る。If the data from the host computer 4 is bitmap image data,
The data is developed in the print buffer in the RAM 10 and is printed on the recording paper by the print mechanism unit 18 as described above.
In addition to this, various settings of the inkjet printer 2 itself and various settings of a handshake process described later can be performed by a command from the host computer 4.

【００３４】ここで、データ入出力部１４は、ハンドシ
ェイク処理を、通常は、ＣＰＵ６の制御によらず単独で
実行する。このデータ入出力部１４のハード構成を図２
の回路図に示す。データ入出力部１４は、データレジス
タ（ＤＴＲＧ）２２、ハードビジーセット用フリップフ
ロップ（Ｈ−ＢＵＳＹ Ｆ／Ｆ）２４、アンドゲート２
６、オアゲート２８、ビジー信号セット用フリップフロ
ップ３０、アクノリッジ信号セット用フリップフロップ
３２、アンドゲート３４およびコントロールタイマ３６
が備えられている。Here, the data input / output unit 14 normally executes the handshake process independently without the control of the CPU 6. The hardware configuration of the data input / output unit 14 is shown in FIG.
Shown in the circuit diagram. The data input / output unit 14 includes a data register (DTRG) 22, a hard busy set flip-flop (H-BUSY F / F) 24, and an AND gate 2.
6, OR gate 28, busy signal set flip-flop 30, acknowledge signal set flip-flop 32, AND gate 34 and control timer 36
Is provided.

【００３５】データ入出力部１４全体の機能はホストコ
ンピュータ４側とのハンドシェイク処理を行うものであ
り、通常は、図３（ａ）のタイミングチャートに示すご
とく、ホストコンピュータ４からデータ信号ＤＡＴＡが
出力された後、ホストコンピュータ４からのストローブ
信号ＳＴＢ／がパルス的にアクティブとなることに基づ
いて、ビジー信号ＢＵＳＹをアクティブへ反転し、その
後、ＣＰＵ６がデータレジスタ２２からデータを読み取
ることにより出力される読取完了信号ＲＥＡＤに伴い、
アクノリッジ信号ＡＣＫ／をパルス的にアクティブとす
ると共に、ビジー信号ＢＵＳＹを非アクティブへ反転さ
せることでホストコンピュータ４から次のデータ送信を
要求する機能を果たすものである。The entire function of the data input / output unit 14 is to perform a handshake process with the host computer 4, and normally, as shown in the timing chart of FIG. 3A, the data signal DATA is transmitted from the host computer 4. After being output, the strobe signal STB / from the host computer 4 is activated in a pulsed manner to invert the busy signal BUSY to active, and then the CPU 6 reads the data from the data register 22 to output it. Read completion signal READ
By activating the acknowledge signal ACK / in a pulsed manner and inverting the busy signal BUSY to inactive, the host computer 4 requests the next data transmission.

【００３６】データ入出力部１４の各構成の機能を、ホ
ストコンピュータ４からの信号処理に基づいて説明す
る。まず、ホストコンピュータ４から、１バイト分のデ
ータとして、８ビットパラレル信号がデータ信号ＤＡＴ
Ａとしてデータレジスタ２２に出力され、更に、ホスト
コンピュータ４からはストローブ信号ＳＴＢ／がパルス
的に出力される。ストローブ信号ＳＴＢ／はハードビジ
ーセット用フリップフロップ２４のセット端子Ｓに入力
されているので、その立ち下がりにてラッチ出力がデー
タレジスタ２２になされて、データレジスタ２２に入力
している８ビットパラレルデータがラッチされる。The function of each component of the data input / output unit 14 will be described based on signal processing from the host computer 4. First, from the host computer 4, an 8-bit parallel signal is converted into a data signal DAT as 1-byte data.
A is output to the data register 22 as A, and the strobe signal STB / is output from the host computer 4 in a pulsed manner. Since the strobe signal STB / is input to the set terminal S of the hard busy set flip-flop 24, the latch output is applied to the data register 22 at the falling edge thereof, and the 8-bit parallel data input to the data register 22 is input. Is latched.

【００３７】また、ストローブ信号ＳＴＢ／の立ち下が
りによるハードビジーセット用フリップフロップ２４の
出力は、アンドゲート２６を介してＣＰＵ６に受信割込
信号として出力される。アンドゲート２６は、予め設定
されているＣＰＵ６からの受信割込モードであることを
示すハイレベル信号がアンドゲート２６に出力されてい
るので、ハードビジーセット用フリップフロップ２４か
らのアクティブへの反転はそのまま、ＣＰＵ６への受信
割込信号として送信される。尚、ＣＰＵ６から、受信割
込モードでなくポーリングモードを示すローレベル信号
が出力されていれば、ホストコンピュータ４からのスト
ローブ信号ＳＴＢ／により、ＣＰＵ６に受信割込がかか
ることはない。The output of the hard busy set flip-flop 24 due to the fall of the strobe signal STB / is output to the CPU 6 via the AND gate 26 as a reception interrupt signal. Since the AND gate 26 outputs a high level signal indicating the preset reception interrupt mode from the CPU 6 to the AND gate 26, the inversion from the hard busy set flip-flop 24 to the active state does not occur. As it is, it is transmitted as a reception interrupt signal to the CPU 6. If the CPU 6 outputs a low level signal indicating the polling mode instead of the reception interrupt mode, the strobe signal STB / from the host computer 4 does not cause the CPU 6 to receive the reception interrupt.

【００３８】また、ハードビジーセット用フリップフロ
ップ２４からの同じ出力が、オアゲート２８を介してビ
ジー信号セット用フリップフロップ３０のセット端子Ｓ
に入力されているのでビジー信号セット用フリップフロ
ップ３０をアクティブ状態へ反転させる。したがって、
ホストコンピュータ４へのビジー信号ＢＵＳＹは、反転
してアクティブ状態となる。The same output from the hard busy set flip-flop 24 is sent to the set terminal S of the busy signal set flip-flop 30 via the OR gate 28.
The flip-flop 30 for setting the busy signal is inverted to the active state because it has been input to. Therefore,
The busy signal BUSY to the host computer 4 is inverted and becomes active.

【００３９】更に、ＣＰＵ６への受信割込信号により、
ＣＰＵ６ではデータレジスタ２２から８ビットのデータ
を読み取る処理が行われる。そして、その処理の最後
に、ＣＰＵ６から読取完了信号ＲＥＡＤが出力される。
この読取完了信号ＲＥＡＤはデータレジスタ２２に入力
されてラッチを解除すると共に、ハードビジーセット用
フリップフロップ２４のリセット端子Ｒに入力して、ハ
ードビジーセット用フリップフロップ２４の出力をリセ
ットして非アクティブ状態にする。このアクティブ状態
から非アクティブ状態への信号の立ち下がりにより、オ
アゲート２８の出力を入力しているコントロールタイマ
３６の３つのタイマＡ、タイマＢ、タイマＣが起動され
てタイマカウントを開始する。タイマＡは所定時間ｔ０
＋ｔ１後にパルス信号をビジー信号セット用フリップフ
ロップ３０のリセット端子Ｒに出力し、ビジー信号ＢＵ
ＳＹを非アクティブに反転させる。タイマＢは、所定時
間ｔ０後にパルス信号をアクノリッジ信号セット用フリ
ップフロップ３２のリセット端子Ｒに出力し、アクノリ
ッジ信号セット用フリップフロップ３２の出力をローレ
ベルとすることにより、アンドゲート３４から出力され
るアクノリッジ信号ＡＣＫ／をアクティブとする。タイ
マＣは、所定時間ｔ０＋ｔ１＋ｔ２後にパルス信号をア
クノリッジ信号セット用フリップフロップ３２のセット
端子Ｓに出力し、アクノリッジ信号セット用フリップフ
ロップ３２の出力をハイレベルとすることにより、アン
ドゲート３４から出力されるアクノリッジ信号ＡＣＫ／
を非アクティブとする。Further, by the reception interrupt signal to the CPU 6,
The CPU 6 performs a process of reading 8-bit data from the data register 22. Then, at the end of the processing, the CPU 6 outputs the read completion signal READ.
The read completion signal READ is input to the data register 22 to release the latch and also input to the reset terminal R of the hard busy set flip-flop 24 to reset the output of the hard busy set flip-flop 24 and become inactive. Put in a state. By the fall of the signal from the active state to the inactive state, the three timers A, B and C of the control timer 36 which inputs the output of the OR gate 28 are started and the timer count is started. Timer A has a predetermined time t0
After + t1, the pulse signal is output to the reset terminal R of the busy signal setting flip-flop 30, and the busy signal BU
Invert SY to inactive. The timer B outputs the pulse signal to the reset terminal R of the acknowledge signal setting flip-flop 32 after a predetermined time t0, and outputs the pulse signal from the AND gate 34 by setting the output of the acknowledge signal setting flip-flop 32 to low level. The acknowledge signal ACK / is activated. The timer C outputs a pulse signal to the set terminal S of the acknowledge signal setting flip-flop 32 after a predetermined time t0 + t1 + t2, and outputs the pulse signal from the AND gate 34 by setting the output of the acknowledge signal setting flip-flop 32 to the high level. Acknowledge signal ACK /
Deactivate.

【００４０】したがって、図３（ｂ）のタイミングチャ
ートに示すごとく、時刻Ｔ０にハードビジーセット用フ
リップフロップ２４の出力が立ち下がると、データ入出
力部１４は時刻Ｔ０から所定時間ｔ０後にアクノリッジ
信号ＡＣＫ／を時間ｔ１＋ｔ２の間、パルス的に立ち下
げ、更に時刻Ｔ０から所定時間ｔ０＋ｔ１後にビジー信
号ＢＵＳＹを反転させて非アクティブとする。Therefore, as shown in the timing chart of FIG. 3 (b), when the output of the hard busy set flip-flop 24 falls at time T0, the data input / output unit 14 causes the acknowledge signal ACK after a predetermined time t0 from time T0. / Is pulsed for the time t1 + t2, and the busy signal BUSY is inverted after a predetermined time t0 + t1 from the time T0 to make it inactive.

【００４１】このアクノリッジ信号ＡＣＫ／のパルスを
受信したホストコンピュータ４は、次のデータ送信が可
能であるとして、前述のごとく、データ信号ＤＡＴＡお
よびストローブ信号ＳＴＢ／を出力し、以後、すべての
データの送信がなされるまで、前述の処理が繰り返され
る。The host computer 4 which has received the pulse of the acknowledge signal ACK / outputs the data signal DATA and the strobe signal STB / as described above, assuming that the next data can be transmitted, and thereafter, outputs all the data. The above process is repeated until the transmission is performed.

【００４２】前述したごとく、インクジェットプリンタ
２とホストコンピュータ４との間の通信処理に関して、
本インクジェットプリンタ２におけるＣＰＵ６は、割込
信号によりデータの受信をするのみであり、通常のハン
ドシェイク処理は、すべてデータ入出力部１４のハード
ウエアロジックにて実現されている。特に、各所定時間
のタイミングの計測は、コントロールタイマ３６内の各
タイマＡ，Ｂ，Ｃによりなされているので、どのように
厳しい時間測定条件であっても、まったくＣＰＵ６に負
担がかかることがない。As described above, regarding the communication processing between the ink jet printer 2 and the host computer 4,
The CPU 6 of the inkjet printer 2 only receives the data by the interrupt signal, and the normal handshake process is entirely realized by the hardware logic of the data input / output unit 14. In particular, since the timing of each predetermined time is measured by each of the timers A, B, and C in the control timer 36, the CPU 6 will not be burdened at all no matter how strict the time measurement condition is. .

【００４３】したがって、ＣＰＵ６に高価な高速ＣＰＵ
を用いる必要がなく、本インクジェットプリンタ２のよ
うに、大量のイメージデータを高速に処理しなくてはな
らない場合にも、安価なＣＰＵで対応することが可能と
なる。尚、このようなハンドシェイク処理を行うハード
ウエア回路は図２に示したごとく、比較的簡易であるこ
とから図２に示すハードウエア回路を採用しても、ＣＰ
Ｕを高速化するほどのコストアップにはならない。Therefore, an expensive high-speed CPU is used as the CPU 6.
Even when a large amount of image data needs to be processed at high speed like the present inkjet printer 2, it is possible to use an inexpensive CPU. Note that the hardware circuit for performing such a handshake process is relatively simple as shown in FIG. 2, so even if the hardware circuit shown in FIG.
The cost does not increase enough to speed up U.

【００４４】前記コントロールタイマ３６内の各タイマ
Ａ，Ｂ，Ｃからパルスが出力されるタイマカウント値は
可変とされており、ＣＰＵ６からの条件設定信号に基づ
き、任意に変更することができる。例えば、ホストコン
ピュータ４側が、アクノリッジ信号ＡＣＫ／のパルス出
力を伴わないビジー信号ＢＵＳＹの単独立ち下がりのみ
必要なハンドシェイク方式の場合には、タイマＡのみ起
動して、他のタイマＢ，Ｃについては起動させない状態
を、予めＣＰＵ６からの条件設定信号によりコントロー
ルタイマ３６に設定しておけば、アクノリッジ信号ＡＣ
Ｋ／についてはまったく変化せず、ビジー信号ＢＵＳＹ
のみを図３（ｂ）のビジー信号ＢＵＳＹのように反転さ
せることができる。The timer count value at which pulses are output from each of the timers A, B and C in the control timer 36 is variable, and can be arbitrarily changed based on the condition setting signal from the CPU 6. For example, in the case of the handshake method in which the host computer 4 side requires only the single falling edge of the busy signal BUSY without the pulse output of the acknowledge signal ACK /, only the timer A is activated and the other timers B and C are If the control timer 36 is set in advance by the condition setting signal from the CPU 6 in a state where it is not activated, the acknowledge signal AC
K / does not change at all, and busy signal BUSY
Only the signal can be inverted like the busy signal BUSY in FIG.

【００４５】また、図３（ｂ）の信号処理は、アクノリ
ッジ信号ＡＣＫ／がアクティブである間に、ビジー信号
ＢＵＳＹがアクティブ状態から非アクティブ状態に反転
する、いわゆるセンタビジー方式にて実施したが、この
他、図４（ａ）のタイミングチャートに示すごとく、時
間ｔ１＝０に設定すること、すなわち、タイマＡは所定
時間として時間ｔ０を、タイマＢは所定時間として時間
ｔ０を、タイマＣは所定時間として時間ｔ０＋ｔ２を設
定することによりアクノリッジ信号ＡＣＫ／の立ち下が
りとビジー信号ＢＵＳＹの立ち下がりとが同時のアウト
ビジー方式とすることができる。The signal processing of FIG. 3B is carried out by a so-called center busy system in which the busy signal BUSY is inverted from the active state to the inactive state while the acknowledge signal ACK / is active. In addition, as shown in the timing chart of FIG. 4A, the time t1 is set to 0, that is, the timer A has a predetermined time t0, the timer B has a predetermined time t0, and the timer C has a predetermined time. By setting the time t0 + t2 as, the falling edge of the acknowledge signal ACK / and the falling edge of the busy signal BUSY can be simultaneously set to the out-busy system.

【００４６】更に、図４（ｂ）のタイミングチャートに
示すごとく、時間ｔ２＝０に設定すること、すなわち、
タイマＡは所定時間として時間ｔ０＋ｔ１を、タイマＢ
は所定時間として時間ｔ０を、タイマＣは所定時間とし
て時間ｔ０＋ｔ１を設定することによりアクノリッジ信
号ＡＣＫ／の立ち上がりとビジー信号ＢＵＳＹの立ち下
がりとが同時のインビジー方式に設定することもでき
る。Further, as shown in the timing chart of FIG. 4B, setting time t2 = 0, that is,
Timer A uses time t0 + t1 as a predetermined time, and timer B
By setting the time t0 as the predetermined time and the timer C as the time t0 + t1 as the predetermined time, it is possible to set the rising edge of the acknowledge signal ACK / and the falling edge of the busy signal BUSY at the same time.

【００４７】またセンタビジー方式の内でも、ｔ１：ｔ
２＝７：５とする、いわゆる７−５ビジー方式に設定す
ることもできる。このように、ホストコンピュータ４に
適合させたハンドシェイクに設定するために、アクノリ
ッジ信号ＡＣＫ／のパルスの発生タイミングやその幅を
任意に設定することが可能である。この場合もＣＰＵ６
は時間を計測しているわけではないので、ＣＰＵ６に負
担がかかることがない。In the center busy system, t1: t
It is also possible to set a so-called 7-5 busy system in which 2 = 7: 5. In this way, in order to set the handshake adapted to the host computer 4, it is possible to arbitrarily set the pulse generation timing of the acknowledge signal ACK / and its width. Also in this case, the CPU 6
Does not measure the time, so the CPU 6 is not burdened.

【００４８】更に、このような任意な設定は、本インク
ジェットプリンタ２の製造時にタイマＡ，Ｂ，Ｃに予め
設定しても良く、使用時に必要に応じてプログラムや操
作パネル１２からの操作あるいはホストコンピュータ４
側からのコマンドに基づいて、ＣＰＵ６が設定しなおす
処理をＣＰＵ６のプログラムに設けても良い。Further, such arbitrary setting may be set in advance in the timers A, B, and C when the ink jet printer 2 is manufactured, and the program or the operation from the operation panel 12 or the host may be performed when necessary. Computer 4
A process of resetting by the CPU 6 based on a command from the side may be provided in the program of the CPU 6.

【００４９】このようなタイマＡ，Ｂ，Ｃへの所定時間
の変更以外に、必要に応じてＣＰＵ６から出力されるア
クノリッジトリガー信号により、タイマＢ，Ｃに対して
直接、起動信号を送信して、起動させても良い。この方
法によれば、直接、ホストコンピュータ４とのハンドシ
ェイクとは無関係に、任意のタイミングで独立したアク
ノリッジ信号ＡＣＫ／を出力させることができる。この
場合もＣＰＵ６は時間を計測しても、紙なしエラーの復
旧時等のデータの受信が停止している特別な場合であ
り、計時の負担は問題ない状態であるので、インクジェ
ットプリンタ２の制御に支障が生じることはない。In addition to the change of the predetermined time to the timers A, B and C, the activation signal is directly transmitted to the timers B and C by the acknowledge trigger signal output from the CPU 6 as necessary. , May be started. According to this method, an independent acknowledge signal ACK / can be output at an arbitrary timing directly regardless of the handshake with the host computer 4. In this case as well, the CPU 6 is a special case where the reception of data is stopped even when the paper-out error is recovered even if the time is measured, and the burden of timing is not a problem, so the control of the inkjet printer 2 is performed. It does not cause any problems.

【００５０】また、コントロールタイマ３６に対するＣ
ＰＵ６からの起動ではなく、アクノリッジ信号セット用
フリップフロップ３２の出力を受けるアンドゲート３４
に対して、プログラムや操作パネル１２からの操作ある
いはホストコンピュータ４側からのコマンドに基づい
て、ＣＰＵ６から出力されるソフトアクノリッジ信号Ａ
ＣＫ／により、必要に応じてホストコンピュータ４へア
クノリッジ信号ＡＣＫ／を出力しても良い。これは、紙
なしエラー時等のデータの受信時でない状態で必要に応
じて出力されるアクノリッジ信号ＡＣＫ／であり、前述
の場合と同じく、時間の計測のためのみにＣＰＵ６が時
間を取られたとしても問題は生じない。Further, C for the control timer 36
The AND gate 34 receives the output of the acknowledge signal setting flip-flop 32, not the activation from the PU 6.
On the other hand, a soft acknowledge signal A output from the CPU 6 based on a program, an operation from the operation panel 12, or a command from the host computer 4 side.
The acknowledge signal ACK / may be output to the host computer 4 by CK / as required. This is an acknowledge signal ACK / that is output as necessary when data is not being received, such as when there is no paper error, and as in the case described above, the CPU 6 takes time only for measuring time. However, there is no problem.

【００５１】同じく、ハードビジーセット用フリップフ
ロップ２４の出力を受けているオアゲート２８について
も、プログラムや操作パネル１２からの操作あるいはホ
ストコンピュータ４側からのコマンドに基づいて、ＣＰ
Ｕ６から出力されるソフトビジー信号により、前述の場
合のような必要に応じてホストコンピュータ４に対する
ビジー信号ＢＵＳＹをアクティブにしても良い。この場
合、タイミング管理をＣＰＵ６にさせても、前述のごと
く紙なし等の異常時であり、高速にデータを受信する必
要はないので、問題は生じない。Similarly, with respect to the OR gate 28 receiving the output of the hard busy set flip-flop 24, the CP operation is performed based on a program, an operation from the operation panel 12 or a command from the host computer 4 side.
The soft busy signal output from U6 may activate the busy signal BUSY to the host computer 4 as required in the above-described case. In this case, even if the CPU 6 is used for timing management, there is no problem because there is no need to receive data at a high speed in the case of an abnormality such as no paper as described above.

【００５２】また、前述した図３（ｂ）の例では、ハー
ドビジーセット用フリップフロップ２４は、ストローブ
信号ＳＴＢ／が立ち下がったタイミングで動作して、出
力を反転すると共に、データレジスタ２２をラッチした
が、ハードビジーセット用フリップフロップ２４は、Ｃ
ＰＵ６からのストローブエッジ選択信号により、ストロ
ーブ信号ＳＴＢ／の立ち下がりで動作するか、立ち上が
りで動作するかを設定することができる。これも、ホス
トコンピュータ４とのハンドシェイクの方式に合わせ
て、プログラムや操作パネル１２からの操作あるいはホ
ストコンピュータ４側からのコマンドに基づいて、エッ
ジ選択を実施することができる。In the example shown in FIG. 3B, the hard busy set flip-flop 24 operates at the timing when the strobe signal STB / falls to invert the output and latch the data register 22. However, the hard busy set flip-flop 24 is C
A strobe edge selection signal from the PU 6 can be set to operate at the falling edge or the rising edge of the strobe signal STB /. Also in this case, the edge selection can be performed based on a program or an operation from the operation panel 12 or a command from the host computer 4 side in accordance with the handshake method with the host computer 4.

【００５３】このように、本インクジェットプリンタ２
は、通常、そのＣＰＵ６は、ハンドシェイクに関与しな
いので、従来のごとく、各種処理のための時間の多くの
部分がハンドシェイクのタイミングをとるためだけに費
やされてしまうことがない。したがって、インクジェッ
トプリンタのような高解像度のプリンタでも、高速なＣ
ＰＵを採用する必要がなく、更に、ハンドシェイクのた
めのハードウエア回路も簡単で低価格であるので、全体
としてもコストアップを招かない。In this way, the present inkjet printer 2
In general, since the CPU 6 is not involved in the handshake, a large part of the time for various processes is not spent only for the handshake timing as in the conventional case. Therefore, even in a high-resolution printer such as an inkjet printer, high-speed C
Since there is no need to adopt a PU and the hardware circuit for handshaking is simple and low in cost, the overall cost does not increase.

【００５４】また、単にハンドシェイクをハードウエア
ロジックで実施していると、ホストコンピュータ４の違
いに応じた各種のハンドシェイク方式に対応するため
に、製造時に多数のデータ入出力部１４を揃えなくては
ならないが、本インクジェットプリンタ２は、そのハン
ドシェイクの方式に適合させるために、プログラムや操
作パネル１２からの操作あるいはホストコンピュータ４
側からのコマンドに基づいて、コントロールタイマ３６
の設定を変更することにより対処しているので、製造時
に１種類のデータ入出力部１４のみでよく、コストアッ
プを抑制することができる。Further, if the handshake is simply performed by hardware logic, many data input / output units 14 are not prepared at the time of manufacture in order to support various handshake methods according to the difference of the host computer 4. However, in order to adapt the handshake method, the inkjet printer 2 is operated by the program or the operation panel 12 or the host computer 4 is operated.
Based on the command from the side, the control timer 36
Since it is dealt with by changing the setting of (1), only one type of data input / output unit 14 is required at the time of manufacturing, and the cost increase can be suppressed.

【００５５】また、インクジェットプリンタ２側の紙な
し状態等の際には、ホストコンピュータ４からの信号に
よらずに、ＣＰＵ６が直接、ホストコンピュータ４に対
するハンドシェイクのタイミングを計算して、ハンドシ
ェイク処理をしているので、エラーからの円滑な復旧が
可能となる。When the ink jet printer 2 is out of paper or the like, the CPU 6 directly calculates the handshake timing for the host computer 4 without depending on the signal from the host computer 4, and performs the handshake process. Therefore, smooth recovery from an error is possible.

【００５６】また、ビジー信号セット用フリップフロッ
プ３０の出力はシステムバス２０を介して、ＣＰＵ６が
読み取ることが可能であることから、ＣＰＵ６は必要に
応じて、データ入出力部１４が独立して実施しているハ
ンドシェイク処理の状態をチェックすることができ、必
要に応じてその状態の検出結果を制御に利用することが
できる。Since the output of the busy signal setting flip-flop 30 can be read by the CPU 6 via the system bus 20, the CPU 6 independently implements the data input / output unit 14 as necessary. It is possible to check the status of the handshake process that is being performed, and if necessary, the detection result of that status can be used for control.

【００５７】勿論、ＣＰＵ６は、アンドゲート３４が出
力するアクノリッジ信号ＡＣＫ／も読み取ることによ
り、更に、詳細にハンドシェイク処理の状態をチェック
しても良い。 ［その他］ＣＰＵ６は、受信処理が割込起動されると、
データレジスタ２２にてラッチされている８ビットデー
タをそのまま読み込んでいたが、システムバス２０とデ
ータレジスタ２２との間に、受信データのＭＳＢ／ＬＳ
Ｂ反転（すなわちＭＳＢとＬＳＢとを入れ替える）させ
る回路、あるいは受信データの１／０反転（すなわちビ
ットが１であれば０とし、０であれば１とする）させる
回路を備えて、ＣＰＵ６の指示に応じて起動したり、起
動せずに受信データをそのまま取り込むようにしても良
い。Of course, the CPU 6 may check the state of the handshake process in more detail by reading the acknowledge signal ACK / output from the AND gate 34. [Other] When the reception process is interrupted and activated, the CPU 6
The 8-bit data latched in the data register 22 was read as it was, but the MSB / LS of the received data was set between the system bus 20 and the data register 22.
The CPU 6 is provided with a circuit for inverting B (that is, swapping MSB and LSB) or a circuit for inverting 1/0 of received data (that is, 0 if the bit is 1 and 1 if the bit is 0) The received data may be directly received without being started.

【００５８】前述した実施形態では、ＣＰＵ６から出力
されるアクノリッジトリガー信号によりタイマＢ，Ｃに
対して直接、起動信号を送信しても起動可能としていた
が、更にタイマＡについても、ＣＰＵ６から出力される
アクノリッジトリガー信号により直接起動させても良
い。In the above-described embodiment, the activation trigger signal output from the CPU 6 allows the activation even if the activation signal is directly transmitted to the timers B and C. However, the timer A is also output from the CPU 6. Alternatively, it may be directly activated by an acknowledge trigger signal.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の一実施形態であるインクジェットプ
リンタのブロック図である。FIG. 1 is a block diagram of an inkjet printer that is an embodiment of the present invention.

【図２】 データ入出力部のハード構成の回路図であ
る。FIG. 2 is a circuit diagram of a hardware configuration of a data input / output unit.

【図３】 データ入出力部におけるハンドシェイクの一
例を示すタイミングチャートである。FIG. 3 is a timing chart showing an example of a handshake in a data input / output unit.

【図４】 異なる設定状態におけるデータ入出力部のハ
ンドシェイクの一例を示すタイミングチャートである。FIG. 4 is a timing chart showing an example of a handshake of a data input / output unit in different setting states.

【図５】 一般的なハンドシェイクの一例を示すタイミ
ングチャートである。FIG. 5 is a timing chart showing an example of a general handshake.

【符号の説明】[Explanation of symbols]

２…インクジェットプリンタ ４…ホストコンピュータ
６…ＣＰＵ ８…ＲＯＭ １０…ＲＡＭ １２…操作パネル １４…
データ入出力部 １６…印刷機構インターフェース １８…印刷機構部
２０…システムバス ２２…データレジスタ ２４…ハードビジーセット用フ
リップフロップ ２６…アンドゲート ２８…オアゲート ３０…ビジー信号セット用フリップフロップ ３２…アクノリッジ信号セット用フリップフロップ ３４…アンドゲート ３６…コントロールタイマ2 ... Inkjet printer 4 ... Host computer 6 ... CPU 8 ... ROM 10 ... RAM 12 ... Operation panel 14 ...
Data input / output unit 16 ... Printing mechanism interface 18 ... Printing mechanism unit
20 ... System bus 22 ... Data register 24 ... Hard busy set flip-flop 26 ... AND gate 28 ... OR gate 30 ... Busy signal set flip-flop 32 ... Acknowledge signal set flip-flop 34 ... AND gate 36 ... Control timer

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】ＣＰＵによるソフトウェアロジックを主体
として上位装置よりデータを受信して印刷する記録装置
であって、 前記上位装置との通信におけるハンドシェイクをハード
ウエアロジックにより実行することを特徴とする記録装
置。1. A recording device for receiving and printing data from a host device mainly by software logic by a CPU, wherein a handshake in communication with the host device is executed by hardware logic. apparatus. 【請求項２】前記ハードウエアロジックが、 上位装置からのストローブ信号に基づいて、上位装置か
らのデータをラッチするラッチ回路と、 前記ストローブ信号により所定の出力状態に反転し、前
記ＣＰＵからのデータ取得完了信号によりリセットされ
るフリップフロップと、 このフリップフロップが所定の出力状態に反転したタイ
ミングに基づいて上位装置に対するビジー信号をアクテ
ィブにし、フリップフロップがリセットされたタイミン
グに基づいてビジー信号を非アクティブにするタイミン
グを決定して、上位装置にビジー信号を送信するビジー
信号出力回路と、 を備えたハードウエアロジック回路にて実現されてなる
ことを特徴とする請求項１記載の記録装置。2. A latch circuit, wherein the hardware logic latches data from a host device based on a strobe signal from the host device; and a data output from the CPU, which is inverted to a predetermined output state by the strobe signal. A flip-flop that is reset by the acquisition completion signal, and activates the busy signal for the host device based on the timing when this flip-flop is inverted to a predetermined output state, and deactivates the busy signal based on the timing when the flip-flop is reset. 2. A recording apparatus according to claim 1, wherein the recording apparatus is realized by a hardware logic circuit including a busy signal output circuit for determining a timing to be set and transmitting a busy signal to a host device. 【請求項３】更に、前記ハードウエアロジック回路が、 前記フリップフロップがリセットされたタイミングに基
づいて上位装置に対するアクノリッジ信号をアクティブ
にするタイミングおよびアクノリッジ信号を非アクティ
ブにするタイミングを決定して、上位装置にアクノリッ
ジ信号を送信するアクノリッジ信号出力回路を備えたこ
とを特徴とする請求項２記載の記録装置。3. The hardware logic circuit further determines the timing for activating the acknowledge signal and the timing for deactivating the acknowledge signal for the host device based on the timing at which the flip-flop is reset. 3. The recording apparatus according to claim 2, further comprising an acknowledge signal output circuit for transmitting an acknowledge signal to the apparatus. 【請求項４】前記ビジー信号出力回路が、 前記フリップフロップがリセットされたタイミングを所
定時間遅延させてビジー信号を非アクティブにするタイ
ミングを決定するビジー非アクティブ遅延回路を有する
ことを特徴とする請求項２または３記載の記録装置。4. The busy signal output circuit includes a busy inactive delay circuit that delays a timing at which the flip-flop is reset by a predetermined time to determine a timing at which the busy signal is made inactive. The recording device according to item 2 or 3. 【請求項５】前記アクノリッジ信号出力回路が、 前記フリップフロップがリセットされたタイミングを所
定時間遅延させてアクノリッジ信号をアクティブにする
タイミングを決定するアクノリッジアクティブ遅延回路
と、 前記フリップフロップがリセットされたタイミングを所
定時間遅延させてアクノリッジ信号を非アクティブにす
るタイミングを決定するアクノリッジ非アクティブ遅延
回路と、 を有することを特徴とする請求項３または４記載の記録
装置。5. An acknowledge active delay circuit, wherein the acknowledge signal output circuit delays a timing at which the flip-flop is reset by a predetermined time to determine a timing at which an acknowledge signal is activated, and a timing at which the flip-flop is reset. 5. The recording apparatus according to claim 3, further comprising: an acknowledge inactive delay circuit that delays the signal for a predetermined time to determine the timing of deactivating the acknowledge signal. 【請求項６】前記アクノリッジアクティブ遅延回路およ
びアクノリッジ非アクティブ遅延回路が、前記ＣＰＵか
らの信号によって、前記フリップフロップからの信号に
基づくタイミングの決定を禁止することが可能であるこ
とを特徴とする請求項５記載の記録装置。6. The acknowledge active delay circuit and the acknowledge inactive delay circuit are capable of prohibiting timing determination based on a signal from the flip-flop by a signal from the CPU. Item 5. The recording device according to item 5. 【請求項７】前記アクノリッジアクティブ遅延回路およ
びアクノリッジ非アクティブ遅延回路の一方または両方
が、前記フリップフロップからの信号以外に、前記ＣＰ
Ｕからの信号によってもタイミングを決定可能であるこ
とを特徴とする請求項５または６記載の記録装置。7. One or both of the acknowledge active delay circuit and the acknowledge inactive delay circuit, in addition to the signal from the flip-flop,
7. The recording apparatus according to claim 5, wherein the timing can be determined also by a signal from U. 【請求項８】前記ビジー信号出力回路が、前記フリップ
フロップからの信号以外に、前記ＣＰＵからの信号によ
っても上位装置に対するビジー信号をアクティブにする
タイミングおよびビジー信号を非アクティブにするタイ
ミングを決定可能であることを特徴とする請求項２〜７
のいずれか記載の記録装置。8. The busy signal output circuit can determine the timing for activating the busy signal for the host device and the timing for deactivating the busy signal by the signal from the CPU in addition to the signal from the flip-flop. It is characterized by these.
The recording device according to any one of 1. 【請求項９】前記ビジー非アクティブ遅延回路、前記ア
クノリッジアクティブ遅延回路およびアクノリッジ非ア
クティブ遅延回路の１つ以上が、前記上位装置からの信
号に基づいて、前記各所定時間の変更が可能である請求
項５〜８のいずれか記載の記録装置。9. One or more of the busy inactive delay circuit, the acknowledge active delay circuit, and the acknowledge inactive delay circuit can change each of the predetermined times based on a signal from the host device. Item 9. The recording device according to any one of items 5 to 8. 【請求項１０】前記ビジー非アクティブ遅延回路、前記
アクノリッジアクティブ遅延回路およびアクノリッジ非
アクティブ遅延回路の１つ以上が、記録装置自身に対す
る使用者からの設定に基づいて、前記各所定時間の変更
が可能である請求項５〜９のいずれか記載の記録装置。10. One or more of the busy inactive delay circuit, the acknowledge active delay circuit, and the acknowledge inactive delay circuit can change each of the predetermined times based on a setting made by a user to the recording apparatus itself. The recording apparatus according to any one of claims 5 to 9, wherein 【請求項１１】記録装置自身が、インクジェット型プリ
ンタである請求項１〜１０のいずれか記載の記録装置。11. The recording apparatus according to claim 1, wherein the recording apparatus itself is an ink jet printer.