JPH09244953A - Information processor - Google Patents
Information processorInfo
- Publication number
- JPH09244953A JPH09244953A JP8053046A JP5304696A JPH09244953A JP H09244953 A JPH09244953 A JP H09244953A JP 8053046 A JP8053046 A JP 8053046A JP 5304696 A JP5304696 A JP 5304696A JP H09244953 A JPH09244953 A JP H09244953A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- tag
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、メモリ内に格納さ
れる情報のうち頻繁にアクセスする情報を一時的に格納
することにより、アクセス時間を短縮するキャッシュメ
モリを有する情報処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus having a cache memory that shortens access time by temporarily storing frequently accessed information stored in a memory.
【0002】[0002]
【従来の技術】情報処理装置に用いられるキャッシュメ
モリは、CPUとメモリとの間に介在し、CPUがメモ
リに対して頻繁にアクセスするデータが一時的に格納さ
れているものであり、それにより、CPUによるデータ
の読み出し時間の短縮が図られている。2. Description of the Related Art A cache memory used in an information processing apparatus is interposed between a CPU and a memory and temporarily stores data that the CPU frequently accesses the memory. , The data reading time by the CPU is shortened.
【0003】CPUによるデータの読み出しは、まず、
アクセスするデータがキャッシュメモリ上に存在するか
が調べられ、存在する場合はキャッシュメモリ上のデー
タが読み出され、存在しない場合はメモリ上のデータが
読み出される。To read data by the CPU, first,
It is checked whether the data to be accessed exists in the cache memory, and if it exists, the data in the cache memory is read, and if it does not exist, the data in the memory is read.
【0004】ここで、キャッシュメモリに格納されるデ
ータは、CPUが頻繁にアクセスするデータが常に格納
されるように順次入れ替えが行われているが、メモリか
らキャッシュメモリへデータがブロック転送される際の
ブロックサイズは設計時に決められた一定の値となって
おり、また、キャッシュメモリの容量及びキャッシュ可
能なメモリ容量もメモリの容量に関係なく設計時に決め
られた一定の値となっている。Here, the data stored in the cache memory is sequentially replaced so that the data frequently accessed by the CPU is always stored, but when the data is block-transferred from the memory to the cache memory. The block size is a constant value determined at the time of design, and the cache memory capacity and the cacheable memory capacity are also constant values determined at the time of design regardless of the memory capacity.
【0005】[0005]
【発明が解決しようとする課題】上述したような従来の
情報処理装置においては、キャッシュ可能な容量がメモ
リの容量あるいはCPUがアクセスするデータの量に関
係なく一定の値に決められているため、キャッシュ可能
な容量に対してメモリの容量がかなり多かったり、キャ
ッシュ可能な容量に対してCPUが頻繁にアクセスする
データの量が多かったりすると、キャッシュメモリを用
いたことによるデータの読み出し時間の短縮を十分に図
ることができないという問題点がある。In the conventional information processing apparatus as described above, the cacheable capacity is set to a fixed value regardless of the memory capacity or the amount of data accessed by the CPU. If the memory capacity is much larger than the cacheable capacity, or if the CPU frequently accesses the cacheable capacity, the data read time can be shortened by using the cache memory. However, there is a problem that it cannot be fully achieved.
【0006】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、キャッシュ
メモリを用いたことによるデータ読み出し時間の短縮を
十分に図ることができる情報処理装置を提供することを
目的とする。The present invention has been made in view of the problems of the above-described conventional technique, and can sufficiently reduce the data read time by using the cache memory. The purpose is to provide.
【0007】[0007]
【課題を解決するための手段】上記目的を達成するため
に本発明は、データが格納されている主メモリと、該主
メモリ内に格納されたデータを読み出し、処理を行う処
理部と、前記主メモリと前記処理部との間に介在し、前
記主メモリ内において前記処理部が頻繁にアクセスする
データを読み出し、一時的に格納するキャッシュ部とを
有してなる情報処理装置において、前記キャッシュ部
は、前記主メモリ内のデータが一時的に格納されるキャ
ッシュメモリと、外部から入力される制御信号に基づい
て前記主メモリ内において前記キャッシュメモリ内に格
納可能なデータ容量を切り替える制御部とを有すること
を特徴とする。In order to achieve the above object, the present invention relates to a main memory in which data is stored, a processing section for reading and processing the data stored in the main memory, and In the information processing device, which is interposed between a main memory and the processing unit, has a cache unit that reads out data that the processing unit frequently accesses in the main memory and temporarily stores the data, The unit includes a cache memory in which data in the main memory is temporarily stored, and a control unit that switches a data capacity that can be stored in the cache memory in the main memory based on a control signal input from the outside. It is characterized by having.
【0008】また、前記制御部は、前記処理部内のアド
レス及びデータが書き込まれるとともに書き込まれたデ
ータが読み出されるタグRAMと、前記制御信号によっ
て前記タグRAMに入力されるデータの選択を行うマル
チプレクサとを有することを特徴とする。Further, the control section includes a tag RAM in which the address and data in the processing section are written and the written data is read out, and a multiplexer for selecting the data input to the tag RAM by the control signal. It is characterized by having.
【0009】(作用)上記のように構成された本発明に
おいては、外部から入力される制御信号によってタグR
AMの構成を変え、それにより比較可能なアドレス情報
ビット数を増やす。ここで、キャッシュメモリに格納可
能なメモリアドレス領域は、キャッシュメモリに格納さ
れているデータのアドレス情報ビット数で決まる。その
ため、タグRAMの容量を変更することなくキャッシュ
メモリに格納可能なメモリアドレス領域が大きくなる。(Operation) In the present invention configured as described above, the tag R is controlled by the control signal input from the outside.
The configuration of the AM is changed to increase the number of address information bits that can be compared. Here, the memory address area that can be stored in the cache memory is determined by the number of address information bits of the data stored in the cache memory. Therefore, the memory address area that can be stored in the cache memory becomes large without changing the capacity of the tag RAM.
【0010】[0010]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【0011】図1は、本発明の情報処理装置の実施の一
形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of an information processing apparatus of the present invention.
【0012】なお、本形態のキャッシュ制御方式はダイ
レクトマップ方式であり、キャッシュ容量は256KB
である。The cache control system of this embodiment is a direct map system and has a cache capacity of 256 KB.
It is.
【0013】本形態は図1に示すように、データが格納
されている主メモリ100と、主メモリ100内に格納
されたデータを読み出し、処理を行う処理部であるCP
U200と、主メモリ100とCPU200との間に介
在し、主メモリ100内においてCPU200が頻繁に
アクセスするデータを読み出し、一時的に格納するキャ
ッシュ部300とから構成されており、キャッシュ部3
00には、主メモリ100内のデータが一時的に格納さ
れるキャッシュメモリ310と、主メモリ100内にお
いてキャッシュメモリ310内に格納可能なデータ容量
を制御する制御部320とが設けられている。In this embodiment, as shown in FIG. 1, a main memory 100 in which data is stored, and a CP which is a processing unit for reading and processing the data stored in the main memory 100.
The cache unit 3 includes a U 200 and a cache unit 300 that is interposed between the main memory 100 and the CPU 200, reads data that the CPU 200 frequently accesses in the main memory 100, and temporarily stores the data.
00, a cache memory 310 in which data in the main memory 100 is temporarily stored, and a control unit 320 for controlling the amount of data that can be stored in the cache memory 310 in the main memory 100 are provided.
【0014】図2は、図1に示した制御部320の構成
を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of control unit 320 shown in FIG.
【0015】本形態における制御部320は図2に示す
ように、8K×8ビットで構成され、CPUアドレス1
内のアドレス及びデータが書き込まれるとともに書き込
まれたデータが読み出されるタグRAM5,6と、外部
から入力される信号によってタグRAM6に入力される
データの選択を行うマルチプレクサ2と、タグRAM
5,6に対するデータの書き込みあるいは読み出しの制
御を行うタグRAM制御回路3と、CPUアドレス1内
の有効アドレスを切り替える有効アドレス切替器4と、
2つのバッファ7,8と、3つのコンパレータ9〜11
と、2つのORゲート23,25と、NORゲート22
とから構成されている。As shown in FIG. 2, the control unit 320 in this embodiment is composed of 8K × 8 bits and has a CPU address 1
The tag RAMs 5 and 6 in which the addresses and data in the inside are written and the written data are read out, the multiplexer 2 that selects the data input to the tag RAM 6 by the signal input from the outside, and the tag RAM
A tag RAM control circuit 3 for controlling writing or reading of data to and from 5, 6; and an effective address switch 4 for switching an effective address in the CPU address 1.
Two buffers 7, 8 and three comparators 9-11
, Two OR gates 23 and 25, and a NOR gate 22
It is composed of
【0016】以下に、上述した構成の接続について説明
する。The connection of the above configuration will be described below.
【0017】マルチプレクサ2においては、Aポートに
CPUアドレス1のアドレス25〜18の8ビットが接
続され、BポートにCPUアドレス1のアドレス27,
26の2ビット及び6ビットのLレベル信号の計8ビッ
トが接続され、セレクタ信号として制御信号であるLi
ne−32信号が接続され、出力端子にバッファ8を介
してタグRAM6のデータ入出力端子が接続されてい
る。In the multiplexer 2, 8 bits of the addresses 25 to 18 of the CPU address 1 are connected to the A port, and the address 27 of the CPU address 1 is connected to the B port.
A total of 8 bits of 26 2-bit and 6-bit L level signals are connected, and Li as a control signal is used as a selector signal.
The ne-32 signal is connected, and the data input / output terminal of the tag RAM 6 is connected to the output terminal via the buffer 8.
【0018】なお、Line−32信号は、キャッシュ
メモリのブロックサイズを選択するための信号であり、
Lレベルの場合はブロックサイズが16バイト、Hレベ
ルの場合はブロックサイズが32バイトであることを示
す。The Line-32 signal is a signal for selecting the block size of the cache memory,
The L level indicates that the block size is 16 bytes, and the H level indicates that the block size is 32 bytes.
【0019】タグRAM5,6においては、アドレス入
力端子にCPUアドレス1のアドレス17〜5がそれぞ
れ接続され、タグRAM5のデータ入出力端子にバッフ
ァ7を介してCPUアドレス1のアドレス25〜18の
8ビットが接続されている。In the tag RAMs 5 and 6, addresses 17 to 5 of the CPU address 1 are connected to the address input terminals, and the data input / output terminals of the tag RAM 5 are connected via the buffer 7 to the addresses 25 to 18 of the CPU address 1. Bits are connected.
【0020】タグRAM制御回路3においては、入力端
子にCPUアドレス1のアドレス4と、Line−32
信号と、タグRAM用書き込み制御信号TAG−WE信
号とが接続され、出力端子にタグRAM5,6の書き込
み制御端子が接続されている。In the tag RAM control circuit 3, the input terminal has the address 4 of the CPU address 1 and the line 32.
The signal and the tag RAM write control signal TAG-WE signal are connected, and the write control terminals of the tag RAMs 5 and 6 are connected to the output terminals.
【0021】コンパレータ9〜11は、Aポート及びB
ポートの8ビット入力2系統からなり、コンパレータ9
においては、AポートにCPUアドレス1のアドレス
4、タグRAM5のデータ8ビット及びLレベル信号1
ビットが接続され、BポートにLレベル信号1ビット、
CPUアドレス1のアドレス25〜18及びLine−
32信号が接続され、出力端子にNORゲート22の入
力端子が接続されており、コンパレータ10において
は、AポートにCPUアドレス1のアドレス4、タグR
AM6のデータ8ビット及びLレベル信号1ビットが接
続され、BポートにHレベル信号1ビット、CPUアド
レス1のアドレス25〜18及びLine−32信号が
接続され、出力端子にNORゲート22の入力端子が接
続されており、コンパレータ11においては、Aポート
にタグRAM5のデータ8ビット、タグRAM6のデー
タ2ビット及びHレベル信号1ビットが接続され、Bポ
ートにCPUアドレス1のアドレス25〜18、CPU
アドレス1のアドレス27,26及びLine−32信
号が接続され、出力端子にNORゲート22の入力端子
が接続されている。Comparators 9 to 11 have A port and B port, respectively.
Comprised of two 8-bit input ports and a comparator 9
, The address 4 of the CPU address 1 to the A port, the data 8 bits of the tag RAM 5 and the L level signal 1
Bit is connected to the B port, 1 bit of L level signal,
CPU address 1 addresses 25-18 and Line-
32 signals are connected, the output terminal is connected to the input terminal of the NOR gate 22, and in the comparator 10, the A port has the address 4 of the CPU address 1 and the tag R.
8 bits of data of AM6 and 1 bit of L level signal are connected, B port is connected with 1 bit of H level signal, addresses 25 to 18 of CPU address 1 and Line-32 signal are connected, and output terminal is an input terminal of NOR gate 22. In the comparator 11, 8 bits of data of the tag RAM 5, 2 bits of data of the tag RAM 6 and 1 bit of the H level signal are connected to the A port, and the B port has addresses 25 to 18 of the CPU address 1 and the CPU of
Addresses 27 and 26 of Address 1 and the Line-32 signal are connected, and the output terminal is connected to the input terminal of the NOR gate 22.
【0022】有効アドレス切替器4においては、入力端
子にCPUアドレス1のアドレス27,26及びLin
e−32信号が接続され、出力端子にORゲート23の
一方の入力端子に接続されている。In the effective address switch 4, addresses 27 and 26 of CPU address 1 and Lin are input terminals.
The e-32 signal is connected, and the output terminal is connected to one input terminal of the OR gate 23.
【0023】ORゲート23においては、他方の入力端
子にCPUアドレス1のアドレス31〜28が接続さ
れ、出力端子にORゲート25の一方の入力端子が接続
されている。In the OR gate 23, the other input terminal is connected to the addresses 31 to 28 of the CPU address 1, and the output terminal is connected to one input terminal of the OR gate 25.
【0024】ORゲート25においては、他方の入力端
子にNORゲート22の出力端子が接続されており、出
力端子にキャッシュメモリ310が接続されている。In the OR gate 25, the output terminal of the NOR gate 22 is connected to the other input terminal, and the cache memory 310 is connected to the output terminal.
【0025】以下に、上記のように構成された情報処理
装置の動作について説明する。The operation of the information processing apparatus configured as above will be described below.
【0026】表1は、図2に示したタグRAM制御回路
3の出力信号の真理値表である。Table 1 is a truth table of output signals of the tag RAM control circuit 3 shown in FIG.
【0027】[0027]
【表1】 表1に示すようにタグRAM制御回路3においては、L
ine−32信号、CPUアドレス1のアドレス4及び
TAG−WE信号に基づいてタグRAM5−WE信号及
びタグRAM6−WE信号が生成され、出力される。[Table 1] As shown in Table 1, in the tag RAM control circuit 3, L
The tag RAM5-WE signal and the tag RAM6-WE signal are generated and output based on the ine-32 signal, the address 4 of the CPU address 1 and the TAG-WE signal.
【0028】表2は、図2に示した有効アドレス切替器
4の出力信号の真理値表である。Table 2 is a truth table of output signals of the effective address switch 4 shown in FIG.
【0029】[0029]
【表2】 表2に示すように有効アドレス切替器4においては、L
ine−32信号及びCPUアドレス1のアドレス2
7,26に基づいて有効アドレス切替器出力信号が生成
され、出力される。[Table 2] As shown in Table 2, in the effective address switch 4,
ine-32 signal and address 2 of CPU address 1
An effective address switcher output signal is generated based on Nos. 7 and 26 and is output.
【0030】また、マルチプレクサ2においては、入力
されるセレクト信号がLレベルである場合、Aポートか
ら入力されるデータが出力され、入力されるセレクト信
号がHレベルである場合、Bポートから入力されるデー
タが出力される。In the multiplexer 2, when the input select signal is L level, the data input from the A port is output, and when the input select signal is H level, the input is from the B port. Data is output.
【0031】また、コンパレータ9〜11においては、
Aポートから入力されるデータとBポートから入力され
るデータとが異なる場合は出力値がLレベルとなり、A
ポートから入力されるデータとBポートから入力される
データとが等しい場合は出力値がHレベルとなる。Further, in the comparators 9-11,
When the data input from the A port and the data input from the B port are different, the output value becomes L level and A
When the data input from the port is the same as the data input from the B port, the output value becomes H level.
【0032】また、NORゲート22の出力は、キャッ
シュメモリのデータ出力状態を示し、出力値がLレベル
の場合は出力有効、出力値がHレベルの場合は出力無効
と判断される。The output of the NOR gate 22 indicates the data output state of the cache memory. When the output value is L level, it is determined that the output is valid, and when the output value is H level, the output is invalid.
【0033】表3は、Line−32信号によるキャッ
シュ可能なメモリ領域を説明するための表である。Table 3 is a table for explaining the cacheable memory area by the Line-32 signal.
【0034】[0034]
【表3】 表3に示すように、Line−32信号がLレベルの場
合、マルチプレクサ2からの出力は、Aポートから入力
されるCPUアドレス1のアドレス25〜18の8ビッ
トデータとなる。[Table 3] As shown in Table 3, when the Line-32 signal is at the L level, the output from the multiplexer 2 is 8-bit data of the addresses 25 to 18 of the CPU address 1 input from the A port.
【0035】そして、タグRAM制御回路3から出力さ
れるタグRAM用書き込み制御信号TAG−WE信号に
より、タグRAM5,6にCPUアドレス1のアドレス
25〜18の8ビットデータが書き込まれる。Then, the tag RAM write control signal TAG-WE signal output from the tag RAM control circuit 3 writes the 8-bit data of the addresses 25 to 18 of the CPU address 1 in the tag RAMs 5 and 6.
【0036】それにより、タグRAM5,6の構成が1
6K×8ビットとなり、また、ブロックサイズで使用さ
れるビット数が4ビットとなる。As a result, the configuration of the tag RAMs 5 and 6 is 1
6K × 8 bits, and the number of bits used in the block size is 4 bits.
【0037】Line−32信号がLレベルであるた
め、ブロックサイズは16バイトとなる。Since the Line-32 signal is at L level, the block size is 16 bytes.
【0038】タグRAM5,6に入力されるアドレス1
8ビットのうちブロックサイズで使用されるビット数が
4ビットであることにより、ブロック数で使用されるビ
ット数は14ビットとなる。Address 1 input to tag RAMs 5 and 6
Since the number of bits used in the block size out of 8 bits is 4 bits, the number of bits used in the number of blocks becomes 14 bits.
【0039】また、タグRAM構成が16K×8ビット
であることから、使用されるビット数は26ビットとな
り、キャッシュ可能なメモリ領域は226ビット=64M
Bとなる。Since the tag RAM configuration is 16K × 8 bits, the number of bits used is 26 bits, and the cacheable memory area is 2 26 bits = 64M.
B.
【0040】一方、Line−32信号がHレベルの場
合、マルチプレクサ2からの出力は、Bポートから入力
されるCPUアドレス1のアドレス27,26の2ビッ
トデータとなる。On the other hand, when the Line-32 signal is at H level, the output from the multiplexer 2 becomes 2-bit data of the addresses 27 and 26 of the CPU address 1 input from the B port.
【0041】そして、タグRAM制御回路3から出力さ
れるタグRAM用書き込み制御信号TAG−WE信号に
より、タグRAM5,6にCPUアドレス1のアドレス
25〜18の8ビットデータが書き込まれる。Then, by the tag RAM write control signal TAG-WE signal output from the tag RAM control circuit 3, 8-bit data of addresses 25 to 18 of the CPU address 1 is written in the tag RAMs 5 and 6.
【0042】それにより、タグRAM5,6の構成が8
K×16ビットとなり、また、ブロックサイズで使用さ
れるビット数は5ビットとなる。しかしここで、データ
16ビット中6ビットは未使用であるため、タグRAM
6のデータ下位6ビットはコンパレータ11に入力され
ず、8K×10ビットとして使用される。As a result, the configuration of the tag RAMs 5 and 6 is 8
It becomes K × 16 bits, and the number of bits used in the block size is 5 bits. However, since 6 bits out of 16 bits of data are unused, the tag RAM
The lower 6 bits of data 6 are not input to the comparator 11 and are used as 8K × 10 bits.
【0043】Line−32信号がHレベルであるた
め、ブロックサイズは32バイトとなる。Since the Line-32 signal is at the H level, the block size is 32 bytes.
【0044】タグRAM5,6に入力されるアドレス1
8ビットのうちブロックサイズで使用されるビット数が
5ビットであることにより、ブロック数で使用されるビ
ット数は13ビットとなる。Address 1 input to tag RAMs 5 and 6
Since the number of bits used in the block size is 5 out of 8 bits, the number of bits used in the number of blocks is 13 bits.
【0045】また、タグRAM構成が8K×10ビット
であることから、使用されるビット数は28ビットとな
り、キャッシュ可能なメモリ領域は228ビット=256
MBとなる。Since the tag RAM configuration is 8K × 10 bits, the number of bits used is 28 bits, and the cacheable memory area is 2 28 bits = 256.
It becomes MB.
【0046】[0046]
【発明の効果】以上説明したように本発明においては、
外部から入力される制御信号によってタグRAMの構成
を変え、それにより比較可能なアドレス情報ビット数を
増やす構成としたため、タグRAMの容量を変更するこ
となくキャッシュメモリに格納可能なメモリアドレス領
域を大きくすることができる。As described above, in the present invention,
Since the structure of the tag RAM is changed by the control signal input from the outside to increase the number of address information bits that can be compared, the memory address area that can be stored in the cache memory is enlarged without changing the capacity of the tag RAM. can do.
【0047】それにより、キャッシュメモリを用いたこ
とによるデータ読み出し時間の短縮を十分に図ることが
できる。As a result, the data read time can be sufficiently shortened by using the cache memory.
【図1】本発明の情報処理装置の実施の一形態を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of an information processing device of the present invention.
【図2】図1に示した制御部の構成を示す回路図であ
る。FIG. 2 is a circuit diagram showing a configuration of a control unit shown in FIG.
1 CPUアドレス 2 マルチプレクサ 3 タグRAM制御回路 4 有効アドレス切替器 5,6 タグRAM 7,8 バッファ 9〜11 コンパレータ 22 NORゲート 23,25 ORゲート 100 主メモリ 200 CPU 300 キャッシュ部 310 キャッシュメモリ 320 制御部 DESCRIPTION OF SYMBOLS 1 CPU address 2 Multiplexer 3 Tag RAM control circuit 4 Effective address switcher 5,6 Tag RAM 7,8 Buffer 9-11 Comparator 22 NOR gate 23,25 OR gate 100 Main memory 200 CPU 300 Cache unit 310 Cache memory 320 Control unit
Claims (2)
う処理部と、 前記主メモリと前記処理部との間に介在し、前記主メモ
リ内において前記処理部が頻繁にアクセスするデータを
読み出し、一時的に格納するキャッシュ部とを有してな
る情報処理装置において、 前記キャッシュ部は、 前記主メモリ内のデータが一時的に格納されるキャッシ
ュメモリと、 外部から入力される制御信号に基づいて前記主メモリ内
において前記キャッシュメモリ内に格納可能なデータ容
量を切り替える制御部とを有することを特徴とする情報
処理装置。1. A main memory in which data is stored, a processing unit for reading and processing the data stored in the main memory, and a main memory interposed between the main memory and the processing unit. In an information processing device having a cache unit that reads out data that the processing unit frequently accesses in the memory and temporarily stores the data, the cache unit stores the data in the main memory temporarily. An information processing apparatus, comprising: a cache memory for storing data, and a control unit for switching a data capacity that can be stored in the cache memory in the main memory based on a control signal input from the outside.
て、 前記制御部は、前記処理部内のアドレス及びデータが書
き込まれるとともに書き込まれたデータが読み出される
タグRAMと、 前記制御信号によって前記タグRAMに入力されるデー
タの選択を行うマルチプレクサとを有することを特徴と
する情報処理装置。2. The information processing apparatus according to claim 1, wherein the control unit includes a tag RAM in which an address and data in the processing unit are written and the written data is read, and the tag RAM according to the control signal. An information processing device, comprising: a multiplexer for selecting data input to.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8053046A JP2900872B2 (en) | 1996-03-11 | 1996-03-11 | Information processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8053046A JP2900872B2 (en) | 1996-03-11 | 1996-03-11 | Information processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09244953A true JPH09244953A (en) | 1997-09-19 |
JP2900872B2 JP2900872B2 (en) | 1999-06-02 |
Family
ID=12931939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8053046A Expired - Fee Related JP2900872B2 (en) | 1996-03-11 | 1996-03-11 | Information processing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2900872B2 (en) |
-
1996
- 1996-03-11 JP JP8053046A patent/JP2900872B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2900872B2 (en) | 1999-06-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0179811B1 (en) | Interleaved set-associative memory | |
US4991081A (en) | Cache memory addressable by both physical and virtual addresses | |
US5778432A (en) | Method and apparatus for performing different cache replacement algorithms for flush and non-flush operations in response to a cache flush control bit register | |
US20020112126A1 (en) | Cache memory system | |
JPH02113492A (en) | Random-access-memory circuit having condition writing means | |
US5710905A (en) | Cache controller for a non-symetric cache system | |
JP2900872B2 (en) | Information processing device | |
JPH0540694A (en) | Cache memory device | |
US6079623A (en) | Apparatus for mapping memory PCMCIA cards into I/O window address space to select an internal register and perform read and write operations using an index mechanism | |
KR940001590B1 (en) | Method and device for shortening memory access time in reading and writing | |
JPH0795307B2 (en) | Cache memory control circuit | |
JPH07334420A (en) | Extended memory control circuit | |
JPH04324194A (en) | Rom circuit | |
CN1610895A (en) | Method and apparatus for converting external memory accesses to local memory accesses in a processing core | |
JPH04145552A (en) | Cache storage device | |
JPH08286974A (en) | Cache memory device | |
JPH0883213A (en) | Storage device including cache memory | |
CN114779917A (en) | Sleep mode control device and method of memory | |
JPS62145342A (en) | Cache memory system | |
JP3436497B2 (en) | Memory access circuit | |
JPH0895855A (en) | Prefetch buffer device used for arithmetic processing system | |
JPH10207773A (en) | Bus connecting device | |
JPH0738171B2 (en) | Data processing device | |
JPH0652056A (en) | Cache memory system | |
JP2000347932A (en) | Cache controlling method and cache controller |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |