JPH09244953A - Information processor - Google Patents
Information processorInfo
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- JPH09244953A JPH09244953A JP8053046A JP5304696A JPH09244953A JP H09244953 A JPH09244953 A JP H09244953A JP 8053046 A JP8053046 A JP 8053046A JP 5304696 A JP5304696 A JP 5304696A JP H09244953 A JPH09244953 A JP H09244953A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、メモリ内に格納さ
れる情報のうち頻繁にアクセスする情報を一時的に格納
することにより、アクセス時間を短縮するキャッシュメ
モリを有する情報処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus having a cache memory that shortens access time by temporarily storing frequently accessed information stored in a memory.
【０００２】[0002]
【従来の技術】情報処理装置に用いられるキャッシュメ
モリは、ＣＰＵとメモリとの間に介在し、ＣＰＵがメモ
リに対して頻繁にアクセスするデータが一時的に格納さ
れているものであり、それにより、ＣＰＵによるデータ
の読み出し時間の短縮が図られている。2. Description of the Related Art A cache memory used in an information processing apparatus is interposed between a CPU and a memory and temporarily stores data that the CPU frequently accesses the memory. , The data reading time by the CPU is shortened.
【０００３】ＣＰＵによるデータの読み出しは、まず、
アクセスするデータがキャッシュメモリ上に存在するか
が調べられ、存在する場合はキャッシュメモリ上のデー
タが読み出され、存在しない場合はメモリ上のデータが
読み出される。To read data by the CPU, first,
It is checked whether the data to be accessed exists in the cache memory, and if it exists, the data in the cache memory is read, and if it does not exist, the data in the memory is read.
【０００４】ここで、キャッシュメモリに格納されるデ
ータは、ＣＰＵが頻繁にアクセスするデータが常に格納
されるように順次入れ替えが行われているが、メモリか
らキャッシュメモリへデータがブロック転送される際の
ブロックサイズは設計時に決められた一定の値となって
おり、また、キャッシュメモリの容量及びキャッシュ可
能なメモリ容量もメモリの容量に関係なく設計時に決め
られた一定の値となっている。Here, the data stored in the cache memory is sequentially replaced so that the data frequently accessed by the CPU is always stored, but when the data is block-transferred from the memory to the cache memory. The block size is a constant value determined at the time of design, and the cache memory capacity and the cacheable memory capacity are also constant values determined at the time of design regardless of the memory capacity.
【０００５】[0005]
【発明が解決しようとする課題】上述したような従来の
情報処理装置においては、キャッシュ可能な容量がメモ
リの容量あるいはＣＰＵがアクセスするデータの量に関
係なく一定の値に決められているため、キャッシュ可能
な容量に対してメモリの容量がかなり多かったり、キャ
ッシュ可能な容量に対してＣＰＵが頻繁にアクセスする
データの量が多かったりすると、キャッシュメモリを用
いたことによるデータの読み出し時間の短縮を十分に図
ることができないという問題点がある。In the conventional information processing apparatus as described above, the cacheable capacity is set to a fixed value regardless of the memory capacity or the amount of data accessed by the CPU. If the memory capacity is much larger than the cacheable capacity, or if the CPU frequently accesses the cacheable capacity, the data read time can be shortened by using the cache memory. However, there is a problem that it cannot be fully achieved.
【０００６】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、キャッシュ
メモリを用いたことによるデータ読み出し時間の短縮を
十分に図ることができる情報処理装置を提供することを
目的とする。The present invention has been made in view of the problems of the above-described conventional technique, and can sufficiently reduce the data read time by using the cache memory. The purpose is to provide.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に本発明は、データが格納されている主メモリと、該主
メモリ内に格納されたデータを読み出し、処理を行う処
理部と、前記主メモリと前記処理部との間に介在し、前
記主メモリ内において前記処理部が頻繁にアクセスする
データを読み出し、一時的に格納するキャッシュ部とを
有してなる情報処理装置において、前記キャッシュ部
は、前記主メモリ内のデータが一時的に格納されるキャ
ッシュメモリと、外部から入力される制御信号に基づい
て前記主メモリ内において前記キャッシュメモリ内に格
納可能なデータ容量を切り替える制御部とを有すること
を特徴とする。In order to achieve the above object, the present invention relates to a main memory in which data is stored, a processing section for reading and processing the data stored in the main memory, and In the information processing device, which is interposed between a main memory and the processing unit, has a cache unit that reads out data that the processing unit frequently accesses in the main memory and temporarily stores the data, The unit includes a cache memory in which data in the main memory is temporarily stored, and a control unit that switches a data capacity that can be stored in the cache memory in the main memory based on a control signal input from the outside. It is characterized by having.
【０００８】また、前記制御部は、前記処理部内のアド
レス及びデータが書き込まれるとともに書き込まれたデ
ータが読み出されるタグＲＡＭと、前記制御信号によっ
て前記タグＲＡＭに入力されるデータの選択を行うマル
チプレクサとを有することを特徴とする。Further, the control section includes a tag RAM in which the address and data in the processing section are written and the written data is read out, and a multiplexer for selecting the data input to the tag RAM by the control signal. It is characterized by having.
【０００９】（作用）上記のように構成された本発明に
おいては、外部から入力される制御信号によってタグＲ
ＡＭの構成を変え、それにより比較可能なアドレス情報
ビット数を増やす。ここで、キャッシュメモリに格納可
能なメモリアドレス領域は、キャッシュメモリに格納さ
れているデータのアドレス情報ビット数で決まる。その
ため、タグＲＡＭの容量を変更することなくキャッシュ
メモリに格納可能なメモリアドレス領域が大きくなる。(Operation) In the present invention configured as described above, the tag R is controlled by the control signal input from the outside.
The configuration of the AM is changed to increase the number of address information bits that can be compared. Here, the memory address area that can be stored in the cache memory is determined by the number of address information bits of the data stored in the cache memory. Therefore, the memory address area that can be stored in the cache memory becomes large without changing the capacity of the tag RAM.
【００１０】[0010]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１１】図１は、本発明の情報処理装置の実施の一
形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of an information processing apparatus of the present invention.
【００１２】なお、本形態のキャッシュ制御方式はダイ
レクトマップ方式であり、キャッシュ容量は２５６ＫＢ
である。The cache control system of this embodiment is a direct map system and has a cache capacity of 256 KB.
It is.
【００１３】本形態は図１に示すように、データが格納
されている主メモリ１００と、主メモリ１００内に格納
されたデータを読み出し、処理を行う処理部であるＣＰ
Ｕ２００と、主メモリ１００とＣＰＵ２００との間に介
在し、主メモリ１００内においてＣＰＵ２００が頻繁に
アクセスするデータを読み出し、一時的に格納するキャ
ッシュ部３００とから構成されており、キャッシュ部３
００には、主メモリ１００内のデータが一時的に格納さ
れるキャッシュメモリ３１０と、主メモリ１００内にお
いてキャッシュメモリ３１０内に格納可能なデータ容量
を制御する制御部３２０とが設けられている。In this embodiment, as shown in FIG. 1, a main memory 100 in which data is stored, and a CP which is a processing unit for reading and processing the data stored in the main memory 100.
The cache unit 3 includes a U 200 and a cache unit 300 that is interposed between the main memory 100 and the CPU 200, reads data that the CPU 200 frequently accesses in the main memory 100, and temporarily stores the data.
00, a cache memory 310 in which data in the main memory 100 is temporarily stored, and a control unit 320 for controlling the amount of data that can be stored in the cache memory 310 in the main memory 100 are provided.
【００１４】図２は、図１に示した制御部３２０の構成
を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of control unit 320 shown in FIG.
【００１５】本形態における制御部３２０は図２に示す
ように、８Ｋ×８ビットで構成され、ＣＰＵアドレス１
内のアドレス及びデータが書き込まれるとともに書き込
まれたデータが読み出されるタグＲＡＭ５，６と、外部
から入力される信号によってタグＲＡＭ６に入力される
データの選択を行うマルチプレクサ２と、タグＲＡＭ
５，６に対するデータの書き込みあるいは読み出しの制
御を行うタグＲＡＭ制御回路３と、ＣＰＵアドレス１内
の有効アドレスを切り替える有効アドレス切替器４と、
２つのバッファ７，８と、３つのコンパレータ９〜１１
と、２つのＯＲゲート２３，２５と、ＮＯＲゲート２２
とから構成されている。As shown in FIG. 2, the control unit 320 in this embodiment is composed of 8K × 8 bits and has a CPU address 1
The tag RAMs 5 and 6 in which the addresses and data in the inside are written and the written data are read out, the multiplexer 2 that selects the data input to the tag RAM 6 by the signal input from the outside, and the tag RAM
A tag RAM control circuit 3 for controlling writing or reading of data to and from 5, 6; and an effective address switch 4 for switching an effective address in the CPU address 1.
Two buffers 7, 8 and three comparators 9-11
, Two OR gates 23 and 25, and a NOR gate 22
It is composed of
【００１６】以下に、上述した構成の接続について説明
する。The connection of the above configuration will be described below.
【００１７】マルチプレクサ２においては、Ａポートに
ＣＰＵアドレス１のアドレス２５〜１８の８ビットが接
続され、ＢポートにＣＰＵアドレス１のアドレス２７，
２６の２ビット及び６ビットのＬレベル信号の計８ビッ
トが接続され、セレクタ信号として制御信号であるＬｉ
ｎｅ−３２信号が接続され、出力端子にバッファ８を介
してタグＲＡＭ６のデータ入出力端子が接続されてい
る。In the multiplexer 2, 8 bits of the addresses 25 to 18 of the CPU address 1 are connected to the A port, and the address 27 of the CPU address 1 is connected to the B port.
A total of 8 bits of 26 2-bit and 6-bit L level signals are connected, and Li as a control signal is used as a selector signal.
The ne-32 signal is connected, and the data input / output terminal of the tag RAM 6 is connected to the output terminal via the buffer 8.
【００１８】なお、Ｌｉｎｅ−３２信号は、キャッシュ
メモリのブロックサイズを選択するための信号であり、
Ｌレベルの場合はブロックサイズが１６バイト、Ｈレベ
ルの場合はブロックサイズが３２バイトであることを示
す。The Line-32 signal is a signal for selecting the block size of the cache memory,
The L level indicates that the block size is 16 bytes, and the H level indicates that the block size is 32 bytes.
【００１９】タグＲＡＭ５，６においては、アドレス入
力端子にＣＰＵアドレス１のアドレス１７〜５がそれぞ
れ接続され、タグＲＡＭ５のデータ入出力端子にバッフ
ァ７を介してＣＰＵアドレス１のアドレス２５〜１８の
８ビットが接続されている。In the tag RAMs 5 and 6, addresses 17 to 5 of the CPU address 1 are connected to the address input terminals, and the data input / output terminals of the tag RAM 5 are connected via the buffer 7 to the addresses 25 to 18 of the CPU address 1. Bits are connected.
【００２０】タグＲＡＭ制御回路３においては、入力端
子にＣＰＵアドレス１のアドレス４と、Ｌｉｎｅ−３２
信号と、タグＲＡＭ用書き込み制御信号ＴＡＧ−ＷＥ信
号とが接続され、出力端子にタグＲＡＭ５，６の書き込
み制御端子が接続されている。In the tag RAM control circuit 3, the input terminal has the address 4 of the CPU address 1 and the line 32.
The signal and the tag RAM write control signal TAG-WE signal are connected, and the write control terminals of the tag RAMs 5 and 6 are connected to the output terminals.
【００２１】コンパレータ９〜１１は、Ａポート及びＢ
ポートの８ビット入力２系統からなり、コンパレータ９
においては、ＡポートにＣＰＵアドレス１のアドレス
４、タグＲＡＭ５のデータ８ビット及びＬレベル信号１
ビットが接続され、ＢポートにＬレベル信号１ビット、
ＣＰＵアドレス１のアドレス２５〜１８及びＬｉｎｅ−
３２信号が接続され、出力端子にＮＯＲゲート２２の入
力端子が接続されており、コンパレータ１０において
は、ＡポートにＣＰＵアドレス１のアドレス４、タグＲ
ＡＭ６のデータ８ビット及びＬレベル信号１ビットが接
続され、ＢポートにＨレベル信号１ビット、ＣＰＵアド
レス１のアドレス２５〜１８及びＬｉｎｅ−３２信号が
接続され、出力端子にＮＯＲゲート２２の入力端子が接
続されており、コンパレータ１１においては、Ａポート
にタグＲＡＭ５のデータ８ビット、タグＲＡＭ６のデー
タ２ビット及びＨレベル信号１ビットが接続され、Ｂポ
ートにＣＰＵアドレス１のアドレス２５〜１８、ＣＰＵ
アドレス１のアドレス２７，２６及びＬｉｎｅ−３２信
号が接続され、出力端子にＮＯＲゲート２２の入力端子
が接続されている。Comparators 9 to 11 have A port and B port, respectively.
Comprised of two 8-bit input ports and a comparator 9
, The address 4 of the CPU address 1 to the A port, the data 8 bits of the tag RAM 5 and the L level signal 1
Bit is connected to the B port, 1 bit of L level signal,
CPU address 1 addresses 25-18 and Line-
32 signals are connected, the output terminal is connected to the input terminal of the NOR gate 22, and in the comparator 10, the A port has the address 4 of the CPU address 1 and the tag R.
8 bits of data of AM6 and 1 bit of L level signal are connected, B port is connected with 1 bit of H level signal, addresses 25 to 18 of CPU address 1 and Line-32 signal are connected, and output terminal is an input terminal of NOR gate 22. In the comparator 11, 8 bits of data of the tag RAM 5, 2 bits of data of the tag RAM 6 and 1 bit of the H level signal are connected to the A port, and the B port has addresses 25 to 18 of the CPU address 1 and the CPU of
Addresses 27 and 26 of Address 1 and the Line-32 signal are connected, and the output terminal is connected to the input terminal of the NOR gate 22.
【００２２】有効アドレス切替器４においては、入力端
子にＣＰＵアドレス１のアドレス２７，２６及びＬｉｎ
ｅ−３２信号が接続され、出力端子にＯＲゲート２３の
一方の入力端子に接続されている。In the effective address switch 4, addresses 27 and 26 of CPU address 1 and Lin are input terminals.
The e-32 signal is connected, and the output terminal is connected to one input terminal of the OR gate 23.
【００２３】ＯＲゲート２３においては、他方の入力端
子にＣＰＵアドレス１のアドレス３１〜２８が接続さ
れ、出力端子にＯＲゲート２５の一方の入力端子が接続
されている。In the OR gate 23, the other input terminal is connected to the addresses 31 to 28 of the CPU address 1, and the output terminal is connected to one input terminal of the OR gate 25.
【００２４】ＯＲゲート２５においては、他方の入力端
子にＮＯＲゲート２２の出力端子が接続されており、出
力端子にキャッシュメモリ３１０が接続されている。In the OR gate 25, the output terminal of the NOR gate 22 is connected to the other input terminal, and the cache memory 310 is connected to the output terminal.
【００２５】以下に、上記のように構成された情報処理
装置の動作について説明する。The operation of the information processing apparatus configured as above will be described below.
【００２６】表１は、図２に示したタグＲＡＭ制御回路
３の出力信号の真理値表である。Table 1 is a truth table of output signals of the tag RAM control circuit 3 shown in FIG.
【００２７】[0027]
【表１】 表１に示すようにタグＲＡＭ制御回路３においては、Ｌ
ｉｎｅ−３２信号、ＣＰＵアドレス１のアドレス４及び
ＴＡＧ−ＷＥ信号に基づいてタグＲＡＭ５−ＷＥ信号及
びタグＲＡＭ６−ＷＥ信号が生成され、出力される。[Table 1] As shown in Table 1, in the tag RAM control circuit 3, L
The tag RAM5-WE signal and the tag RAM6-WE signal are generated and output based on the ine-32 signal, the address 4 of the CPU address 1 and the TAG-WE signal.
【００２８】表２は、図２に示した有効アドレス切替器
４の出力信号の真理値表である。Table 2 is a truth table of output signals of the effective address switch 4 shown in FIG.
【００２９】[0029]
【表２】 表２に示すように有効アドレス切替器４においては、Ｌ
ｉｎｅ−３２信号及びＣＰＵアドレス１のアドレス２
７，２６に基づいて有効アドレス切替器出力信号が生成
され、出力される。[Table 2] As shown in Table 2, in the effective address switch 4,
ine-32 signal and address 2 of CPU address 1
An effective address switcher output signal is generated based on Nos. 7 and 26 and is output.
【００３０】また、マルチプレクサ２においては、入力
されるセレクト信号がＬレベルである場合、Ａポートか
ら入力されるデータが出力され、入力されるセレクト信
号がＨレベルである場合、Ｂポートから入力されるデー
タが出力される。In the multiplexer 2, when the input select signal is L level, the data input from the A port is output, and when the input select signal is H level, the input is from the B port. Data is output.
【００３１】また、コンパレータ９〜１１においては、
Ａポートから入力されるデータとＢポートから入力され
るデータとが異なる場合は出力値がＬレベルとなり、Ａ
ポートから入力されるデータとＢポートから入力される
データとが等しい場合は出力値がＨレベルとなる。Further, in the comparators 9-11,
When the data input from the A port and the data input from the B port are different, the output value becomes L level and A
When the data input from the port is the same as the data input from the B port, the output value becomes H level.
【００３２】また、ＮＯＲゲート２２の出力は、キャッ
シュメモリのデータ出力状態を示し、出力値がＬレベル
の場合は出力有効、出力値がＨレベルの場合は出力無効
と判断される。The output of the NOR gate 22 indicates the data output state of the cache memory. When the output value is L level, it is determined that the output is valid, and when the output value is H level, the output is invalid.
【００３３】表３は、Ｌｉｎｅ−３２信号によるキャッ
シュ可能なメモリ領域を説明するための表である。Table 3 is a table for explaining the cacheable memory area by the Line-32 signal.
【００３４】[0034]
【表３】 表３に示すように、Ｌｉｎｅ−３２信号がＬレベルの場
合、マルチプレクサ２からの出力は、Ａポートから入力
されるＣＰＵアドレス１のアドレス２５〜１８の８ビッ
トデータとなる。[Table 3] As shown in Table 3, when the Line-32 signal is at the L level, the output from the multiplexer 2 is 8-bit data of the addresses 25 to 18 of the CPU address 1 input from the A port.
【００３５】そして、タグＲＡＭ制御回路３から出力さ
れるタグＲＡＭ用書き込み制御信号ＴＡＧ−ＷＥ信号に
より、タグＲＡＭ５，６にＣＰＵアドレス１のアドレス
２５〜１８の８ビットデータが書き込まれる。Then, the tag RAM write control signal TAG-WE signal output from the tag RAM control circuit 3 writes the 8-bit data of the addresses 25 to 18 of the CPU address 1 in the tag RAMs 5 and 6.
【００３６】それにより、タグＲＡＭ５，６の構成が１
６Ｋ×８ビットとなり、また、ブロックサイズで使用さ
れるビット数が４ビットとなる。As a result, the configuration of the tag RAMs 5 and 6 is 1
6K × 8 bits, and the number of bits used in the block size is 4 bits.
【００３７】Ｌｉｎｅ−３２信号がＬレベルであるた
め、ブロックサイズは１６バイトとなる。Since the Line-32 signal is at L level, the block size is 16 bytes.
【００３８】タグＲＡＭ５，６に入力されるアドレス１
８ビットのうちブロックサイズで使用されるビット数が
４ビットであることにより、ブロック数で使用されるビ
ット数は１４ビットとなる。Address 1 input to tag RAMs 5 and 6
Since the number of bits used in the block size out of 8 bits is 4 bits, the number of bits used in the number of blocks becomes 14 bits.
【００３９】また、タグＲＡＭ構成が１６Ｋ×８ビット
であることから、使用されるビット数は２６ビットとな
り、キャッシュ可能なメモリ領域は２26ビット＝６４Ｍ
Ｂとなる。Since the tag RAM configuration is 16K × 8 bits, the number of bits used is 26 bits, and the cacheable memory area is 2 26 bits = 64M.
B.
【００４０】一方、Ｌｉｎｅ−３２信号がＨレベルの場
合、マルチプレクサ２からの出力は、Ｂポートから入力
されるＣＰＵアドレス１のアドレス２７，２６の２ビッ
トデータとなる。On the other hand, when the Line-32 signal is at H level, the output from the multiplexer 2 becomes 2-bit data of the addresses 27 and 26 of the CPU address 1 input from the B port.
【００４１】そして、タグＲＡＭ制御回路３から出力さ
れるタグＲＡＭ用書き込み制御信号ＴＡＧ−ＷＥ信号に
より、タグＲＡＭ５，６にＣＰＵアドレス１のアドレス
２５〜１８の８ビットデータが書き込まれる。Then, by the tag RAM write control signal TAG-WE signal output from the tag RAM control circuit 3, 8-bit data of addresses 25 to 18 of the CPU address 1 is written in the tag RAMs 5 and 6.
【００４２】それにより、タグＲＡＭ５，６の構成が８
Ｋ×１６ビットとなり、また、ブロックサイズで使用さ
れるビット数は５ビットとなる。しかしここで、データ
１６ビット中６ビットは未使用であるため、タグＲＡＭ
６のデータ下位６ビットはコンパレータ１１に入力され
ず、８Ｋ×１０ビットとして使用される。As a result, the configuration of the tag RAMs 5 and 6 is 8
It becomes K × 16 bits, and the number of bits used in the block size is 5 bits. However, since 6 bits out of 16 bits of data are unused, the tag RAM
The lower 6 bits of data 6 are not input to the comparator 11 and are used as 8K × 10 bits.
【００４３】Ｌｉｎｅ−３２信号がＨレベルであるた
め、ブロックサイズは３２バイトとなる。Since the Line-32 signal is at the H level, the block size is 32 bytes.
【００４４】タグＲＡＭ５，６に入力されるアドレス１
８ビットのうちブロックサイズで使用されるビット数が
５ビットであることにより、ブロック数で使用されるビ
ット数は１３ビットとなる。Address 1 input to tag RAMs 5 and 6
Since the number of bits used in the block size is 5 out of 8 bits, the number of bits used in the number of blocks is 13 bits.
【００４５】また、タグＲＡＭ構成が８Ｋ×１０ビット
であることから、使用されるビット数は２８ビットとな
り、キャッシュ可能なメモリ領域は２28ビット＝２５６
ＭＢとなる。Since the tag RAM configuration is 8K × 10 bits, the number of bits used is 28 bits, and the cacheable memory area is 2 28 bits = 256.
It becomes MB.
【００４６】[0046]
【発明の効果】以上説明したように本発明においては、
外部から入力される制御信号によってタグＲＡＭの構成
を変え、それにより比較可能なアドレス情報ビット数を
増やす構成としたため、タグＲＡＭの容量を変更するこ
となくキャッシュメモリに格納可能なメモリアドレス領
域を大きくすることができる。As described above, in the present invention,
Since the structure of the tag RAM is changed by the control signal input from the outside to increase the number of address information bits that can be compared, the memory address area that can be stored in the cache memory is enlarged without changing the capacity of the tag RAM. can do.
【００４７】それにより、キャッシュメモリを用いたこ
とによるデータ読み出し時間の短縮を十分に図ることが
できる。As a result, the data read time can be sufficiently shortened by using the cache memory.
【図１】本発明の情報処理装置の実施の一形態を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of an information processing device of the present invention.
【図２】図１に示した制御部の構成を示す回路図であ
る。FIG. 2 is a circuit diagram showing a configuration of a control unit shown in FIG.
１ ＣＰＵアドレス ２ マルチプレクサ ３ タグＲＡＭ制御回路 ４ 有効アドレス切替器 ５，６ タグＲＡＭ ７，８ バッファ ９〜１１ コンパレータ ２２ ＮＯＲゲート ２３，２５ ＯＲゲート １００ 主メモリ ２００ ＣＰＵ ３００ キャッシュ部 ３１０ キャッシュメモリ ３２０ 制御部 DESCRIPTION OF SYMBOLS 1 CPU address 2 Multiplexer 3 Tag RAM control circuit 4 Effective address switcher 5,6 Tag RAM 7,8 Buffer 9-11 Comparator 22 NOR gate 23,25 OR gate 100 Main memory 200 CPU 300 Cache unit 310 Cache memory 320 Control unit
Claims (2)
う処理部と、 前記主メモリと前記処理部との間に介在し、前記主メモ
リ内において前記処理部が頻繁にアクセスするデータを
読み出し、一時的に格納するキャッシュ部とを有してな
る情報処理装置において、 前記キャッシュ部は、 前記主メモリ内のデータが一時的に格納されるキャッシ
ュメモリと、 外部から入力される制御信号に基づいて前記主メモリ内
において前記キャッシュメモリ内に格納可能なデータ容
量を切り替える制御部とを有することを特徴とする情報
処理装置。1. A main memory in which data is stored, a processing unit for reading and processing the data stored in the main memory, and a main memory interposed between the main memory and the processing unit. In an information processing device having a cache unit that reads out data that the processing unit frequently accesses in the memory and temporarily stores the data, the cache unit stores the data in the main memory temporarily. An information processing apparatus, comprising: a cache memory for storing data, and a control unit for switching a data capacity that can be stored in the cache memory in the main memory based on a control signal input from the outside.
て、 前記制御部は、前記処理部内のアドレス及びデータが書
き込まれるとともに書き込まれたデータが読み出される
タグＲＡＭと、 前記制御信号によって前記タグＲＡＭに入力されるデー
タの選択を行うマルチプレクサとを有することを特徴と
する情報処理装置。2. The information processing apparatus according to claim 1, wherein the control unit includes a tag RAM in which an address and data in the processing unit are written and the written data is read, and the tag RAM according to the control signal. An information processing device, comprising: a multiplexer for selecting data input to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053046A JP2900872B2 (en) | 1996-03-11 | 1996-03-11 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053046A JP2900872B2 (en) | 1996-03-11 | 1996-03-11 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
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| JPH09244953A true JPH09244953A (en) | 1997-09-19 |
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