JPH04324194A - Rom circuit - Google Patents
Rom circuitInfo
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- JPH04324194A JPH04324194A JP3094586A JP9458691A JPH04324194A JP H04324194 A JPH04324194 A JP H04324194A JP 3094586 A JP3094586 A JP 3094586A JP 9458691 A JP9458691 A JP 9458691A JP H04324194 A JPH04324194 A JP H04324194A
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Read Only Memory (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はＲＯＭ回路に関し、特に
キャッシュ付のＲＯＭ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ROM circuit, and more particularly to a ROM circuit with a cache.
【０００２】0002
【従来の技術】従来のＲＯＭ回路は、ＳＲＡＭ等のメモ
リに比較して低速であり、ＣＰＵからアクセスするとき
には、ＲＯＭのアクセス速度に合わせて、ＣＰＵのメモ
リ・アクセスが行われていた。2. Description of the Related Art Conventional ROM circuits are slower than memories such as SRAMs, and when accessed by a CPU, the CPU accesses the memory in accordance with the access speed of the ROM.
【０００３】0003
【発明が解決しようとする課題】上述した従来のＲＯＭ
回路は、ＣＰＵからアクセスするときには、ＲＯＭのア
クセス速度に合わせて、ＣＰＵのメモリ・アクセスが行
われていたので、コンピュータシステムのパフォーマン
スを低下させてしまうという欠点を有していた。[Problem to be solved by the invention] The above-mentioned conventional ROM
When the circuit is accessed by the CPU, the CPU's memory access is matched to the access speed of the ROM, which has the drawback of reducing the performance of the computer system.
【０００４】本発明の目的は、大容量のＲＯＭでも高速
のアクセスを行うことができ、コンピュータシステムの
パフォーマンスの低下を防ぐことができるＲＯＭ回路を
提供することにある。An object of the present invention is to provide a ROM circuit that allows high-speed access even to a large-capacity ROM and prevents a decrease in computer system performance.
【０００５】[0005]
【課題を解決するための手段】本発明のＲＯＭ回路は、
ＲＯＭを備え、中央処理装置からアクセスされるＲＯＭ
回路において、（Ａ）前記ＲＯＭのデータを一時的に記
憶する、前記ＲＯＭより高速なキャッシュメモリ、（Ｂ
）記憶場所選択指示信号を受信し、前記記憶場所選択指
示信号に従って前記キャッシュメモリと前記ＲＯＭとを
選択し、そのデータを出力するマルチプレクサ、（Ｃ）
前記ＲＯＭ内から読み出され前記キャッシュメモリに記
憶されたデータのアドレスを格納するキャッシュメモリ
・アドレス格納部、（Ｄ）前記中央処理装置から出力さ
れたアドレスと前記キャッシュメモリ・アドレス格納部
に記憶されたアドレスとを比較し、前記中央処理装置か
ら出力されたアドレスが前記キャッシュメモリ・アドレ
ス格納部に記憶されたデータのアドレスと一致したとき
には、前記キャッシュメモリに記憶されたデータを読み
出して出力するように、前記マルチプレクサに前記記憶
場所選択指示信号を出力するアドレス・コンパレータ、
を備えて構成されている。[Means for Solving the Problems] The ROM circuit of the present invention includes:
A ROM that includes a ROM and is accessed by a central processing unit.
In the circuit, (A) a cache memory that temporarily stores data in the ROM and is faster than the ROM; (B)
) a multiplexer that receives a storage location selection instruction signal, selects the cache memory and the ROM according to the storage location selection instruction signal, and outputs the data;
(D) a cache memory address storage unit storing addresses of data read from the ROM and stored in the cache memory; (D) an address output from the central processing unit and an address stored in the cache memory address storage unit; and when the address output from the central processing unit matches the address of the data stored in the cache memory address storage section, the data stored in the cache memory is read and output. an address comparator that outputs the memory location selection instruction signal to the multiplexer;
It is configured with.
【０００６】[0006]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
【０００７】図１は本発明のＲＯＭ回路の一実施例を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of a ROM circuit according to the present invention.
【０００８】図１に示す本実施例のＲＯＭ回路は、電気
的消去形プログラマブルＲＯＭ５、電気的消去形プログ
ラマブルＲＯＭ５のデータを一時的に記憶する、電気的
消去形プログラマブルＲＯＭ５より高速なキャッシュメ
モリ２、記憶場所選択指示信号を受信し、記憶場所選択
指示信号に従ってキャッシュメモリ２と電気的消去形プ
ログラマブルＲＯＭ５とを選択し、そのデータを出力す
るマルチプレクサ１、電気的消去形プログラマブルＲＯ
Ｍ５内から読み出されキャッシュメモリ２に記憶された
データのアドレスを格納するキャッシュメモリ・アドレ
ス格納部３、中央処理装置から出力されたアドレスとキ
ャッシュメモリ・アドレス格納部３に記憶されたアドレ
スとを比較し、中央処理装置から出力されたアドレスが
キャッシュメモリ・アドレス格納部３に記憶されたアド
レスと一致したときには、キャッシュメモリ２に記憶さ
れたデータを読み出して出力するように、マルチプレク
サ１に記憶場所選択指示信号を出力するアドレス・コン
パレータ４から構成されている。The ROM circuit of this embodiment shown in FIG. 1 includes an electrically erasable programmable ROM 5, a cache memory 2 which temporarily stores data in the electrically erasable programmable ROM 5, and which is faster than the electrically erasable programmable ROM 5; A multiplexer 1 that receives a storage location selection instruction signal, selects the cache memory 2 and the electrically erasable programmable ROM 5 in accordance with the storage location selection instruction signal, and outputs the data; and an electrically erasable programmable RO.
A cache memory address storage section 3 stores the address of data read out from inside the M5 and stored in the cache memory 2, and an address output from the central processing unit and an address stored in the cache memory address storage section 3 are stored. When the address output from the central processing unit matches the address stored in the cache memory address storage section 3, the multiplexer 1 is instructed to read and output the data stored in the cache memory 2. It consists of an address comparator 4 that outputs a selection instruction signal.
【０００９】次に、動作を説明する。Next, the operation will be explained.
【００１０】図１において、キャッシュメモリ２には、
電気的消去形プログラマブルＲＯＭ５のデータの一部の
、良くアクセスされるデータが一時的に記憶されている
。In FIG. 1, the cache memory 2 includes:
Part of the data in the electrically erasable programmable ROM 5, frequently accessed data, is temporarily stored.
【００１１】ここで、中央処理装置（図示せず）から送
出された、電気的消去形プログラマブルＲＯＭ５のデー
タをアクセスするためのアドレス信号が、アドレスバス
７から受信されたとすると、アドレス・コンパレータ４
は、中央処理装置から出力されたアドレスとキャッシュ
メモリ・アドレス格納部３に記憶されたアドレスとを比
較し、中央処理装置から出力されたアドレスがキャッシ
ュメモリ・アドレス格納部３に記憶されたアドレスと一
致したときには、キャッシュメモリ２に記憶されたデー
タを読み出して出力するように、マルチプレクサ１に記
憶場所選択指示信号９を出力する。また、中央処理装置
から出力されたアドレスがキャッシュメモリ・アドレス
格納部３に記憶されたアドレスと一致しないときには、
電気的消去形プログラマブルＲＯＭ５からデータを読み
出して出力するように、マルチプレクサ１に記憶場所選
択指示信号９を出力する。Here, if an address signal sent from the central processing unit (not shown) for accessing data in the electrically erasable programmable ROM 5 is received from the address bus 7, the address comparator 4
compares the address output from the central processing unit and the address stored in the cache memory address storage unit 3, and determines whether the address output from the central processing unit is the address stored in the cache memory address storage unit 3. When they match, a storage location selection instruction signal 9 is output to the multiplexer 1 so that the data stored in the cache memory 2 is read out and output. Furthermore, when the address output from the central processing unit does not match the address stored in the cache memory address storage section 3,
A memory location selection instruction signal 9 is output to the multiplexer 1 so as to read and output data from the electrically erasable programmable ROM 5.
【００１２】マルチプレクサ１は、アドレス・コンパレ
ータ４から記憶場所選択指示信号９を受信し、記憶場所
選択指示信号９に従ってキャッシュメモリ２か電気的消
去形プログラマブルＲＯＭ５かのいずれかを選択し、選
択した方からデータをアドレスにより読み出して出力す
る。マルチプレクサ１により選択され出力されたデータ
はデータバス６により中央処理装置に送出される。The multiplexer 1 receives a memory location selection instruction signal 9 from the address comparator 4, selects either the cache memory 2 or the electrically erasable programmable ROM 5 in accordance with the memory location selection instruction signal 9, and selects the selected one. Data is read out by address and output. The data selected and output by the multiplexer 1 is sent to the central processing unit via the data bus 6.
【００１３】また、アドレス・コンパレータ４は、マル
チプレクサ１に記憶場所選択指示信号９を出力すると同
時に、キャッシュメモリ２からデータが読み出されると
きには、電気的消去形プログラマブルＲＯＭ５からデー
タが読み出されるときに比較してアクセス時間が短いの
で、このアクセス時間が短いことを中央処理装置へ報せ
るためにアクセス時間通報信号８を中央処理装置に送出
する。Further, the address comparator 4 outputs a memory location selection instruction signal 9 to the multiplexer 1, and at the same time, when data is read from the cache memory 2, the address comparator 4 compares when data is read from the electrically erasable programmable ROM 5. Since the access time is short, an access time notification signal 8 is sent to the central processing unit to notify the central processing unit that the access time is short.
【００１４】なお、キャッシュメモリ・アドレス格納部
３は、中央処理装置からのアクセスされるデータがなか
ったときには、最も使用されないデータを廃棄し、新た
にアクセスされたデータを電気的消去形プログラマブル
ＲＯＭ５から読み出して、キャッシュメモリ２に記憶し
ておく。Note that when there is no data to be accessed from the central processing unit, the cache memory address storage section 3 discards the least used data and stores newly accessed data from the electrically erasable programmable ROM 5. It is read out and stored in the cache memory 2.
【００１５】このように、ＲＯＭ回路の内部にキャッシ
ュメモリ部を設けることにより、大容量のＲＯＭでも高
速のアクセスを行うことができ、コンピュータシステム
のパフォーマンスの低下を防ぐことができる。As described above, by providing the cache memory section inside the ROM circuit, even a large-capacity ROM can be accessed at high speed, and it is possible to prevent the performance of the computer system from deteriorating.
【００１６】[0016]
【発明の効果】以上説明したように、本発明のＲＯＭ回
路は、ＲＯＭ回路の内部にキャッシュメモリ部を設ける
ことにより、大容量のＲＯＭでも高速のアクセスを行う
ことができ、コンピュータシステムのパフォーマンスの
低下を防ぐことができるという効果を有している。As explained above, the ROM circuit of the present invention can perform high-speed access even with a large capacity ROM by providing a cache memory section inside the ROM circuit, thereby improving the performance of the computer system. This has the effect of preventing the decline.
【図１】本発明のＲＯＭ回路の一実施例を示すブロック
図である。FIG. 1 is a block diagram showing an embodiment of a ROM circuit of the present invention.
１ マルチプレクサ
２ キャッシュメモリ
３ キャッシュメモリ・アドレス格納部４
アドレス・コンパレータ
５ 電気的消去形プログラマブルＲＯＭ（ＥＥＰ
ＲＯＭ）
６ データバス
７ アドレスバス
８ アクセス時間通報信号
９ 記憶場所選択指示信号1 Multiplexer 2 Cache memory 3 Cache memory address storage section 4
Address comparator 5 Electrically erasable programmable ROM (EEP)
ROM) 6 Data bus 7 Address bus 8 Access time report signal 9 Memory location selection instruction signal
Claims (2)
セスされるＲＯＭ回路において、（Ａ）前記ＲＯＭのデ
ータを一時的に記憶する、前記ＲＯＭより高速なキャッ
シュメモリ、（Ｂ）記憶場所選択指示信号を受信し、前
記記憶場所選択指示信号に従って前記キャッシュメモリ
と前記ＲＯＭとを選択し、そのデータを出力するマルチ
プレクサ、（Ｃ）前記ＲＯＭ内から読み出され前記キャ
ッシュメモリに記憶されたデータのアドレスを格納する
キャッシュメモリ・アドレス格納部、（Ｄ）前記中央処
理装置から出力されたアドレスと前記キャッシュメモリ
・アドレス格納部に記憶されたアドレスとを比較し、前
記中央処理装置から出力されたアドレスが前記キャッシ
ュメモリ・アドレス格納部に記憶されたデータのアドレ
スと一致したときには、前記キャッシュメモリに記憶さ
れたデータを読み出して出力するように、前記マルチプ
レクサに前記記憶場所選択指示信号を出力するアドレス
・コンパレータ、を備えたことを特徴とするＲＯＭ回路
。1. A ROM circuit that includes a ROM and is accessed by a central processing unit, comprising: (A) a cache memory that temporarily stores data in the ROM and is faster than the ROM; (B) a storage location selection instruction signal. (C) a multiplexer that selects the cache memory and the ROM according to the storage location selection instruction signal and outputs the data; (C) a multiplexer that receives the address of the data read from the ROM and stored in the cache memory; (D) compares the address output from the central processing unit with the address stored in the cache memory address storage unit, and compares the address output from the central processing unit with the address stored in the cache memory address storage unit; an address comparator that outputs the memory location selection instruction signal to the multiplexer so as to read and output the data stored in the cache memory when the address matches the address of the data stored in the cache memory address storage unit; A ROM circuit characterized by comprising:
前記ＲＯＭが電気的消去形プログラマブルＲＯＭである
ことを特徴とするＲＯＭ回路。2. The ROM circuit according to claim 1,
A ROM circuit characterized in that the ROM is an electrically erasable programmable ROM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094586A JPH04324194A (en) | 1991-04-25 | 1991-04-25 | Rom circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094586A JPH04324194A (en) | 1991-04-25 | 1991-04-25 | Rom circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324194A true JPH04324194A (en) | 1992-11-13 |
Family
ID=14114381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094586A Pending JPH04324194A (en) | 1991-04-25 | 1991-04-25 | Rom circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324194A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146820A (en) * | 1993-04-08 | 1995-06-06 | Hitachi Ltd | Control method for flash memory and information processor using the same |
| JP2006065533A (en) * | 2004-08-26 | 2006-03-09 | Sony Corp | Semiconductor memory device, its access method, and memory control system |
| JP2010524059A (en) * | 2007-03-30 | 2010-07-15 | ラムバス・インコーポレーテッド | System including a hierarchical memory module having different types of integrated circuit memory devices |
| JP2012038385A (en) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | Data processor |
-
1991
- 1991-04-25 JP JP3094586A patent/JPH04324194A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146820A (en) * | 1993-04-08 | 1995-06-06 | Hitachi Ltd | Control method for flash memory and information processor using the same |
| JP2006065533A (en) * | 2004-08-26 | 2006-03-09 | Sony Corp | Semiconductor memory device, its access method, and memory control system |
| JP2010524059A (en) * | 2007-03-30 | 2010-07-15 | ラムバス・インコーポレーテッド | System including a hierarchical memory module having different types of integrated circuit memory devices |
| JP2012038385A (en) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | Data processor |
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