JPH09237491A - メモリ、処理システムおよびアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 アドレスのタイプを切り替えることのできる
メモリを提供する。 【解決手段】 メモリ２００は、メモリセルのローおよ
びカラムよりなるアレイ２０１を有している。ローデコ
ーダ回路２１１は、アクセスのためにローアドレスに応
じてアレイ２０１のローを選択する。カラムデコーダ回
路２０５は、カラムアドレスに応じてアレイ２０１の選
択されたローに沿った第１のカラムグループ内の少なく
とも１つの位置を選択する。少なくとも１つのシフトレ
ジスタ２０７は、選択されたローに沿った第２のカラム
グループ内のセルの１つへのシリアルアクセスを可能に
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理回路、装
置およびシステムにほぼ関し、特に選択可能なアクセス
型メモリ装置、ならびにこの装置を用いたシステムおよ
び方法に関する。

【０００２】

【従来の技術】ビデオ/グラフィック表示機能を有する
処理システムには、中央処理装置(CPU)、CPUローカルバ
スによってCPUに(直接および/またはコアロジックを介
して)連結された表示コントローラ、コアロジックを介
してCPUローカルバスに連結されたシステムメモリ、周
辺ローカルバス(例えば、PCIバス)を介して表示コント
ローラに連結されたフレームバッファメモリ、周辺回路
(例えば、クロックドライバおよび信号変換装置、表示
ドライバ回路)、ならびに表示装置が含まれる。

【０００３】CPUはシステムマスタであり、一般的にソ
フトウェアオペレーティングシステムと共に全体的なシ
ステム制御を行う。特に、CPUは、プログラム実行のた
めに必要な指令およびデータを保持しているシステムメ
モリと、通常コアロジックを介して通信する。コアロジ
ックは、一般的に２つから７つのチップであり、その内
の１つ以上のチップが「アドレスおよびシステム制御装
置専用(intensive)」、および他の１つ以上のチップが
「データパス専用(intensive)」である。またCPUは、ユ
ーザコマンドおよびプログラム指令に応じて、グラフィ
ックイメージの内容が、表示コントローラによって表示
装置に表示されるように制御する。

【０００４】例えばビデオグラフィックアーキテクチャ
(VGA)であり得る表示コントローラは、一般的にはCPUお
よび表示ドライバ回路にインタフェースしており、フレ
ームバッファとCPUとの間のグラフィックおよび/またビ
デオデータの交換、ならびに表示データ更新動作および
表示画面リフレッシュ動作の間の表示を管理し、フレー
ムバッファメモリ動作を制御し、対象となるグラフィッ
クまたはビデオデータに対して付加的な基本処理を行
う。例えば、表示コントローラは、線を引くおよびポリ
ゴンを描画する等の基本動作を行う機能も有し得る。表
示コントローラは、ほぼ全体的にCPUに従属している。

【０００５】システム性能を向上させるために、与えら
れたメモリ資源へのアクセスのタイプ(即ち、ランダ
ム、ページ、またはシリアル)を選択し、所与の処理動
作の実行を最適化し得る。例えば、線を引くというよう
なようなグラフィック動作はしばしば、フレームバッフ
ァおよび/またはシステムメモリへのページモードおよ
びランダムアクセスの両方の組合せを必要とする。逆
に、(通常、表示コントローラの処理時間の70%を消費す
る)表示リフレッシュの間は、シリアルアクセスが最も
効率的であり得る。つまり、命令実行の性質のため、特
定の処理動作を行うには、メモリアクセスのある特定の
型がより適切となる。

【０００６】

【発明が解決しようとする課題】しかしながら、アクセ
スモードの切り換えは、現今のメモリ装置およびアーキ
テクチャにおいては効率よく実行できない。これは、デ
ータ処理の間にリアルタイムアクセスのほとんどが行わ
れるシステムメモリに関して特にあてはまる。典型的な
システムメモリは、単一インラインメモリ装置モジュー
ル(SIMM)で構成される。通常、SIMMは、２つのクロック
によって制御される１つ以上のダイナミックRAM(DRA
M)、ローアドレスストローブ(RAS)、およびカラムアド
レスストローブ(CAS)を含む。SIMMは、所与のRASアクテ
ィブサイクルの間の１つのモードの間、通常、RASが論
理ローレベルであるときにのみ動作する。従って、例え
ばランダムモードからページモードでといった１つのモ
ードから別のモードへの切り換えは、次のアクティブRA
Sサイクルが開始するまで、遅延を必要とする。同様の
制限が、表示フレームバッファのようなメモリ資源を構
築するために用いられる単一パッケージ化されたDRAMを
用いる場合にもみられる。

【０００７】つまり、各RASサイクルの所与のパーセン
テージがランダムアクセス、他のパーセンテージがペー
ジモードアクセス、そしてさらに他のパーセンテージが
シリアルアクセスに用いられ得るメモリ装置は目下のと
ころない。上述したように、処理動作をサポートするメ
モリアクセスのタイプを最適化することによって処理動
作を最適化する能力は非常に有利である。従って、メモ
リ装置内の効率的なモード切り換えを可能にする回路、
システムおよび方法が要求されてきた。特に、そのよう
な回路、システムおよび方法は、単一RASサイクルにお
いて複数のアクセスモードの使用を可能にする必要があ
る。

【０００８】本発明はこのような現状に鑑みてなされた
ものであり、アクセスのタイプを効率的に切り替えるこ
とのできるメモリ、およびそれを用いたシステム、なら
びにそのようなメモリへのアクセス方法を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】本発明のメモリは、メモ
リセルのローおよびカラムよりなるアレイと、アクセス
のため該アレイの選択されたローを選択するローデコー
ダ回路と、該選択されたローに沿った該カラムの第１の
グループ内の位置を選択する第１のカラムデコーダ回路
と、該選択されたローに沿った該カラムの第２のグルー
プ内の位置を選択する第２のカラムデコーダ回路と、該
選択された第１および第２のカラムグループのうちの選
択されたグループの該選択された位置に、該第１および
第２のカラムデコーダ回路を介して、選択されたタイプ
のアクセスを選択的に行う制御回路とを備えており、そ
のことにより上記目的を達成する。

【００１０】前記選択されたタイプのアクセスが、ラン
ダムモードアクセスおよびページモードアクセスからな
る群から選択されてもよい。

【００１１】前記制御回路が、アクセスのために前記グ
ループを選択し、前記タイプのアクセスが、少なくとも
１つの制御信号に応じて行われてもよい。

【００１２】前記カラムの第３のグループに接続する少
なくとも１つのシフトレジスタをさらに備え、前記選択
されたローに沿った該第３のカラムグループ内のセルに
対してシリアルアクセスを行ってもよい。

【００１３】前記少なくとも１つのシフトレジスタが複
数のシフトレジスタを包含していてもよい。

【００１４】前記セルアレイが、ダイナミックランダム
アクセスメモリセルアレイであってもよい。

【００１５】前記セルアレイが、スタティックランダム
アクセスメモリセルアレイであってもよい。

【００１６】前記セルアレイが第１および第２のサブア
レイを備え、該第一および第２のサブアレイのそれぞれ
が前記ローのうちの選択されたローを含んでいてもよ
い。

【００１７】前記第１のカラムデコーダ回路が、前記第
１のカラムグループのビット線に接続される第１および
第２のカラムデコーダを備え、該第１のカラムデコーダ
は前記第１のサブアレイ内の位置にアドレスし、該第２
のカラムデコーダは前記第２のサブアレイ内の位置にア
ドレスしてもよい。

【００１８】前記第２のカラムデコーダ回路が、前記第
２のカラムグループのビット線に接続する第１および第
２のカラムデコーダを備え、該第１のカラムデコーダは
前記第１のサブアレイ内の位置にアドレスし、該第２の
カラムデコーダは前記第２のサブアレイ内の位置にアド
レスしてもよい。

【００１９】前記少なくとも１つのシフトレジスタが、
前記メモリより外側の供給源から受け取られるクロック
信号によってクロックされてもよい。

【００２０】本発明の他のメモリは、メモリセルのロー
およびカラムよりなるアレイと、アクセスのため該アレ
イのローをローアドレスに応じて選択するローデコーダ
回路と、カラムアドレスに応じて該アレイの該選択され
たローに沿った該カラムの第１のグループ内の少なくと
も１つの位置を選択するカラムデコーダ回路と、該選択
されたローに沿った該カラムの第２のグループ内の該セ
ルに連続してアクセスする少なくとも１つのシフトレジ
スタとを備えており、そのことにより上記目的を達成す
る。

【００２１】前記メモリは、複数のカラムアドレスを生
成するページモード制御回路をさらに備えており、該複
数のアドレスは、前記選択されたローに沿った複数のペ
ージにアクセスするために前記カラムデコーダに提供さ
れてもよい。

【００２２】前記メモリは、前記カラムデコーダと前記
シフトレジスタとの間のデータ交換を制御する入出力回
路と、関連する入出力ピンと、をさらに備えていてもよ
い。

【００２３】前記入出力回路が、前記カラムデコーダ回
路を介して前記第１のカラムグループにアクセスし、ま
た同時に前記少なくとも１つのシフトレジスタを介して
前記第２のカラムグループに連続してアクセスし得るよ
うに動作可能であってもよい。

【００２４】前記少なくとも１つのシフトレジスタが複
数のシフトレジスタを有しており、前記メモリが、前記
第２のカラムグループのうちの対応するカラムにアクセ
スするために該シフトレジスタを選択する多重回路をさ
らに備えていてもよい。

【００２５】前記メモリセルアレイが第１および第２の
サブアレイを含み、前記ローの第１のグループが該第１
のサブアレイを形成し、該ローの第２のグループが該第
２のサブアレイを形成していてもよい。

【００２６】前記第１のカラムグループのビット線に接
続し前記第１および第２のサブアレイに共有される複数
のセンスアンプをさらに備えていてもよい。

【００２７】前記カラムデコーダ回路が、前記第１のカ
ラムグループの前記ビット線に接続し前記第１のサブア
レイと関連する第１のカラムデコーダと、前記第１のカ
ラムグループの前記ビット線に接続し前記第２のサブア
レイと関連する第２のカラムデコーダとを備えていても
よい。

【００２８】前記カラムの第３のグループ内の少なくと
も１つの位置を選択する第２のカラムデコーダ回路をさ
らに備えていてもよい。

【００２９】前記第１および第２のカラムデコーダ回路
を介して、前記第１および第３のカラムグループのうち
の選択されたグループ内の選択された位置へ選択された
タイプのアクセスを選択的に行う制御回路をさらに備え
ていてもよい。

【００３０】前記選択されたアクセスタイプが、ランダ
ムモードアクセスおよびページモードアクセスよりなる
群から選択されていてもよい。

【００３１】前記制御回路が、前記第１および第３のカ
ラムグループのうちの前記選択されたグループへの前記
選択されたアクセスと同時に、前記少なくとも１つのシ
フトレジスタを介するシリアルアクセスを提供するよう
に動作可能であってもよい。

【００３２】本発明の処理システムは、中央処理ユニッ
トと、該中央処理ユニットに接続されているバスと、該
バスに接続されているコアロジックと、該コアロジック
に接続されているメモリとを備えている処理システムで
あって、該メモリは、ローおよびカラムに配置されたメ
モリセルアレイと、アクセスのために該アレイの選択さ
れたローを選択する手段と、該選択されたローおよび該
カラムのうちの第１の選択されたカラムの該セルへのラ
ンダムおよびページモードアクセスを選択的に行う手段
と、該選択されたローおよび該カラムのうちの第２の選
択されたカラムのセルへのシリアルアクセスを選択的に
行う手段とを有しており、そのことにより上記目的を達
成する。

【００３３】前記シリアルアクセスを行う手段が、前記
第１の選択されたカラムに少なくとも１回のアクセスを
行ってランダムおよびページモードアクセスを選択的に
行う手段とほぼ同時に、該第２の選択されたカラムに連
続アクセスを行うように動作可能であってもよい。

【００３４】前記メモリがシステムメモリの少なくとも
一部を含んでいてもよい。

【００３５】前記メモリが、表示コントローラを介して
前記コアロジックに接続されているフレームバッファメ
モリの少なくとも一部を含んでいてもよい。

【００３６】本発明のアクセス方法は、メモリセルのロ
ーおよびカラムよりなり、該セルカラムは複数の個別に
アドレス可能なグループを含むメモリアレイへのアクセ
ス方法であって、アクセスのために該アレイのローを選
択する工程と、該カラムグループのうちの第１の選択さ
れたグループに行うアクセスのタイプを選択する工程
と、該第１の選択されたカラムグループへ該選択された
タイプのアクセスを行う工程と、該カラムグループのう
ちの第２の選択されたグループに行うアクセスのタイプ
を選択する工程と、該第２の選択されたカラムグループ
へ該選択されたタイプのアクセスを行う工程とを包含し
ており、そのことにより上記目的を達成する。

【００３７】前記アクセスのタイプを選択する工程のそ
れぞれは、アクセスのタイプをランダムモードアクセス
およびページモードアクセスよりなる群から選択する工
程を包含していてもよい。

【００３８】前記アクセスを行う工程はほぼ同時に行わ
れてもよい。

【００３９】本発明の他のアクセス方法は、メモリセル
のローおよびカラムよりなるアレイと、該カラムの第１
のグループ内の少なくとも１つの位置を選択するカラム
デコーダ回路と、該カラムの第２のグループへのシリア
ルアクセスを提供する少なくとも１つのシフトレジスタ
とを備えたメモリへのアクセス方法であって、アクセス
のために該アレイのローを選択する工程と、アクセスの
ために該第１のグループの少なくとも１つのカラムを選
択するために少なくとも１つのアドレスを該カラムデコ
ーダ回路に与える工程と、該選択されたローと該第１の
グループの該選択されたカラムとに沿った少なくとも１
つの対応するセルに、ランダムモードアクセスおよびペ
ージモードアクセスから選択されるアクセスタイプでア
クセスする工程と、該第２のグループ内の少なくとも１
つのカラムに対応する該選択されたローに沿った少なく
とも１つのセルに連続してデータアクセスを行う工程と
を包含しており、そのことにより上記目的を達成する。

【００４０】前記アクセスする工程と前記連続してデー
タアクセスを行う工程とがほぼ同時に行われてもよい。

【００４１】包括的にいえば、本発明の原理を用いるこ
とによって、あるRASアクティブアクティブサイクルの
うち、ある与えられたパーセンテージをランダムアクセ
スに用い、第２のパーセンテージをページモードアクセ
スに用い、かつ第３のパーセンテージをシリアルアクセ
スに用いることができるメモリを構成し、動作させるこ
とが可能となる。このメモリは、（例えば、複数のセル
からなるダイナミックランダムアクセスメモリ（DRAM）
のアレイなどの）それぞれが複数のメモリセルからなる
複数のローおよびカラムから構成されるアレイを備えて
いる。複数のカラムからなる第１のグループは、カラム
デコーダに接続されている。このカラムデコーダは、第
１のグループに属する複数のカラムと交差しているアク
ティブロー上の位置に対して、ページモードアクセス、
あるいはランダムアクセスすることを可能にする。アレ
イのカラムの第２のグループは、１以上のシフトレジス
タと接続されている。これらのシフトレジスタは、アク
ティブローとの交差点において第２のグループのカラム
に含まれる複数のセルに対してシリアルアクセスするこ
とを可能にする。このシリアルアクセスは、カラムデコ
ーダ回路を介して第１のグループのカラムのセルに対し
て行われているランダムアクセスおよびページモードア
クセスと実質的に同時に行うことができる。

【００４２】本発明の原理に基づくある実施形態におい
ては、それぞれが複数のメモリセルからなる複数のロー
およびカラムと、アレイの中からアクセスすべきローを
選択するためのローデコーダ回路と、を備えたメモリが
提供される。選択されたローに沿った第１のグループに
属する複数のカラム中のある位置を選択するために、第
１のカラムデコーダ回路が設けられる。選択されたロー
に沿った第２のグループに属する複数のカラム中のある
位置に選択的にアクセスするために、第２のカラムデコ
ーダ回路が設けられる。第１および第２のカラムデコー
ダ回路を介して、第１および第２のグループに属する複
数のカラム中から選択された１つのカラムの選択された
位置に対して、選択されたタイプのアクセスを選択的に
行うために、制御回路が設けられる。

【００４３】本発明の原理に基づく第２の実施形態にお
いては、それぞれが複数のメモリセルからなる複数のロ
ーおよびカラムから構成されるアレイを備えたメモリが
提供される。ローデコーダ回路は、ローアドレスに応じ
て、アレイの中からアクセスすべきローを選択する。カ
ラムデコーダ回路は、カラムアドレスに応じて、アレイ
の中から選択されたローに沿った第１のグループに属す
る複数のカラム中の少なくとも１つの位置を選択するた
めに設けられる。少なくとも１つのシフトレジスタが、
選択されたローに沿った第２のグループに属する複数の
カラム中の複数のセルのいくつかにシリアルアクセスす
ることを可能にするために設けられる。

【００４４】本発明の原理に基づく第３の実施形態にお
いては、複数のローおよびカラムをなすように配置され
た複数のメモリセルからなるアレイを備えたメモリ装置
が提供される。アレイの中からアクセスすべきローを選
択するための手段が提供される。選択されたローの複数
のセル、および、全カラムの中から選択された第１グル
ープの複数のカラムに対してランダムアクセスおよびペ
ージモードアクセスを選択的に行うための手段も提供さ
れる。さらには、選択されたローの複数のセル、およ
び、全カラムの中から選択された第２グループの複数の
カラムに対してシリアルアクセスを選択的に行うための
手段も提供される。

【００４５】また、本発明の原理は、それぞれが複数の
メモリセルからなる複数のローおよびカラムから構成さ
れるメモリアレイにアクセスする方法としても実現され
る。ここで、それぞれが複数のセルからなる複数のカラ
ムは、別々にアドレスを指定することが可能な複数のグ
ループを含んでいる。このアレイの中から、アクセスす
べきローが選択される。アクセスのタイプは、それぞれ
が複数のカラムからなる複数のグループの中から選択さ
れた第１のグループに対応するように選択される。そし
て、選択されたタイプのアクセスが、選択された第１グ
ループに属する複数のカラムに対して行われる。その
後、別のタイプのアクセスが、それぞれが複数のカラム
からなる複数のグループの中から選択された第２のグル
ープに対応するように選択される。そして、その別のタ
イプのアクセスが選択され、この第２のグループに属す
る複数のカラムに対して実行される。

【００４６】それぞれが複数のメモリセルからなる複数
のローおよびカラムから構成されるアレイと、第１のグ
ループに属する複数のカラムの中から少なくとも１つの
位置を選択するためのカラムデコーダ回路と、第２のグ
ループに属する複数のカラムに対してシリアルアクセス
することを可能にする少なくとも１つのシフトレジスタ
と、を備えたメモリにアクセスするために、第２の方法
が提供される。このアレイの中からアクセスすべきロー
がまず選択される。少なくとも１つのアドレスがカラム
デコーダに与えられ、それによって第１のグループの中
からアクセスすべき少なくとも１つのカラムを選択す
る。選択されたロー、および第１のグループの中から選
択されたカラムに沿った、対応する少なくとも１つのセ
ルがアクセスされる。ここで、アクセスのタイプは、ラ
ンダムアクセスおよびページモードアクセスから構成さ
れるグループの中から選択される。さらに、第２のグル
ープに属する複数のカラムの中の少なくとも１つのカラ
ムに対応する選択されたローに沿った少なくとも１つの
セルにおいて、データはシリアルにアクセスされる。

【００４７】本発明の原理には、従来の技術よりもはる
かに優れた点がいくつもある。中でも、本発明の原理を
用いることによって、特にRASサイクルのうちある与え
られたパーセンテージをランダムアクセスに用い、別の
パーセンテージをページモードアクセスに用い、かつさ
らに別のパーセンテージをシリアルアクセスに用いるこ
とができるメモリ装置を構成し、動作させることが可能
となる。これにより、これらの動作をサポートするメモ
リアクセスのタイプを最適化することによって、各種処
理動作を最適化することが可能になる。このようなメモ
リ装置は、多数の用途に幅広く適用することができる。
また、このメモリ装置は、特にパーソナルコンピュータ
システムやフレームバッファメモリを構成し、動作させ
るのに好適に適用される。好ましくは、これらの原理は
互いに異なるタイプのメモリに適用されうる。そのよう
なメモリとしては、例えば、ダイナミックランダムアク
セスメモリや、スタティックランダムアクセスメモリな
どが挙げられる。

【００４８】以上の要旨は、以下に述べる本発明の詳細
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所に関してやや大まかに概観したもので
ある。本発明の請求の範囲の各主題を構成する、本発明
のその他の特徴および長所について以下に説明する。本
願明細書に開示される着想および具体的実施形態につい
ては、本発明と同じ目的を実現するために別種の構造を
改変・設計する際の基礎として容易に利用可能であるこ
とは、当業者には容易に理解できるであろう。また、そ
のように等価である構成が、添付の請求の範囲に述べら
れている本発明の着想および範囲を超えることはないこ
とも、当業者には認識できるであろう。

【００４９】

【発明の実施の形態】本発明およびその長所をより完全
に理解できるように、添付の図面を参照しながら、以下
に本発明を詳細に説明する。

【００５０】本発明の原理およびその長所は、図１〜図
３に図示されている実施形態を参照することによって、
最もよく理解することができる。全図面を通して、同一
の参照番号は同一の構成要素を示す。本発明の原理を実
現するメモリ装置は数多くの用途で適用可能ではある
が、一例を示すことを目的として、このメモリ装置は、
パーソナルコンピュータにおいて典型的に用いられる基
本処理システムアーキテクチャに適用されるものとして
以下の説明を進める。

【００５１】図１は、処理システム100の一部を示す高
レベル機能ブロック図である。システム100は、中央処
理ユニット（CPU）101と、CPUローカルバス102と、コア
ロジック103と、表示コントローラ104と、システムメモ
リ105と、ディジタル／アナログ変換器（DAC）106と、
フレームバッファ108と、表示装置107と、を備えてい
る。

【００５２】CPU101は、システム100の全動作を制御す
る「マスタ」である。CPU101は、特に各種データ処理機
能を実行し、ユーザのコマンドおよび／またはアプリケ
ーションソフトウェアの実行に応答して表示ユニット10
7上に表示されるグラフィックデータの内容を決定す
る。CPU101は、例えば、インテルペンティウムクラスマ
イクロプロセッサのような市販のパーソナルコンピュー
タで用いられている汎用のマイクロプロセッサであり得
る。CPU101は、CPUローカルバス102を介してシステム10
0の他の部分を制御する。CPUローカルバス102は、例え
ば、（業界において通常用いられている）特殊バスある
いは汎用バスでもよい。

【００５３】コアロジック103は、CPU101の制御の下
に、CPU101、表示コントローラ104およびシステムメモ
リ105との間でのデータ、アドレス、制御信号および指
令のやりとりを制御する。コアロジック103は、システ
ムの残りの部分、特にCPU101と互換性を有するように設
計された、市販されている多数のコアロジックセットの
どれでもよい。１つ以上のコアロジックチップ、例えば
図示されているシステムにおけるチップ112は、典型的
には、「アドレスおよびシステムコントローラ専用（in
tensive）」である。また、１つ以上のコアロジックチ
ップ、例えば図１のチップ114は、典型的には「データ
専用（intensive）」である。概略的にいうと、アドレ
ス専用コアロジックチップ112は、CPUバス102のアドレ
スパスを介してCPU101とインタフェースしており、キャ
ッシュタグ、セットに関連した（set associative）キ
ャッシュタグ、およびキャッシュのコヒーレンシを確保
するために必要なその他のデータを含むキャッシュメモ
リを保全し、キャッシュ「バススヌーピング（snoopin
g）」を実行し、システムメモリまたはキャッシュにお
けるDRAMに必要な制御信号を発生し、全管理トランザク
ションを制御する。概略的にいうと、データ専用チップ
114は、CPUバス102のデータパスを間に介してCPU101と
インタフェースしており、アドレスチップ112またはCPU
101に対してサイクル終了応答を発し、そのサイクルが
不完全である場合には動作を打ち切り、かつバス102の
データパスに対する仲立ちとなる。

【００５４】CPU101は、直接、または外部（L2）キャッ
シュ115を介してコアロジック103とデータをやりとりす
る。L2キャッシュ115は、例えば256キロバイトの高速SR
AM装置でありうる。なお、CPU101は、典型的には16キロ
バイト以下であるオンボード（L1）キャッシュを含んで
いてもよい。

【００５５】表示コントローラ104は、市販されている
多数のVGA表示コントローラのどれであってもよい。表
示コントローラ104は、コアロジック103を介して、また
はCPUローカルバス102を通してCPU101から直接に、デー
タ、指令および／またはアドレスを受け取る。データ、
指令およびアドレスは、コアロジック103を介して、表
示コントローラ104と、システムメモリ105との間でやり
とりされる。また、アドレスおよび指令は、ローカルバ
スを介して、コアロジック103と表示コントローラ104と
の間でやりとりすることもできる。ローカルバスとして
は、例えば、PCIローカルバスを用いることができる。
概略的にいうと、表示コントローラ104は、画面のリフ
レッシュを制御し、例えば線画、ポリゴン描画、色空間
変換、表示データ補間、ズーム制御およびビデオストリ
ーム化などの限られた数のグラフィック機能を実行し、
電力管理などのその他の管理雑務（ministerial chore
s）の操作を行う。一番重要なことは、表示コントロー
ラ104は、画面のリフレッシュの間にフレームバッファ1
08から表示ユニット107に与えられる画素データのラス
タを制御し、表示データの更新を行う間にCPU101とフレ
ームバッファ108とにインタフェースするという点であ
る。ビデオデータは、表示コントローラ104に直接入力
してもよい。

【００５６】ディジタル／アナログ変換器106は、コン
トローラ104からディジタルデータを受け取り、これに
応答してアナログデータを出力し、表示ユニット107を
駆動する。図示されている実施形態においては、DAC106
は、表示コントローラ104とともに単一のチップ上に一
体化される。システム100の特定の実施形態では、DAC10
6は、いくつかオプションを挙げれば、カラーパレッ
ト、YUV/RGBフォーマット変換回路、および／またはＸ
−およびＹ−ズーム回路を備えていてもよい。表示ユニ
ット107は、例えば、CRTユニット、液晶ディスプレイ、
電界発光ディスプレイ、プラズマディスプレイ、あるい
は、複数の画素として画像を画面上に表示するその他の
タイプの表示装置でありうる。なお、別の実施形態にお
いては、「表示」107は、レーザプリンタ、あるいはそ
れに類似する文書表示／印刷装置などのその他のタイプ
の出力装置であることもある。

【００５７】システム100におけるデータパスは、デザ
インによって変えることができる。例えば、システム１
００は「64ビット」あるいは「72ビット」システムであ
り得る。ここでは、説明を目的として64ビットのシステ
ムが採用される。その場合、CPUバス102のデータパスお
よびPCIバス116を含む各データ接続部、コアロジック10
3を介してシステムメモリ105および表示コントローラ10
4にいたるデータパス、および表示コントローラ104とフ
レームバッファ108との間のデータ相互接続部は、すべ
て64ビット幅である。なお、アドレス相互接続部は、メ
モリのサイズや、データバイトの選択や、誤り検出・訂
正や、仮想メモリ動作などをサポートする必要性を含む
さまざまな要因によって変わることがある。今日の典型
的なCPUプロセッサシステムにおいては、CPUバス102お
よびPCIバス116のアドレス部は、典型的には30ビット幅
のオーダーである。

【００５８】図２は、本発明の原理に基づいて構成され
たメモリシステム200の機能ブロック図である。本発明
は単一のチップによる実施形態に限定されるわけではな
いが、メモリ200は、好ましくは単一のチップ上に製造
される。メモリ200は、典型的には、処理システム100の
システムメモリ105およびフレームバッファ108に適用さ
れる。とはいうものの、メモリ200は、多数の処理シス
テム設計およびアーキテクチャのどれにでも適用可能で
ある。

【００５９】メモリ200は、複数のメモリセル201からな
るアレイを備えている。このアレイは、図２に図示する
実施形態においては、２つのサブアレイ201aおよび201b
に分割される。好ましい実施形態においては、アレイ20
1は複数のダイナミックランダムアクセスメモリ（DRA
M）セルから構成される。別の実施形態においては、ス
タティックランダムアクセスメモリ（SRAM）またはその
他のタイプのデータ記憶セルを用いることができる。

【００６０】図示されている実施形態においては、アレ
イ201は、それぞれが複数のメモリセルからなるＮ個の
ローを備えている。ここで、サブアレイ201aは、０番目
のローからＮ／２番目までのローを含んでおり、サブア
レイ201bは、Ｎ／２＋１番目のローからＮ番目までのロ
ーを含んでいる。複数のセルからなる各ローは、導電性
ワードライン202に接続されている。アレイ201におい
て、それぞれが複数のメモリセルからなる複数のカラム
は、３つのグループまたはバンクに分割される。すなわ
ち、それぞれＸ個のカラムを含むバンクと、Ｙ個のカラ
ムを含むバンクと、およびＺ個のカラムを含むバンクの
３つである。各カラムは、少なくとも１つの導電性ビッ
トライン203に接続されている。各グループに属する複
数のカラムに対するビットライン203は、複数のセンス
増幅器204a〜204cからなるバンクに接続されている。

【００６１】Ｘ個のカラムからなる第１のグループ（グ
ループＩ）に属する複数のカラムは、カラムデコーダ回
路205に接続されている。図示されている実施形態にお
いては、２つのカラムデコーダ205aおよび205bが用いら
れる。ここで、サブアレイ201aに含まれる複数のセルは
カラムデコーダ205aに接続されており、サブアレイ201b
に含まれる複数のセルはカラムデコーダ205bに接続され
ている。別の実施形態においては、ソース増幅器の対応
する出力に接続される単一のカラムデコーダ205を用い
てもよい。カラムデコーダ205は、アクセスのたびに選
択されるローに沿ったＪ個のセルの中からある位置を選
択する。ここで、Ｊは１よりも大きく、Ｘ以下の整数で
ある。

【００６２】図示されている実施形態においては、第２
のグループ（グループII）に属する複数のカラムは、同
様に、両方合わせてカラムデコーダ回路206aおよび206b
に接続されている。カラムデコーダ206は、アクセスを
行うたびに選択されるローに沿ったＫ個のセルの中から
ある位置を選択する。ここで、Ｋは１よりも大きく、Ｙ
以下の整数である。

【００６３】Ｚ個のカラムからなる第３のグループの複
数のカラムは、１つ以上のシフトレジスタ207に接続さ
れている。図示されている実施形態においては、Ｍ個の
シフトレジスタがサブアレイ201aまたは201bごとに設け
られている。ここで、Ｚ／Ｍ個のカラムが、対応する１
つのシフトレジスタ207に接続されている。各シフトレ
ジスタは、対応するカラムライン203と並列にデータを
やりとりする（つまり、読み出しあるいは書き込みを行
う）ように動作することが可能であり、データを１個の
シリアルデータストリームとして入力／出力する。多数
のシフトレジスタ207から多数のシリアルストリームを
同時に、または別々に入力／出力してもよい。シフト動
作（けた送り）は、メモリ200の内部または外部で発生
されるクロックを用いて実現される。例えば、システム
100においては、コアロジック103から受け取られたシス
テムクロック、または表示コントローラ104から受け取
られた画素クロックタイミング表示の発生を用いてクロ
ッキングを行うことができる。

【００６４】カラムデコーダ205および206、ならびにシ
フトレジスタ207に対するデータのやりとりは、マルチ
プレクサ208aおよび208bならびに209を介して行うこと
ができる。別の実施形態においては、グループＩおよび
グループIIに属する複数のカラムに対するアクセスのマ
ルチプレクシングは、カラムデコーダ205および206のみ
を用いて行うことができることは理解されたい。この場
合、マルチプレクサ208は、対応する複数のシフトレジ
スタ207間で選択を行う（サブアレイ201当たり１つのシ
フトレジスタ207しか用いない場合には、マルチプレク
サ208aおよび208bを完全に省くこともできる）。また、
アレイ201を複数のサブアレイに分割しない別の実施形
態でも、マルチプレクサ209を省くことができる。

【００６５】マルチプレクサ208および209は、好ましく
は、アクセスする対象として、Ｌ個のセルと、アクティ
ブサブアレイ201から選択されたカラムデコーダ205また
は206を通るＪ個またはＫ個のパラレルビットと、（や
はりアクティブアレイに接続されている）選択されたシ
フトレジスタ207を通る１つのシリアルストリームと、
を選択する（つまり、Ｌ＝ＪまたはＫ＋１）。本発明の
原理はこの特定の構成に限定されないことは、理解され
たい。例えば、多数のパラレル／シリアルデータライン
を用い、多数のシフトレジスタ207を同時にクロッキン
グすることによって、シリアルデータのマルチプルパラ
レルアクセスを実現することができる。

【００６６】「アクティブ」サブアレイ201は、従来の
ローデコーダ回路211により選択されたローを含んでい
る。データおよびアドレスの入出力は、I/Oおよび制御
回路210を用いて実行される。回路210は、従来のアドレ
スおよびデータI/Oバッファと、アドレスラッチと、デ
ータ読み出し／書き込みラッチと、TTL/CMOSインタフェ
ースと、を備えている。

【００６７】図示されている実施形態においては、マル
チプレクスされたバスとの間のインタフェースを実現す
るために複数のアドレスピンADD0〜ADDQが設けられてい
る。また、ローアドレスビットは、ローアドレスストロ
ーブ（RAS）を用いて受け取られてラッチされ、カラム
アドレスビットは、カラムアドレスストローブ（CAS）
を用いて受け取られてラッチされる。別の実施形態にお
いては、マルチプレクスされないアドレス入力が用いら
れることがある。また、図示されている実施形態におい
ては、シフトレジスタ207を介してデータにアクセスす
ることを目的として、１つ以上のシリアルデータピン
（SERIAL）に沿って、カラムデコーダ205または206を介
してＲ個のパラレルビットにアクセスするためのデータ
ピンDQ0〜DQRからなるデータポートが設けられている
（ここでＲは、好ましくはＪまたはＫ以上である）。例
えば、RAS、CAS、クロック、ライトイネーブル（WE）お
よび出力（イネーブル）などの従来のDRAM制御信号に対
するピンが設けられている。また、以下にさらに詳しく
説明するように、モードあるいは「特徴」を選択するた
めの２つのピンも設けられている。

【００６８】I/O制御回路は、また、カラムデコーダ205
あるいはカラムデコーダ206、またはその両方に対して
ページモードアクセスを実行するためのカラムアドレス
を内部に発生するように動作可能である従来のページモ
ード回路を備えている。好ましくは、当該分野において
よく知られているように、初期ページに対する初期カラ
ムアドレスは、外部のソースからCASを用いてラッチイ
ンされ、ページモード回路はそのアドレスからインクリ
メントし、その後に続く複数のページに対するアドレス
を発生する。メモリ200は、外部で発生されたマスタク
ロックのタイミングに基づいて動作可能であるシンクロ
ナスDRAMでもよい。また、I/O制御回路210は、従来のパ
ワー（POWER）入力および供給も実現する。

【００６９】本発明の原理によれば、好ましくは、グル
ープＩに属する複数のカラムに含まれている複数のセル
はランダムアクセスに用いられ、グループIIに属する複
数のカラムに含まれている複数のセルはページモードア
クセスに用いられ、グループIIIに属する複数のカラム
に含まれている複数のセルはシリアルアクセスに用いら
れる。なお、カラムアドレスがカラムデコーダ205およ
び206に対して与えられる方法によっては、グループII
に属する複数のカラムに対してランダムアクセスを行
い、グループＩに属する複数のカラムに対してページモ
ードアクセスを行うこともできる。

【００７０】メモリ200は、例えば以下のように構成さ
れる。アレイ201は、1024個のロー（つまり、Ｎ＝102
4）を有しており、そのうち512個ずつのローがサブアレ
イ201aおよび201bをそれぞれ構成している。グループＩ
は、512個のカラム（つまり、Ｘ＝512）を有しており、
カラムデコーダ205を介して64ビット位置にアクセスす
る（つまり、Ｊ＝64）。グループIIは、512個のカラム
からなり、カラムデコーダ206を介してやはり64ビット
位置にアクセスする（つまり、Ｋ＝64）。グループIII
は、512個のカラムからなり、それぞれが64個のカラム
からなる各サブグループに属する複数のカラムは、64−
シフトレジスタに接続されている（つまり、Ｍ＝64）。
この構成においては、Ｌ＝65である。つまり、グループ
ＩおよびグループIIに属する複数のカラムの各位置から
与えられた64ビットのパラレルデータと、グループIII
に属する複数のカラムから与えられた１ビットのシリア
ルデータと、を表している。特定の用途における要件次
第では、その他多くの構成を用いることが可能である。

【００７１】本発明の原理に基づくメモリ200の動作
を、図３に示すタイミング図の一例を参照しながら以下
に説明する。図３は、ランダム、ページおよびシリアル
アクセスを実行する期間の例を含む単一の「RASサイク
ル」を表現している。本実施形態によるメモリ200を実
際に物理的に動作させるに際しては、ある与えられた用
途で要求されるアクセスのタイプ、およびRASの各アク
ティブ期間の長さといった各種要因により、アクセスの
回数およびタイプは違ってくる。

【００７２】アクセスのタイプ、およびアクセスされる
複数のカラムが属しているグループは、部分的にモード
選択０（MODE SEL0）およびモード選択１（MODE SEL1）
入力において与えられる制御信号により制御される。こ
れらの信号は、好ましくは、アクセスのタイプおよび目
的とするカラムグループを「瞬時に（on-the-fly）」に
変えることができるように、ダイナミックであるものと
する。図示されている実施形態においては、MODE SEL0
およびMODE SEL1における各種ピンは、以下のようにデ
コードされる。

【００７３】MODE SEL０ MODE SEL1 アクセスタイプ ０ ０ グループＩランダム ０ １ グループＩページ １ ０ グループIIランダム １ １ グループIIページ RASの立ち下がりエッジと同期して、ローアドレス（ROW
ADDR）が回路2１0のアドレスラッチの中にラッチされ
る。ローアドレスデコーダは、このアドレスをデコード
し、アレイ201の中から選択されたローのワードライン2
02をアクティベートする。CASの立ち下がりエッジと同
期して、第１のカラムアドレス（COL ADD1）がアドレス
ラッチの中にラッチされる。本実施形態においては、第
１のCASサイクル中は、MODE SEL0およびMODE SEL1はと
もに論理ローレベルに設定されるので、第１のアクセス
は、グループＩのカラムの、ラッチインされたカラムア
ドレスに対応する位置に対するランダムアクセス（RAND
OM WORD1）となる。同時に、選択されたローを含むサブ
アレイ201に対応するシフトレジスタを介し、シリアル
ピン（serial）を通してシリアルアクセスをスタートす
ることもできる。シリアルアクセス（SERIAL DATA ACCE
SS）は、ローアドレスがラッチインされデコードされた
後、ただちにスタートすることができる。各シリアルア
クセスについて、ワード選択（つまり、選択されたロー
に沿ったワード位置の選択）は、対応するシフトレジス
タ207に対して、望み通りの順番でシフトクロックを選
択的にスタート／ストップさせることによって実現され
る。

【００７４】図３に示す実施形態においては、次にMODE
SEL0およびMODE SEL1は、グループIIのカラムに対して
ページモードアクセスを実行するために、ともに論理ハ
イレベルに設定される。第２のカラムアドレス（COL AD
D2）は、CASの第2のアクティブサイクルの立ち下がりエ
ッジと同期して受け取られ、回路210のアドレスラッチ
の中にラッチされる。このカラムアドレスは、ページア
ウトされるグループIIのカラムにおける第１の位置をア
ドレス指定する。この場合は、ページ１（PAGE1）がペ
ージアウトされる。グループIIのカラムに対して割り当
てられる、それに続く複数ページに対応するカラムアド
レスは、回路210内に設けられた従来のページモード回
路を用いて、受け取った第２のカラムアドレスからイン
クリメントを行うことによって発生される。図３に示す
実施形態においては、ページ１〜３（PAGE 1、PAGE 2お
よびPAGE 3）として３つの位置がページアウトされる
が、別の実施形態においては、次のランダムサイクルが
（存在する場合）いつ必要であるか、さらには、RASが
いつ論理ハイレベル（非アクティブ）に戻って（ＤＲＡ
Ｍによる実施形態の場合には）次のプリチャージサイク
ルをスタートさせなければならないかによって、この数
が違ってくることもある。

【００７５】図３に示すＲＡＳサイクルの例において
は、次に、グループＩのカラムに対して第２のランダム
アクセス（RANDOM WORD 2）が行われる。第３のカラム
アドレスは、第３のCASアクティブサイクルの立ち下が
りエッジと同期して取り出され、回路210のアドレスラ
ッチの中にラッチされる。MODE SEL0およびMODE SEL1に
おいて受け取られた制御信号は、ともに論理ローの状態
に遷移する。

【００７６】全RASサイクルは、RASの立ち上がりエッジ
によって規定されるRASアクティブ期間の終了と同時に
終了する。ここで、メモリ200はプリチャージに入る。
新しいRASサイクルは、プリチャージがなされ、アクセ
スすべき次のローを選択する次のローアドレスが指定さ
れた後、RASの次の立ち下がりエッジに同期して始ま
る。新しいローに対しても、システムの動作要件を満た
すために必要である場合には、ページモードアクセス、
ランダムアクセスおよびシリアルアクセスを組み合わせ
て行うことができる。

【００７７】以上に本発明およびその長所を詳細に説明
したが、本願明細書に開示された内容については、添付
の請求の範囲により規定される本発明の着想および範囲
を超えることなく、さまざまな変更、置換および改変を
加えることが可能であることは理解されたい。

【００７８】

【発明の効果】以上説明したように、本発明では、ある
RASアクティブサイクルのうち、ある割合をランダムア
クセスにあて、他の割合をページアクセスにあて、さら
に他の割合をシリアルアクセスにあてることを可能にす
るメモリ、およびそれを用いた処理システムを提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の原理を実現する１つ以上のメモリを用
いることができる典型的な情報処理システムの機能ブロ
ック図である。

【図２】本発明の原理を実現するメモリ装置の詳細な機
能ブロック図である。

【図３】図２のメモリを動作させることを可能にする方
法の一例を説明するタイミング図である。

【符号の説明】

１００ システム １０１ ＣＰＵ １０３ コアロジック １０４ 表示コントローラ １０５ システムメモリ １０６ デジタル／アナログ変換器（ＤＡＣ） １０７ 表示ユニット １０８ フレームバッファ ２００ メモリ ２０１ａ、２０１ｂ サブアレイ ２０２ ワードライン ２０３ ビットライン ２０５ａ、２０５ｂ、２０６ａ、２０６ｂ カラムデコ
ーダ回路 ２０７ シフトレジスタ ２０８ａ、２０８ｂ、２０９ マルチプレクサ ２１０ Ｉ／Ｏおよび制御回路 ２１１ ローデコーダ回路

───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ.

Claims (32)

【特許請求の範囲】
1. 【請求項１】 メモリセルのローおよびカラムよりなる
   アレイと、 アクセスのため該アレイの選択されたローを選択するロ
   ーデコーダ回路と、 該選択されたローに沿った該カラムの第１のグループ内
   の位置を選択する第１のカラムデコーダ回路と、 該選択されたローに沿った該カラムの第２のグループ内
   の位置を選択する第２のカラムデコーダ回路と、 該選択された第１および第２のカラムグループのうちの
   選択されたグループの該選択された位置に、該第１およ
   び第２のカラムデコーダ回路を介して、選択されたタイ
   プのアクセスを選択的に行う制御回路と、 を備えているメモリ。
2. 【請求項２】 前記選択されたタイプのアクセスが、ラ
   ンダムモードアクセスおよびページモードアクセスから
   なる群から選択される、請求項１に記載のメモリ。
3. 【請求項３】 前記制御回路が、アクセスのために前記
   グループを選択し、前記タイプのアクセスが、少なくと
   も１つの制御信号に応じて行われる、請求項１に記載の
   メモリ。
4. 【請求項４】 前記カラムの第３のグループに接続する
   少なくとも１つのシフトレジスタをさらに備え、前記選
   択されたローに沿った該第３のカラムグループ内のセル
   に対してシリアルアクセスを行う、請求項１に記載のメ
   モリ。
5. 【請求項５】 前記少なくとも１つのシフトレジスタが
   複数のシフトレジスタを包含する、請求項４に記載のメ
   モリ。
6. 【請求項６】 前記セルアレイが、ダイナミックランダ
   ムアクセスメモリセルアレイである、請求項１に記載の
   メモリ。
7. 【請求項７】 前記セルアレイが、スタティックランダ
   ムアクセスメモリセルアレイである、請求項１に記載の
   メモリ。
8. 【請求項８】 前記セルアレイが第１および第２のサブ
   アレイを備え、該第一および第２のサブアレイのそれぞ
   れが前記ローのうちの選択されたローを含む、請求項１
   に記載のメモリ。
9. 【請求項９】 前記第１のカラムデコーダ回路が、前記
   第１のカラムグループのビット線に接続される第１およ
   び第２のカラムデコーダを備え、該第１のカラムデコー
   ダは前記第１のサブアレイ内の位置にアドレスし、該第
   ２のカラムデコーダは前記第２のサブアレイ内の位置に
   アドレスする、請求項８に記載のメモリ。
10. 【請求項１０】 前記第２のカラムデコーダ回路が、前
    記第２のカラムグループのビット線に接続する第１およ
    び第２のカラムデコーダを備え、該第１のカラムデコー
    ダは前記第１のサブアレイ内の位置にアドレスし、該第
    ２のカラムデコーダは前記第２のサブアレイ内の位置に
    アドレスする、請求項８に記載のメモリ。
11. 【請求項１１】 前記少なくとも１つのシフトレジスタ
    が、前記メモリより外側の供給源から受け取られるクロ
    ック信号によってクロックされる、請求項１に記載のメ
    モリ。
12. 【請求項１２】 メモリセルのローおよびカラムよりな
    るアレイと、 アクセスのため該アレイのローをローアドレスに応じて
    選択するローデコーダ回路と、 カラムアドレスに応じて該アレイの該選択されたローに
    沿った該カラムの第１のグループ内の少なくとも１つの
    位置を選択するカラムデコーダ回路と、 該選択されたローに沿った該カラムの第２のグループ内
    の該セルに連続してアクセスする少なくとも１つのシフ
    トレジスタとを備えたメモリ。
13. 【請求項１３】 複数のカラムアドレスを生成するペー
    ジモード制御回路をさらに備え、該複数のアドレスは、
    前記選択されたローに沿った複数のページにアクセスす
    るために前記カラムデコーダに提供される、請求項１２
    に記載のメモリ。
14. 【請求項１４】 前記カラムデコーダと前記シフトレジ
    スタとの間のデータ交換を制御する入出力回路と、関連
    する入出力ピンと、をさらに備えている、請求項１２に
    記載のメモリ。
15. 【請求項１５】 前記入出力回路が、前記カラムデコー
    ダ回路を介して前記第１のカラムグループにアクセス
    し、また同時に前記少なくとも１つのシフトレジスタを
    介して前記第２のカラムグループに連続してアクセスし
    得るように動作可能である、請求項１４に記載のメモ
    リ。
16. 【請求項１６】 前記少なくとも１つのシフトレジスタ
    が複数のシフトレジスタを有しており、前記メモリが、
    前記第２のカラムグループのうちの対応するカラムにア
    クセスするために該シフトレジスタを選択する多重回路
    をさらに備えた、請求項１２に記載のメモリ。
17. 【請求項１７】 前記メモリセルアレイが第１および第
    ２のサブアレイを含み、前記ローの第１のグループが該
    第１のサブアレイを形成し、該ローの第２のグループが
    該第２のサブアレイを形成する、請求項１２に記載のメ
    モリ。
18. 【請求項１８】 前記第１のカラムグループのビット線
    に接続し前記第１および第２のサブアレイに共有される
    複数のセンスアンプをさらに備えた、請求項１７に記載
    のメモリ。
19. 【請求項１９】 前記カラムデコーダ回路が、前記第１
    のカラムグループの前記ビット線に接続し前記第１のサ
    ブアレイと関連する第１のカラムデコーダと、前記第１
    のカラムグループの前記ビット線に接続し前記第２のサ
    ブアレイと関連する第２のカラムデコーダとを備えた、
    請求項１８に記載のメモリ。
20. 【請求項２０】 前記カラムの第３のグループ内の少な
    くとも１つの位置を選択する第２のカラムデコーダ回路
    をさらに備えた、請求項１２に記載のメモリ。
21. 【請求項２１】 前記第１および第２のカラムデコーダ
    回路を介して、前記第１および第３のカラムグループの
    うちの選択されたグループ内の選択された位置へ選択さ
    れたタイプのアクセスを選択的に行う制御回路をさらに
    備えた、請求項２０に記載のメモリ。
22. 【請求項２２】 前記選択されたアクセスタイプが、ラ
    ンダムモードアクセスおよびページモードアクセスより
    なる群から選択される、請求項２１に記載のメモリ。
23. 【請求項２３】 前記制御回路が、前記第１および第３
    のカラムグループのうちの前記選択されたグループへの
    前記選択されたアクセスと同時に、前記少なくとも１つ
    のシフトレジスタを介するシリアルアクセスを提供する
    ように動作可能である、請求項２１に記載のメモリ。
24. 【請求項２４】 中央処理ユニットと、 該中央処理ユニットに接続されているバスと、 該バスに接続されているコアロジックと、 該コアロジックに接続されているメモリと、を備えてい
    る処理システムであって、該メモリは、 ローおよびカラムに配置されたメモリセルアレイと、 アクセスのために該アレイの選択されたローを選択する
    手段と、 該選択されたローおよび該カラムのうちの第１の選択さ
    れたカラムの該セルへのランダムおよびページモードア
    クセスを選択的に行う手段と、 該選択されたローおよび該カラムのうちの第２の選択さ
    れたカラムのセルへのシリアルアクセスを選択的に行う
    手段と、を有している、処理システム。
25. 【請求項２５】 前記シリアルアクセスを行う手段が、
    前記第１の選択されたカラムに少なくとも１回のアクセ
    スを行ってランダムおよびページモードアクセスを選択
    的に行う手段とほぼ同時に、該第２の選択されたカラム
    に連続アクセスを行うように動作可能である、請求項２
    ４に記載の処理システム。
26. 【請求項２６】 前記メモリがシステムメモリの少なく
    とも一部を含む、請求項２５に記載の処理システム。
27. 【請求項２７】 前記メモリが、表示コントローラを介
    して前記コアロジックに接続されているフレームバッフ
    ァメモリの少なくとも一部を含む、請求項２５に記載の
    処理システム。
28. 【請求項２８】 メモリセルのローおよびカラムよりな
    り、該セルカラムは複数の個別にアドレス可能なグルー
    プを含むメモリアレイへのアクセス方法であって、 アクセスのために該アレイのローを選択する工程と、 該カラムグループのうちの第１の選択されたグループに
    行うアクセスのタイプを選択する工程と、 該第１の選択されたカラムグループへ該選択されたタイ
    プのアクセスを行う工程と、 該カラムグループのうちの第２の選択されたグループに
    行うアクセスのタイプを選択する工程と、 該第２の選択されたカラムグループへ該選択されたタイ
    プのアクセスを行う工程とを包含するアクセス方法。
29. 【請求項２９】 前記アクセスのタイプを選択する工程
    のそれぞれは、アクセスのタイプをランダムモードアク
    セスおよびページモードアクセスよりなる群から選択す
    る工程を包含する、請求項２８に記載のアクセス方法。
30. 【請求項３０】 前記アクセスを行う工程はほぼ同時に
    行われる、請求項２８に記載のアクセス方法。
31. 【請求項３１】 メモリセルのローおよびカラムよりな
    るアレイと、該カラムの第１のグループ内の少なくとも
    １つの位置を選択するカラムデコーダ回路と、該カラム
    の第２のグループへのシリアルアクセスを提供する少な
    くとも１つのシフトレジスタとを備えたメモリへのアク
    セス方法であって、 アクセスのために該アレイのローを選択する工程と、 アクセスのために該第１のグループの少なくとも１つの
    カラムを選択するために少なくとも１つのアドレスを該
    カラムデコーダ回路に与える工程と、 該選択されたローと該第１のグループの該選択されたカ
    ラムとに沿った少なくとも１つの対応するセルに、ラン
    ダムモードアクセスおよびページモードアクセスから選
    択されるアクセスタイプでアクセスする工程と、 該第２のグループ内の少なくとも１つのカラムに対応す
    る該選択されたローに沿った少なくとも１つのセルに連
    続してデータアクセスを行う工程とを包含するアクセス
    方法。
32. 【請求項３２】 前記アクセスする工程と前記連続して
    データアクセスを行う工程とがほぼ同時に行われる、請
    求項３１に記載のアクセス方法。