JPH09232938A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH09232938A JPH09232938A JP8041388A JP4138896A JPH09232938A JP H09232938 A JPH09232938 A JP H09232938A JP 8041388 A JP8041388 A JP 8041388A JP 4138896 A JP4138896 A JP 4138896A JP H09232938 A JPH09232938 A JP H09232938A
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Abstract
(57)【要約】
【課題】低電圧及び高電圧電源系回路間で信号電圧のレ
ベル変換を行うにあたり、消費電流を増やすことなく、
電源投入直後あるいは低周波動作時の出力がHiZ状態
や中間電圧などの禁止されている状態になるのを防ぐこ
とにある。 【解決手段】入力ノードaにコンデンサCを介して接続
される出力PMOST2のゲートを、接地VSSおよび
高電圧電源VDD2の双方に降圧回路1,2およびMO
ST4,T3を介して接続する。しかも、これらMOS
T4,T3のゲートを入力電圧VIおよび出力電圧VO
で制御し、入力ノードaの電位VIのレベルによって降
圧回路1,2のどちらか一方を活性化することにより、
正しい出力電圧VOを得る。
ベル変換を行うにあたり、消費電流を増やすことなく、
電源投入直後あるいは低周波動作時の出力がHiZ状態
や中間電圧などの禁止されている状態になるのを防ぐこ
とにある。 【解決手段】入力ノードaにコンデンサCを介して接続
される出力PMOST2のゲートを、接地VSSおよび
高電圧電源VDD2の双方に降圧回路1,2およびMO
ST4,T3を介して接続する。しかも、これらMOS
T4,T3のゲートを入力電圧VIおよび出力電圧VO
で制御し、入力ノードaの電位VIのレベルによって降
圧回路1,2のどちらか一方を活性化することにより、
正しい出力電圧VOを得る。
Description
【0001】
【発明の属する技術分野】本発明はCMOS回路などの
レベルシフト回路に関し、特にCMOS回路の低電圧電
源回路と高電圧電源回路間で信号電圧の変換を行うレベ
ルシフト回路に関する。
レベルシフト回路に関し、特にCMOS回路の低電圧電
源回路と高電圧電源回路間で信号電圧の変換を行うレベ
ルシフト回路に関する。
【0002】
【従来の技術】従来、この種のレベルシフト回路は、例
えば特開昭60−51322号公報にもあるように、一
般に知られている。
えば特開昭60−51322号公報にもあるように、一
般に知られている。
【0003】図4はかかる従来の一例を示すレベルシフ
ト回路図である。図4に示すように、このレベルシフト
回路は、低電圧電源(接地)VSSと第1の高電圧電源
VDD1間に直列に接続してなるNチャネルMOSトラ
ンジスタT1(以下、NMOST1と称す)およびPチ
ャネルMOSトランジスタT2(以下、PMOST2と
称す)と、これらのMOST1,T2のゲート(ノード
a,b)間に接続したコンデンサCと、第1の高電圧電
源VDD1とは異なる第2の高電圧電源VDD2および
PMOST2のゲート間に接続したダイオードD1から
なる降圧回路1と、PMOST2のゲートおよびVDD
1間に接続したダイオードD4とを備え、入力電圧VI
をNMOST1のゲート(ノードa)に供給し、出力電
圧VOをMOST1,T2の接続点(ノードe)から取
り出すことにより、低電圧駆動回路(図示省略)と高電
圧駆動回路(図示省略)間の電圧レベル調整を行うもの
である。ここで、コンデンサCの容量は、PMOST2
のゲート容量よりも大きい容量を有する。
ト回路図である。図4に示すように、このレベルシフト
回路は、低電圧電源(接地)VSSと第1の高電圧電源
VDD1間に直列に接続してなるNチャネルMOSトラ
ンジスタT1(以下、NMOST1と称す)およびPチ
ャネルMOSトランジスタT2(以下、PMOST2と
称す)と、これらのMOST1,T2のゲート(ノード
a,b)間に接続したコンデンサCと、第1の高電圧電
源VDD1とは異なる第2の高電圧電源VDD2および
PMOST2のゲート間に接続したダイオードD1から
なる降圧回路1と、PMOST2のゲートおよびVDD
1間に接続したダイオードD4とを備え、入力電圧VI
をNMOST1のゲート(ノードa)に供給し、出力電
圧VOをMOST1,T2の接続点(ノードe)から取
り出すことにより、低電圧駆動回路(図示省略)と高電
圧駆動回路(図示省略)間の電圧レベル調整を行うもの
である。ここで、コンデンサCの容量は、PMOST2
のゲート容量よりも大きい容量を有する。
【0004】また、降圧回路1としてのダイオードD1
は、ゲート,ドレインを短絡したNMOSトランジスタ
で置換するか、もしくはかかるNMOSトランジスタを
複数個直列接続しても同様である。その際は、ゲート,
ドレインを短絡接続した側を第2の高電圧電源VDD2
に、ソース側をPMOST2のゲートに接続することに
より実現することができる。
は、ゲート,ドレインを短絡したNMOSトランジスタ
で置換するか、もしくはかかるNMOSトランジスタを
複数個直列接続しても同様である。その際は、ゲート,
ドレインを短絡接続した側を第2の高電圧電源VDD2
に、ソース側をPMOST2のゲートに接続することに
より実現することができる。
【0005】図5(a),(b)はそれぞれ図4におけ
る回路動作を説明するための入力状態による入力電圧お
よびゲート電圧特性図である。図5(a)に示すよう
に、VtpはPMOST2のしきい値電圧、Vfはダイ
オードD1,D4の順方向電圧、VBはノードbの電圧
を表わし、〔VDD1−|Vtp|〕はPMOST2の
オン/オフ電圧、〔VDD2−Vf〕はノードbの取り
うる最低の電圧を表わす。電源投入後、入力電圧VIが
一度変化するまでの期間においては、NMOST1,P
MOST2が共にオフとなっている場合がある。このと
き、出力電圧VOは、ノードeの状態が通常禁止されて
いるHiZ(ハイインピーダンス)出力状態となる。つ
いで、この期間を過ぎて入力電圧VIが立上がると、ノ
ードbのゲート電圧VBも立上がり、その状態で出力電
圧VOを含む各点の電圧も安定する。
る回路動作を説明するための入力状態による入力電圧お
よびゲート電圧特性図である。図5(a)に示すよう
に、VtpはPMOST2のしきい値電圧、Vfはダイ
オードD1,D4の順方向電圧、VBはノードbの電圧
を表わし、〔VDD1−|Vtp|〕はPMOST2の
オン/オフ電圧、〔VDD2−Vf〕はノードbの取り
うる最低の電圧を表わす。電源投入後、入力電圧VIが
一度変化するまでの期間においては、NMOST1,P
MOST2が共にオフとなっている場合がある。このと
き、出力電圧VOは、ノードeの状態が通常禁止されて
いるHiZ(ハイインピーダンス)出力状態となる。つ
いで、この期間を過ぎて入力電圧VIが立上がると、ノ
ードbのゲート電圧VBも立上がり、その状態で出力電
圧VOを含む各点の電圧も安定する。
【0006】また、図5(b)に示すように、電源投入
後、入力電圧VIに高電圧が供給され且つその電圧が一
度変化するまでの期間においては、NMOST1,PM
OST2が共にオンとなっている場合がある。このと
き、出力電圧VOは、VDD1とVSSの中間電圧
(X)を出力することになる。しかる後、入力電圧VI
が下がり、ノードbの電圧VBとの間に所定差ができる
と、各ノードの電圧も安定する。
後、入力電圧VIに高電圧が供給され且つその電圧が一
度変化するまでの期間においては、NMOST1,PM
OST2が共にオンとなっている場合がある。このと
き、出力電圧VOは、VDD1とVSSの中間電圧
(X)を出力することになる。しかる後、入力電圧VI
が下がり、ノードbの電圧VBとの間に所定差ができる
と、各ノードの電圧も安定する。
【0007】しかしながら、いずれの入力状態にして
も、両期間の状態では、入力電圧VIが変化するまで、
PMOST2のゲート電圧VBを変えることはできな
い。
も、両期間の状態では、入力電圧VIが変化するまで、
PMOST2のゲート電圧VBを変えることはできな
い。
【0008】図6は従来の他の例を示すレベルシフト回
路図である。図6に示すように、降圧回路としてのダイ
オードとして、ゲート,ドレインを短絡したPMOST
6,T7を直列接続したものであり、T7のソース側を
VDD2に、T6のゲート,ドレイン側をPMOST2
のゲートにそれぞれ接続している。要するに、PMOS
T6のドレインに寄生ダイオードがあるため、PMOS
T2のゲート・ドレイン間のダイオードD4が不用にな
る。なお、この回路動作は、前述した図4の回路と同様
の動作を行う。
路図である。図6に示すように、降圧回路としてのダイ
オードとして、ゲート,ドレインを短絡したPMOST
6,T7を直列接続したものであり、T7のソース側を
VDD2に、T6のゲート,ドレイン側をPMOST2
のゲートにそれぞれ接続している。要するに、PMOS
T6のドレインに寄生ダイオードがあるため、PMOS
T2のゲート・ドレイン間のダイオードD4が不用にな
る。なお、この回路動作は、前述した図4の回路と同様
の動作を行う。
【0009】
【発明が解決しようとする課題】上述した従来のレベル
シフト回路は、出力トランジスタとしてのPMOST2
のゲートが入力ノードaにコンデンサCを介して接続さ
れるとともに、高電圧電源VDD1,VDD2にダイオ
ードあるいはゲート,ドレインを短絡したMOSトラン
ジスタを介して接続されるため、PMOST2のゲート
に多くの電荷が蓄えられて高電位になる。しかも、入力
ノードaが低電位の状態で電源が投入された場合には、
MOST1,T2が共にオフ(不活性の状態)で、出力
電圧VOはHiZ状態となる。また、PMOST2のゲ
ートに蓄えられる電荷が少なく低電位となり、さらに入
力ノードaが高電位の状態で電源が投入された場合に
は、MOST1,T2が共にオン(活性化の状態)とな
って貫通電流が流れ、出力電圧VOは中間電圧出力とな
る。
シフト回路は、出力トランジスタとしてのPMOST2
のゲートが入力ノードaにコンデンサCを介して接続さ
れるとともに、高電圧電源VDD1,VDD2にダイオ
ードあるいはゲート,ドレインを短絡したMOSトラン
ジスタを介して接続されるため、PMOST2のゲート
に多くの電荷が蓄えられて高電位になる。しかも、入力
ノードaが低電位の状態で電源が投入された場合には、
MOST1,T2が共にオフ(不活性の状態)で、出力
電圧VOはHiZ状態となる。また、PMOST2のゲ
ートに蓄えられる電荷が少なく低電位となり、さらに入
力ノードaが高電位の状態で電源が投入された場合に
は、MOST1,T2が共にオン(活性化の状態)とな
って貫通電流が流れ、出力電圧VOは中間電圧出力とな
る。
【0010】このように、いずれの状態においても、出
力トランジスタとしてのPMOST2のゲートと各電源
のいずれかとの間に活性化された電流経路が存在せず、
そのゲートは最初の電位を維持することになる。
力トランジスタとしてのPMOST2のゲートと各電源
のいずれかとの間に活性化された電流経路が存在せず、
そのゲートは最初の電位を維持することになる。
【0011】したがって、かかる従来のレベルシフト回
路は、電源投入後、入力ノードの電位が一度変化するま
では、通常禁止されているHiZ状態や中間電圧出力状
態になる場合があるという欠点がある。
路は、電源投入後、入力ノードの電位が一度変化するま
では、通常禁止されているHiZ状態や中間電圧出力状
態になる場合があるという欠点がある。
【0012】また、このレベルシフト回路は、ダイオー
ドあるいはゲート,ドレインを短絡したMOSトランジ
スタを介して高電圧電源(VDD1,VDD2)に接続
されるため、これら高電圧電源のいずれかにリーク電流
がながれ且つ入力ノードが低電位のときには、PMOS
T2のゲート電位を低電位に保持できず、出力電圧VO
がHiZ状態出力になってしまう。その結果、従来のレ
ベルシフト回路では、低周波動作等の低電位レベル入力
時に、正しい出力電圧VOを保持できない場合があると
いう欠点がある。
ドあるいはゲート,ドレインを短絡したMOSトランジ
スタを介して高電圧電源(VDD1,VDD2)に接続
されるため、これら高電圧電源のいずれかにリーク電流
がながれ且つ入力ノードが低電位のときには、PMOS
T2のゲート電位を低電位に保持できず、出力電圧VO
がHiZ状態出力になってしまう。その結果、従来のレ
ベルシフト回路では、低周波動作等の低電位レベル入力
時に、正しい出力電圧VOを保持できない場合があると
いう欠点がある。
【0013】本発明の目的は、上述したような電源投入
後、入力ノードの電圧が変化しなくても、正しい出力電
圧を得られるようにするとともに、消費電流を増やさず
に且つ低周波動作等の低電位レベル入力時においても正
しい出力電圧を保持することのできるレベルシフト回路
を提供することにある。
後、入力ノードの電圧が変化しなくても、正しい出力電
圧を得られるようにするとともに、消費電流を増やさず
に且つ低周波動作等の低電位レベル入力時においても正
しい出力電圧を保持することのできるレベルシフト回路
を提供することにある。
【0014】
【課題を解決するための手段】本発明のレベルシフト回
路は、接地および第1の電源間に直列接続し且つ一方の
ゲートに入力電圧を供給するとともに、その接続点より
出力電圧を取り出す一導電型および逆導電型のMOSト
ランジスタ対と、前記MOSトランジスタ対のゲート間
に接続するコンデンサと、前記MOSトランジスタ対の
うち前記第1の電源側に接続するMOSトランジスタの
ゲートおよび第2の電源間に直列接続した制御用MOS
トランジスタおよび第1の降圧回路と、前記MOSトラ
ンジスタ対のうち前記第1の電源側に接続するMOSト
ランジスタのゲートおよび接地間に直列接続した第2の
降圧回路および入力段MOSトランジスタとを有し、前
記入力段MOSトランジスタのゲートに前記入力電圧を
供給する一方、前記制御用MOSトランジスタのゲート
に前記出力電圧を供給し、電源投入時の前記入力電圧に
よって前記第1,第2の降圧回路のいずれか一方を活性
化するように構成される。
路は、接地および第1の電源間に直列接続し且つ一方の
ゲートに入力電圧を供給するとともに、その接続点より
出力電圧を取り出す一導電型および逆導電型のMOSト
ランジスタ対と、前記MOSトランジスタ対のゲート間
に接続するコンデンサと、前記MOSトランジスタ対の
うち前記第1の電源側に接続するMOSトランジスタの
ゲートおよび第2の電源間に直列接続した制御用MOS
トランジスタおよび第1の降圧回路と、前記MOSトラ
ンジスタ対のうち前記第1の電源側に接続するMOSト
ランジスタのゲートおよび接地間に直列接続した第2の
降圧回路および入力段MOSトランジスタとを有し、前
記入力段MOSトランジスタのゲートに前記入力電圧を
供給する一方、前記制御用MOSトランジスタのゲート
に前記出力電圧を供給し、電源投入時の前記入力電圧に
よって前記第1,第2の降圧回路のいずれか一方を活性
化するように構成される。
【0015】また、本発明のレベルシフト回路は、接地
および第1の電源間に直列接続し且つ一方のゲートに入
力電圧を供給するとともに、その接続点より出力電圧を
取り出す一導電型および逆導電型のMOSトランジスタ
対と、前記MOSトランジスタ対のゲート間に接続する
コンデンサと、前記MOSトランジスタ対のうち前記第
1の電源側に接続するMOSトランジスタのゲートおよ
び第2の電源間に接続した制御トランジスタと、前記出
力電圧を反転して供給するために前記MOSトランジス
タ対の接続点および前記制御トランジスタのゲート間に
接続したインバータと、前記MOSトランジスタ対のう
ち前記第1の電源側に接続するMOSトランジスタのゲ
ートおよび接地間に直列接続した降圧回路および入力段
トランジスタとを有し、前記入力段トランジスタのゲー
トに前記入力電圧を供給し、電源投入時の前記入力電圧
によって前記降圧回路および前記制御トランジスタのい
ずれか一方を活性化するように構成される。
および第1の電源間に直列接続し且つ一方のゲートに入
力電圧を供給するとともに、その接続点より出力電圧を
取り出す一導電型および逆導電型のMOSトランジスタ
対と、前記MOSトランジスタ対のゲート間に接続する
コンデンサと、前記MOSトランジスタ対のうち前記第
1の電源側に接続するMOSトランジスタのゲートおよ
び第2の電源間に接続した制御トランジスタと、前記出
力電圧を反転して供給するために前記MOSトランジス
タ対の接続点および前記制御トランジスタのゲート間に
接続したインバータと、前記MOSトランジスタ対のう
ち前記第1の電源側に接続するMOSトランジスタのゲ
ートおよび接地間に直列接続した降圧回路および入力段
トランジスタとを有し、前記入力段トランジスタのゲー
トに前記入力電圧を供給し、電源投入時の前記入力電圧
によって前記降圧回路および前記制御トランジスタのい
ずれか一方を活性化するように構成される。
【0016】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0017】図1は本発明の一実施の形態を示すレベル
シフト回路図である。図1に示すように、本実施の形態
のレベルシフト回路は、低電圧系回路(図示省略)の出
力電圧を入力電圧VIとして供給され、レベル調整を行
って出力電圧VOを得ることにより、高電圧系回路(図
示省略)を駆動するものである。そのために、このレベ
ルシフト回路では、低電圧電源VSSおよび第1の高電
圧電源VDD1間に直列接続され且つその接続点(ノー
ドe)より出力電圧VOを取り出すNMOST1および
PMOST2と、これらMOST1,T2のゲート(ノ
ードa,b)間に接続されたコンデンサCと、アノード
側を第2の高電圧電源VDD2に接続したダイオードD
1などからなる第1の降圧回路1と、この降圧回路1を
形成するダイオードD1などのカソードにソースを接続
し且つPMOST2のゲートにドレインを接続するとと
もに、MOST1,T2の接続ノードeにゲートを接続
した制御用PMOSトランジスタT3と、アノード側を
PMOST3のドレインに直列接続したダイオードD
2,D3などからなる第2の降圧回路2と、この第2の
降圧回路2を形成するダイオードD3のカソードおよび
接地VSSにそれぞれソースおよびドレインを接続する
とともに、入力電圧VIが供給される入力ノードaにゲ
ートを接続した入力段MOSトランジスタT4とを有す
る。なお、前述した従来例同様、コンデンサCの容量
は、PMOST2のゲート容量よりも充分大きくなるよ
うに設定される。
シフト回路図である。図1に示すように、本実施の形態
のレベルシフト回路は、低電圧系回路(図示省略)の出
力電圧を入力電圧VIとして供給され、レベル調整を行
って出力電圧VOを得ることにより、高電圧系回路(図
示省略)を駆動するものである。そのために、このレベ
ルシフト回路では、低電圧電源VSSおよび第1の高電
圧電源VDD1間に直列接続され且つその接続点(ノー
ドe)より出力電圧VOを取り出すNMOST1および
PMOST2と、これらMOST1,T2のゲート(ノ
ードa,b)間に接続されたコンデンサCと、アノード
側を第2の高電圧電源VDD2に接続したダイオードD
1などからなる第1の降圧回路1と、この降圧回路1を
形成するダイオードD1などのカソードにソースを接続
し且つPMOST2のゲートにドレインを接続するとと
もに、MOST1,T2の接続ノードeにゲートを接続
した制御用PMOSトランジスタT3と、アノード側を
PMOST3のドレインに直列接続したダイオードD
2,D3などからなる第2の降圧回路2と、この第2の
降圧回路2を形成するダイオードD3のカソードおよび
接地VSSにそれぞれソースおよびドレインを接続する
とともに、入力電圧VIが供給される入力ノードaにゲ
ートを接続した入力段MOSトランジスタT4とを有す
る。なお、前述した従来例同様、コンデンサCの容量
は、PMOST2のゲート容量よりも充分大きくなるよ
うに設定される。
【0018】このため、本実施の形態におけるレベルシ
フト回路は、入力ノードaにコンデンサCを介して接続
されたPOMST2のゲートと低電圧電源VSSおよび
第2の高電圧電源VDD2との間を降圧回路1,2によ
り接続することにより、入力電圧VIによって降圧回路
1,2の一方を活性化するように制御するものである。
すなわち、降圧回路1,2の一方を活性化することによ
り、PMOST2のゲートの電圧VBは入力電圧VIに
応じた電位となり、出力電圧VOがHiZ状態あるいは
貫通電流による中間電圧状態になるのを防止している。
フト回路は、入力ノードaにコンデンサCを介して接続
されたPOMST2のゲートと低電圧電源VSSおよび
第2の高電圧電源VDD2との間を降圧回路1,2によ
り接続することにより、入力電圧VIによって降圧回路
1,2の一方を活性化するように制御するものである。
すなわち、降圧回路1,2の一方を活性化することによ
り、PMOST2のゲートの電圧VBは入力電圧VIに
応じた電位となり、出力電圧VOがHiZ状態あるいは
貫通電流による中間電圧状態になるのを防止している。
【0019】図2(a),(b)はそれぞれ図1におけ
る回路動作を説明するための入力状態による入力電圧お
よびゲート電圧特性図である。図2(a),(b)に示
すように、VIは入力電圧、VBはノードbの電圧、V
Oは出力電圧、VtpはPMOST2,T3,T4のし
きい値電圧、VfはダイオードD1〜D3の1個あたり
の順方向電圧である。また、図示していないが、NMO
ST1のしきい値電圧をVtn、第1,第2の降圧回路
1,2の降圧電圧をそれぞれVc1(=Vf),Vc2
(=2×Vf)、入力ノードaが高レベルのときの電圧
をVccとする。また、PMOST2を安定動作させる
関係から、次の条件式を満たすようにする。なお、この
条件式における左辺はノードbの電圧VB、右辺はPM
OST2のオン電圧を表わしている。
る回路動作を説明するための入力状態による入力電圧お
よびゲート電圧特性図である。図2(a),(b)に示
すように、VIは入力電圧、VBはノードbの電圧、V
Oは出力電圧、VtpはPMOST2,T3,T4のし
きい値電圧、VfはダイオードD1〜D3の1個あたり
の順方向電圧である。また、図示していないが、NMO
ST1のしきい値電圧をVtn、第1,第2の降圧回路
1,2の降圧電圧をそれぞれVc1(=Vf),Vc2
(=2×Vf)、入力ノードaが高レベルのときの電圧
をVccとする。また、PMOST2を安定動作させる
関係から、次の条件式を満たすようにする。なお、この
条件式における左辺はノードbの電圧VB、右辺はPM
OST2のオン電圧を表わしている。
【0020】VDD2−Vc1>VDD1−|Vtp| Vc2+|Vtp|<VDD1−|Vtp| Vc2+Vcc+|Vtp|>VDD1−|Vtp| まず、図2(a)に示すように、入力電圧VI=0V
(すなわち、VSS)でノードbの初期電圧がVB>V
DD1−|Vtp|であれば、NMOST1,PMOS
T2がともにオフで、出力電圧VOはVO=HiZとな
る。しかし、ノードbの電圧VBは、入力段PMOST
4がオンしているため、制御用PMOST3がオンであ
れば、第1の降圧回路1,制御用PMOST3,第2の
降圧回路2,入力段PMOST4の経路により、すなわ
ちVDD2とVSS間に流れる貫通電流によって生ずる
分圧により低下し、また制御用PMOST3がオフであ
れば、第2の降圧回路2,入力段PMOST4の経路に
より、すなわちノードbとVSS間に流れる電流により
低下し、VB≦VDD1−|Vtp|となる。このノー
ドbの電圧VBが≦VDD1−|Vtp|に変化したこ
とにより、PMOST2がオンし、出力電圧VOはVO
=VDD1となる。さらに、出力電圧VO=VDD1と
なることにより、制御用PMOST3は完全にオフとな
り、ノードbの電圧VBは、VB=Vc2+|Vtp|
<VDD1−|Vtp|で安定する。
(すなわち、VSS)でノードbの初期電圧がVB>V
DD1−|Vtp|であれば、NMOST1,PMOS
T2がともにオフで、出力電圧VOはVO=HiZとな
る。しかし、ノードbの電圧VBは、入力段PMOST
4がオンしているため、制御用PMOST3がオンであ
れば、第1の降圧回路1,制御用PMOST3,第2の
降圧回路2,入力段PMOST4の経路により、すなわ
ちVDD2とVSS間に流れる貫通電流によって生ずる
分圧により低下し、また制御用PMOST3がオフであ
れば、第2の降圧回路2,入力段PMOST4の経路に
より、すなわちノードbとVSS間に流れる電流により
低下し、VB≦VDD1−|Vtp|となる。このノー
ドbの電圧VBが≦VDD1−|Vtp|に変化したこ
とにより、PMOST2がオンし、出力電圧VOはVO
=VDD1となる。さらに、出力電圧VO=VDD1と
なることにより、制御用PMOST3は完全にオフとな
り、ノードbの電圧VBは、VB=Vc2+|Vtp|
<VDD1−|Vtp|で安定する。
【0021】つぎに、図2(b)に示すように、入力電
圧VI=Vcc、ノードbの初期電圧がVB≦VDD1
−|Vtp|であれば、NMOST1,PMOST2が
ともにオンで、出力電圧VOはT1,T2を通ってVD
D1,VSS間に流れる貫通電流から生ずる分圧によ
り、VO<VDD1−|Vtp|となり、制御用PMO
ST3はオンとなる。このため、ノードbの電圧VB
は、第1の降圧回路1,制御用PMOST3の経路によ
り、すなわちVDD2からノードbに流れ込む電流によ
り上昇し、VB≧VDD2−Vc2>VDD1−|Vt
p|となり、PMOST2がオフ、出力電圧VO=VS
Sとなる。このとき、このとき、VB>Vc2+Vcc
+|Vtp|であれば、第2の降圧回路2,入力段PM
OST4を通って電流が流れるので、ノードbの電位V
Bは低下するが、前述したように、第2の降圧回路2に
よる降圧電圧Vc2の設計条件により、VBはVDD1
−|Vtp|以下に下がることはない。このため、PM
OST2はオフで安定する。
圧VI=Vcc、ノードbの初期電圧がVB≦VDD1
−|Vtp|であれば、NMOST1,PMOST2が
ともにオンで、出力電圧VOはT1,T2を通ってVD
D1,VSS間に流れる貫通電流から生ずる分圧によ
り、VO<VDD1−|Vtp|となり、制御用PMO
ST3はオンとなる。このため、ノードbの電圧VB
は、第1の降圧回路1,制御用PMOST3の経路によ
り、すなわちVDD2からノードbに流れ込む電流によ
り上昇し、VB≧VDD2−Vc2>VDD1−|Vt
p|となり、PMOST2がオフ、出力電圧VO=VS
Sとなる。このとき、このとき、VB>Vc2+Vcc
+|Vtp|であれば、第2の降圧回路2,入力段PM
OST4を通って電流が流れるので、ノードbの電位V
Bは低下するが、前述したように、第2の降圧回路2に
よる降圧電圧Vc2の設計条件により、VBはVDD1
−|Vtp|以下に下がることはない。このため、PM
OST2はオフで安定する。
【0022】また、入力電圧VI=0Vでノードbの初
期電圧VB≦VDD1−|Vtp|の場合と入力電圧V
I=VCCでノードbの初期電圧VB>VDD1−|V
tp|の場合については、それぞれ前述した場合におけ
る安定状態と同じであるため、説明を省略する。
期電圧VB≦VDD1−|Vtp|の場合と入力電圧V
I=VCCでノードbの初期電圧VB>VDD1−|V
tp|の場合については、それぞれ前述した場合におけ
る安定状態と同じであるため、説明を省略する。
【0023】要するに、入力電圧VIが0Vのときは入
力段PMOST4がオン、制御用PMOST3オフとな
るので、第2の降圧回路2が活性化し、第1の降圧回路
1は不活性化される。また、入力電圧VIがVccのと
きは入力段PMOST4がオフ、制御用PMOST3オ
ンとなるので、第2の降圧回路2が不活性化され、第1
の降圧回路1は活性化される。しかるに、接続ノードb
の電位VBは、基準電源との電位差が活性化された降圧
回路によって決まる値以下となる電位である。その電位
はVIが0Vで且つMOST1がオフのとき、MOST
2がオンするVDD1−|Vtp|以下となり、またV
IがVccで且つMOST1がオンのとき、MOST2
がオフするVDD1−|Vtp|以上となる。
力段PMOST4がオン、制御用PMOST3オフとな
るので、第2の降圧回路2が活性化し、第1の降圧回路
1は不活性化される。また、入力電圧VIがVccのと
きは入力段PMOST4がオフ、制御用PMOST3オ
ンとなるので、第2の降圧回路2が不活性化され、第1
の降圧回路1は活性化される。しかるに、接続ノードb
の電位VBは、基準電源との電位差が活性化された降圧
回路によって決まる値以下となる電位である。その電位
はVIが0Vで且つMOST1がオフのとき、MOST
2がオンするVDD1−|Vtp|以下となり、またV
IがVccで且つMOST1がオンのとき、MOST2
がオフするVDD1−|Vtp|以上となる。
【0024】前述したように、ノードbの電圧VBが安
定状態では、降圧回路1,2は極めて高インピーダンス
状態であり、また入力電圧VIが0VからVccへ変化
する過渡状態、およびVccから0Vへ変化する過渡状
態では、ノードbの電圧VBはコンデンサCによるカッ
プリング効果によって動作初期のVI,VB間電位差を
ほぼ維持した状態で変化する。変化後は、前述した動作
により、安定状態に収束するか、または安定状態を維持
する。
定状態では、降圧回路1,2は極めて高インピーダンス
状態であり、また入力電圧VIが0VからVccへ変化
する過渡状態、およびVccから0Vへ変化する過渡状
態では、ノードbの電圧VBはコンデンサCによるカッ
プリング効果によって動作初期のVI,VB間電位差を
ほぼ維持した状態で変化する。変化後は、前述した動作
により、安定状態に収束するか、または安定状態を維持
する。
【0025】なお、第1の降圧回路1の降圧電圧Vc1
をVDD1−Vc1>VDD1−|Vtp|となるよう
に設計すれば、第2の高電圧電源VDD2を第1の高電
圧電源VDD1と同じにしても同様の効果が得られる。
をVDD1−Vc1>VDD1−|Vtp|となるよう
に設計すれば、第2の高電圧電源VDD2を第1の高電
圧電源VDD1と同じにしても同様の効果が得られる。
【0026】また、本実施の形態では、第2の高電圧電
源VDD2およびノードb間に第1の降圧回路1と制御
用MOST3を接続したが、これら第1の降圧回路1と
制御用MOST3の接続位置を入れ換えても、すなわち
VDD2側に制御用MOST3を接続し且つノードb側
に第1の降圧回路1を接続しても、同様の結果が得られ
ることは、言及するまでもない。
源VDD2およびノードb間に第1の降圧回路1と制御
用MOST3を接続したが、これら第1の降圧回路1と
制御用MOST3の接続位置を入れ換えても、すなわち
VDD2側に制御用MOST3を接続し且つノードb側
に第1の降圧回路1を接続しても、同様の結果が得られ
ることは、言及するまでもない。
【0027】さらに、本実施の形態では、第1および第
2の降圧回路1,2がダイオードD1,D2,D3を用
いた例を説明したが、これらのダイオードD1〜D3は
それぞれNMOSあるいはPMOSを用い、ゲートとド
レインあるいはソースを短絡して置き換えても、まった
く同様の結果が得られる。なお、その際は、MOSトラ
ンジスタのしきい値電圧とダイオードの順方向電圧とを
一致するように合わせるだけでよい。
2の降圧回路1,2がダイオードD1,D2,D3を用
いた例を説明したが、これらのダイオードD1〜D3は
それぞれNMOSあるいはPMOSを用い、ゲートとド
レインあるいはソースを短絡して置き換えても、まった
く同様の結果が得られる。なお、その際は、MOSトラ
ンジスタのしきい値電圧とダイオードの順方向電圧とを
一致するように合わせるだけでよい。
【0028】またさらに、本実施の形態では、第1およ
び第2の高電圧電源VDD1,VDD2に正電源を用い
たが、負電源を用いることも同様に可能である。かかる
負電源を用いる場合には、使用するMOSトランジスタ
の導電型を入れ換えることにより容易に達成することが
できる。
び第2の高電圧電源VDD1,VDD2に正電源を用い
たが、負電源を用いることも同様に可能である。かかる
負電源を用いる場合には、使用するMOSトランジスタ
の導電型を入れ換えることにより容易に達成することが
できる。
【0029】また、上述した実施の形態では、降圧回路
1としてダイオード1個、降圧回路2としてダイオード
2個接続しているが、その際使用されるダイオードの接
続数は入力電圧VIと電源電圧VSS,VDD1,VD
D2とMOSトランジスタのしきい値電圧又はダイオー
ドの順方向電圧によって設計されるものである。このた
め、降圧回路1として使用されるダイオードなどの接続
数nは、VDD2−n×Vf>VDD1−|Vtp|、
降圧回路2として使用されるダイオードなどの接続数m
は、Vcc+m×Vf+|Vtp|>VDD1−|Vt
p|、m×Vf+|Vtp|<VDD1−|Vtp|の
条件を満たすn,mであり、n×Vf<|Vtp|であ
れば、第2の高電圧電源VDD2に替えて、第1の高電
圧電源VDD1を用いても同様の結果が得られる。
1としてダイオード1個、降圧回路2としてダイオード
2個接続しているが、その際使用されるダイオードの接
続数は入力電圧VIと電源電圧VSS,VDD1,VD
D2とMOSトランジスタのしきい値電圧又はダイオー
ドの順方向電圧によって設計されるものである。このた
め、降圧回路1として使用されるダイオードなどの接続
数nは、VDD2−n×Vf>VDD1−|Vtp|、
降圧回路2として使用されるダイオードなどの接続数m
は、Vcc+m×Vf+|Vtp|>VDD1−|Vt
p|、m×Vf+|Vtp|<VDD1−|Vtp|の
条件を満たすn,mであり、n×Vf<|Vtp|であ
れば、第2の高電圧電源VDD2に替えて、第1の高電
圧電源VDD1を用いても同様の結果が得られる。
【0030】図3は本発明の他の実施の形態を示すレベ
ルシフト回路図である。図3に示すように、本実施の形
態のレベルシフト回路も、低電圧系回路の出力電圧を入
力電圧VIとして供給され、レベル調整を行って出力電
圧VOを得ることにより、高電圧系回路を駆動するもの
である。そのために、このレベルシフト回路では、低電
圧電源VSSおよび第1の高電圧電源VDD1間に直列
接続されたNMOST1およびPMOST2からなり、
その接続点(ノードe)より出力電圧VOを取り出す出
力段トランジスタ回路3と、これらMOST1,T2の
ゲート(ノードa,b)間に接続されたコンデンサC
と、ドレインを第2の高電圧電源VDD2に接続し且つ
ソースをMOST2のゲートに接続した制御用NMOS
トランジスタT3と、ノードeおよびNMOST3のゲ
ート間に接続し、出力電圧VOを反転して供給するた反
転増幅回路(インバータ)INVと、アノード側をNM
OST3のソースに直列接続したダイオードD2,D3
からなる降圧回路2と、この降圧回路2を形成するダイ
オードD3のカソードおよび接地VSSにそれぞれソー
スおよびドレインを接続するとともに、入力電圧VIが
供給される入力ノード(a)にゲートを接続した入力段
MOSトランジスタT4とを有する。この場合も、前述
した従来例同様、コンデンサCの容量は、PMOST2
のゲート容量よりも充分大きくなるように設定される。
ルシフト回路図である。図3に示すように、本実施の形
態のレベルシフト回路も、低電圧系回路の出力電圧を入
力電圧VIとして供給され、レベル調整を行って出力電
圧VOを得ることにより、高電圧系回路を駆動するもの
である。そのために、このレベルシフト回路では、低電
圧電源VSSおよび第1の高電圧電源VDD1間に直列
接続されたNMOST1およびPMOST2からなり、
その接続点(ノードe)より出力電圧VOを取り出す出
力段トランジスタ回路3と、これらMOST1,T2の
ゲート(ノードa,b)間に接続されたコンデンサC
と、ドレインを第2の高電圧電源VDD2に接続し且つ
ソースをMOST2のゲートに接続した制御用NMOS
トランジスタT3と、ノードeおよびNMOST3のゲ
ート間に接続し、出力電圧VOを反転して供給するた反
転増幅回路(インバータ)INVと、アノード側をNM
OST3のソースに直列接続したダイオードD2,D3
からなる降圧回路2と、この降圧回路2を形成するダイ
オードD3のカソードおよび接地VSSにそれぞれソー
スおよびドレインを接続するとともに、入力電圧VIが
供給される入力ノード(a)にゲートを接続した入力段
MOSトランジスタT4とを有する。この場合も、前述
した従来例同様、コンデンサCの容量は、PMOST2
のゲート容量よりも充分大きくなるように設定される。
【0031】まず、図3の回路において、NMOSのし
きい値電圧をVtn、PMOSのしきい値電圧をVt
p、ダイオードD1,D2からなる降圧回路2の降圧電
圧をVc3、ノードbの電圧をVB、入力ノードaにお
ける入力電圧VIが高レベルのときの電圧をVcc、出
力ノードeの電圧をVOで表わす。また、降圧回路2は
その降圧電圧Vc3がVc3+|Vtp|<VDD1−
|Vtp|で且つVc3+Vcc+|Vtp|>VDD
1−|Vtp|となるように設計し、反転増幅回路IN
Vはその反転電位レベルがMOST1,T2ともオンと
なる出力電圧VOよりも高くなるように設定しているも
のとする。
きい値電圧をVtn、PMOSのしきい値電圧をVt
p、ダイオードD1,D2からなる降圧回路2の降圧電
圧をVc3、ノードbの電圧をVB、入力ノードaにお
ける入力電圧VIが高レベルのときの電圧をVcc、出
力ノードeの電圧をVOで表わす。また、降圧回路2は
その降圧電圧Vc3がVc3+|Vtp|<VDD1−
|Vtp|で且つVc3+Vcc+|Vtp|>VDD
1−|Vtp|となるように設計し、反転増幅回路IN
Vはその反転電位レベルがMOST1,T2ともオンと
なる出力電圧VOよりも高くなるように設定しているも
のとする。
【0032】ついで、入力電圧VIがVI=0VでMO
ST1がオフのとき、入力段MOST4はオンし、その
ときのノードbの電圧VBは、制御用MOST5がオフ
であれば、降圧回路2とMOST4を介して流れる電流
により、VB<Vc3+|Vtp|<VDD1−|Vt
p|であるので、出力段トランジスタ回路3のMOST
2はオンし、出力電圧VOはVDD1となる。このと
き、逆に制御用MOST5がオンであれば、MOST
5,降圧回路2,MOST4を介しVDD2とVSS間
に流れる貫通電流により生ずる分圧でもって中間電位、
すなわちVB<VDD1−|Vtp|となり、MOST
2がオンするので、出力電圧VOは、VDD1となる。
したがって、反転増幅回路INVの出力は0Vとなり、
MOST5はオンからオフとなるので、最初流れていた
貫通電流も遮断される。
ST1がオフのとき、入力段MOST4はオンし、その
ときのノードbの電圧VBは、制御用MOST5がオフ
であれば、降圧回路2とMOST4を介して流れる電流
により、VB<Vc3+|Vtp|<VDD1−|Vt
p|であるので、出力段トランジスタ回路3のMOST
2はオンし、出力電圧VOはVDD1となる。このと
き、逆に制御用MOST5がオンであれば、MOST
5,降圧回路2,MOST4を介しVDD2とVSS間
に流れる貫通電流により生ずる分圧でもって中間電位、
すなわちVB<VDD1−|Vtp|となり、MOST
2がオンするので、出力電圧VOは、VDD1となる。
したがって、反転増幅回路INVの出力は0Vとなり、
MOST5はオンからオフとなるので、最初流れていた
貫通電流も遮断される。
【0033】一方、入力電圧VIがVccでMOST1
がオンのとき、ノードbの初期電圧VBがVDD1−|
Vtp|以下であれば、出力電圧VOはMOST2がオ
ンで中間電圧となるが、その中間電圧は反転増幅回路I
NVの反転電圧以下であるため、INVの出力はVDD
1である。このため、MOST5はオンし、VBはVB
≧VDD2−Vtnとなる。したがって、あらかじめV
DD2−Vtn>VDD1−|Vtp|となるように設
計しておけば、MOST2はオフすることができる。
がオンのとき、ノードbの初期電圧VBがVDD1−|
Vtp|以下であれば、出力電圧VOはMOST2がオ
ンで中間電圧となるが、その中間電圧は反転増幅回路I
NVの反転電圧以下であるため、INVの出力はVDD
1である。このため、MOST5はオンし、VBはVB
≧VDD2−Vtnとなる。したがって、あらかじめV
DD2−Vtn>VDD1−|Vtp|となるように設
計しておけば、MOST2はオフすることができる。
【0034】また、ノードbの初期電圧VBがVDD1
−|Vtp|以上であれば、MOST2がオフで出力電
圧VOは0Vとなる。この結果、INVの出力はVDD
1となり、MOST5がオンするので、このMOST5
を介して流れ込む電流により、ノードbの電圧VBは、
VB≧VDD2−Vtnとなる。したがって、あらかじ
めVDD2−Vtn>VDD1−|Vtp|となるよう
に設計しておけば、MOST2はオフする。このとき、
VB>Vc3+Vcc+|Vtp|であれば、降圧回路
2,MOST4を通って電流が流れVBは低下するが、
前述したように、降圧回路2の降圧電圧Vc3の設計条
件より、このVBがVDD1−|Vtp|以下に下がる
ことはないため、MOST2はオフで安定する。
−|Vtp|以上であれば、MOST2がオフで出力電
圧VOは0Vとなる。この結果、INVの出力はVDD
1となり、MOST5がオンするので、このMOST5
を介して流れ込む電流により、ノードbの電圧VBは、
VB≧VDD2−Vtnとなる。したがって、あらかじ
めVDD2−Vtn>VDD1−|Vtp|となるよう
に設計しておけば、MOST2はオフする。このとき、
VB>Vc3+Vcc+|Vtp|であれば、降圧回路
2,MOST4を通って電流が流れVBは低下するが、
前述したように、降圧回路2の降圧電圧Vc3の設計条
件より、このVBがVDD1−|Vtp|以下に下がる
ことはないため、MOST2はオフで安定する。
【0035】要するに、入力電圧VIが0Vときは、M
OST4がオンとなり、降圧回路2が活性化され、降圧
回路を兼ねたMOST5はオフし、ノードbの電圧VB
はMOST2がオンするための電圧VDD1−|Vtp
|以下となり、また入力電圧VIがVccのときは、M
OST4がオフとなり、降圧回路2が不活性化され、降
圧回路を兼ねたMOST5がオンし、ノードbの電圧V
BはMOST2がオフするための電圧VDD1−|Vt
p|以上となる。
OST4がオンとなり、降圧回路2が活性化され、降圧
回路を兼ねたMOST5はオフし、ノードbの電圧VB
はMOST2がオンするための電圧VDD1−|Vtp
|以下となり、また入力電圧VIがVccのときは、M
OST4がオフとなり、降圧回路2が不活性化され、降
圧回路を兼ねたMOST5がオンし、ノードbの電圧V
BはMOST2がオフするための電圧VDD1−|Vt
p|以上となる。
【0036】上述した降圧回路2は、ノードbの電圧V
Bが安定状態において極めて高いインピーダンス状態に
なり、入力電圧VIが0VからVCC、またはVCCか
ら0Vに変化する過渡状態においては、ノードbの電圧
VBがコンデンサCによるカップリング効果によって動
作初期の入力ノードaおよびb間の電位差、すなわちV
I・VB電位差を維持した状態で変化する。この入力電
圧変化後は、前述した各入力電圧状態による出力安定化
と同じ動作により、安定状態に収束するか、または安定
状態を維持する。
Bが安定状態において極めて高いインピーダンス状態に
なり、入力電圧VIが0VからVCC、またはVCCか
ら0Vに変化する過渡状態においては、ノードbの電圧
VBがコンデンサCによるカップリング効果によって動
作初期の入力ノードaおよびb間の電位差、すなわちV
I・VB電位差を維持した状態で変化する。この入力電
圧変化後は、前述した各入力電圧状態による出力安定化
と同じ動作により、安定状態に収束するか、または安定
状態を維持する。
【0037】なお、Vtn<|Vtp|となるように設
計すれば、第2の高電圧電源VDD2を第1の高電圧電
源VDD1と同じにしても同様の結果が得られる。
計すれば、第2の高電圧電源VDD2を第1の高電圧電
源VDD1と同じにしても同様の結果が得られる。
【0038】さらに、本実施の形態では、降圧回路2の
ダイオードD2,D3をゲートとドレインもしくはソー
スを接続したMOSトランジスタに置換えてもよく、前
述した一実施の形態同様に、各種の変形例を実現するこ
とができる。
ダイオードD2,D3をゲートとドレインもしくはソー
スを接続したMOSトランジスタに置換えてもよく、前
述した一実施の形態同様に、各種の変形例を実現するこ
とができる。
【0039】
【発明の効果】以上説明したように、本発明のレベルシ
フト回路は、出力段トランジスタ回路におけるPMOS
T2のゲートと低電圧電源間、およびPMOST2のゲ
ートと第2の高電圧電源間をそれぞれ降圧回路および入
出力電圧で制御されるMOSトランジスタを介して接続
し、入力電圧のレベルによって前記降圧回路のどちらか
一方を活性化することにより、入力ノードにコンデンサ
を介して接続されたPMOST2のゲートの電圧レベル
を決定することができ、出力ノードがHiZ状態になっ
たり、あるいは貫通電流により中間電圧になるのを防止
できるので、電源投入後に入力電圧が一度も変化しなく
ても、正しい出力電圧を得ることができるという効果が
ある。
フト回路は、出力段トランジスタ回路におけるPMOS
T2のゲートと低電圧電源間、およびPMOST2のゲ
ートと第2の高電圧電源間をそれぞれ降圧回路および入
出力電圧で制御されるMOSトランジスタを介して接続
し、入力電圧のレベルによって前記降圧回路のどちらか
一方を活性化することにより、入力ノードにコンデンサ
を介して接続されたPMOST2のゲートの電圧レベル
を決定することができ、出力ノードがHiZ状態になっ
たり、あるいは貫通電流により中間電圧になるのを防止
できるので、電源投入後に入力電圧が一度も変化しなく
ても、正しい出力電圧を得ることができるという効果が
ある。
【0040】また、本発明のレベルシフト回路は、降圧
回路および入出力電圧で制御されるMOSトランジスタ
を設けることにより、出力段トランジスタ回路のPMO
ST2のゲートといずれかの電源間にリーク電流が流れ
ても、第1または第2の降圧回路の働きにより、リーク
による電位変化を無視することができるので、消費電流
を増やさずに済み、特に低周波動作等の低電位レベル入
力時においても正しい出力電位を保持できるという効果
がある。
回路および入出力電圧で制御されるMOSトランジスタ
を設けることにより、出力段トランジスタ回路のPMO
ST2のゲートといずれかの電源間にリーク電流が流れ
ても、第1または第2の降圧回路の働きにより、リーク
による電位変化を無視することができるので、消費電流
を増やさずに済み、特に低周波動作等の低電位レベル入
力時においても正しい出力電位を保持できるという効果
がある。
【図1】本発明の一実施の形態を示すレベルシフト回路
図である。
図である。
【図2】図1における回路動作を説明するための入力状
態による入力電圧およびゲート電圧特性図である。
態による入力電圧およびゲート電圧特性図である。
【図3】本発明の他の実施の形態を示すレベルシフト回
路図である。
路図である。
【図4】従来の一例を示すレベルシフト回路図である。
【図5】図4における回路動作を説明するための入力状
態による入力電圧およびゲート電圧特性図である。
態による入力電圧およびゲート電圧特性図である。
【図6】従来の他の例を示すレベルシフト回路図であ
る。
る。
1,2 降圧回路 T3,T5 制御用トランジスタ T4 入力段トランジスタ D1〜D3 ダイオード INV インバータ C コンデンサ VDD1,VDD2 高電圧電源 VSS 低電圧電源 VI 入力電圧 VO 出力電圧
Claims (15)
- 【請求項1】 接地および第1の電源間に直列接続し且
つ一方のゲートに入力電圧を供給するとともに、その接
続点より出力電圧を取り出す一導電型および逆導電型の
MOSトランジスタ対と、前記MOSトランジスタ対の
ゲート間に接続するコンデンサと、前記MOSトランジ
スタ対のうち前記第1の電源側に接続するMOSトラン
ジスタのゲートおよび第2の電源間に直列接続した制御
用MOSトランジスタおよび第1の降圧回路と、前記M
OSトランジスタ対のうち前記第1の電源側に接続する
MOSトランジスタのゲートおよび接地間に直列接続し
た第2の降圧回路および入力段MOSトランジスタとを
有し、前記入力段MOSトランジスタのゲートに前記入
力電圧を供給する一方、前記制御用MOSトランジスタ
のゲートに前記出力電圧を供給し、電源投入時の前記入
力電圧によって前記第1,第2の降圧回路のいずれか一
方を活性化することを特徴とするレベルシフト回路。 - 【請求項2】 前記第1,第2の降圧回路は、それぞれ
1つもしくは複数個のダイオードを直列接続して形成し
た請求項1記載のレベルシフト回路。 - 【請求項3】 前記第1,第2の降圧回路は、それぞれ
1つもしくは複数個のMOSトランジスタを直列接続し
且つゲートとドレインあるいはソースを短絡接続した請
求項1記載のレベルシフト回路。 - 【請求項4】 前記第1の降圧回路は、ダイオードを1
つあるいは複数個直列接続し、前記第2の降圧回路は、
複数個のMOSトランジスタを直列接続し且つそれぞれ
のゲートとドレインもしくはソースを短絡接続した請求
項1記載のレベルシフト回路。 - 【請求項5】 前記制御用MOSトランジスタおよび前
記入力段MOSトランジスタは、同じ導電型のMOSト
ランジスタで形成した請求項1記載のレベルシフト回
路。 - 【請求項6】 前記第2の電源を前記第1の電源で置き
換えた請求項1記載のレベルシフト回路。 - 【請求項7】 前記コンデンサは、前記MOSトランジ
スタ対のうち前記第1の電源側に接続するMOSトラン
ジスタのゲート容量よりも大きくした請求項1記載のレ
ベルシフト回路。 - 【請求項8】 前記制御トランジスタおよび第1の降圧
回路は、接続順序を逆にし、前記第2の電源側に前記制
御トランジスタを接続し、前記MOSトランジスタ対の
うち前記第1の電源側に接続するMOSトランジスタの
ゲート側に前記第1の降圧回路を接続した請求項1記載
のレベルシフト回路。 - 【請求項9】 接地および第1の電源間に直列接続し且
つ一方のゲートに入力電圧を供給するとともに、その接
続点より出力電圧を取り出す一導電型および逆導電型の
MOSトランジスタ対と、前記MOSトランジスタ対の
ゲート間に接続するコンデンサと、前記MOSトランジ
スタ対のうち前記第1の電源側に接続するMOSトラン
ジスタのゲートおよび第2の電源間に接続した制御トラ
ンジスタと、前記出力電圧を反転して供給するために前
記MOSトランジスタ対の接続点および前記制御トラン
ジスタのゲート間に接続したインバータと、前記MOS
トランジスタ対のうち前記第1の電源側に接続するMO
Sトランジスタのゲートおよび接地間に直列接続した降
圧回路および入力段トランジスタとを有し、前記入力段
トランジスタのゲートに前記入力電圧を供給し、電源投
入時の前記入力電圧によって前記降圧回路および前記制
御トランジスタのいずれか一方を活性化することを特徴
とするレベルシフト回路。 - 【請求項10】 前記降圧回路は、1つもしくは複数個
のダイオードを直列接続して形成した請求項9記載のレ
ベルシフト回路。 - 【請求項11】 前記降圧回路は、1つもしくは複数個
のMOSトランジスタを直列接続し且つゲートとドレイ
ンあるいはソースを短絡接続した請求項9記載のレベル
シフト回路。 - 【請求項12】 前記制御用MOSトランジスタおよび
前記入力段MOSトランジスタは、互いに逆の導電型の
MOSトランジスタで形成した請求項9記載のレベルシ
フト回路。 - 【請求項13】 前記第2の電源を前記第1の電源で置
き換えた請求項9記載のレベルシフト回路。 - 【請求項14】 前記コンデンサは、前記MOSトラン
ジスタ対のうち前記第1の電源側に接続するMOSトラ
ンジスタのゲート容量よりも大きくした請求項9記載の
レベルシフト回路。 - 【請求項15】 前記制御用MOSトランジスタは、N
チャネルMOSトランジスタを用い且つ前記入力段MO
Sトランジスタは、PチャネルMOSトランジスタを用
い、前記制御用MOSトランジスタに降圧機能を持たせ
た請求項9記載のレベルシフト回路。
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Family Applications (1)
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