JP2930982B2 - GaAs集積回路およびその製造方法 - Google Patents
GaAs集積回路およびその製造方法Info
- Publication number
- JP2930982B2 JP2930982B2 JP1218764A JP21876489A JP2930982B2 JP 2930982 B2 JP2930982 B2 JP 2930982B2 JP 1218764 A JP1218764 A JP 1218764A JP 21876489 A JP21876489 A JP 21876489A JP 2930982 B2 JP2930982 B2 JP 2930982B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- compound semiconductor
- photoresist
- cap
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/072—Heterojunctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Description
体的には集積回路中のガリウムひ素ヘテロ接合電界効果
トランジスタの製造プロセスに係る。
はMODFET、二次元電子ガスFETに対してはTEGFET、高電
子移動度トランジスタに対してはHEMTとして知られ、こ
こでの目的のためには一般にヘテロ接合電界効果トラン
ジスタ又はHFETとよぶ)は、帯域幅及び雑音指数の点で
通常の(非ヘテロ接合)金属−半導体FET(MESFET)に
比べ、優れた動作特性をもつ。たとえば、ディングル
(Dingle)らにより、本発明と同じ譲渡人に譲渡された
米国特許第4,163,237号を参照のこと。HEFTを用いるこ
との1つの欠点は、ウエハ全体、あるいは単一チップ全
体ですら一定のデバイス特性をもたせて集積型に製作す
ることの困難さにある。たとえば、HFETの閾値は単一の
チップ中で非常に変化しうるため、HFETを用いて作られ
た論理回路は、信頼性よく動作せず、ウエハから動作す
る回路を生産する歩留りが減少する。
造をもつエンハンスメント・モード及びデプレッション
・モードHFETの両方を製造する新しいプロセスを発明し
た。これらの利点は一般に第1の禁制帯ギャップを有す
る化合物半導体のバッファの層を成長させ、第2の禁制
帯ギャップを有する化合物半導体の第1のスペーサ層を
成長させ、第2の禁制帯ギャップを有するドープされた
化合物半導体のドナ層を成長させ、第1の禁制帯ギャッ
プを有するアンドープ化合物半導体の第1のキャップ層
を成長させ、第3の禁制帯ギャップを有するアンドープ
化合物半導体のエッチ停止層を成長させ、第1の禁制帯
ギャップを有するアンドープ化合物半導体の第2のキャ
ップ層を成長させることにより実現される。第2及び第
3の禁制帯ギャップは第1の禁制帯ギャップより大き
い。層の厚さを精密に制御するため、層は分子ビームエ
ピタキシーにより成長させるのが好ましい。
い、エピタキシャル層の選択された領域を分離する工
程、エピタキシャル層の選択された領域をHFETの主平面
を形成すべくあらかじめ決められた深さまでエッチング
する工程;エンハンスト・モードFET及びデプレッショ
ン・モードFETのソース/ドレイン領域を形成する工
程;ソース/ドレイン領域に電極を形成する工程、誘電
体層を堆積させる工程、開孔のため誘電体層を選択的に
エッチングする工程及び得られた構造を不活性化する工
程を含む。各所望の層を相互接続するため、誘電体層を
堆積する工程、開孔のため誘電体層を選択的にエッチン
グする工程及び相互接続層を形成する工程はくり返して
よい。
HFETの閾値電圧の均一性を確実にする。エッチング停止
層によりエンハンスメント・モードHFETを形成すべきウ
ェハの精密なエッチングが可能になる。加えて、得られ
たHFET構造は本質的に平坦で、ウェハの信頼性ある金属
部形成を可能にする。
を減少させるべきエピタキシャル層のあらかじめ決めら
れた深さまで、分離用ドーパントをウェハに選択的に注
入し、あらかじめ決められた温度でウェハをアニーリン
グし、エピタキシャル層を完全に貫いて基板中まで、分
離用ドーパントを選択的にウェハ中に注入し、あらかじ
め決められた温度より低い温度でウェハの2度目のアニ
ーリングをすることにより得られる。
ひ素(GaAs)及びアルミニウム・ガリウムひ素(AlGaA
s)を基本にしているが、インジウム・アルミニウムひ
素(InAlAs)及びインジウム・ガリウムひ素(InGaAs)
のような他の化合物半導体材料で置きかえることができ
る。AlGaAs中のアルミニウムの濃度(すなわちモル分
率)は通常AlXGa1-XAs中のXで規定され、Xは0(アル
ミニウム0%又は含まない)から1(100%アルミニウ
ム又はガリウムを含まず)まで、材料に必要な禁制帯ギ
ャップに依存して変る。一般にアルミニウムが多いほ
ど、AlGaAs材料の禁制帯ギャップは大きくなる。ここの
目的のためには、ガリウムひ素はGaAsと定義され、アル
ミニウム・ガリウムひ素はAlGaAsと定義される。AlGaAs
中のアルミニウムの濃度はその中のアルミニウムの割合
で示される。
プレッション・モード選択ドープヘテロ接合電界効果ト
ランジスタ(以後それぞれE−HFET及びD−HFETとよ
ぶ)の両方の製作の準備ができたウエハの断面図(比率
は実際とは異なる)が示されている。ここでは詳細に述
べないが、層3ないし11(そのうち層4ないし10はここ
ではエピタキシャル層と総称し、層は暫定層とよぶ)を
分子線エピタキシー(MBE)装置内で半絶縁性GaAs基板
2上に成長させ、基板2から本質的に連続した層を形成
する。GaAs及びAlGaAs層を成長できるそのようなMBE装
置の1つは、カリフォルニア、サンタクララのバリアン
アソシエート製のバリアンゲンIIである。しかし、金属
有機物化学気相堆積(MOCVD)又は金属有機物又はガス
ソースMBEにより、GaAs及びAlGaAs層を成長させること
は可能である。層3はその中にGaAsとAlGaAsの複数の層
を交互に含み、超格子を形成し、それは不純物及び欠陥
が基板2から上の層4ないし10中へ伝搬する可能性を下
る。この超格子はより厚いバッファ層4の必要性を下
げ、エピタキシャル層の成長に必要な時間を減す。層3
中にそのような交互になった層が10以上あることが好ま
しく、各AlGaAsは10%ないし60%の許容アルミニウム濃
度をもつ。交互になった層のそれぞれ電子又は正孔波動
関数、たとえば4ナノメータ又はそれ以下の厚さをも
つ。一例として22%のアルミニウム濃度を用いると、10
の交互の層又は周期で十分なことがわかっている。その
結果、層3の全体の厚さは約80ナノメータになる。
を、典型的な場合約10ないし1000ナノメータ、好ましく
は300ナノメータの厚さに堆積させる。以下で述べるよ
うにバッファ層4はE−HFET及びD−HFETのチャネル又
は活性領域である二次元電子ガス(2−DEG)を保持す
る。対応するE−HFET及びD−HFETのドレイン及びソー
ス電極間で電流が流れるのは、チャネル内である。
ナ層6をスペーサ層5上に堆積させ、第2のスペーサ層
7をドナ層上に堆積させる。第1及び第2のスペーサ及
びドナ層5、6、7は、AlGaAsでできている。しかし、
ドナ層6はドープされ、以下でより詳細に説明する。ド
ーピング濃度はD−HFET及びE−HFETの閾値電圧に強い
影響を与える。E−HFETの場合、ゼロバイアス下でドナ
層6を確実に完全に空乏にするため、ドナ層は30ナノメ
ータの厚さより小さくすべきである。更に、ドナ層6及
びスペーサ層5、7中の許容される均一なアルミニウム
の濃度は、10%ないし60%で、22%が好ましい。用いる
ドーパントとしてはシリコンが好ましいが、セレンのよ
うな他のドーパントも層6の伝導形をN形にするのに使
用できる。同じドーパントはウエハ1中のN形伝導形領
域が必要な領域に、注入するために使用される。ドナ層
6中のドーピング濃度は、その後のウエハアニール工程
前で5×1017ないし2×1018原子cm-3の範囲で、6×10
17原子cm-3が好ましい。同様にベリリウム、炭素又は他
の適当な物質も層6の伝導形をP形にするために使用で
きる。以下で詳細に述べるように、第1のスペーサ層5
は2−DEGをバッファ層4に閉じ込め、層5及び6中の
不純物による2−DEGの散乱を減すことにより、2−DEG
の電子移動を増し、層4及び5増の界面は2−DEGの移
動度を増す。第1のスペーサ層5に沿った第2のスペー
サ層7はアニーリングのようなその後の高温プロセス
中、ドナ層6からのドーパントの外方拡散を吸収する働
きをする。スペーサ層5の厚さは、所望のE−HFET又は
D−HFETの伝達関数と2−DEG中の電子移動度の所望の
増加とのいずれを重視するかで決り、1ないし5ナノメ
ータの範囲の厚さになり、以下でより詳細に述べるよう
に、ウエハアニーリング工程の後、許容しうる妥当な厚
さは約2,5ナノメータである。同様に、第2のスペーサ
層7の厚さは第1のスペーサ層5の場合と同様である。
しかし、第2層7の基本的な目的は、ドナ層6からのド
ーパントを吸収し、ドーパントが2上の層に達するのを
防止することにあり、アニール後最終的には厚さをもた
なくてもよい。それに対して、第1のスペーサ層5は2
−DEGをバッファ層4に適切に閉じ込めるのに十分な厚
さをもたなければならない。従って、第2のスペーサ層
7の厚さは、第1のスペーサ層5の厚さより幾分小さく
できる。
で、以下で詳細に議論されるように、E−HFET及びD−
HFET用のショットキー障壁ゲート電極及びオーム性ドレ
イン及びソース接触をその上に形成するために用いられ
る。キャップ層8、10は約10ナノメータの厚さである。
アンドープAlGaAsエッチ停止層9はキャップ層8、10の
間に配置され、約30ナノメータの厚さで、やはり以下で
詳細に述べるように、E−HFET用のエッチ停止層として
働く。エッチ停止層9中のアルミニウム濃度は10ないし
60%で、50%が好ましい。
ニウム濃度はエッチ停止層9と本質的に同じで、キャッ
プ層8、10とほぼ同じ厚さをもつ。以下でより詳細に述
べるように、保護層11はウエハ1を最後のエッチ及びゲ
ート形成のための金属堆積のための汚染又は損傷から保
護するための犠牲になる。
HFETゲートの2−DEG層からの距離がE−HFET及びD−H
FETの閾値を決る。以下で詳細に議論するように、対応
する距離はD−HFETの場合層5−10の厚さにより、また
E−HFETの場合層5−8の厚さにより決る。層5−10の
厚さは厳密さを必要とし、10分の1ナノメータの誤差
で、D−HFETの閾値は約2ないし5ミリボルト、E−HF
ETの閾値は約2ミリボルト変動する。従って、E−HFET
とD−HFETの所望の特性が一度決り、ドナ層6のドナ濃
度が決ると、層5−10の厚さが計算される。ドナ層6に
対して上で与えられたアニール後のドーピング濃度を用
いると、0.2ボルトの閾値電圧をもつ一例としてのE−H
FETの場合、層5−8の組合された厚さは、本質的に50
ナノメータである。同様に、−0.6ボルトの閾値をもつ
一例としてのD−HFETの場合、層5−10を組合せた厚さ
は本質的に100ナノメータである。
4、第1及び第2のスペーサ層5、7、ドナ層6、第1
及び第2のキャップ層8、10及びエッチ停止層9を含
む。超格子構造3及び保護層11は残りの層4−10ととも
に組合せて用いると有利であるが、本発明の特許請求の
範囲において欠くことのできないものではない。更に、
第1及び第2のスペーサ層5、7は上で述べたように、
MESFETデバイスを製作する時ウエハから削除することが
できる。
離が作られる。第2図において、フォトレジストの層12
(たとえばジプレーAZ−1350Jフォトレジス)を堆積さ
せパターン形成し、分離井戸を形成すべきウエハ1の露
出された領域を残す。典型的な場合、ウエハ全体がE−
HFET又はD−HFETを形成すべき場所を除いて露出され
る。注入源(図示されていない)は分離ドーパント13を
供給し、好ましくはイオン化した酸素で、それはウエハ
中に追いやられる。イオン化した酸素のエネルギーベル
の例は、20ないし160keV、線量は5×1012ないし1.5×1
014酸素イオンcm-2で、エネルギーが高くなるほど、深
く注入される。注入の例は1×1014cm-2で40keV、次に1
20keVにおいてである。ウエハ1中で得られる酸素原子
のピーク濃度は5×1018ないし1×1019原子cm-3であ
る。注入された酸素は注入に対して露出されたウエハの
伝導性を破壊し、それにより分離しその後ウエハ1中に
形成されるデバイスに対する容量負荷を減す。得られた
分離領域14は、第3図に示されるように形成される。
トレジストを堆積させる(図示されていない)。E−HF
ETを形成すべきウエハの領域で、下のウエハを露出させ
るためこのフォトレジストをパターン形成する。次に露
出された保護層11は以下で述べるAlGaAsエッチャントを
用いて、第2のキャップ層10までエッチされる。第2の
キャップ層10はそれ自身エッチ停止層9を露出するた
め、エッチされる。次に、フォトレジスト(図示されて
いない)を除去し、ウエハを完全に清浄化させる。フォ
トレジスト層11の先にエッチされていない部分及び露出
されたエッチ停止層9を同時にエッチし、D−HFETを形
成すべき第2のキャップ層10の部分と、E−HFETを形成
すべき第1のキャップ層の部分を露出させる。これによ
り第3図に示されるような構造が本質的に得られる。
エッチングは、GaAsが除去されるまで通常のヨウ化カリ
ウム/ヨウ素(KI/I2)溶液中でウエハを湿式エッチす
るのが好ましい。あるいは反応性イオンエッチを用いて
もよい。エッチングと選択的であるが、GaAsの第2のキ
ャップ層10をAlGaAsエッチ停止層9まで過剰にエッチン
グすることは、厳密でなくてよい。第2のキャップ層10
をエッチ停止層9中まで過剰にエッチングすると、第2
のキャップ層10が確実に除去され、エッチ停止層9がよ
り均一になるため有利である。しかし、第2のキャップ
層10までのAlGaAs保護層11のエッチング及び第1のキャ
ップ層8までのエッチ停止層9のエッチングは、上で述
べたように、後に形成されるD−HFET及びE−HFETの動
作にとって厳密さを要する。このエッチングは過剰エッ
チングにより第1のキャップ層8及び第2のキャップ層
10の厚さを減さないようにするため、非常に選択的であ
るとともに、露出されたAlGaAsのすべてを除去するのに
効果的でなければならない。AlGaAs層11及び9を選択的
にエッチングする好ましいプロセスの詳細については、
エフ・レン(F.Ren)らにより、上で引用した同時に出
願した明細書中に述べられている。ウエハ1は最初稀釈
された(水中に20:1)水酸化アンモニウムで清浄化し、
次に稀釈された(水中に1:1)フッ化水素酸でエッチ
し、再び稀釈NH4OHで洗浄することにより、GaAs上のAlG
aAsを数百まで選択的にエッチできると言えば、ここで
は十分である。
示された構造が得られる。露出された第1のキャップ層
8はE−HFETの表面に隣接した部分を形成し、第2のキ
ャップ層10はD−HFETの表面に隣接した部分を形成す
る。上で述べた浅い分離工程は、層9、10及び11のエッ
チング後に行うこともできることを理解すべきである。
を、E−HFET及びD−HFET用のゲートを形成するため、
ウエハ上に堆積させる。ゲートに好ましい耐熱性金属は
タングステンシリサイド(W1Si0.45)でスパッタで堆積
させる。しかし、窒素タングステン(WN)又はタングス
テンシリサイド・ナイトライド(WSiN)も使用できる。
W1Si0.45は高結晶化温度(850℃以上)をもち、高く高
温アニール工程でもアモルファスのままで、従ってGa,A
s,W及びSiの相互拡散に対する障壁として役立つ。更
に、その後に形成されるゲートの抵抗率を下るため、タ
ングステンの層を対応する形のシリサイド上に堆積させ
ることもできる。次にフォトレジストの層を金属15上に
堆積させ、パターン形成し、E−HFET及びD−HFETのゲ
ートとなるべき部分のフォトレジスト16を残す。次に好
ましくは三フッ化窒素(NF3)、六フッ化イオウ(SF6)
又は四フッ化炭素(CF4)を用いた反応性イオンエッチ
(RIE)により露出させた金属15をエッチし、パターン
形成されたフォトレジスト16下に金属15を残す。
第5図中のゲート電極17が残る。次に、シリコンである
ドーパントをウエハ中に選択的に注入し、E−HET及び
D−HETのN形ソース及びドレイン領域を形成する。最
初にフォトレジスト18の層を堆積させパターン形成し
て、N形領域を形成したいウエハの部分を露出させる。
ここで第5図に示されるように、パターン形成されたフ
ォトレジスト18が分離領域14を被覆するが、フォトレジ
スト18はウエハの任意の領域を被覆してよい。次に注入
源(図示されていない)から単価にイオン化したシリコ
ン原子19がフォトレジスト18及びゲート電極17の被覆す
るウエハ1の部分を除き、露出されたウエハ中に注入さ
れる。このプロセスにより、第6図に示された自己整合
構造が得られる。注入後、フォトレジスト18(第5図)
が除去される。ウエハ1中へのシリコン注入の効果は、
注入された層をn形に変え、それは層4ないし10中では
“n"を印されている。シリコンの注入によりバッファ層
4の注入領域中の2−DEG層が破壊され、ゲート17下の
非注入領域中にのみ2−DEGが残る。ここで、“トラン
ジスタ機能”はシリコン注入領域間でのみ可能で、ゲー
ト17に印加された電圧により制御される。エピタキシャ
ル層中の注入シリコンの濃度は、ソース及びドレイン領
域に対してできるだけ低い抵抗率を得るため、可能な限
り高くすべきである。シリコンイオンの注入は20ないし
150keVのエネルギーをもち、3×1012ないし3×1013シ
リコンイオンcm-2の線量をもつ。注入の一例ではドーズ
が2×1013イオンcm-2、30keVで、次に2×1013イオンc
m-2のドーズ、120keVにおいてである。アニーリング工
程前のウエハ1中のシリコンイオンの得られるピーク濃
度は、1×1018ないし3×1018イオンcm-3である。実際
には2×1018シリコンイオンcm-3の濃度が上限である。
E−HFET及びD−HFETのソース及びドレイン領域として
は、ドナ層と同じ伝導形、ここではN形であることが好
ましいが、上で述べたように、ベリリウムのような他の
ドーパントを注入することにより、ソース及びドレイン
領域をP形にすることができる。ドナ層6は注入に用い
られるのと同じドーパントをドープするのが好ましい。
シリコン注入種が活性化される。アニーリング工程の例
は、100ミリTorrの圧力又はそれ以上でひ素の雰囲気中
で、好ましくは二酸化シリコン(SiO2)、シリコンオキ
シナイトライド(SiOxNy)又はシリコン窒化物(Si
xNy)のキャプ層(図示されていない)とともに、約10
分間、約800℃の温度でウエハ1を加熱することであ
る。あるいは、たとえば825℃で30秒間、急速熱アニー
ルを用いることもできる。先に述べたように、ドナ層6
中のシリコンドーパントは外方拡散し、先にアンドープ
AlGaAsスペーサ層5、7の部分をAlGaAsに変換し、ここ
での目的ではドナ層6から区別できないようになる。す
なわち、ドナ層6からのドーパントを吸収するスペーサ
層5、7の部分は実効的にドナ層6の部分となる。しか
し、上で述べたように、ドナ層6中のドーパントは第1
のキャップ層8又はバッファ層4に到達してはならな
い。より具体的には、スペーサ層5は十分な幅をもち、
2−DEGはウエハ1のアニーリング後バッファ層4中に
残る。第7図中に示されるように、層4、5及び6はそ
の伝導帯下端のエネルギーダイアグラムが、層4、5及
び6と対応して水平方向に示されている。EFは図示され
た構造のフェルミエネルギーレベルである。図示される
ように、スペーサ層5の幅は2−DEGを適切な位置、ス
ペーサ層5及びバッファ層4により形成されるポテンシ
ャル井戸中に保つために厳密さを要する。上で述べたよ
うに、スペーサ層5の幅はアニーリング後約2.5ナノメ
ータで、2−DEGの適切な閉じ込めのためには、約22%
のアルミニウム濃度をもつべきである。
よぶ第2の分離注入が行われ、E−HFET及びD−HFETの
完全な分離が確実になる。フォトレジスト20(第6図)
を堆積し、パターン形成し第2図のフォトレジスト12と
本質的に同じパターンが得られる。この方式によりフォ
トレジスト20及びフォトレジスト12のパターン形成用マ
スクと同じマスクを用いることが可能になる。次に、ウ
エハ1は注入源(図示されていない)に露出され、それ
は浅い注入に用いられたのと同じもの、たとえば酸素が
望ましい分離用ドーパント21を供給する。注入の例は13
0keVにおいて2×1013の二価にイオン化した酸素イオン
cm-2で、5×1017ないし5×1018原子cm-3のピーク濃度
が得られる。しかし、ホウ素、アルゴン又は水素のよう
な他の注入種も用いることができることを理解すべきで
ある。深い分離注入の後、分離領域14はフォトレジスト
20の除去後、第8図に示されるように、少くとも超格子
構造3を貫いて延びる。この深い分離注入により、分離
領域14により分離されたHFET間のすべての可能性のある
低伝導路が、実質的に除去される。次に、ウエハ1はヘ
リウム又は窒素の雰囲気中で、たとえば500℃において1
0分間アニールされるか、たとえば550℃の温度において
30秒間急速熱アニールされる。
2のキャップ層8、10の表面隣接部分へのオーム性触媒
を必要とする。第8図において、フォトレジスト22を堆
積しパターン形成して、接触を形成すべき第1及び第2
のキャップ層8、10の部分を露出させる。金及びゲルマ
ニウム合金の第1層の例を、薄い交互になった層と混合
するかその中に堆積させる。次に一例の層としてニッケ
ル及び最後に一例としての金の層を堆積させ、層全体を
一括して23、23′と印をつける。金:ゲルマニウム合金
の第1の層はドープされたGaAsの第1及び第2のキャッ
プ層8、10へのオーム性触媒を確実にする。金:ゲルマ
ニウム/銀/金又はニッケル/金:ゲルマニウム/金の
ような他の金属及び合金も、ドープGaAsへのオーム性触
媒として使用できる。不要な金属23′はフォトレジスト
22を除去するとき、フォトレジスト22上の金属23′を
“リフトオフ”することにより除去される。以下でより
詳細に述べるように、もしアルミニウムをウエハ1上の
デバイスの相互接続に用いるなら、オーム性触媒とアル
ミニウム間の障壁を、W1Si0.45、WN又はWSiNのようなオ
ーム性接触子23上の最上部層として堆積させる。
去後、残ったオーム性接触金属23は第9図に示されるよ
うに、E−HFET及びD−HFETのソース/ドレイン接触子
である。次にウエハ1は金属オーム性接触特性のソース
/ドレイン接触子23を合金化し、下のソース及びドレイ
ンとオーム性触媒を形成するため、アニールされる。こ
のオーム性アニールはヘリウム又は窒素雰囲気中で、35
0−450℃の低温で10ないし60秒行う。
の堆積後行え、それによりオーム性接触金属23と深い分
離注入の両方のアニーリング工程を組合せることができ
る。オーム性アニールの後、典型的な場合二酸化シリコ
ン(SiO2)又はシリコンオキシナイトライド(SiOxNy)
のような第1の絶縁層を、好ましくはプラズマ補助化学
気相堆積(PCVD)により、第10図に示されるように堆積
させる。フォトレジスト(図示されていない)を堆積さ
せ、パターン形成して、ドレイン及びソース接触金属23
又はゲート17のような下の金属への窓又は開孔が必要な
部分で、第1の絶縁層24を露出させる。次に、たとえば
SF6、NF3又はCF4を用いたドライエッチングにより、通
常の非等方性エッチで第1の絶縁層をエッチングする。
次に、フォトレジスト(図示されていない)を除去し、
ウエハ1を洗浄し、第1の金属層25を堆積させる。第1
の金属相互接続層25はアルミニウムが好ましいが、(リ
フトオフ技術を用いて)金を金属22として用いることが
できる。上で論議したように、アルミニウム金属部を用
いるならば、アルミニウム/金相互作用を防止するた
め、W1Si0.45の障壁層をオーム性接触金属23を堆積させ
る。フォトレジスト(図示されていない)を次に堆積さ
せ、パターン形成して金属相互接続層25を残し、除去す
べき部分を露出させる。次に金属相互接続層25をエッチ
し、フォトレジスト(図示されていない)を除去する
と、本質的に第10図に示される構造が残る。第1の相互
接続層25は一例としての第10図中のE−HFET及びD−HF
ETのドレイン及びソース接触として示されている。
縁層24を必要に応じて非常に厚く、たとえば800ナノメ
ータに堆積させ、本質的に平坦な表面を形成するまでエ
ッチバックしてもよい。
属相互接続層25及び第1の絶縁層24上に堆積させる。絶
縁層26は第1の絶縁層24の組成と同様である。フォトレ
ジスト層(図示されていない)を堆積させ、パターン形
成して下の第1の金属相互接続層25への接触のために窓
又は開孔を形成すべき部分の第2の絶縁層26中の窓を露
出させる。次に、上で述べたように、通常の非等方性エ
ッチを用いて第2の絶縁層26をエッチする。次に、フォ
トレジスト(図示されていない)を除去し、第2の金属
相互接続層27を堆積させる。第2の金属相互接続層27上
にもう1つのフォトレジスト(図示されていない)を堆
積させ、不要な金属相互接続27の除去のためパターン形
成する。第2の金属相互接続層27は第11図において、第
1層の金属相互接続層25を通して一例としてのE−HFET
及びD−HFETの両方へのソース及びドレイン接触として
示されている。第2のレベルの金属相互接続層27(及び
それに続く任意の金属)は第1層の金属相互接続層25と
同じ組成であることが好ましい。
図に示される構造に他の金属相互接続層を加えることが
できる。最後の金属層、ここでは層27上に、もう1つの
絶縁層28及び不活性化層29を、完成した回路を汚染から
保護するため堆積させる。不活性化層29はシリコン窒化
物(Si3O4)又はSiOxNyが好ましい。層28、29上にフォ
トレジストを堆積させ、回路への外部導電体(図示され
ていない)のボンディングを可能にするため窓30を形成
すべき部分の層28、29を露出する目的で、パターン形成
される。層28、29は通常の非等方性エッチによりエッチ
され、フォトレジスト(図示されていない)が除去さ
れ、ボンディングパッド及びウエハ1を完成させるた
め、下の金属相互接続層27への窓がその中に残る。
おいて実際の比率とは異なることに注意すべきである。
特に、層9及び10の組合せた厚さは約50ナノメータで、
これは第1の金属層25の典型的な厚さ(500ないし1000
ナノメータ)に比べ非常に小さく、第9図の構造全体を
本質的に平坦にする。
念を含んだ他の実施例を用いてもよいことは、当業者に
は明らかであろう。従って、本発明はここで述べた実施
例には限定されず、特許請求の範囲に述べられた精神及
び視野にのみ限定されるべきである。
面図; 第2図は浅い分離用注入を行った第1図の構造を示す
図; 第3図は選択エッチ後の第2図の構造を示す図; 第4図は堆積させたゲート金属とパターン形成されたフ
ォトレジストをその上に有する第3図の構造を示す図; 第5図はE−HETとD−HET用の適切な位置のゲートを有
し、ドーパント注入を行った第4図の構造を示す図; 第6図は自己整合HFETドレイン及びソース領域を形成す
るための注入を行った後、深い分離用注入を行った第5
図の構造を示す図; 第7図は伝導帯下端のエネルギーダイヤグラムとそれに
対応する半導体層を表わす図; 第8図はソース/ドレイン領域の電極用に上に堆積させ
たパターン形成されたフォトレジストと金属を有する第
6図の構造を示す図; 第9図はソース/ドレイン領域電極用に、金属を残して
除去されたフォトレジストとマスクされない金属を有す
る第8図の構造を示す図; 第10図は第1の誘電体層とその上の第1の金属層を有す
る第9図の構造を示す図; 第11図は第2の誘電体層、第2の金属層及びその上の保
護層を有する第10図の完成した構造を示す図である。 主要符号の説明 4……バッファ層、5……第1のスペーサ層 6……ドナ層、7……第2のスペーサ層、 8……第1のキャップ層、9……エッチ停止層 10……第2のキャップ層、11……保護層 24、26……誘電体層 25、27……相互接続層
Claims (12)
- 【請求項1】第1の禁制帯ギャップを有する化合物半導
体のバッファ層(4)を成長させ、それから第2の禁制
帯ギャップを有するドープされた化合物半導体のドナ層
(6)を成長させる工程とを含むHFETを含む化合物半導
体集積回路の製造方法において、 前記ドナ層(6)の上に前記第1の禁制帯ギャップを有
するアンドープ化合物半導体の第1のキャップ層(8)
を成長させる工程; 前記第1のキャップ層(8)の上に第3の禁制帯ギャッ
プを有するアンドープ化合物半導体のエッチ停止層
(9)を成長させる工程;および 前記エッチ停止層(9)の上に前記第1の禁制帯ギャッ
プを有するアンドープ化合物半導体の第2のキャップ層
(10)を成長させる工程とからなり、 前記第2および第3の禁制帯ギャップは前記第1の禁制
帯ギャップより大きく、前記第1のキャップ層(8)が
後に作られるE−FETの主平面となり、前記第2のキャ
ップ層(10)が後に作られるD−FETの主平面となり、
該主平面上にHFETのゲート電極(17)およびソース/ド
レイン接触子(23)が形成されることを特徴とする化合
物半導体集積回路の製造方法。 - 【請求項2】前記第2の禁制帯ギャップを有する化合物
半導体の第1のスペーサ層(5)を成長させる工程;お
よび 前記第2の禁制帯ギャップを有する化合物半導体の第2
のスペーサ層(7)を成長させる工程とからなり、 前記第1のスペーサ層(5)は前記バッファ層(4)と
ドナ層(6)との間に配置され、前記第2のスペーサ層
(7)は前記ドナ層(6)と前記第1のキャップ層
(8)との間に配置されることを特徴とする請求項1記
載の化合物半導体集積回路の製造方法。 - 【請求項3】前記第3の禁制帯ギャップを有する化合物
半導体の保護層(11)を成長させる工程を含み、 前記保護層(11)は前記第2のキャップ層(10)上に成
長させることを特徴とする請求項2記載の化合物半導体
集積回路の製造方法。 - 【請求項4】E−HFETを形成すべき部分で前記保護層
(11)を選択的にエッチングして前記第2のキャップ層
(10)を露出する工程; 該露出された前記第2のキャップ層(10)をエッチング
して前記エッチ停止層(9)を露出する工程; 該露出されたエッチ停止層(9)および残った保護層
(11)をエッチングして前記第1のキャップ層(8)お
よび第2のキャップ層(10)の主平面をそれぞれ露出す
る工程; 該露出された第1および第2のキャップ層(8、10)の
主平面上に、ゲート電極となる金属(15)を堆積させる
工程; およびそれぞれE−HFETおよびD−HFETのゲートを形成
するため、該堆積された金属(15)を選択的にエッチン
グしてゲート電極(17)を形成する工程を含むことを特
徴とする請求項3記載の化合物半導体集積回路の製造方
法。 - 【請求項5】A. 前記バッファ層(4)、前記ドナ層
(6)、前記第1のキャップ層(8)、前記エッチ停止
層(9)、および前記第2のキャップ層(10)を基板上
にエピタキシャル層として成長させる工程; B. 前記エピタキシャル層に分離領域(14)を形成して
前記エピタキシャル層の選択された領域を分離する工
程; C. E−FETの主平面となる第1のキャップ層(8)お
よびD−FETの主平面となる第2のキャップ層(10)を
露出するよう、前記エピタキシャル層の選択された領域
をエッチングする工程; D. 前記露出された主平面である第1と第2のキャップ
層(8、10)上にE−FETとD−FETのゲート電極(17)
を形成する工程; E. 前記選択されたエピタキシャル領域中にE−FETと
D−FETそれぞれのソース/ドレイン領域を形成する工
程; F. 前記形成されたソース/ドレイン領域の主平面にソ
ース/ドレイン接触子(23)を形成する工程; G. 前記工程A〜Fで得られた構造上に誘電体層(24、
26)を堆積される工程; H. 堆積された前記誘電体層(24、26)を選択的にエッ
チングして開孔を形成する工程; I. 前記形成された開孔を通じた相互接続層(25、27)
を形成する工程; J. 前記工程A〜Iで得られた構造上に不活性化層(2
8、29)を形成する工程を含み、 前記工程G、HおよびIは相互接続の所望の各層に対し
て行われることを特徴とする請求項1記載の化合物半導
体集積回路の製造方法。 - 【請求項6】前記E−FETを形成すべきエピタキシャル
層の選択された領域のエッチングは、実質的にエッチ停
止層(9)と第1のキャップ層(8)間の界面において
停止することを特徴とする請求項5記載の化合物半導体
集積回路の製造方法。 - 【請求項7】前記ゲート電極(17)を形成する工程が、 前記主平面上に耐熱性金属層(15)を堆積させる工程; 前記堆積された耐熱性金属層(15)上にフォトレジスト
(16)を堆積させる工程; 前記堆積されたフォトレジスト(16)をパターン形成す
る工程;および フォトレジスト(16)および耐熱性金属層(15)をエッ
チングする工程を含むことを特徴とする請求項6記載の
化合物半導体集積回路の製造方法。 - 【請求項8】前記ソース/ドレイン領域を形成する工程
が、 前記エピタキシャル層の選択された領域中にドーパント
種(19)を注入する工程;および 前記ドーパント種(19)が注入されたエピタキシャル層
をアニーリングする工程を含むことを特徴とする請求項
6記載の化合物半導体集積回路の製造方法。 - 【請求項9】前記ソース/ドレイン接触子(23)を形成
する工程が、 フォトレジスト(20)を前記主平面上に堆積させる工
程; 前記堆積されたフォトレジスト(20)をパターン形成
し、オーム性接触領域を形成すべきソース/ドレイン領
域上に窓を開ける工程; 前記堆積されたフォトレジスト(20)上及び前記窓中に
金属を堆積させる工程; 前記堆積された金属をエッチングし、窓中に金属を残す
工程;および 前記窓中に残った金属をアニーリングする工程 を含むことを特徴とする請求項6記載の化合物半導体集
積回路の製造方法。 - 【請求項10】前記分離領域(14)を更に深く形成する
工程を含み、該工程が、 前記主平面上にフォトレジスト(20)を堆積させる工
程; 前記分離領域(14)を露出するため、フォトレジスト
(20)をパターン形成する工程; 前記露出された分離領域中(14)に、分離用ドーパント
(21)を注入する工程;および 前記エピタキシャル層をアニーリングする工程 を含むことを特徴とする請求項5記載の化合物半導体集
積回路の製造方法。 - 【請求項11】前記誘電体層(24、26)に開孔を形成す
る工程が、 前記堆積された誘電体層(24、26)上にフォトレジスト
を堆積させる工程; 前記堆積されたフォトレジストを前記開孔に対応する位
置の誘電体層(24、26)を露出するためパターン形成す
る工程;および 前記露出された誘電体層(24、26)をエッチングする工
程 を含むことを特徴とする請求項5記載の化合物半導体集
積回路の製造方法。 - 【請求項12】前記不活性化層(29)を堆積させる工程
が、更に 前記堆積された不活性化層(29)上にフォトレジストを
堆積させる工程; 前記堆積されたフォトレジストをパターン形成し、ボン
ディングパッドに対応する位置に窓(30)を残す工程;
および 前記窓(30)中の前記不活性化層(29)をエッチングす
る工程 を含むことを特徴とする請求項5記載の化合物半導体集
積回路の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US290,932 | 1988-12-28 | ||
US07/290,932 US5041393A (en) | 1988-12-28 | 1988-12-28 | Fabrication of GaAs integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02205362A JPH02205362A (ja) | 1990-08-15 |
JP2930982B2 true JP2930982B2 (ja) | 1999-08-09 |
Family
ID=23118113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1218764A Expired - Lifetime JP2930982B2 (ja) | 1988-12-28 | 1989-08-28 | GaAs集積回路およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5041393A (ja) |
EP (1) | EP0378894A3 (ja) |
JP (1) | JP2930982B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100939037B1 (ko) * | 2001-05-21 | 2010-01-27 | 엠/에이-컴 테크놀로지 솔루션스 홀딩스, 인크. | 두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법 |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
JP2553723B2 (ja) * | 1989-12-25 | 1996-11-13 | 三菱電機株式会社 | 化合物半導体集積回路装置 |
JPH0444328A (ja) * | 1990-06-11 | 1992-02-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
EP0469768A1 (en) * | 1990-07-31 | 1992-02-05 | AT&T Corp. | A substantially linear field effect transistor and method of making same |
US5173761A (en) * | 1991-01-28 | 1992-12-22 | Kobe Steel Usa Inc., Electronic Materials Center | Semiconducting polycrystalline diamond electronic devices employing an insulating diamond layer |
US5291042A (en) * | 1991-04-26 | 1994-03-01 | Sumitomo Electric Industries, Ltd. | Multi-stage amplifier device and method for producing the same |
JPH0521468A (ja) * | 1991-07-17 | 1993-01-29 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
KR940006711B1 (ko) * | 1991-09-12 | 1994-07-25 | 포항종합제철 주식회사 | 델타도핑 양자 우물전계 효과 트랜지스터의 제조방법 |
DE4219523A1 (de) * | 1992-06-15 | 1993-12-16 | Daimler Benz Ag | Monolithisch integrierter Millimeterwellenschaltkreis und Verfahren zu dessen Herstellung |
US5254492A (en) * | 1992-11-10 | 1993-10-19 | Texas Instruments Incorporated | Method of fabricating an integrated circuit for providing low-noise and high-power microwave operation |
US5374328A (en) * | 1993-03-25 | 1994-12-20 | Watkins Johnson Company | Method of fabricating group III-V compound |
JPH0730095A (ja) * | 1993-06-25 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5349214A (en) * | 1993-09-13 | 1994-09-20 | Motorola, Inc. | Complementary heterojunction device |
JPH0786310A (ja) * | 1993-09-20 | 1995-03-31 | Mitsubishi Electric Corp | 高融点金属ゲート電極の形成方法 |
US5514606A (en) * | 1994-07-05 | 1996-05-07 | Motorola | Method of fabricating high breakdown voltage FETs |
US5539248A (en) | 1995-11-13 | 1996-07-23 | Motorola | Semiconductor device with improved insulating/passivating layer of indium gallium fluoride (InGaF) |
US5672522A (en) * | 1996-03-05 | 1997-09-30 | Trw Inc. | Method for making selective subcollector heterojunction bipolar transistors |
US5698870A (en) * | 1996-07-22 | 1997-12-16 | The United States Of America As Represented By The Secretary Of The Air Force | High electron mobility transistor (HEMT) and pseudomorphic high electron mobility transistor (PHEMT) devices with single layer integrated metal |
US5698900A (en) * | 1996-07-22 | 1997-12-16 | The United States Of America As Represented By The Secretary Of The Air Force | Field effect transistor device with single layer integrated metal and retained semiconductor masking |
US5939764A (en) * | 1997-04-23 | 1999-08-17 | President And Fellows Of Harvard College | Direct current voltage transformer |
US6242293B1 (en) | 1998-06-30 | 2001-06-05 | The Whitaker Corporation | Process for fabricating double recess pseudomorphic high electron mobility transistor structures |
US6060402A (en) * | 1998-07-23 | 2000-05-09 | The Whitaker Corporation | Process for selective recess etching of epitaxial field effect transistors with a novel etch-stop layer |
US6307221B1 (en) | 1998-11-18 | 2001-10-23 | The Whitaker Corporation | InxGa1-xP etch stop layer for double recess pseudomorphic high electron mobility transistor structures |
KR100385856B1 (ko) * | 2000-12-27 | 2003-06-02 | 한국전자통신연구원 | 자기정렬형 게이트 트랜지스터의 제조방법 |
EP1421626A2 (en) * | 2001-08-07 | 2004-05-26 | Jan Kuzmik | High electron mobility devices |
US20060014334A1 (en) * | 2001-10-12 | 2006-01-19 | J R P Augusto Carlos | Method of fabricating heterojunction devices integrated with CMOS |
US6893947B2 (en) * | 2002-06-25 | 2005-05-17 | Freescale Semiconductor, Inc. | Advanced RF enhancement-mode FETs with improved gate properties |
JP3858888B2 (ja) * | 2003-12-02 | 2006-12-20 | ソニー株式会社 | エッチング方法及び半導体装置の製造方法 |
KR100615598B1 (ko) * | 2004-07-19 | 2006-08-25 | 삼성전자주식회사 | 평탄화 절연막을 갖는 반도체 장치들 및 그 형성방법들 |
JP5112620B2 (ja) * | 2005-05-31 | 2013-01-09 | オンセミコンダクター・トレーディング・リミテッド | 化合物半導体装置 |
US20080258242A1 (en) * | 2007-04-19 | 2008-10-23 | Northrop Grumman Space And Mission Systems Corp. | Low contact resistance ohmic contact for a high electron mobility transistor and fabrication method thereof |
US8470652B1 (en) | 2011-05-11 | 2013-06-25 | Hrl Laboratories, Llc | Monolithic integration of group III nitride enhancement layers |
US8927999B2 (en) * | 2011-11-21 | 2015-01-06 | Avogy, Inc. | Edge termination by ion implantation in GaN |
RU2570099C1 (ru) * | 2014-08-05 | 2015-12-10 | Акционерное общество "Научно-производственное предприятие "Исток" имени А.И. Шокина" (АО "НПП "Исток" им. Шокина") | Способ изготовления полупроводниковой гетероструктуры |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5856270B2 (ja) * | 1977-01-11 | 1983-12-14 | 財団法人半導体研究振興会 | 絶縁ゲ−ト型静電誘導電界効果トランジスタ |
US4163237A (en) * | 1978-04-24 | 1979-07-31 | Bell Telephone Laboratories, Incorporated | High mobility multilayered heterojunction devices employing modulated doping |
US4194935A (en) * | 1978-04-24 | 1980-03-25 | Bell Telephone Laboratories, Incorporated | Method of making high mobility multilayered heterojunction devices employing modulated doping |
JPS5676547A (en) * | 1979-11-27 | 1981-06-24 | Fujitsu Ltd | Semiconductor device |
JPS57192083A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
JPS58130559A (ja) * | 1981-11-02 | 1983-08-04 | テキサス・インスツルメンツ・インコ−ポレイテツド | 3−5族バイポ−ラ集積回路装置 |
JPS5918679A (ja) * | 1982-07-22 | 1984-01-31 | Fujitsu Ltd | 半導体装置 |
JPS59168677A (ja) * | 1983-03-14 | 1984-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPS59191386A (ja) * | 1983-04-14 | 1984-10-30 | Nec Corp | 半導体装置とその製造方法 |
DE3476841D1 (en) * | 1983-11-29 | 1989-03-30 | Fujitsu Ltd | Compound semiconductor device and method of producing it |
JPS60116178A (ja) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
US4615102A (en) * | 1984-05-01 | 1986-10-07 | Fujitsu Limited | Method of producing enhancement mode and depletion mode FETs |
JPS6113630A (ja) * | 1984-06-28 | 1986-01-21 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS6135567A (ja) * | 1984-07-27 | 1986-02-20 | Sony Corp | 半導体装置 |
JPS61107758A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | GaAs集積回路及びその製造方法 |
JPS62111474A (ja) * | 1985-11-11 | 1987-05-22 | Hitachi Ltd | 半導体集積回路装置 |
DE3751243T2 (de) * | 1986-02-18 | 1995-08-31 | Toshiba Kawasaki Kk | Opto-elektronisches Bauelement und Verfahren zu seiner Herstellung. |
US4771013A (en) * | 1986-08-01 | 1988-09-13 | Texas Instruments Incorporated | Process of making a double heterojunction 3-D I2 L bipolar transistor with a Si/Ge superlattice |
JPH0666420B2 (ja) * | 1987-01-27 | 1994-08-24 | 富士通株式会社 | 半導体集積回路装置及びその製造方法 |
KR880010509A (ko) * | 1987-02-11 | 1988-10-10 | 오레그 이. 앨버 | 전계효과 트랜지스터 |
US4860064A (en) * | 1987-10-21 | 1989-08-22 | American Telephone And Telegraph Company At&T Bell Laboratories | Transistor comprising a 2-dimensional carrier gas collector situated between emitter and gate |
JP2503594B2 (ja) * | 1988-06-28 | 1996-06-05 | 日本電気株式会社 | 半導体集積装置及びその製造方法 |
-
1988
- 1988-12-28 US US07/290,932 patent/US5041393A/en not_active Expired - Lifetime
-
1989
- 1989-08-24 EP EP19890308623 patent/EP0378894A3/en not_active Withdrawn
- 1989-08-28 JP JP1218764A patent/JP2930982B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100939037B1 (ko) * | 2001-05-21 | 2010-01-27 | 엠/에이-컴 테크놀로지 솔루션스 홀딩스, 인크. | 두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
EP0378894A2 (en) | 1990-07-25 |
JPH02205362A (ja) | 1990-08-15 |
US5041393A (en) | 1991-08-20 |
EP0378894A3 (en) | 1990-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2930982B2 (ja) | GaAs集積回路およびその製造方法 | |
EP0119089B1 (en) | Gaas semiconductor device and a method of manufacturing it | |
US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
US7598131B1 (en) | High power-low noise microwave GaN heterojunction field effect transistor | |
US5606184A (en) | Heterostructure field effect device having refractory ohmic contact directly on channel layer and method for making | |
EP0631323A1 (en) | III-V Complementary heterostructure device with compatible non-gold ohmic contacts | |
US5444016A (en) | Method of making ohmic contacts to a complementary III-V semiconductor device | |
US11784248B2 (en) | Group III-V semiconductor structures having crystalline regrowth layers and methods for forming such structures | |
JP3294411B2 (ja) | 半導体装置の製造方法 | |
US4717685A (en) | Method for producing a metal semiconductor field effect transistor | |
JPH11354541A (ja) | 半導体装置およびその製造方法 | |
KR900005560B1 (ko) | 반도체장치 및 그 제조방법 | |
JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
US5294566A (en) | Method of producing a semiconductor integrated circuit device composed of a negative differential resistance element and a FET transistor | |
US4929985A (en) | Compound semiconductor device | |
US6455361B1 (en) | Semiconductor device and manufacturing method of the same | |
US5411903A (en) | Self-aligned complementary HFETS | |
JPH0391249A (ja) | 高トラップ濃度インターフェース層を有する電界効果トランジスタとその製造方法 | |
JPH0750781B2 (ja) | 化合物半導体集積回路装置 | |
EP0276981B1 (en) | Semiconductor integrated circuit device and method of producing same | |
EP0684633A2 (en) | Method for manufacturing a semiconductor device | |
JP4186267B2 (ja) | 化合物半導体装置の製造方法 | |
JP3710613B2 (ja) | 半導体装置 | |
JPH0810701B2 (ja) | 接合型電界効果トランジスタの製造方法 | |
JPH05275464A (ja) | 化合物半導体集積回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 11 |