JPH0922990A - 入力特性が改善された半導体メモリ装置及び回路配置方法 - Google Patents
入力特性が改善された半導体メモリ装置及び回路配置方法Info
- Publication number
- JPH0922990A JPH0922990A JP12529396A JP12529396A JPH0922990A JP H0922990 A JPH0922990 A JP H0922990A JP 12529396 A JP12529396 A JP 12529396A JP 12529396 A JP12529396 A JP 12529396A JP H0922990 A JPH0922990 A JP H0922990A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- pads
- input
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】高帯域幅を確保して高速動作が可能な半導体メ
モリ装置の提供。 【解決手段】多数のパッドと、これに対応する多数の入
力バッファを備える半導体メモリ装置において、一つの
パッドとこれに対応する一つの入力バッファとが隣接し
合って対を形成するように前記多数のパッド１６、１
６、……と入力バッファ１４、１２、……を交互的に配
置することで、パッドとこれに対応する入力バッファと
の距離を最小化させている。
モリ装置の提供。 【解決手段】多数のパッドと、これに対応する多数の入
力バッファを備える半導体メモリ装置において、一つの
パッドとこれに対応する一つの入力バッファとが隣接し
合って対を形成するように前記多数のパッド１６、１
６、……と入力バッファ１４、１２、……を交互的に配
置することで、パッドとこれに対応する入力バッファと
の距離を最小化させている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特にパッドと入力バッファとの距離を最小化する
ことで高周波入力に対する適応的動作を可能として高速
動作を図れるようにした半導体メモリ装置に関する。
関し、特にパッドと入力バッファとの距離を最小化する
ことで高周波入力に対する適応的動作を可能として高速
動作を図れるようにした半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置の性能を示すパラメー
タ、例えば電力消耗、高速動作及びサイズなどは、半導
体メモリ装置における回路や素子の配置と密接な関係を
有する。したがって半導体メモリ装置の集積化がより高
度になるほどチップ内部の回路や素子の適切な配置がさ
らに重要な問題となってくる。現在の半導体メモリ装置
にあっては、性能の向上のためにシステム及びメモリ装
置の高機能化が求められているが、特に前記のような高
速動作に直接に関連する、帯域幅を向上させるための諸
般研究が活発となる傾向にある。このような傾向を反映
する例として、ＳＤＲＡＭ(Synchronous DRAM)、ＳＧＲ
ＡＭ(Synchronous Graphic RAM) 、ＲＤＲＡＭ(Rambus
DRAM) 、ＭＤＲＡＭ(Mosys DRAM)などの新たな装置が続
々と出現している。
タ、例えば電力消耗、高速動作及びサイズなどは、半導
体メモリ装置における回路や素子の配置と密接な関係を
有する。したがって半導体メモリ装置の集積化がより高
度になるほどチップ内部の回路や素子の適切な配置がさ
らに重要な問題となってくる。現在の半導体メモリ装置
にあっては、性能の向上のためにシステム及びメモリ装
置の高機能化が求められているが、特に前記のような高
速動作に直接に関連する、帯域幅を向上させるための諸
般研究が活発となる傾向にある。このような傾向を反映
する例として、ＳＤＲＡＭ(Synchronous DRAM)、ＳＧＲ
ＡＭ(Synchronous Graphic RAM) 、ＲＤＲＡＭ(Rambus
DRAM) 、ＭＤＲＡＭ(Mosys DRAM)などの新たな装置が続
々と出現している。
【０００３】これら新たなメモリの共通点は、１００MH
z 以上のクロック周波数で動作するということである。
このような高周波動作のために、システムでメモリデバ
イスが取り得る動作マージンはますます減少することに
なる。高帯域幅を確保して高周波動作を可能にすること
で高速動作を実現するためには、特に入力信号のセット
アップ／ホールド時間及びピンキャパシタンスなどを減
少させなければならない。そして入力信号のセットアッ
プ／ホールド時間を短縮し、ピンキャパシタンスを減ら
すために、システムの側面及びメモリデバイスの側面で
多様な方法が適用されている。
z 以上のクロック周波数で動作するということである。
このような高周波動作のために、システムでメモリデバ
イスが取り得る動作マージンはますます減少することに
なる。高帯域幅を確保して高周波動作を可能にすること
で高速動作を実現するためには、特に入力信号のセット
アップ／ホールド時間及びピンキャパシタンスなどを減
少させなければならない。そして入力信号のセットアッ
プ／ホールド時間を短縮し、ピンキャパシタンスを減ら
すために、システムの側面及びメモリデバイスの側面で
多様な方法が適用されている。
【０００４】図２は、従来技術による半導体メモリ装置
の回路配置を示すものである。同図において、半導体メ
モリの基板になる第１の面積を持つ長方形のチップ２
に、第１の面積より小さい所定の第２の面積を持つ長方
形の第１〜第４のサブメモリブロック４、６、８、１０
が形成される。第１及び第２のサブメモリブロック４、
６は、パッド１６を基準としてチップ２の上下各部に分
割配置され、これら第１及び第２のサブメモリブロック
４、６は、第１のメモリバンクを構成する。また同様に
第３及び第４のサブメモリブロック８、１０もパッド１
６を基準としてチップ２の上下各部に分割配置され、こ
れら第３及び第４のサブメモリブロック８、１０は、第
２のメモリバンクを構成する。第１及び第２のメモリバ
ンクは、主制御回路ブロック１２を中心としてチップ２
の左右両側に分離配置される。この主制御回路ブロック
１２内には多数の周辺回路が配置されているが、多数の
周辺回路の中には入力バッファ１４も含まれている。入
力信号ライン１８は、パッド１６と入力バッファ１４と
の間を接続している。またこの入力バッファ１４の出力
端には内部信号ライン２０が接続されている。
の回路配置を示すものである。同図において、半導体メ
モリの基板になる第１の面積を持つ長方形のチップ２
に、第１の面積より小さい所定の第２の面積を持つ長方
形の第１〜第４のサブメモリブロック４、６、８、１０
が形成される。第１及び第２のサブメモリブロック４、
６は、パッド１６を基準としてチップ２の上下各部に分
割配置され、これら第１及び第２のサブメモリブロック
４、６は、第１のメモリバンクを構成する。また同様に
第３及び第４のサブメモリブロック８、１０もパッド１
６を基準としてチップ２の上下各部に分割配置され、こ
れら第３及び第４のサブメモリブロック８、１０は、第
２のメモリバンクを構成する。第１及び第２のメモリバ
ンクは、主制御回路ブロック１２を中心としてチップ２
の左右両側に分離配置される。この主制御回路ブロック
１２内には多数の周辺回路が配置されているが、多数の
周辺回路の中には入力バッファ１４も含まれている。入
力信号ライン１８は、パッド１６と入力バッファ１４と
の間を接続している。またこの入力バッファ１４の出力
端には内部信号ライン２０が接続されている。
【０００５】参考として、上記のようにパッド１６がサ
ブメモリブロックとサブメモリブロックと間のチップ中
央に配置される場合はセンターパッド（Center Pad) 形
と呼ばれ、このセンターパッド形に使われるをリードフ
レームはＬＯＣ(Lead On Chip)形と呼ばれる。センター
パッド形に使用されるＬＯＣで構成された半導体メモリ
装置は、パワーバンピングを減少させ、α- 粒子の影響
を低減させる利点がある。
ブメモリブロックとサブメモリブロックと間のチップ中
央に配置される場合はセンターパッド（Center Pad) 形
と呼ばれ、このセンターパッド形に使われるをリードフ
レームはＬＯＣ(Lead On Chip)形と呼ばれる。センター
パッド形に使用されるＬＯＣで構成された半導体メモリ
装置は、パワーバンピングを減少させ、α- 粒子の影響
を低減させる利点がある。
【０００６】図４は、図２による半導体メモリ装置の入
力特性のうちの一つを示す波形図である。図２のように
構成された半導体メモリ装置で外部入力信号がパッド１
６に入力されると、このパッド１６の出力は入力信号ラ
イン１８を通じて入力バッファ１４に伝達される。そし
て入力バッファ１４は所定のバッファリング動作を行な
い、この入力バッファ１４の出力は内部信号ライン２０
を通じて主制御回路ブロック１２内の周辺回路に伝達さ
れる。
力特性のうちの一つを示す波形図である。図２のように
構成された半導体メモリ装置で外部入力信号がパッド１
６に入力されると、このパッド１６の出力は入力信号ラ
イン１８を通じて入力バッファ１４に伝達される。そし
て入力バッファ１４は所定のバッファリング動作を行な
い、この入力バッファ１４の出力は内部信号ライン２０
を通じて主制御回路ブロック１２内の周辺回路に伝達さ
れる。
【０００７】ところで、図２のような半導体メモリ装置
においてはパッドとこれに対応する入力バッファとの距
離が遠く、この結果、外部入力信号が入力バッファに伝
達されるのに長い時間がかかる。また図４に示したよう
にピンキャパシタンスが大きくなるので、入力バッファ
での出力時間が長くなる。したがって上記した図２のよ
うな半導体メモリ装置においては、高速動作のために必
要な入力信号のセットアップ／ホールド時間の短縮化を
図り難く、したがって高帯域幅の確保が困難となり、こ
のことは高速動作を遂行するのに大きな障害要素とな
る。
においてはパッドとこれに対応する入力バッファとの距
離が遠く、この結果、外部入力信号が入力バッファに伝
達されるのに長い時間がかかる。また図４に示したよう
にピンキャパシタンスが大きくなるので、入力バッファ
での出力時間が長くなる。したがって上記した図２のよ
うな半導体メモリ装置においては、高速動作のために必
要な入力信号のセットアップ／ホールド時間の短縮化を
図り難く、したがって高帯域幅の確保が困難となり、こ
のことは高速動作を遂行するのに大きな障害要素とな
る。
【０００８】
【発明が解決しようとする課題】したがって本発明の目
的は、高帯域幅を確保して高速動作が可能な半導体メモ
リ装置を提供することにある。本発明の他の目的は、高
帯域幅を確保するための半導体メモリ装置の配置方法を
提供することにある。
的は、高帯域幅を確保して高速動作が可能な半導体メモ
リ装置を提供することにある。本発明の他の目的は、高
帯域幅を確保するための半導体メモリ装置の配置方法を
提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、主制御回路ブロックと、この主制御
回路ブロックを中心として両側に分離して配置された多
数のサブメモリブロックと、多数のパッドと、これらパ
ッドのそれぞれに入力信号ラインを通じて接続される多
数の入力バッファとを備える半導体メモリ装置におい
て、前記多数のパッドと前記多数の入力バッファは、一
つのパッドとこれに対応する一つの入力バッファとが隣
接し合って対を形成するように、交互的に配置され、且
つこれら各入力バッファは、バッファ出力ラインを通じ
て前記主制御回路ブロックに接続されているように構成
することを特徴とする。
るために本発明は、主制御回路ブロックと、この主制御
回路ブロックを中心として両側に分離して配置された多
数のサブメモリブロックと、多数のパッドと、これらパ
ッドのそれぞれに入力信号ラインを通じて接続される多
数の入力バッファとを備える半導体メモリ装置におい
て、前記多数のパッドと前記多数の入力バッファは、一
つのパッドとこれに対応する一つの入力バッファとが隣
接し合って対を形成するように、交互的に配置され、且
つこれら各入力バッファは、バッファ出力ラインを通じ
て前記主制御回路ブロックに接続されているように構成
することを特徴とする。
【００１０】また他の目的を達成するために本発明は、
主制御回路ブロックと、この主制御回路ブロックを中心
として両側に分離して配置された多数のサブメモリブロ
ックと、多数のパッドと、これらパッドのそれぞれに入
力信号ラインを通じて接続される多数の入力バッファと
を備える半導体メモリ装置の配置方法において、前記多
数のパッドと前記多数の入力バッファを、一つのパッド
とこれに対応する一つの入力バッファとが隣接し合って
対を形成するように交互的に配置することで、パッドと
これに対応する入力バッファとの距離を最小化するよう
にしたことを特徴とする。
主制御回路ブロックと、この主制御回路ブロックを中心
として両側に分離して配置された多数のサブメモリブロ
ックと、多数のパッドと、これらパッドのそれぞれに入
力信号ラインを通じて接続される多数の入力バッファと
を備える半導体メモリ装置の配置方法において、前記多
数のパッドと前記多数の入力バッファを、一つのパッド
とこれに対応する一つの入力バッファとが隣接し合って
対を形成するように交互的に配置することで、パッドと
これに対応する入力バッファとの距離を最小化するよう
にしたことを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施の形態
を図１を参照して詳細に説明する。図１は、本発明の一
実施形態による半導体メモリ装置の回路配置を示す。同
図において、図１の半導体メモリ装置と共通の構成及び
動作性を有する素子や回路については同一の参照符号を
付してある。
を図１を参照して詳細に説明する。図１は、本発明の一
実施形態による半導体メモリ装置の回路配置を示す。同
図において、図１の半導体メモリ装置と共通の構成及び
動作性を有する素子や回路については同一の参照符号を
付してある。
【００１２】図１において、半導体メモリの基板になる
第１の面積を持つ長方形のチップ２上に前記第１の面積
より小さい所定の第２の面積である長方形の第１〜第４
のサブメモリブロック４、６、８、１０が形成される。
第１及び第２のサブメモリブロック４、６は、一列状に
配置された多数のパッド１６、１６、……の列を基準と
してチップ２の上下各部に分割配置され、これら第１及
び第２のサブメモリブロック４、６は、第１のメモリバ
ンクを構成する。同様に第３及び第４のサブメモリブロ
ック８、１０も一列状に配置された多数のパッド１６、
１６、……の列を基準としてチップ２の上下各部に分割
配置され、これら第３及び第４のサブメモリブロック
８、１０は、第２のメモリバンクを構成する。また第１
及び第２のメモリバンクは、主制御回路ブロック１２を
中心としてチップ２の左右両側に分離配置される。この
主制御回路ブロック１２内には多数の周辺回路が配置さ
れる。そして多数の入力バッファ１４、１４、……は、
一つの入力バッファとこれに対応する一つのパッドとが
隣接し合って対を形成するように、パッドの配置列上で
パッドと交互的になるように配置される。これら入力バ
ッファ１４のバッファ出力ラインとなる内部信号ライン
２０は、主制御回路ブロック１２を構成する多数の周辺
回路に走っている。
第１の面積を持つ長方形のチップ２上に前記第１の面積
より小さい所定の第２の面積である長方形の第１〜第４
のサブメモリブロック４、６、８、１０が形成される。
第１及び第２のサブメモリブロック４、６は、一列状に
配置された多数のパッド１６、１６、……の列を基準と
してチップ２の上下各部に分割配置され、これら第１及
び第２のサブメモリブロック４、６は、第１のメモリバ
ンクを構成する。同様に第３及び第４のサブメモリブロ
ック８、１０も一列状に配置された多数のパッド１６、
１６、……の列を基準としてチップ２の上下各部に分割
配置され、これら第３及び第４のサブメモリブロック
８、１０は、第２のメモリバンクを構成する。また第１
及び第２のメモリバンクは、主制御回路ブロック１２を
中心としてチップ２の左右両側に分離配置される。この
主制御回路ブロック１２内には多数の周辺回路が配置さ
れる。そして多数の入力バッファ１４、１４、……は、
一つの入力バッファとこれに対応する一つのパッドとが
隣接し合って対を形成するように、パッドの配置列上で
パッドと交互的になるように配置される。これら入力バ
ッファ１４のバッファ出力ラインとなる内部信号ライン
２０は、主制御回路ブロック１２を構成する多数の周辺
回路に走っている。
【００１３】図３は、本発明の実施形態による半導体メ
モリ装置の入力特性を示す波形図である。上記のように
構成された本発明による半導体メモリ装置において、そ
のパッド１６に外部入力信号が入力すると、パッド１６
の出力は入力信号ライン１８を通じて入力バッファ１４
に伝達される。そして入力バッファ１４は所定のバッフ
ァリング動作を行ない、それから入力バッファ１４の出
力は、内部信号ライン２０を通じて主制御回路ブロック
１２内の周辺回路に伝達される。
モリ装置の入力特性を示す波形図である。上記のように
構成された本発明による半導体メモリ装置において、そ
のパッド１６に外部入力信号が入力すると、パッド１６
の出力は入力信号ライン１８を通じて入力バッファ１４
に伝達される。そして入力バッファ１４は所定のバッフ
ァリング動作を行ない、それから入力バッファ１４の出
力は、内部信号ライン２０を通じて主制御回路ブロック
１２内の周辺回路に伝達される。
【００１４】ここで、図３と図４を比較すれば、本発明
の実施形態による半導体メモリ装置では、従来技術によ
る半導体メモリ装置に比べ、入力特性が一層改善されて
いることを明瞭に理解できる。このことについてより詳
細に説明すれば、次の通りである。
の実施形態による半導体メモリ装置では、従来技術によ
る半導体メモリ装置に比べ、入力特性が一層改善されて
いることを明瞭に理解できる。このことについてより詳
細に説明すれば、次の通りである。
【００１５】一般的な半導体メモリ装置の入力レベル特
性、すなわちVih/Vil(Vih は入力バッファで電圧の最小
論理“ハイ”を示し、Vil は入力バッファで電圧の最大
論理“ロウ”を示す) は、供給電圧、温度、入力信号ラ
インの長さ等の変化により(Vih＋Vil)／２の値と異なる
電圧差を有する。これは公知の事項である。図３及び図
４において、Vt(H) はデバイスが実際に論理“ハイ”と
認識する電圧レベルを示し、Vt(L) はデバイスが実際に
論理“ロウ”と認識する電圧レベルを示す。本実施形態
例におけるVt(H) とVt(L) の電圧レベルは、それぞれ1.
8 Ｖ及び1.0 Ｖである。上記のような入力レベルの特性
に応じた変化により、上記入力バッファ間の出力時点が
異なるようになる。その結果、セットアップ／ホールド
時間のマージンは更に小さくなる。
性、すなわちVih/Vil(Vih は入力バッファで電圧の最小
論理“ハイ”を示し、Vil は入力バッファで電圧の最大
論理“ロウ”を示す) は、供給電圧、温度、入力信号ラ
インの長さ等の変化により(Vih＋Vil)／２の値と異なる
電圧差を有する。これは公知の事項である。図３及び図
４において、Vt(H) はデバイスが実際に論理“ハイ”と
認識する電圧レベルを示し、Vt(L) はデバイスが実際に
論理“ロウ”と認識する電圧レベルを示す。本実施形態
例におけるVt(H) とVt(L) の電圧レベルは、それぞれ1.
8 Ｖ及び1.0 Ｖである。上記のような入力レベルの特性
に応じた変化により、上記入力バッファ間の出力時点が
異なるようになる。その結果、セットアップ／ホールド
時間のマージンは更に小さくなる。
【００１６】図３及び図４に見られるように、従来技術
による半導体メモリ装置では入力信号ライン間の出力時
間“Ａ１＋Ｂ１”は２ｎｓ（10-9秒) で、本発明の実施
形態における入力信号ライン間の出力時間“Ａ２＋Ｂ
２”は１ｎｓである。このことから本発明による半導体
メモリ装置における入力特性が従来技術に比べて改善さ
れたことが分かる。また実際にセットアップ／ホールド
時間に影響する遅延度は、（Ａ１−α１）及び（Ｂ１−
β１）から（Ａ２−α２）及び（Ｂ２−β２）に減ずる
ことになる。
による半導体メモリ装置では入力信号ライン間の出力時
間“Ａ１＋Ｂ１”は２ｎｓ（10-9秒) で、本発明の実施
形態における入力信号ライン間の出力時間“Ａ２＋Ｂ
２”は１ｎｓである。このことから本発明による半導体
メモリ装置における入力特性が従来技術に比べて改善さ
れたことが分かる。また実際にセットアップ／ホールド
時間に影響する遅延度は、（Ａ１−α１）及び（Ｂ１−
β１）から（Ａ２−α２）及び（Ｂ２−β２）に減ずる
ことになる。
【００１７】本実施形態例においては、セットアップ／
ホールド時間の改善程度が１ｎｓであるが、高周波動作
を行う半導体メモリ、例えば１００MHz 級以上のＳＤＲ
ＡＭではセットアップ／ホールド時間の遅延度が４ｎｓ
程度となるので、この場合には一層大きい効果が期待で
きる。つまり今後さらにクロック周期が短縮化される傾
向にある半導体メモリ装置では、さらに一層大きな効果
をもたらすことが期待できる。また本発明のような配置
によると、入力信号ラインの長さが大幅に短くなってピ
ンキャパシタンスも減少して高速動作のための半導体メ
モリ装置に適合することが明らかである。
ホールド時間の改善程度が１ｎｓであるが、高周波動作
を行う半導体メモリ、例えば１００MHz 級以上のＳＤＲ
ＡＭではセットアップ／ホールド時間の遅延度が４ｎｓ
程度となるので、この場合には一層大きい効果が期待で
きる。つまり今後さらにクロック周期が短縮化される傾
向にある半導体メモリ装置では、さらに一層大きな効果
をもたらすことが期待できる。また本発明のような配置
によると、入力信号ラインの長さが大幅に短くなってピ
ンキャパシタンスも減少して高速動作のための半導体メ
モリ装置に適合することが明らかである。
【００１８】
【発明の効果】以上に述べてきたように本発明による
と、外部入力信号に対する入力バッファの出力の時間遅
延を減ずることができ、それにより高帯域幅の確保が可
能となり、半導体メモリ装置の高速動作性を大幅に高め
ることを期待できる。
と、外部入力信号に対する入力バッファの出力の時間遅
延を減ずることができ、それにより高帯域幅の確保が可
能となり、半導体メモリ装置の高速動作性を大幅に高め
ることを期待できる。
【図１】本発明の一実施形態による半導体メモリ装置の
回路配置を示す図。
回路配置を示す図。
【図２】従来技術による半導体メモリ装置の回路配置を
示す図。
示す図。
【図３】本発明の一実施形態による半導体メモリ装置の
入力特性を示す波形図。
入力特性を示す波形図。
【図４】図２の半導体メモリ装置の入力特性を示す波形
図。
図。
２………チップ ４，６，８，１０………サブメモリブロック １２………主制御回路ブロック １４………入力バッファ １６………パッド １８………入力信号ライン ２０………内部信号ライン（バッファ出力ライン）
Claims (4)
- 【請求項１】 主制御回路ブロックと、この主制御回路
ブロックを中心として両側に分離して配置された多数の
サブメモリブロックと、多数のパッドと、これらパッド
のそれぞれに入力信号ラインを通じて接続される多数の
入力バッファとを備える半導体メモリ装置において、前
記多数のパッドと前記多数の入力バッファは、一つのパ
ッドとこれに対応する一つの入力バッファとが隣接し合
って対を形成するように、交互的に配置され、且つこれ
ら各入力バッファは、バッファ出力ラインを通じて前記
主制御回路ブロックに接続されていることを特徴とする
半導体メモリ装置。 - 【請求項２】 パッドと入力バッファが一列状に配置さ
れ、この配置列がチップの中央で水平方向に配置される
請求項１記載の半導体メモリ装置。 - 【請求項３】 主制御回路ブロックと、この主制御回路
ブロックを中心として両側に分離して配置された多数の
サブメモリブロックと、多数のパッドと、これらパッド
のそれぞれに入力信号ラインを通じて接続される多数の
入力バッファとを備える半導体メモリ装置の配置方法に
おいて、前記多数のパッドと前記多数の入力バッファ
を、一つのパッドとこれに対応する一つの入力バッファ
とが隣接し合って対を形成するように交互的に配置する
ことで、パッドとこれに対応する入力バッファとの距離
を最小化したことを特徴とする配置方法。 - 【請求項４】 パッドと入力バッファが一列状に配置さ
れ、この配置列がチップの中央で水平方向に配置される
請求項３記載の配置方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013270A KR0145220B1 (ko) | 1995-05-25 | 1995-05-25 | 입력특성이 개선된 반도체 메모리장치 및 회로배치방법 |
| KR1995P13270 | 1995-05-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922990A true JPH0922990A (ja) | 1997-01-21 |
Family
ID=19415405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12529396A Pending JPH0922990A (ja) | 1995-05-25 | 1996-05-21 | 入力特性が改善された半導体メモリ装置及び回路配置方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0922990A (ja) |
| KR (1) | KR0145220B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180051708A (ko) * | 2016-11-07 | 2018-05-17 | 삼성전자주식회사 | 스위칭 액티비티에 기초한 반도체 장치의 배치 방법 및 이에 의해 제조된 반도체 장치 |
| WO2021036094A1 (zh) * | 2019-08-26 | 2021-03-04 | 长鑫存储技术有限公司 | 芯片及电子装置 |
-
1995
- 1995-05-25 KR KR1019950013270A patent/KR0145220B1/ko not_active IP Right Cessation
-
1996
- 1996-05-21 JP JP12529396A patent/JPH0922990A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180051708A (ko) * | 2016-11-07 | 2018-05-17 | 삼성전자주식회사 | 스위칭 액티비티에 기초한 반도체 장치의 배치 방법 및 이에 의해 제조된 반도체 장치 |
| WO2021036094A1 (zh) * | 2019-08-26 | 2021-03-04 | 长鑫存储技术有限公司 | 芯片及电子装置 |
| US11380368B2 (en) | 2019-08-26 | 2022-07-05 | Changxin Memory Technologies, Inc. | Chips and electronics devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043212A (ko) | 1996-12-23 |
| KR0145220B1 (ko) | 1998-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6359815B1 (en) | Data transmitter | |
| JP3976156B2 (ja) | シングル及びダブルデータ転送兼用の半導体メモリ装置 | |
| US7457189B2 (en) | Integrated circuit memory devices that support selective mode register set commands and related methods | |
| KR100319415B1 (ko) | 메모리부와 논리부를 함께 구비한 ｌｓｉ 소자 | |
| JP4162364B2 (ja) | 半導体記憶装置 | |
| JP3922765B2 (ja) | 半導体装置システム及び半導体装置 | |
| US7323789B2 (en) | Multiple chip package and IC chips | |
| US6570812B2 (en) | Semiconductor memory device with improved setup time and hold time | |
| US6574154B2 (en) | Data transmitter | |
| US20060215467A1 (en) | Method of increasing data setup and hold margin in case of non-symmetrical PVT | |
| JP2531827B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09282883A (ja) | 半導体メモリ装置 | |
| JPH0922990A (ja) | 入力特性が改善された半導体メモリ装置及び回路配置方法 | |
| WO2021036094A1 (zh) | 芯片及电子装置 | |
| US20010047464A1 (en) | Synchronous semiconductor memory device having a burst mode for improving efficiency of using the data bus | |
| KR20010009843A (ko) | 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로 | |
| JPH05268016A (ja) | 半導体集積回路 | |
| KR100197570B1 (ko) | 고성능 동기 반도체 메모리 장치의 클럭 패드 배치 구조 | |
| JPH08235898A (ja) | 半導体装置 | |
| JP2000156084A (ja) | 半導体装置 | |
| US20210103533A1 (en) | Memory system and memory chip | |
| KR940008285B1 (ko) | 최소의 잡음을 가지는 데이타출력 드라이버 | |
| US6927603B2 (en) | Semiconductor integrated circuit having system bus divided in stages | |
| JP2004355667A (ja) | 半導体装置 | |
| KR20040066998A (ko) | 반도체 메모리 장치의 패드 배치구조 및 패드 배치방법 |