JPH09223393A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 レイテンシーモードを有するシンクロナスＤ
ＲＡＭ等のＣＡＳレイテンシーを３とする読み出しモー
ドのクロックアクセスタイムを高速化し、動作クロック
信号の上限周波数を高める。 【解決手段】 第１段の出力ラッチを、第１のレイテン
シーモードでスルー動作させて第２と第３のレイテンシ
ーモードでラッチ動作させ、第２段の出力ラッチを、第
１と第２のレイテンシーモードでスルー動作させて第３
のレイテンシーモードでラッチ動作させ、インバータＶ
９と出力ラッチ制御信号生成回路ＯＧ２０〜ＯＧ２３と
を含み、外部からのクロック信号ＣＬＫで第２段の出力
ラッチに供給される第２の内部クロック信号ＯＫ２０〜
ＯＫ２３の生成経路と、インバータＶ８と出力ラッチ制
御信号生成回路ＯＧ１１〜ＯＧ１３とを含み第１段の出
力ラッチに供給される第１の内部クロック信号ＯＫ１０
〜ＯＫ１３の生成経路とをその初期の段階から分離して
独立に設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、レイテンシーモードを有するシンクロナス
ＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）な
らびにその高速化に利用して特に有効な技術に関するも
のである。

【０００２】

【従来の技術】所定のクロック信号に従って同期動作す
るいわゆるシンクロナスＤＲＡＭがある。シンクロナス
ＤＲＡＭの中には、リード（読み出し）コマンドの入力
に際してカラムアドレスストローブ信号が有効レベルと
されてから最初の読み出しデータが出力されるまでの時
間を例えばクロック信号の１ないし３サイクル分だけ選
択的に遅延できるいわゆるレイテンシーモードを有する
ものが多い。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立ってレイテンシーモードを有するシンクロナ
スＤＲＡＭを開発し、そのデータ入出力回路に２段構造
の出力ラッチを設けこれらの出力ラッチの動作形態を選
択的に切り換えることで、レイテンシーモードの遅延サ
イクル数を選択的に切り換える方法を採っている。この
うち、第１段の出力ラッチは、図８のタイミング発生回
路ＴＧの対応する出力ラッチ制御信号生成回路ＯＧ１０
〜ＯＧ１３から出力される出力ラッチ制御信号ＯＫ１０
〜ＯＫ１３がハイレベルとされることでそれぞれ選択的
にスルー動作され、ロウレベルとされることでラッチ動
作される。また、第２段の出力ラッチは、タイミング発
生回路ＴＧの対応する出力ラッチ制御信号生成回路ＯＧ
２０〜ＯＧ２３から出力される出力ラッチ制御信号ＯＫ
２０〜ＯＫ２３がハイレベルとされることで選択的にス
ルー動作され、ロウレベルとされることでラッチ動作さ
れる。

【０００４】一方、シンクロナスＤＲＡＭのレイテンシ
ーモードでは、例えばリードコマンドが入力されてから
読み出しデータが出力されるまでの遅延サイクル数がい
わゆるＣＡＳレイテンシーとして規定され、その値は、
例えばクロック信号の周波数に応じて選択的に１ないし
３に設定される。このうち、クロック信号の周波数が最
も高い場合に対応するレイテンシー３では、図９に例示
されるように、出力ラッチ制御信号ＯＫ１０及びＯＫ２
０等がクロック信号ＣＬＫに従って繰り返しハイレベル
とされ、これを受けて第１段及び第２段の出力ラッチは
交互にスルー又はラッチ動作される。また、クロック信
号ＣＬＫがハイレベルとされてからデータ入出力端子Ｄ
０等に読み出しデータ（ａ）等の論理レベルが確定され
るまでの時間つまりクロックアクセスタイムｔａｃは、
第２段の出力ラッチに供給される出力ラッチ制御信号Ｏ
Ｋ２０等の立ち上がりによって左右される。

【０００５】本願発明者等が開発したシンクロナスＤＲ
ＡＭにおいて、第２段の出力ラッチに供給される出力ラ
ッチ制御信号ＯＫ２０等は、前述のように、タイミング
発生回路ＴＧの出力ラッチ制御信号生成回路ＯＧ２０〜
ＯＧ２３により生成され、これらの出力ラッチ制御信号
生成回路には、クロックバッファＣＬＫＢから共通のイ
ンバータＶＪ及びＶＧを介してクロック信号ＣＬＫが供
給される。言い換えるならば、インバータＶＫの出力端
子には、出力ラッチ制御信号生成回路ＯＧ１０〜ＯＧ１
３，ＯＧ２０〜ＯＧ２３ならびに図示されない他の回路
の入力容量に相当する比較的大きな負荷が結合される訳
であって、その出力信号ＶＫｏｕｔのレベル変化は、図
９に示されるように、緩やかなものとなる。この結果、
相応してシンクロナスＤＲＡＭのクロックアクセスタイ
ムｔａｃが遅くなり、場合によってはクロック信号ＣＬ
Ｋの次の立ち上がりエッジで読み出しデータを取り込め
なくなって、シンクロナスＤＲＡＭの高速化が制約を受
ける。

【０００６】この発明の目的は、レイテンシーモードを
有するシンクロナスＤＲＡＭ等の特にＣＡＳレイテンシ
ーを３とする読み出しモードにおけるクロックアクセス
タイムを高速化し、その動作可能なクロック周波数を高
めることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えば第１ないし第３のレイ
テンシーモードを有しかつ２段構造の出力ラッチを備え
るシンクロナスＤＲＡＭ等において、第１段の出力ラッ
チを、第１のレイテンシーモードでスルー動作させて第
２及び第３のレイテンシーモードでラッチ動作させ、第
２段の出力ラッチを、第１及び第２のレイテンシーモー
ドでスルー動作させて第３のレイテンシーモードでラッ
チ動作させるとともに、外部から供給されるクロック信
号を受けて最終段つまり第２段の出力ラッチに供給され
る第２の内部クロック信号の生成経路と、上記クロック
信号を受けてその前段つまり第１段の出力ラッチに供給
される第１の内部クロック信号の生成経路とをその初期
の段階から分離して独立に設ける。

【０００９】上記した手段によれば、第１の内部クロッ
ク信号の生成経路に結合される負荷容量が第２の内部ク
ロック信号の生成経路に与える影響を排除し、クロック
信号の立ち上がりに対する第２の内部クロック信号の立
ち上がりの遅延時間を短縮することができる。この結
果、シンクロナスＤＲＡＭ等の特にＣＡＳレイテンシー
を３とする読み出しモードにおけるクロックアクセスタ
イムを高速化し、その動作可能なクロック信号の上限周
波数を高めることができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭ（半導体装置）の一実施例のブロ
ック図が示されている。同図をもとに、まずこの実施例
のシンクロナスＤＲＡＭの構成及び動作の概要について
説明する。なお、図１の各ブロックを構成する回路素子
は、特に制限されないが、公知のＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）集積回路の製造技術により、単結晶シリ
コンのような１個の半導体基板上に形成される。

【００１１】図１において、この実施例のシンクロナス
ＤＲＡＭは一対のバンクＢＮＫ０及びＢＮＫ１を備え、
これらのバンクのそれぞれは、そのレイアウト面積の大
半を占めて配置されるメモリアレイＭＡＲＹと、直接周
辺回路となるロウアドレスデコーダＲＤ，センスアンプ
ＳＡ及びカラムアドレスデコーダＣＤと、それぞれライ
トアンプ及びリードアンプを含むメインアンプＭＡとを
備える。

【００１２】バンクＢＮＫ０及びＢＮＫ１を構成するメ
モリアレイＭＡＲＹは、図の垂直方向に平行して配置さ
れる所定数のワード線と、水平方向に平行して配置され
る所定組の相補ビット線とをそれぞれ含む。これらのワ
ード線及び相補ビット線の交点には、情報蓄積キャパシ
タ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナ
ミック型メモリセルが格子状に配置される。

【００１３】バンクＢＮＫ０及びＢＮＫ１のメモリアレ
イＭＡＲＹを構成するワード線は、対応するロウアドレ
スデコーダＲＤに結合され、それぞれ択一的に選択状態
とされる。これらのロウアドレスデコーダＲＤには、ロ
ウアドレスバッファＲＢから最上位ビットを除くｉビッ
トの内部アドレス信号Ｘ０〜Ｘｉ−１が共通に供給され
るとともに、タイミング発生回路ＴＧから内部制御信号
ＲＧが共通に供給される。また、ロウアドレスバッファ
ＲＢには、アドレス入力端子Ａ０〜Ａｉを介してＸアド
レス信号ＡＸ０〜ＡＸｉが時分割的に供給されるととも
に、タイミング発生回路ＴＧから内部制御信号ＲＬが供
給される。

【００１４】ロウアドレスバッファＲＢは、アドレス入
力端子Ａ０〜Ａｉを介して入力されるＸアドレス信号Ａ
Ｘ０〜ＡＸｉを内部制御信号ＲＬに従って取り込み、保
持するとともに、これらのＸアドレス信号をもとに内部
アドレス信号Ｘ０〜Ｘｉを形成する。このうち、最上位
ビットの内部アドレス信号Ｘｉは、バンク選択回路ＢＳ
に供給され、その他の内部アドレス信号Ｘ０〜Ｘｉ−１
は、バンクＢＮＫ０及びＢＮＫ１のロウアドレスデコー
ダＲＤに共通に供給される。

【００１５】バンク選択回路ＢＳは、ロウアドレスバッ
ファＲＢから供給される最上位ビットの内部アドレス信
号Ｘｉをデコードして、対応するバンク選択信号ＢＳ０
又はＢＳ１を選択的にハイレベルとする。これらのバン
ク選択信号ＢＳ０及びＢＳ１は、対応するバンクＢＮＫ
０及びＢＮＫ１にそれぞれ供給され、その周辺回路たる
ロウアドレスデコーダＲＤ，カラムアドレスデコーダＣ
Ｄ，センスアンプＳＡならびにメインアンプＭＡを選択
的に動作させるために供される。

【００１６】バンクＢＮＫ０及びＢＮＫ１のロウアドレ
スデコーダＲＤは、内部制御信号ＲＧがハイレベルとさ
れかつ対応するバンク選択信号ＢＳ０又はＢＳ１がハイ
レベルとされることでそれぞれ選択的に動作状態とさ
れ、ロウアドレスバッファＲＢから供給される内部アド
レス信号Ｘ０〜Ｘｉ−１をデコードして、対応するメモ
リアレイＭＡＲＹの指定されたワード線を択一的に選択
状態とする。

【００１７】次に、バンクＢＮＫ０及びＢＮＫ１のメモ
リアレイＭＡＲＹを構成する相補ビット線は、対応する
センスアンプＳＡに結合される。これらのセンスアンプ
ＳＡには、対応するカラムアドレスデコーダＣＤから所
定ビットのビット線選択信号がそれぞれ供給されるとと
もに、タイミング発生回路ＴＧから内部制御信号ＰＡが
共通に供給される。また、各バンクのカラムアドレスデ
コーダＣＤには、カラムアドレスバッファＣＢからｉ＋
１ビットの内部アドレス信号Ｙ０〜Ｙｉが共通に供給さ
れるとともに、タイミング発生回路ＴＧから図示されな
い内部制御信号ＣＧが共通に供給される。さらに、カラ
ムアドレスバッファＣＢには、アドレス入力端子Ａ０〜
Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的
に供給され、タイミング発生回路ＴＧから内部制御信号
ＣＬが供給される。

【００１８】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａｉを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｉを内部制御信号ＣＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｉを形成して、バンクＢＮＫ０
及びＢＮＫ１のカラムアドレスデコーダＣＤに供給す
る。また、各バンクのカラムアドレスデコーダＣＤは、
内部制御信号ＣＧがハイレベルとされかつ対応するバン
ク選択信号ＢＳ０又はＢＳ１がハイレベルとされること
で選択的に動作状態とされ、内部アドレス信号Ｙ０〜Ｙ
ｉをデコードして対応する上記ビット線選択信号をそれ
ぞれ択一的にハイレベルとする。

【００１９】一方、バンクＢＮＫ０及びＢＮＫ１のセン
スアンプＳＡは、各メモリアレイＭＡＲＹの各相補ビッ
ト線に対応して設けられる所定数の単位回路を含み、こ
れらの単位回路のそれぞれは、一対のＣＭＯＳインバー
タが交差結合されてなる単位増幅回路とＮチャンネル型
の一対のスイッチＭＯＳＦＥＴとを含む。このうち、各
単位回路の単位増幅回路は、内部制御信号ＰＡがハイレ
ベルとされかつ対応するバンク選択信号ＢＳ０又はＢＳ
１がハイレベルとされることで選択的にかつ一斉に動作
状態とされ、対応するメモリアレイＭＡＲＹの選択され
たワード線に結合される所定数のメモリセルから対応す
る相補ビット線を介して出力される微小読み出し信号を
それぞれ増幅して、ハイレベル又はロウレベルの２値読
み出し信号とする。また、各単位回路のスイッチＭＯＳ
ＦＥＴは、対応するビット線選択信号のハイレベルを受
けて１６対ずつ選択的にオン状態となり、メモリアレイ
ＭＡＲＹの対応する１６組の相補ビット線と相補共通デ
ータ線ＣＤ０＊〜ＣＤＦ＊（ここで、非反転及び反転信
号からなる相補信号線については、その名称の末尾に＊
を付して表す。また、その数が１０を超える信号線及び
素子等の追番は、アルファベットで表す。以下同様）と
の間を選択的に接続状態とする。

【００２０】相補共通データ線ＣＤ０＊〜ＣＤＦ＊は、
対応するメインアンプＭＡに結合される。これらのメイ
ンアンプＭＡは、相補共通データ線ＣＤ０＊〜ＣＤＦ＊
に対応して設けられるそれぞれ１６個のライトアンプ及
びリードアンプを含む。このうち、各ライトアンプの入
力端子は、対応する内部データバスＤＢＵＳ０〜ＤＢＵ
ＳＦに結合され、その出力端子は、対応する相補共通デ
ータ線ＣＤ０＊〜ＣＤＦ＊に結合される。また、各リー
ドアンプの入力端子は、対応する相補共通データ線ＣＤ
０＊〜ＣＤＦ＊に結合され、その出力端子は、対応する
内部データバスＤＢＵＳ０〜ＤＢＵＳＦに結合される。
各メインアンプＭＡには、タイミング発生回路ＴＧから
内部制御信号ＲＰ及びＷＰが共通に供給される。

【００２１】内部データバスＤＢＵＳ０〜ＤＢＵＳＦ
は、データ入出力回路ＩＯの対応する入力ラッチの出力
端子に結合されるとともに、対応する第１段出力ラッチ
ＯＬ１０〜ＯＬ１Ｆの入力端子に結合される。ここで、
データ入出力回路ＩＯは、後述するように、内部データ
バスＤＢＵＳ０〜ＤＢＵＳＦに対応して設けられるそれ
ぞれ１６個のデータ入力バッファ及び入力ラッチと、第
１段出力ラッチＯＬ１０〜ＯＬ１Ｆ，第２段出力ラッチ
ＯＬ２０〜ＯＬ２Ｆならびにデータ出力バッファＤＯＢ
０〜ＤＯＢＦとを含む。このうち、各データ入力バッフ
ァの入力端子は、対応するデータ入出力端子Ｄ０〜ＤＦ
に結合され、その出力端子は、対応する入力ラッチの入
力端子に結合される。これらの入力ラッチの出力端子
は、対応する内部データバスＤＢＵＳ０〜ＤＢＵＳＦに
それぞれ結合される。

【００２２】一方、第１段出力ラッチＯＬ１０〜ＯＬ１
Ｆの入力端子は、対応する内部データバスＤＢＵＳ０〜
ＤＢＵＳＦに結合され、その出力端子は、対応する第２
段出力ラッチＯＬ２０〜ＯＬ２Ｆの入力端子に結合され
る。第２段出力ラッチＯＬ２０〜ＯＬ２Ｆの出力端子
は、対応するデータ出力バッファＯＢの入力端子に結合
され、これらのデータ出力バッファの出力端子は、対応
するデータ入出力端子Ｄ０〜ＤＦにそれぞれ結合され
る。データ入出力回路ＩＯには、タイミング発生回路Ｔ
Ｇから図示されない入力ラッチ制御信号ＩＫが供給され
るとともに、出力ラッチ制御信号ＯＫ１０〜ＯＫ１３
（第１の内部クロック信号），ＯＫ２０〜ＯＫ２３（第
２の内部クロック信号）ならびに出力制御信号ＤＯＣ０
〜ＤＯＣ３が供給される。これらの出力ラッチ制御信号
及び出力制御信号は、第１段出力ラッチＯＬ１０〜ＯＬ
１Ｆ，第２段出力ラッチＯＬ２０〜ＯＬ２Ｆならびにデ
ータ出力バッファＤＯＢ０〜ＤＯＢＦにそれぞれ４個ず
つ分配される。

【００２３】データ入出力回路ＩＯの各データ入力バッ
ファは、シンクロナスＤＲＡＭがライトモードとされる
とき、データ入出力端子Ｄ０〜ＤＦを介して入力される
１６ビットの書き込みデータを対応する入力ラッチにそ
れぞれ伝達し、各入力ラッチは、対応するデータ入力バ
ッファから伝達される書き込みデータを入力ラッチ制御
信号ＩＫに従って取り込み、保持するとともに、内部デ
ータバスＤＢＵＳ０〜ＤＢＵＳＦを介してメインアンプ
ＭＡの対応するライトアンプに伝達する。このとき、各
メインアンプＭＡを構成する１６個のライトアンプは、
内部制御信号ＷＰがハイレベルとされかつ対応するバン
ク選択信号ＢＳ０又はＢＳ１がハイレベルとされること
でそれぞれ選択的にかつ一斉に動作状態とされ、データ
入出力回路ＩＯの対応する入力ラッチから内部データバ
スＤＢＵＳ０〜ＤＢＵＳＦを介して伝達される書き込み
データを所定の相補書き込み信号にそれぞれ変換した
後、相補共通データ線ＣＤ０＊〜ＣＤＦ＊を介して対応
するメモリアレイＭＡＲＹの選択された１６個のメモリ
セルに書き込む。

【００２４】バンクＢＮＫ０及びＢＮＫ１のメインアン
プＭＡを構成する１６個のリードアンプは、内部制御信
号ＲＰがハイレベルとされかつ対応するバンク選択信号
ＢＳ０又はＢＳ１がハイレベルとされることでそれぞれ
選択的にかつ一斉に動作状態とされ、対応するメモリア
レイＭＡＲＹの選択された１６個のメモリセルから相補
共通データ線ＣＤ０＊〜ＣＤＦ＊を介して出力される読
み出し信号をそれぞれ増幅して、内部データバスＤＢＵ
Ｓ０〜ＤＢＵＳＦに出力する。

【００２５】このとき、データ入出力回路ＩＯの第１段
出力ラッチＯＬ１０〜ＯＬ１Ｆは、対応する出力ラッチ
制御信号ＯＫ１０〜ＯＫ１３がハイレベルとされること
で選択的にスルー状態となり、またこれらの出力ラッチ
制御信号がロウレベルとされることで選択的にラッチ状
態となって、バンクＢＮＫ０又はＢＮＫ１のメインアン
プＭＡの対応するリードアンプから内部データバスＤＢ
ＵＳ０〜ＤＢＵＳＦを介して供給される読み出しデータ
を対応する第２段出力ラッチＯＬ２０〜ＯＬ２Ｆにそれ
ぞれ伝達する。同様に、データ入出力回路ＩＯの第２段
出力ラッチＯＬ２０〜ＯＬ２Ｆは、対応する出力ラッチ
制御信号ＯＫ２０〜ＯＫ２３がハイレベルとされること
で選択的にスルー状態となり、またこれらの出力ラッチ
制御信号がロウレベルとされることで選択的にラッチ状
態となって、対応する第１段出力ラッチＯＬ１０〜ＯＬ
１Ｆから伝達される読み出しデータを対応するデータ出
力バッファＤＯＢ０〜ＤＯＢＦにそれぞれ伝達する。さ
らに、データ出力バッファＤＯＢ０〜ＤＯＢＦは、対応
する出力制御信号ＤＯＣ０〜ＤＯＣ３のハイレベルを受
けて選択的に動作状態とされ、対応する第２段出力ラッ
チＯＬ２０〜ＯＬ２Ｆから伝達される読み出しデータを
データ入出力端子Ｄ０〜ＤＦを介してシンクロナスＤＲ
ＡＭのアクセス装置に出力する。なお、データ入出力回
路ＩＯの具体的構成及び動作ならびにその特徴について
は、後で詳細に説明する。

【００２６】タイミング発生回路ＴＧは、外部装置から
供給されるクロック信号ＣＬＫ及びクロックイネーブル
信号ＣＫＥと、起動制御信号となるチップ選択信号ＣＳ
Ｂ（ここで、それが有効とされるとき選択的にロウレベ
ルとされるいわゆる反転信号等については、その名称の
末尾にＢを付して表す。以下同様），ロウアドレススト
ローブ信号ＲＡＳＢ，カラムアドレスストローブ信号Ｃ
ＡＳＢ，ライトイネーブル信号ＷＥＢならびに入出力マ
スク信号ＤＱＭとをもとに上記各種の内部制御信号，入
力ラッチ制御信号，出力ラッチ制御信号ならびに出力制
御信号を選択的に形成し、各部に供給する。タイミング
発生回路ＴＧの本発明に関する部分の具体的構成及び動
作ならびにその特徴については、後で詳細に説明する。

【００２７】図２には、図１のシンクロナスＤＲＡＭに
含まれるデータ入出力回路ＩＯの一実施例の部分的なブ
ロック図が示され、図３には、その一実施例の部分的な
回路図が示されている。また、図４には、図１のシンク
ロナスＤＲＡＭに含まれるタイミング発生回路ＴＧの一
実施例の部分的なブロック図が示され、図５には、その
一実施例の部分的な回路図が示されている。さらに、図
６には、図１のシンクロナスＤＲＡＭのＣＡＳレイテン
シーを３とする読み出しモードの一実施例の信号波形図
が示されている。これらの図をもとに、この実施例のシ
ンクロナスＤＲＡＭに含まれるデータ入出力回路ＩＯ及
びタイミング発生回路ＴＧの具体的構成及び動作ならび
にその特徴について説明する。

【００２８】なお、図３では、出力ラッチＯＬ１０，Ｏ
Ｌ２０ならびにデータ出力バッファＤＯＢ０の説明をも
って、出力ラッチＯＬ１０〜ＯＬ１Ｆ，ＯＬ２０〜ＯＬ
２Ｆならびにデータ出力バッファＤＯＢ０〜ＤＯＢＦを
説明する。また、図５では、出力ラッチ制御信号生成回
路ＯＧ１０及びＯＧ２０の説明をもって、出力ラッチ制
御信号生成回路ＯＧ１０〜ＯＧ１３ならびにＯＧ２０〜
ＯＧ２３を説明する。さらに、以下の回路図において、
そのチャンネル（バックゲート）部に矢印が付されるＭ
ＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであって、矢印
の付されないＮチャンネルＭＯＳＦＥＴと区別して示さ
れる。

【００２９】図２において、データ入出力回路ＩＯは、
データ入出力端子Ｄ０〜ＤＦならびに内部データバスＤ
ＢＵＳ０〜ＤＢＵＳＦに対応して設けられるそれぞれ１
６個の第１段出力ラッチＯＬ１０〜ＯＬ１Ｆ，第２段出
力ラッチＯＬ２０〜ＯＬ２Ｆならびにデータ出力バッフ
ァＤＯＢ０〜ＤＯＢＦを備える。このうち、第１段出力
ラッチＯＬ１０〜ＯＬ１Ｆの入力端子は、対応する内部
データバスＤＢＵＳ０〜ＤＢＵＳＦに結合され、その出
力端子は、対応する第２段出力ラッチＯＬ２０〜ＯＬ２
Ｆの入力端子に結合される。出力ラッチＯＬ２０〜ＯＬ
２Ｆの出力端子は、対応するデータ出力バッファＤＯＢ
０〜ＤＯＢＦの入力端子に結合され、これらのデータ出
力バッファの出力端子は、対応するデータ入出力端子Ｄ
０〜ＤＦに結合される。なお、データ入出力回路ＩＯ
は、前述のように、さらに図示されないそれぞれ１６個
のデータ入力バッファ及び入力ラッチを備えるが、これ
らのデータ入力バッファ及び入力ラッチについては、本
発明と直接関係がないため、その具体的構成及び動作に
関する説明を割愛する。

【００３０】データ入出力回路ＩＯの第１段出力ラッチ
ＯＬ１０〜ＯＬ１Ｆならびに第２段出力ラッチＯＬ２０
〜ＯＬ２３は、それぞれ４個ずつグループ分割され、タ
イミング発生回路ＴＧから対応する出力ラッチ制御信号
ＯＫ１０〜ＯＫ１３（第１の内部クロック信号）あるい
はＯＫ２０〜ＯＫ２３（第２の内部クロック信号）がそ
れぞれ共通に供給される。また、データ出力バッファＤ
ＯＢ０〜ＤＯＢＦも、同様に４個ずつグループ分割さ
れ、タイミング発生回路ＴＧから対応する出力制御信号
ＤＯＣ０〜ＤＯＣ３がそれぞれ共通に供給される。

【００３１】データ入出力回路ＩＯを構成する第１段出
力ラッチＯＬ１０〜ＯＬ１Ｆは、図３の出力ラッチＯＬ
１０に代表して示されるように、その出力端子が共通結
合された一対のクロックドインバータＣＶ１及びＣＶ２
を含む。このうち、クロックドインバータＣＶ１の入力
端子は、出力ラッチＯＬ１０の入力端子として対応する
内部データバスＤＢＵＳ０に結合される。また、クロッ
クドインバータＣＶ１及びＣＶ２の出力端子は、インバ
ータＶ１を介してクロックドインバータＣＶ２の入力端
子に結合されるとともに、第２段出力ラッチＯＬ２０の
入力端子つまりはこれを構成するクロックドインバータ
ＣＶ３の入力端子に結合される。クロックドインバータ
ＣＶ１の非反転制御端子となるＮチャンネルＭＯＳＦＥ
Ｔのゲート及びクロックドインバータＣＶ２の反転制御
端子となるＰチャンネルＭＯＳＦＥＴのゲートには、出
力ラッチ制御信号ＯＫ１０が共通に供給され、クロック
ドインバータＣＶ１の反転制御端子となるＰチャンネル
ＭＯＳＦＥＴのゲート及びクロックドインバータＣＶ２
の非反転制御端子となるＮチャンネルＭＯＳＦＥＴのゲ
ートには、そのインバータＶ２による反転信号が供給さ
れる。

【００３２】これにより、クロックドインバータＣＶ１
は、出力ラッチ制御信号ＯＫ１０のハイレベルを受けて
選択的に伝達状態とされ、メインアンプＭＡの対応する
リードアンプから内部データバスＤＢＵＳ０を介して供
給される読み出しデータを第２段出力ラッチＯＬ２０に
選択的に反転し伝達すべく作用する。また、クロックド
インバータＣＶ２は、出力ラッチ制御信号ＯＬ１０のロ
ウレベルを受けて選択的に伝達状態とされ、インバータ
Ｖ１とともにラッチ回路を構成して、クロックドインバ
ータＣＶ１の出力端子における直前のレベルを保持すべ
く作用する。つまり、回路全体として見た場合、第１段
出力ラッチＯＬ１０は、対応する出力ラッチ制御信号Ｏ
Ｋ１０がハイレベルとされるとき、内部データバスＤＢ
ＵＳ０を介して供給される読み出しデータを論理的に反
転して後段に伝達すべくスルー動作され、対応する出力
ラッチ制御信号ＯＫ１０がロウレベルとされるとき、そ
の直前の論理レベルを保持すべくラッチ動作されるもの
となる。

【００３３】同様に、第２段出力ラッチＯＬ２０を構成
するクロックドインバータＣＶ３の入力端子は、出力ラ
ッチＯＬ２０の入力端子となって第１段出力ラッチＯＬ
１０の出力端子に結合される。また、クロックドインバ
ータＣＶ３及びＣＶ４の出力端子は、インバータＶ３を
介してクロックドインバータＣＶ４の入力端子に結合さ
れるとともに、第２段出力ラッチＯＬ２０の出力端子と
して、対応するデータ出力バッファＤＯＢ０の入力端子
つまりはこれを構成するインバータＶ５ならびにノア
（ＮＯＲ）ゲートＮＯ２の一方の入力端子に結合され
る。クロックドインバータＣＶ３の非反転制御端子とな
るＮチャンネルＭＯＳＦＥＴのゲート及びクロックドイ
ンバータＣＶ４の反転制御端子となるＰチャンネルＭＯ
ＳＦＥＴのゲートには、出力ラッチ制御信号ＯＫ２０が
共通に供給され、クロックドインバータＣＶ３の反転制
御端子となるＰチャンネルＭＯＳＦＥＴのゲート及びク
ロックドインバータＣＶ４の非反転制御端子となるＮチ
ャンネルＭＯＳＦＥＴのゲートには、そのインバータＶ
４による反転信号が共通に供給される。

【００３４】これにより、クロックドインバータＣＶ３
は、対応する出力ラッチ制御信号ＯＫ２０のハイレベル
を受けて選択的に伝達状態とされ、第１段出力ラッチＯ
Ｌ１の出力信号ＬＯ１０を対応するデータ出力バッファ
ＤＯＢ０に反転して伝達すべく作用する。また、クロッ
クドインバータＣＶ４は、出力ラッチ制御信号ＯＫ２０
のロウレベルを受けて選択的に伝達状態とされ、インバ
ータＶ３とともにラッチ回路を構成して、クロックドイ
ンバータＣＶ３の出力端子における直前のレベルを保持
すべく作用する。つまり、回路全体として見た場合、第
２段出力ラッチＯＬ２０は、対応する出力ラッチ制御信
号ＯＫ２０がハイレベルとされるとき、第１段出力ラッ
チＯＬ１０の出力信号ＬＯ１０を論理的に反転して後段
に伝達すべくスルー動作され、出力ラッチ制御信号ＯＫ
２０がロウレベルとされるとき、その直前の論理レベル
を保持すべくラッチ動作されるものとなる。

【００３５】データ出力バッファＤＯＢ０は、回路の電
源電圧及び接地電位間にトーテムポール形態に設けられ
るＮチャンネル型の２個の出力ＭＯＳＦＥＴＮ１及びＮ
２を含む。このうち、出力ＭＯＳＦＥＴＮ１のゲートに
は、ノアゲートＮＯ１の出力信号が供給され、出力ＭＯ
ＳＦＥＴＮ２のゲートには、ノアゲートＮＯ２の出力信
号が供給される。ノアゲートＮＯ２の一方の入力端子に
は、第２段出力ラッチＯＬ２０の出力信号ＬＯ２０が供
給され、ノアゲートＮＯ１の一方の入力端子には、その
インバータＶ５による反転信号が供給される。これらの
ノアゲートＮＯ１及びＮＯ２の他方の入力端子には、対
応する出力制御信号ＤＯＣ０のインバータＶ６による反
転信号が共通に供給される。出力ＭＯＳＦＥＴＮ１及び
Ｎ２の共通結合されたソース及びドレインは、データ出
力バッファＤＯＢ０の出力端子となって対応するデータ
入出力端子Ｄ０に結合される。

【００３６】これにより、出力ＭＯＳＦＥＴＮ１は、ノ
アゲートＮＯ１の出力信号がハイレベルとされるとき、
言い換えるならば出力制御信号ＤＯＣ０がハイレベルと
されかつ第２段出力ラッチＯＬ２０の出力信号ＬＯ２０
がハイレベルとされるとき選択的にオン状態となり、回
路の電源電圧よりそのしきい値電圧分だけ低いハイレベ
ルの出力信号をデータ入出力端子Ｄ０に出力する。ま
た、出力ＭＯＳＦＥＴＮ２は、ノアゲートＮＯ２の出力
信号がハイレベルとされるとき、すなわち出力制御信号
ＤＯＣ０がハイレベルとされかつ第２段出力ラッチＯＬ
２０の出力信号ＬＯ２０がロウレベルとされるとき選択
的にオン状態となり、回路の接地電位のようなロウレベ
ルの出力信号をデータ入出力端子Ｄ０に出力する。

【００３７】次に、タイミング発生回路ＴＧは、図４に
示されるように、クロック入力端子ＣＬＫを介してクロ
ック信号ＣＬＫを受けるクロックバッファＣＬＫＢと、
それぞれ４個の出力ラッチ制御信号生成回路ＯＧ１０〜
ＯＧ１３（第１の内部クロック信号生成回路）ならびに
ＯＧ２０〜ＯＧ２３（第２の内部クロック信号生成回
路）とを備える。クロックバッファＣＬＫＢの出力信号
は、インバータＶ７（第１のインバータ）を経た後、イ
ンバータＶ８（第２のインバータ）を介して出力ラッチ
制御信号生成回路ＯＧ１０〜ＯＧ１３に共通に供給され
るとともに、インバータＶ９（第３のインバータ）を介
して出力ラッチ制御信号生成回路ＯＧ２０〜ＯＧ２３に
共通に供給される。なお、インバータＶ８の出力信号
は、タイミング発生回路ＴＧの図示されない他の回路に
も供給される。また、クロック信号ＣＬＫは、図６に示
されるように、シンクロナスＤＲＡＭがＣＡＳレイテン
シーを３とする読み出し又は書き込みモードとされると
き、例えばその周期を１０ｎｓ（ナノ秒）以下とする極
めて高い周波数のパルス信号とされる。

【００３８】タイミング発生回路ＴＧのクロックバッフ
ァＣＬＫＢは、外部装置からクロック入力端子ＣＬＫを
介して供給されるクロック信号ＣＬＫを取り込み、反転
してインバータＶ７に伝達する。このインバータＶ７の
出力信号は、上記のように、インバータＶ８を介して出
力ラッチ制御信号生成回路ＯＧ１０〜ＯＧ１３ならびに
図示されない他の回路に供給されるとともに、インバー
タＶ９を介して出力ラッチ制御信号生成回路ＯＧ２０〜
ＯＧ２３に供給される。

【００３９】一方、タイミング発生回路ＴＧの出力ラッ
チ制御信号生成回路ＯＧ１０〜ＯＧ１３は、特に制限さ
れないが、図５の出力ラッチ制御信号生成回路ＯＧ１０
に代表して示されるように、内部制御信号ＬＥ３により
制御される一対のクロックドインバータＣＶ５及びＣＶ
６を含む。このうち、クロックドインバータＣＶ５の入
力端子には、インバータＶ８の出力信号Ｖ８ｏｕｔが供
給され、クロックドインバータＣＶ６の入力端子には、
その遅延回路ＤＬ１による遅延信号が供給される。クロ
ックドインバータＣＶ５の反転制御端子及びクロックド
インバータＣＶ６の非反転制御端子には、内部制御信号
ＬＥ３が共通に供給され、クロックドインバータＣＶ５
の非反転制御端子及びクロックドインバータＣＶ６の反
転制御端子には、そのインバータＶＡによる反転信号が
共通に供給される。なお、内部制御信号ＬＥ３は、シン
クロナスＤＲＡＭがＣＡＳレイテンシーを３とする読み
出し又は書き込みモードとされるとき選択的にハイレベ
ルとされる。

【００４０】出力ラッチ制御信号生成回路ＯＧ１０は、
さらに、その第１の入力端子及び出力端子が交差結合さ
れる一対のナンド（ＮＡＮＤ）ゲートＮＡ３及びＮＡ４
を含む。このうち、ナンドゲートＮＡ３の第２の入力端
子にはナンドゲートＮＡ１の出力信号が供給され、その
第３の入力端子には、内部制御信号ＬＥ１のインバータ
ＶＤによる反転信号が供給される。また、ナンドゲート
ＮＡ４の第２の入力端子にはナンドゲートＮＡ２の出力
信号が供給され、その第３の入力端子には、内部制御信
号ＲＳＴのインバータＶＥによる反転信号が供給され
る。

【００４１】ナンドゲートＮＡ１の一方の入力端子に
は、クロックドインバータＣＶ５の出力信号が供給さ
れ、その他方の入力端子には、そのインバータＶＢ及び
遅延回路ＤＬ３による反転遅延信号が供給される。ま
た、ナンドゲートＮＡ２の一方の入力端子には、クロッ
クドインバータＣＶ６の出力信号の遅延回路ＤＬ２によ
る遅延信号が供給され、その他方の入力端子には、その
インバータＶＣ及び遅延回路ＤＬ４による反転遅延信号
が供給される。ナンドゲートＮＡ３の出力信号は、前記
出力ラッチ制御信号ＯＫ１０となる。なお、内部制御信
号ＬＥ１は、シンクロナスＤＲＡＭがＣＡＳレイテンシ
ーを１とする読み出し又は書き込みモードとされるとき
選択的にハイレベルとされ、内部制御信号ＲＳＴは、シ
ンクロナスＤＲＡＭを含むシステムのリセット時に選択
的にハイレベルとされる。

【００４２】これにより、出力ラッチ制御信号ＯＫ１０
に代表される出力ラッチ制御信号ＯＫ１０〜ＯＫ１３
は、シンクロナスＤＲＡＭが第１のレイテンシーモード
つまりＣＡＳレイテンシーを１とする読み出し又は書き
込みモードとされ内部制御信号ＬＥ１がハイレベルとさ
れるとき、すべてハイレベルに固定される。また、シン
クロナスＤＲＡＭが第２のレイテンシーモードつまりＣ
ＡＳレイテンシーを２とする読み出し又は書き込みモー
ドとされるときには、クロック信号ＣＬＫつまりインバ
ータＶ８の出力信号Ｖ８ｏｕｔの立ち上がりエッジから
比較的短い時間だけ遅れて一時的にハイレベルとされ、
シンクロナスＤＲＡＭが第３のレイテンシーモードつま
りＣＡＳレイテンシーを３とする読み出し又は書き込み
モードとされるときには、図６に例示されるように、ク
ロック信号ＣＬＫつまりインバータＶ８の出力信号Ｖ８
ｏｕｔの立ち上がりエッジからほぼ遅延回路ＤＬ１の遅
延時間に相当する時間ｔｄだけ遅れて一時的にハイレベ
ルとされる。

【００４３】このように、この実施例のシンクロナスＤ
ＲＡＭでは、データ入出力回路ＩＯの第１段出力ラッチ
ＯＬ１０〜ＯＬ１Ｆを制御する出力ラッチ制御信号ＯＫ
１０〜ＯＫ１３の生成タイミングがＣＡＳレイテンシー
に応じて選択的に切り換えられ、これによってメモリア
レイＭＡＲＹの選択されたメモリセルから内部データバ
スＤＢＵＳ０〜ＤＢＵＳＦを介して出力される読み出し
データのレベル確定タイミングとの整合が図られる。な
お、タイミング発生回路ＴＧの出力ラッチ制御信号生成
回路ＯＧ１０〜ＯＧ１３は、出力ラッチ制御信号ＯＫ１
０〜ＯＫ１３の生成タイミングを選択的に切り換えるべ
く比較的深い論理回路を必要とするが、これらの出力ラ
ッチ制御信号の生成タイミングは、後述する理由から、
クロック信号ＣＬＫの周波数が最も高くされシンクロナ
スＤＲＡＭがＣＡＳレイテンシーを３とする読み出し又
は書き込みモードで動作状態とされる場合のアクセスタ
イムに影響を与えないため、これによる問題は発生しな
い。

【００４４】次に、タイミング発生回路ＴＧの出力ラッ
チ制御信号生成回路ＯＧ２０〜ＯＧ２３は、特に制限さ
れないが、図５の出力ラッチ制御信号生成回路ＯＧ２０
に代表されるように、その一方の入力端子にインバータ
Ｖ９の出力信号Ｖ９ｏｕｔを受け、その他方の入力端子
にそのインバータＶＦ及び遅延回路ＤＬ５による反転遅
延信号を受けるオア（ＯＲ）ゲートＯＧ１を含む。オア
ゲートＯＧ１の出力信号は、ナンドゲートＮＡ５の一方
の入力端子に供給され、このナンドゲートＮＡ５の他方
の入力端子には、上記内部制御信号ＬＥ３が供給され
る。ナンドゲートＮＡ５の出力信号は、前記出力ラッチ
制御信号ＯＬ２となる。

【００４５】これにより、出力ラッチ制御信号ＯＬ２
は、シンクロナスＤＲＡＭがＣＡＳレイテンシーを１又
は２とする読み出し又は書き込みモードとされ内部制御
信号ＬＥ３がロウレベルとされるとき、ハイレベルに固
定され、シンクロナスＤＲＡＭがＣＡＳレイテンシーを
３とする読み出し又は書き込みモードとされ内部制御信
号ＬＥ３がハイレベルされるときには、図６に例示され
るように、クロック信号ＣＬＫつまりインバータＶ９の
出力信号Ｖ９ｏｕｔの立ち上がりエッジを受けて直ちに
かつ一時的にハイレベルとされるものとなる。

【００４６】図５により明らかなように、出力ラッチ制
御信号生成回路ＯＧ２０〜ＯＧ２３は、出力ラッチ制御
信号ＯＫ２０〜ＯＫ２３の生成タイミングをＣＡＳレイ
テンシーに応じて選択的に切り換えるための複雑な論理
回路を含まず、出力ラッチ制御信号ＯＫ２０〜ＯＫ２３
は、クロック信号ＣＬＫのレベル変化に大きく遅れるこ
となく生成される。この結果、シンクロナスＤＲＡＭの
ＣＡＳレイテンシーを３とする読み出しモードのアクセ
スタイムを犠牲にすることなく、前記出力ラッチ制御信
号生成回路ＯＧ１０〜ＯＧ１３によって出力ラッチ制御
信号ＯＫ１０〜ＯＫ１３の生成タイミングをＣＡＳレイ
テンシーごとに切り換え、読み出しデータのレベル確定
タイミングに整合させることができる。

【００４７】シンクロナスＤＲＡＭが読み出しモードと
されるとき、リードコマンドの入力に際してクロック信
号ＣＬＫがハイレベルとされてから内部データバスＤＢ
ＵＳ０〜ＤＢＵＳＦにメモリアレイＭＡＲＹの選択され
たメモリセルの読み出しデータが出力されるまでの時間
ｔａａは、ＣＡＳレイテンシーに関係く一定とされ、こ
のことが出力ラッチ制御信号ＯＫ１０〜ＯＫ１３の生成
タイミングをＣＡＳレイテンシーごとに切り換えなくて
はならない原因となっている。

【００４８】シンクロナスＤＲＡＭがＣＡＳレイテンシ
ーを１とする読み出しモードとされるとき、すべての出
力ラッチ制御信号ＯＫ１０〜ＯＫ１３ならびにＯＫ２０
〜ＯＫ２３は、前述のように、ハイレベルに固定され、
データ入出力回路ＩＯの第１段出力ラッチＯＬ１０〜Ｏ
Ｌ１Ｆならびに第２段出力ラッチＯＬ２０〜ＯＬ２Ｆ
は、ともにすべてスルー動作される。このとき、内部デ
ータバスＤＢＵＳ０〜ＤＢＵＳＦを介して出力される読
み出しデータは、そのまま第１段出力ラッチＯＬ１０〜
ＯＬ１Ｆならびに第２段出力ラッチＯＬ２０〜ＯＬ２Ｆ
を通過してその出力信号ＬＯ１０〜ＯＬ１ＦあるいはＯ
Ｌ２０〜ＯＬ２Ｆとなり、さらに出力制御信号ＤＯＣ０
〜ＤＯＣ３がハイレベルとされることで対応するデータ
入出力端子Ｄ０〜ＤＦから出力される。これにより、シ
ンクロナスＤＲＡＭのアクセス装置は、クロック信号Ｃ
ＬＫの次の立ち上がりエッジで、データ入出力端子Ｄ０
〜ＤＦを介して出力される読み出しデータを取り込むこ
とができる。

【００４９】一方、シンクロナスＤＲＡＭがＣＡＳレイ
テンシーを２とする読み出しモードとされるとき、出力
ラッチ制御信号ＯＫ１０〜ＯＫ１３は、前述のように、
クロック信号ＣＬＫの立ち上がりエッジから比較的短い
時間だけ遅れて生成され、出力ラッチ制御信号ＯＫ２０
〜ＯＫ２３は、ハイレベルに固定される。

【００５０】このため、データ入出力回路ＩＯの第１段
出力ラッチＯＬ１０〜ＯＬ１Ｆは、メモリアレイＭＡＲ
Ｙの選択された１６個のメモリセルの読み出しデータが
内部データバスＤＢＵＳ０〜ＤＢＵＳＦ上に確立された
直後の効果的なタイミングでスルー状態となり、読み出
しデータを対応する第２段出力ラッチＯＬ２０〜ＯＬ２
Ｆに伝達し始めるとともに、出力ラッチ制御信号ＯＫ１
０〜ＯＫ１３がロウレベルに戻された後もラッチ状態と
なってこれらの読み出しデータを保持し、対応する第２
段出力ラッチＯＬ２０〜ＯＬ２Ｆに伝達し続ける。ま
た、第２段出力ラッチＯＬ２０〜ＯＬ２Ｆは、対応する
出力ラッチ制御信号ＯＫ２０〜ＯＫ２３のハイレベルを
受けて定常的にスルー動作されるが、その出力信号ＬＯ
２０〜ＯＬ２Ｆは、出力制御信号ＤＯＣ０〜ＤＯＣ３の
ハイレベルを受けてデータ入出力端子Ｄ０〜ＤＦに出力
される。これにより、シンクロナスＤＲＡＭのアクセス
装置は、クロック信号ＣＬＫの２サイクル後の立ち上が
りエッジで、データ入出力端子Ｄ０〜ＤＦから出力され
る読み出しデータを取り込むことができる。

【００５１】次に、シンクロナスＤＲＡＭがＣＡＳレイ
テンシーを３とする読み出しモードとされるとき、出力
ラッチ制御信号ＯＫ１０〜ＯＫ１３、前述のように、ク
ロック信号ＣＬＫつまりインバータＶ８の出力信号Ｖ８
ｏｕｔの立ち上がりエッジから比較的長い時間ｔｄだけ
遅れて生成され、出力ラッチ制御信号ＯＫ２０〜ＯＫ２
３は、クロック信号ＣＬＫつまりインバータＶ９の出力
信号Ｖ９ｏｕｔの立ち上がりエッジから比較的短い時間
だけ遅れて生成される。

【００５２】このため、データ入出力回路ＩＯの第１段
出力ラッチＯＬ１０〜ＯＬ１Ｆは、図６に示されるよう
に、メモリアレイＭＡＲＹの選択された１６個のメモリ
セルの読み出しデータ（ａ）等が内部データバスＤＢＵ
Ｓ０〜ＤＢＵＳＦ上に確立された直後の効果的なタイミ
ングでスルー状態となり、これらの読み出しデータを対
応する出力ラッチＯＬ２０〜ＯＬ２Ｆに伝達し始めると
ともに、出力ラッチ制御信号ＯＫ１０〜ＯＫ１３がロウ
レベルに戻された後もラッチ状態となって読み出しデー
タ（ａ）等を保持し、対応する第２段出力ラッチＯＬ２
０〜ＯＬ２Ｆに伝達し続ける。また、第２段出力ラッチ
ＯＬ２０〜ＯＬ２Ｆは、第１段出力ラッチＯＬ１０〜Ｏ
Ｌ１Ｆの出力信号ＬＯ１０〜ＬＯ１Ｆが確立された時点
でスルー状態となって読み出しデータ（ａ）等を対応す
るデータ出力バッファＤＯＢ０〜ＤＯＢＦに伝達し始
め、出力ラッチ制御信号ＯＫ２０〜ＯＫ２３がロウレベ
ルに戻された後もラッチ状態となってこれらの読み出し
データを保持し、対応するデータ出力バッファＤＯＢ０
〜ＤＯＢＦに伝達し続ける。

【００５３】データ入出力回路ＩＯの第２段出力ラッチ
ＯＬ２０〜ＯＬ２Ｆの出力信号ＬＯ２０〜ＬＯ２Ｆは、
対応する出力制御信号ＤＯＣ０〜ＤＯＣ３がハイレベル
とされることで、データ入出力端子Ｄ０〜ＤＦから読み
出しデータ（ａ）等として出力される。これにより、シ
ンクロナスＤＲＡＭのアクセス装置は、クロック信号Ｃ
ＬＫの３サイクル後の立ち上がりエッジで、データ入出
力端子Ｄ０〜ＤＦから出力される読み出しデータ（ａ）
等を取り込むことができる。

【００５４】ところで、シンクロナスＤＲＡＭがＣＡＳ
レイテンシーを３とする読み出しモードとされるとき、
時刻ｔ２つまりシンクロナスＤＲＡＭにリードコマンド
が入力されて２サイクル以降のクロック信号ＣＬＫの立
ち上がりエッジからデータ入出力端子Ｄ０〜ＤＦに読み
出しデータ（ａ）等が出力されるまでのクロックアクセ
スタイムｔａｃは、データ入出力回路ＩＯの第２段出力
ラッチＯＬ２０〜ＯＬ２３の出力信号ＬＯ２０〜ＬＯ２
３のレベル変化つまりは出力ラッチ制御信号ＯＫ２０〜
ＯＫ２３の立ち上がり時間によって左右される。

【００５５】この実施例において、出力ラッチ制御信号
ＯＫ２０〜ＯＫ２３を生成する出力ラッチ制御信号生成
回路ＯＧ２０〜ＯＧ２３は、図４で示したように、クロ
ックバッファＣＬＫＢからインバータＶ７及びＶ９を介
してクロック信号ＣＬＫを受け、出力ラッチ制御信号Ｏ
Ｋ２０〜ＯＫ２３の生成経路は、その初期の段階から出
力ラッチ制御信号生成回路ＯＧ１０〜ＯＧ１３による出
力ラッチ制御信号ＯＫ１０〜ＯＫ１３の生成経路とは分
離される。このため、出力ラッチ制御信号ＯＫ２０〜Ｏ
Ｋ２３の生成経路は、出力ラッチ制御信号生成回路ＯＧ
１０〜ＯＧ１３やその他の回路の入力容量による影響を
受けなくなり、これによって出力ラッチ制御信号ＯＫ１
０〜ＯＫ１３の立ち上がりが、図８及び図９のシンクロ
ナスＤＲＡＭに比較して１０〜２０％程度高速化され
る。この結果、相応してシンクロナスＤＲＡＭ等の特に
ＣＡＳレイテンシーを３とする読み出しモードにおける
クロックアクセスタイムが高速化され、シンクロナスＤ
ＲＡＭの動作可能なクロック信号の上限周波数が高めら
れるものとなる。

【００５６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）例えば第１ないし第３のレイテンシーモードを有
しかつ２段構造の出力ラッチを備えるシンクロナスＤＲ
ＡＭ等において、第１段の出力ラッチを、第１のレイテ
ンシーモードでスルー動作させて第２及び第３のレイテ
ンシーモードでラッチ動作させ、第２段の出力ラッチ
を、第１及び第２のレイテンシーモードでスルー動作さ
せて第３のレイテンシーモードでラッチ動作させるとと
もに、外部から供給されるクロック信号を受けて最終段
つまり第２段の出力ラッチに供給される第２の内部クロ
ック信号の生成経路と、上記クロック信号を受けてその
前段つまり第１段の出力ラッチに供給される第１の内部
クロック信号の生成経路とをその初期の段階から分離し
て独立に設けることで、第１の内部クロック信号の生成
経路に結合される負荷容量が第２の内部クロック信号の
生成経路に与える影響を排除することができるという効
果が得られる。

【００５７】（２）上記（１）項により、クロック信号
の立ち上がりに対する第２の内部クロック信号の立ち上
がりの遅延時間を短縮できるという効果が得られる。 （３）上記（１）項及び（２）項により、シンクロナス
ＤＲＡＭ等の特にＣＡＳレイテンシーを３とする読み出
しモードにおけるクロックアクセスタイムを高速化し、
シンクロナスＤＲＡＭ等が動作しうるクロック信号の上
限周波数を高めることができるという効果が得られる。

【００５８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、×８ビッ
ト又は×３２ビット構成等、任意のビット構成を採るこ
とができるし、任意数のバンクを備えることができる。
また、内部データバスＤＢＵＳ０〜ＤＢＵＳＦは、書き
込み用又は読み出し用として専用化できるし、データ入
出力端子Ｄ０〜ＤＦも、データ入力端子及びデータ出力
端子として用途別に分離できる。各バンクを構成するメ
モリアレイＭＡＲＹは、その直接周辺回路を含めて複数
のマットに分割することができる。さらに、シンクロナ
スＤＲＡＭのブロック構成や起動制御信号及び内部制御
信号等の名称及び組み合わせならびにその有効レベル等
は、この実施例による制約を受けない。

【００５９】図２において、第１段入力ラッチＯＬ１０
〜ＯＬ１Ｆならびに第２段入力ラッチＯＬ２０〜ＯＬ２
Ｆは、任意数のグループに分割することができる。ま
た、データ入出力回路ＩＯは、データ入出力端子Ｄ０〜
ＤＦに対応して設けられた入力保護回路を含むことがで
きる。データ入出力回路ＩＯは、任意段数の出力ラッチ
を含むことができるし、そのＣＡＳレイテンシーが例え
ば１ないし８に設定される場合には、図７に例示される
ように、それぞれ８ビットのレジスタＲ０〜Ｒ７からな
るシフトレジスタ型の出力ラッチを含むこともできる。
この場合、タイミング発生回路ＴＧの最終段の出力ラッ
チつまりレジスタＲ７に供給すべき出力ラッチ制御信号
ＳＣＫ２（第２の内部クロック信号）を生成する出力ラ
ッチ制御信号生成回路ＳＫＧ２（第２の内部クロック信
号生成回路）には、クロックバッファＣＬＫＢからイン
バータＶＧ（第１のインバータ）及びＶＨ（第３のイン
バータ）を介してクロック信号ＣＬＫを供給し、その前
段の出力ラッチつまりレジスタＲ０〜Ｒ６に供給すべき
出力ラッチ制御信号ＳＣＫ１（第１の内部クロック信
号）を生成する出力ラッチ制御信号生成回路ＳＫＧ１
（第１の内部クロック信号生成回路）には、クロックバ
ッファＣＬＫＢからインバータＶＧ及びＶＩ（第２のイ
ンバータ）を介してクロック信号ＣＬＫを供給すればよ
い。

【００６０】図３において、データ入出力回路ＩＯを構
成する第１段出力ラッチＯＬ１０〜ＯＬ１Ｆ，第２段出
力ラッチＯＬ２０〜ＯＬ２Ｆならびにデータ出力バッフ
ァＤＯＢ０〜ＤＯＢＦの具体的回路構成は、種々の実施
形態を採りうる。図４において、出力ラッチ制御信号生
成回路ＯＧ１０〜ＯＧ１３ならびにＯＧ２０〜ＯＧ２３
の設置数は、前記第１段出力ラッチＯＬ１０〜ＯＬ１Ｆ
ならびにＯＬ２０〜ＯＬ２Ｆのグループ分割数によって
決定される。また、出力ラッチ制御信号生成回路ＯＧ２
０〜ＯＧ２３に関する生成経路は、さらに分離してもよ
いし、図５を含むその具体的回路構成は、この実施例に
よる制約を受けない。図６において、各起動制御信号，
内部制御信号，出力ラッチ制御信号ならびに出力制御信
号等の有効レベルは、必要な論理条件が満たされる限り
において種々の実施形態を採りうるし、用意されるＣＡ
Ｓレイテンシーの種類も任意に設定できる。

【００６１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるレイ
テンシーモードを有するシンクロナスＤＲＡＭに適用し
た場合について説明したが、それに限定されるものでは
なく、例えば、レイテンシーモードを有する他の各種メ
モリ集積回路や出力ラッチを含むデジタル集積回路等に
も適用できる。この発明は、少なくとも複数段の出力ラ
ッチを含む半導体装置ならびにこのような半導体装置を
含むシステムに広く適用できる。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えば第１ないし第３のレ
イテンシーモードを有しかつ例えば２段構造の出力ラッ
チを備えるシンクロナスＤＲＡＭ等において、第１段の
出力ラッチを、第１のレイテンシーモードでスルー動作
させて第２及び第３のレイテンシーモードでラッチ動作
させ、第２段の出力ラッチを、第１及び第２のレイテン
シーモードでスルー動作させて第３のレイテンシーモー
ドでラッチ動作させるとともに、外部から供給されるク
ロック信号を受けて最終段つまり第２段の出力ラッチに
供給される第２の内部クロック信号の生成経路と、上記
クロック信号を受けてその前段つまり第１段の出力ラッ
チに供給される第１の内部クロック信号の生成経路とを
その初期の段階から分離して独立に設けることで、第１
の内部クロック信号の生成経路に結合される負荷容量が
第２の内部クロック信号の生成経路に与える影響を排除
し、クロック信号の立ち上がりに対する第２の内部クロ
ック信号の立ち上がりの遅延時間を短縮することができ
る。この結果、シンクロナスＤＲＡＭ等の特にＣＡＳレ
イテンシーを３とする読み出しモードにおけるクロック
アクセスタイムを高速化し、シンクロナスＤＲＡＭ等が
動作しうるクロック信号の上限周波数を高めることがで
きる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるデータ
入出力回路の一実施例を示す部分的なブロック図であ
る。

【図３】図２のデータ入出力回路の一実施例を示す部分
的な回路図である。

【図４】図１のシンクロナスＤＲＡＭに含まれるタイミ
ング発生回路の一実施例を示す部分的なブロック図であ
る。

【図５】図４のタイミング発生回路の一実施例を示す部
分的な回路図である。

【図６】図１のシンクロナスＤＲＡＭのＣＡＳレイテン
シーを３とする読み出しモードの一実施例を示す信号波
形図である。

【図７】この発明が適用されたシンクロナスＤＲＡＭの
他の一実施例を示す部分的なブロック図である。

【図８】この発明に先立って本願発明者等が開発したシ
ンクロナスＤＲＡＭに含まれるタイミング発生回路の一
例を示す部分的なブロック図である。

【図９】図８のタイミング発生回路を含むシンクロナス
ＤＲＡＭのＣＡＳレイテンシーを３とする読み出しモー
ドの一例を示す信号波形図である。

【符号の説明】 ＢＮＫ０〜ＢＮＫ１……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センス
アンプ、ＣＤ……カラムアドレスデコーダ、ＭＡ……メ
インアンプ、ＲＢ……ロウアドレスバッファ、ＣＢ……
カラムアドレスバッファ、ＢＳ……バンク選択回路、Ｉ
Ｏ……データ入出力回路、ＴＧ……タイミング発生回
路。Ｄ０〜ＤＦ……データ入出力端子、ＤＢＵＳ０〜Ｄ
ＢＵＳＦ……内部データバス、ＯＬ１０〜ＯＬ１Ｆ……
第１段出力ラッチ、ＯＬ２０〜ＯＬ２Ｆ……第２段出力
ラッチ、ＤＯＢ０〜ＤＯＢＦ……データ出力バッファ、
ＯＫ１０〜ＯＫ１Ｆ……第１段出力ラッチ制御信号、Ｏ
Ｋ２０〜ＯＫ２Ｆ……第２段出力ラッチ制御信号、ＤＯ
Ｃ０〜ＤＯＣＦ……出力制御信号。ＣＬＫ……クロック
信号、ＣＬＫＢ……クロックバッファ、ＯＧ１０〜ＯＧ
１３，ＯＧ２０〜ＯＧ２３……出力ラッチ制御信号生成
回路。ＳＫＧ１〜ＳＫＧ２……出力ラッチ制御信号生成
回路、ＳＣＫ１〜ＳＣＫ２……出力ラッチ制御信号、Ｒ
０〜Ｒ７……レジスタ。ＮＯ１〜ＮＯ２……ノア（ＮＯ
Ｒ）ゲート、ＮＡ１〜ＮＡ５……ナンド（ＮＡＮＤ）ゲ
ート、ＯＧ１……オア（ＯＲ）ゲート、ＣＶ１〜ＣＶ６
……クロックドインバータ、Ｖ１〜ＶＫ……ＣＭＯＳイ
ンバータ、Ｎ１〜Ｎ２……ＮチャンネルＭＯＳＦＥＴ、
ＤＬ１〜ＤＬ５……遅延回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定の内部クロック信号に従って読み出
   しデータを順次伝達する複数段の出力ラッチと、上記出
   力ラッチの最終段の出力信号を受けて所定の外部端子か
   ら出力するデータ出力バッファとを含むデータ入出力回
   路と、外部から供給されるクロック信号をもとに上記内
   部クロック信号を生成するタイミング発生回路とを具備
   し、上記出力ラッチの最終段に供給される上記内部クロ
   ック信号の生成経路と、その前段に供給される上記内部
   クロック信号の生成経路とが初期の段階から分離される
   ことを特徴とする半導体装置。
2. 【請求項２】 上記半導体装置は、多ビット構成とされ
   るものであり、上記データ入出力回路は、同時出力され
   る読み出しデータの各ビットに対応して設けられる複数
   の上記出力ラッチを含むものであって、上記タイミング
   発生回路は、上記クロック信号を受けるクロックバッフ
   ァと、上記クロックバッファの出力信号を受ける第１の
   インバータと、第２のインバータを介して上記第１のイ
   ンバータの出力信号を受け上記出力ラッチの前段に供給
   すべき第１の内部クロック信号を生成する第１の内部ク
   ロック信号生成回路と、第３のインバータを介して上記
   第１のインバータの出力信号を受け上記出力ラッチの最
   終段に供給すべき第２の内部クロック信号を生成する第
   ２の内部クロック信号生成回路とを含むものであること
   を特徴とする請求項１の半導体装置。
3. 【請求項３】 上記半導体装置は、上記クロック信号に
   従って同期動作し、かつ対応するコマンドの入力時点か
   らそれぞれ上記クロック信号の１ないし３サイクル分だ
   け読み出しデータの出力タイミングが遅らされる第１な
   いし第３のレイテンシーモードを有するシンクロナスＤ
   ＲＡＭであって、上記出力ラッチのそれぞれは、上記第
   １の内部クロック信号を受け、かつ上記第１のレイテン
   シーモードにおいてスルー動作され、第２及び第３のレ
   イテンシーモードにおいてラッチ動作される第１段出力
   ラッチと、上記第２の内部クロック信号を受け、かつ上
   記第１及び第２のレイテンシーモードにおいてスルー動
   作され、第３のレイテンシーモードにおいてラッチ動作
   される第２段出力ラッチとを含むものであることを特徴
   とする請求項１又は請求項２の半導体装置。