JPH09219519A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH09219519A JPH09219519A JP32626996A JP32626996A JPH09219519A JP H09219519 A JPH09219519 A JP H09219519A JP 32626996 A JP32626996 A JP 32626996A JP 32626996 A JP32626996 A JP 32626996A JP H09219519 A JPH09219519 A JP H09219519A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Abstract
(57)【要約】
【課題】ソース領域形成のための専用のフォト工程を削
減する。 【解決手段】半導体基板１の一方の表面にボロン等を拡
散しｐ形のベース領域２を形成する（図１（ａ））。こ
のベース領域２にソースイオン注入１０を行い（同図
（ｂ））、ベース領域２の表面層にｎ形層３ａを形成す
る（同図（ｃ））。このｎ形層３ａの表面から半導体基
板１に達するゲート溝１２を堀り、このゲート溝１２内
にゲート絶縁膜４を被覆し、その後でポリシリコン等で
ゲート溝１２を詰めゲート電極５を形成する。次に全面
に層間絶縁膜６を被覆し（同図（ｄ））、コンタクトホ
ールが形成された層間絶縁膜６をマスクとして、ソース
コンタクト溝１６とゲートコンタクト溝１７を堀り、ソ
ース領域３の形成と、ソース領域３の側面とベース領域
２の側面とに共通して接触するソース電極７の形成と、
ゲート電極と接触するゲート金属電極８とを形成する。
（同図（ｅ））。
減する。 【解決手段】半導体基板１の一方の表面にボロン等を拡
散しｐ形のベース領域２を形成する（図１（ａ））。こ
のベース領域２にソースイオン注入１０を行い（同図
（ｂ））、ベース領域２の表面層にｎ形層３ａを形成す
る（同図（ｃ））。このｎ形層３ａの表面から半導体基
板１に達するゲート溝１２を堀り、このゲート溝１２内
にゲート絶縁膜４を被覆し、その後でポリシリコン等で
ゲート溝１２を詰めゲート電極５を形成する。次に全面
に層間絶縁膜６を被覆し（同図（ｄ））、コンタクトホ
ールが形成された層間絶縁膜６をマスクとして、ソース
コンタクト溝１６とゲートコンタクト溝１７を堀り、ソ
ース領域３の形成と、ソース領域３の側面とベース領域
２の側面とに共通して接触するソース電極７の形成と、
ゲート電極と接触するゲート金属電極８とを形成する。
（同図（ｅ））。
Description
【０００１】
【発明の属する技術分野】この発明は、トレンチ構造の
ＭＯＳＦＥＴ、ＩＧＢＴ（絶縁ゲート型バイポーラトラ
ンジスタ）およびインテリジェントパワーモジュール
（ＩＰＭ）などのＭＯＳ型半導体装置に関する。
ＭＯＳＦＥＴ、ＩＧＢＴ（絶縁ゲート型バイポーラトラ
ンジスタ）およびインテリジェントパワーモジュール
（ＩＰＭ）などのＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】図８は従来のトレンチ構造を有するＭＯ
Ｓ型半導体装置の製造工程で、同図（ａ）から同図
（ｅ）は製造順の工程図である。ｎ形半導体基板１の一
方の表面にボロン等を拡散しｐ形のベース領域２を形成
する（同図（ａ））。次に専用のフォト工程でパターン
ニングしたレジスト９のマスクをベース領域２上に形成
し、ヒ素（Ａｓ）やリン（Ｐ）等でソースイオン注入１
０を行う（同図（ｂ））。ソースイオン注入１０により
ｎ形領域３ｂをベース領域２の表面に形成した後レジス
ト９のマスクを除去する（同図（ｃ））。次にｎ形領域
３ｂより半導体基板１まで達するゲート溝１２を堀り、
このゲート溝１２にゲート絶縁膜４を被覆し、その後で
ポリシリコン等でゲート溝１２を詰めゲート電極５を形
成し、全面に層間絶縁膜６を被覆する（同図（ｄ））。
そして、層間絶縁膜６を貫通するゲート用およびソース
用のコンタクトホールを形成し、ベース領域２とソース
領域３の表面に共通して接触するソース電極７と図示さ
れてないがゲート電極と接触するゲート金属電極とを形
成する（同図（ｅ））。
Ｓ型半導体装置の製造工程で、同図（ａ）から同図
（ｅ）は製造順の工程図である。ｎ形半導体基板１の一
方の表面にボロン等を拡散しｐ形のベース領域２を形成
する（同図（ａ））。次に専用のフォト工程でパターン
ニングしたレジスト９のマスクをベース領域２上に形成
し、ヒ素（Ａｓ）やリン（Ｐ）等でソースイオン注入１
０を行う（同図（ｂ））。ソースイオン注入１０により
ｎ形領域３ｂをベース領域２の表面に形成した後レジス
ト９のマスクを除去する（同図（ｃ））。次にｎ形領域
３ｂより半導体基板１まで達するゲート溝１２を堀り、
このゲート溝１２にゲート絶縁膜４を被覆し、その後で
ポリシリコン等でゲート溝１２を詰めゲート電極５を形
成し、全面に層間絶縁膜６を被覆する（同図（ｄ））。
そして、層間絶縁膜６を貫通するゲート用およびソース
用のコンタクトホールを形成し、ベース領域２とソース
領域３の表面に共通して接触するソース電極７と図示さ
れてないがゲート電極と接触するゲート金属電極とを形
成する（同図（ｅ））。
【０００３】図９は従来の製造方法で製作されたストラ
イプ状のセル構造でトレンチ構造を有するＭＯＳ型半導
体装置の要部構成図で、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図であ
る。同図（ａ）は電極や層間絶縁膜等が省略された半導
体表面から見た平面図である。図９では、ｎ形の半導体
基板１の表面層に選択的にストライプ状のｐ形のベース
領域２が形成され、ベース領域２の表面に選択的にｎ形
のソース領域３が形成され、エッチングで形成されたゲ
ート溝１２内の表面にゲート絶縁膜４が被覆され、さら
にポリシリコン等のゲート電極５が形成されている。コ
ンタクトホールが開けられた層間絶縁膜６を介してソー
ス電極７（主電極）および、図示されていないゲート金
属電極が表面上に形成される。この構成では、ゲート電
極５の側面と対向するベース領域２の側面領域にはチャ
ネル領域２０が形成されることとなる。
イプ状のセル構造でトレンチ構造を有するＭＯＳ型半導
体装置の要部構成図で、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図であ
る。同図（ａ）は電極や層間絶縁膜等が省略された半導
体表面から見た平面図である。図９では、ｎ形の半導体
基板１の表面層に選択的にストライプ状のｐ形のベース
領域２が形成され、ベース領域２の表面に選択的にｎ形
のソース領域３が形成され、エッチングで形成されたゲ
ート溝１２内の表面にゲート絶縁膜４が被覆され、さら
にポリシリコン等のゲート電極５が形成されている。コ
ンタクトホールが開けられた層間絶縁膜６を介してソー
ス電極７（主電極）および、図示されていないゲート金
属電極が表面上に形成される。この構成では、ゲート電
極５の側面と対向するベース領域２の側面領域にはチャ
ネル領域２０が形成されることとなる。
【０００４】図１０は従来の製造方法で製作された四角
形のセル構造でトレンチ構造を有するＭＯＳ型半導体装
置の要部構成図で、同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のＸ−Ｘ線で切断した断面図、同図（ｃ）は
同図（ａ）のＹ−Ｙ線で切断した断面図である。図８と
の違いはセル構造が四角形となっている点である。
形のセル構造でトレンチ構造を有するＭＯＳ型半導体装
置の要部構成図で、同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のＸ−Ｘ線で切断した断面図、同図（ｃ）は
同図（ａ）のＹ−Ｙ線で切断した断面図である。図８と
の違いはセル構造が四角形となっている点である。
【０００５】
【発明が解決しようとする課題】このように、従来のト
レンチ構造を有するＭＯＳ型半導体装置においては、ソ
ース領域形成のための専用のレジストマスクが必要とな
り、フォト工程が多く、製造コストは上昇する。また従
来の製造方法ではソース領域とソース電極のコンタクト
は半導体基板表面のみでとらねばならず、セルの微細化
の妨げとなっていた。また、ソース領域形成時のフォト
マスクとコンタクトホール形成時のフォトマスクとの位
置合わせにズレが生じると、素子特性にばらつきが発生
するという不具合を生じる。
レンチ構造を有するＭＯＳ型半導体装置においては、ソ
ース領域形成のための専用のレジストマスクが必要とな
り、フォト工程が多く、製造コストは上昇する。また従
来の製造方法ではソース領域とソース電極のコンタクト
は半導体基板表面のみでとらねばならず、セルの微細化
の妨げとなっていた。また、ソース領域形成時のフォト
マスクとコンタクトホール形成時のフォトマスクとの位
置合わせにズレが生じると、素子特性にばらつきが発生
するという不具合を生じる。
【０００６】この発明の目的は、前記の課題を解決し、
製造工程の削減による製造コストの低減と、ソース電極
のコンタクトを改善し、素子特性のバラツキ低減を図る
ことができるトレンチ構造を有するＭＯＳ型半導体装置
を提供することである。
製造工程の削減による製造コストの低減と、ソース電極
のコンタクトを改善し、素子特性のバラツキ低減を図る
ことができるトレンチ構造を有するＭＯＳ型半導体装置
を提供することである。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形のドレイン層上の第２導電形のベース
領域の表面層に第１導電形層が形成される工程と、第１
導電形層よりドレイン層まで達するゲート溝が選択的に
形成される工程と、ゲート溝にゲート絶縁膜を介してゲ
ート電極が形成される工程と、ゲート電極および第１導
電形層の露出面に層間絶縁膜を被覆し、層間絶縁膜およ
び第１導電形層を分割して第２導電形のベース領域内に
達するソースコンタクト溝および層間絶縁膜を貫通しゲ
ート電極内に達するゲートコンタクト溝とを同時形成す
る工程と、層間絶縁膜上およびこれらの溝を金属膜で被
覆し、ゲート金属電極およびソース電極とを形成する工
程とを有するようにする。
めに、第１導電形のドレイン層上の第２導電形のベース
領域の表面層に第１導電形層が形成される工程と、第１
導電形層よりドレイン層まで達するゲート溝が選択的に
形成される工程と、ゲート溝にゲート絶縁膜を介してゲ
ート電極が形成される工程と、ゲート電極および第１導
電形層の露出面に層間絶縁膜を被覆し、層間絶縁膜およ
び第１導電形層を分割して第２導電形のベース領域内に
達するソースコンタクト溝および層間絶縁膜を貫通しゲ
ート電極内に達するゲートコンタクト溝とを同時形成す
る工程と、層間絶縁膜上およびこれらの溝を金属膜で被
覆し、ゲート金属電極およびソース電極とを形成する工
程とを有するようにする。
【０００８】または第１導電形のドレイン層上の第２導
電形のベース領域の表面層に該ベース領域形成時に形成
された絶縁膜の一部を残す工程と、該絶縁膜を第１導電
形のソース領域形成用マスクとしてソース領域を形成す
る工程と、ソース領域よりドレイン層まで達するゲート
溝を選択的に形成する工程と、ゲート溝にゲート絶縁膜
を介してゲート電極が形成される工程と、ゲート電極お
よびソース領域の露出面に層間絶縁膜を被覆し、該層間
絶縁膜の窓開けと前記絶縁膜を除去する工程と、ゲート
金属電極およびソース電極とを形成する工程とを有する
ようにするとよい。
電形のベース領域の表面層に該ベース領域形成時に形成
された絶縁膜の一部を残す工程と、該絶縁膜を第１導電
形のソース領域形成用マスクとしてソース領域を形成す
る工程と、ソース領域よりドレイン層まで達するゲート
溝を選択的に形成する工程と、ゲート溝にゲート絶縁膜
を介してゲート電極が形成される工程と、ゲート電極お
よびソース領域の露出面に層間絶縁膜を被覆し、該層間
絶縁膜の窓開けと前記絶縁膜を除去する工程と、ゲート
金属電極およびソース電極とを形成する工程とを有する
ようにするとよい。
【０００９】または、第１導電形のドレイン層上の第２
導電形のベース領域の表面よりゲート溝を選択的に形成
する工程と、該ベース領域の表面より絶縁膜と導電膜と
をこの順で形成する工程と、該絶縁膜と導電膜とをベー
ス領域の表面の一部およびゲート溝に残して他を除去す
る工程と、ベース領域の表面より第１導電形層を形成
し、さらに層間絶縁膜を被覆する工程と、該層間絶縁膜
の窓開けと前記ベース領域の表面上の絶縁膜と導電膜と
を除去する工程と、ゲート金属電極およびソース電極と
を形成する工程とを有するようにするとよい。
導電形のベース領域の表面よりゲート溝を選択的に形成
する工程と、該ベース領域の表面より絶縁膜と導電膜と
をこの順で形成する工程と、該絶縁膜と導電膜とをベー
ス領域の表面の一部およびゲート溝に残して他を除去す
る工程と、ベース領域の表面より第１導電形層を形成
し、さらに層間絶縁膜を被覆する工程と、該層間絶縁膜
の窓開けと前記ベース領域の表面上の絶縁膜と導電膜と
を除去する工程と、ゲート金属電極およびソース電極と
を形成する工程とを有するようにするとよい。
【００１０】前記の製造方法により、第１導電形のソー
ス領域形成のための専用のフォト工程を削除できる。ま
た従来方法で問題であったソース電極と第１導電形のソ
ース領域および第２導電形のベース領域との接触での合
わせズレは生じない。さらに、ゲート金属電極（金属膜
で形成される）とゲート電極（ポリシリコンなどで形成
される）との接触をゲート溝に形成したゲート電極に開
けたゲートコンタクト溝で行うことで、ソースコンタク
ト溝とゲートコンタクト溝とは同時に形成できる。ま
た、ゲート溝部のゲート電極にソースコンタクト溝と同
時にゲートコンタクト溝を掘ることで、このゲートコン
タクト溝がゲート電極を突き抜け第１導電形のドレイン
領域に達することもなく、従って素子特性不良も発生し
ない。
ス領域形成のための専用のフォト工程を削除できる。ま
た従来方法で問題であったソース電極と第１導電形のソ
ース領域および第２導電形のベース領域との接触での合
わせズレは生じない。さらに、ゲート金属電極（金属膜
で形成される）とゲート電極（ポリシリコンなどで形成
される）との接触をゲート溝に形成したゲート電極に開
けたゲートコンタクト溝で行うことで、ソースコンタク
ト溝とゲートコンタクト溝とは同時に形成できる。ま
た、ゲート溝部のゲート電極にソースコンタクト溝と同
時にゲートコンタクト溝を掘ることで、このゲートコン
タクト溝がゲート電極を突き抜け第１導電形のドレイン
領域に達することもなく、従って素子特性不良も発生し
ない。
【００１１】
【発明の実施の形態】図１はこの発明の第１実施例の製
造工程で、同図（ａ）ないし同図（ｅ）は製造順に工程
を示したものである。半導体基板１（ドレイン層とな
る）の一方の表面にボロン等を拡散しｐ形のベース領域
２を形成する（同図（ａ））。このベース領域２にヒ素
（Ａｓ）やリン（Ｐ）等でソースイオン注入１０を行い
（同図（ｂ））、ベース領域２の表面層にｎ形層３ａを
形成する（同図（ｃ））。このｎ形層３ａの表面から半
導体基板１に達するゲート溝１２を堀り、このゲート溝
１２内をゲート絶縁膜４で被覆し、その後にポリシリコ
ン等でゲート溝１２を詰めゲート電極５を形成し、全面
に層間絶縁膜６を被覆する（同図（ｄ））。次に層間絶
縁膜６を貫通するコンタクトホールを形成し、このコン
タクトホールが開けられた層間絶縁膜６をマスクとし
て、ベース領域２内に達する溝（ソースコンタクト溝１
６）とゲート電極５内に達する溝（ゲートコンタクト溝
１７）を堀り、ソース領域３の形成と、ソース領域３の
側面とベース領域２の側面とに共通して接触するソース
電極７（主電極）の形成と、ゲート電極と接触するゲー
ト金属電極８（金属膜で形成する）とを形成する（同図
（ｅ））。
造工程で、同図（ａ）ないし同図（ｅ）は製造順に工程
を示したものである。半導体基板１（ドレイン層とな
る）の一方の表面にボロン等を拡散しｐ形のベース領域
２を形成する（同図（ａ））。このベース領域２にヒ素
（Ａｓ）やリン（Ｐ）等でソースイオン注入１０を行い
（同図（ｂ））、ベース領域２の表面層にｎ形層３ａを
形成する（同図（ｃ））。このｎ形層３ａの表面から半
導体基板１に達するゲート溝１２を堀り、このゲート溝
１２内をゲート絶縁膜４で被覆し、その後にポリシリコ
ン等でゲート溝１２を詰めゲート電極５を形成し、全面
に層間絶縁膜６を被覆する（同図（ｄ））。次に層間絶
縁膜６を貫通するコンタクトホールを形成し、このコン
タクトホールが開けられた層間絶縁膜６をマスクとし
て、ベース領域２内に達する溝（ソースコンタクト溝１
６）とゲート電極５内に達する溝（ゲートコンタクト溝
１７）を堀り、ソース領域３の形成と、ソース領域３の
側面とベース領域２の側面とに共通して接触するソース
電極７（主電極）の形成と、ゲート電極と接触するゲー
ト金属電極８（金属膜で形成する）とを形成する（同図
（ｅ））。
【００１２】図２は第１実施例の製造方法で形成したス
トライプ状のセルをしたトレンチ構造のＭＯＳ型半導体
装置の要部構成図で、同図（ａ）は平面図、同図（ｂ）
は断面図である。同図（ａ）はソース電極、ゲート金属
電極および層間絶縁膜等が省略された半導体表面から見
た平面図である。半導体基板１の表面層にストライプ状
のベース領域２、ベース領域２の表面層にソース領域３
が形成され、半導体基板１に達するゲート溝１２がスト
ライプ状に掘られ、ゲート溝１２の内壁にゲート絶縁膜
４が形成され、さらに、ゲート溝１２はポリシリコン等
で埋めてゲート電極５が形成され、層間絶縁膜６にコン
タクトホールが開けられ、ソース領域３とベース領域２
に共通に接触するソース電極７と、ゲート電極５と接続
するゲート金属電極８とが形成されている。ゲート金属
電極８は図示されていないゲートパッド部の金属膜と接
続する。このＭＯＳ型半導体装置ではゲート電圧を印加
するとゲート電極５の側面と対向するベース領域２の側
面領域にチャネル領域２０が形成される。
トライプ状のセルをしたトレンチ構造のＭＯＳ型半導体
装置の要部構成図で、同図（ａ）は平面図、同図（ｂ）
は断面図である。同図（ａ）はソース電極、ゲート金属
電極および層間絶縁膜等が省略された半導体表面から見
た平面図である。半導体基板１の表面層にストライプ状
のベース領域２、ベース領域２の表面層にソース領域３
が形成され、半導体基板１に達するゲート溝１２がスト
ライプ状に掘られ、ゲート溝１２の内壁にゲート絶縁膜
４が形成され、さらに、ゲート溝１２はポリシリコン等
で埋めてゲート電極５が形成され、層間絶縁膜６にコン
タクトホールが開けられ、ソース領域３とベース領域２
に共通に接触するソース電極７と、ゲート電極５と接続
するゲート金属電極８とが形成されている。ゲート金属
電極８は図示されていないゲートパッド部の金属膜と接
続する。このＭＯＳ型半導体装置ではゲート電圧を印加
するとゲート電極５の側面と対向するベース領域２の側
面領域にチャネル領域２０が形成される。
【００１３】図３は第１実施例の製造方法で形成した四
角形のセルをしたトレンチ構造のＭＯＳ型半導体装置の
要部構成図で、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）をＸ−Ｘ線で切断した断面図、同図（ｃ）は同図
（ａ）をＹ−Ｙ線で切断した断面図である。図２との違
いはセル構造が四角形をしている点である。同図
（ｂ）、（ｃ）のソース電極７をソース領域３およびベ
ース領域２と共通に接触させるためのソースコンタクト
溝１６と同図（ｂ）のゲート金属電極８とゲート電極５
とを接触させるためのゲートコンタクト溝１７はコンタ
クトホールが開けられた層間絶縁膜６をマスクとして同
時に形成される。ゲート金属電極８は図示されてないゲ
ートパッドの金属膜とソース電極７と層間絶縁されて接
続されるか、またはそれ自身ゲートパットになる場合も
ある。
角形のセルをしたトレンチ構造のＭＯＳ型半導体装置の
要部構成図で、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）をＸ−Ｘ線で切断した断面図、同図（ｃ）は同図
（ａ）をＹ−Ｙ線で切断した断面図である。図２との違
いはセル構造が四角形をしている点である。同図
（ｂ）、（ｃ）のソース電極７をソース領域３およびベ
ース領域２と共通に接触させるためのソースコンタクト
溝１６と同図（ｂ）のゲート金属電極８とゲート電極５
とを接触させるためのゲートコンタクト溝１７はコンタ
クトホールが開けられた層間絶縁膜６をマスクとして同
時に形成される。ゲート金属電極８は図示されてないゲ
ートパッドの金属膜とソース電極７と層間絶縁されて接
続されるか、またはそれ自身ゲートパットになる場合も
ある。
【００１４】図４はこの発明の第２実施例の製造工程
で、同図（ａ）ないし同図（ｅ）は順に追った工程を示
したものである。半導体基板１の一方の表面にボロン等
を拡散しベース領域２を形成し、このベース領域２を形
成する熱処理で酸化膜１１ａが形成される（同図
（ａ））。この酸化膜１１ａをソース領域以外の領域
（例えば、フィールドプレート領域など）を形成すると
きのフォト工程で、ソース領域形成用の酸化膜１１のマ
スクも同時に形成し、ヒ素などでソースイオン注入１０
を行い（同図（ｂ））、ソース領域３ｂをベース領域２
の表面層に形成する（同図（ｃ））。次に半導体基板に
達するゲート溝１２を堀り、このゲート溝１２内にゲー
ト絶縁膜４を被覆し、その後でポリシリコン等でゲート
溝１２を詰めゲート電極５を形成し、層間絶縁膜６を全
面に被覆する（同図（ｄ））。次に層間絶縁膜６を貫通
するコンタクトホールを形成する時に酸化膜１１も除去
し、ベース領域２とソース領域３に表面で共通して接触
するソース電極７の形成と、ゲート電極５と接触するゲ
ート金属電極８とを形成する。
で、同図（ａ）ないし同図（ｅ）は順に追った工程を示
したものである。半導体基板１の一方の表面にボロン等
を拡散しベース領域２を形成し、このベース領域２を形
成する熱処理で酸化膜１１ａが形成される（同図
（ａ））。この酸化膜１１ａをソース領域以外の領域
（例えば、フィールドプレート領域など）を形成すると
きのフォト工程で、ソース領域形成用の酸化膜１１のマ
スクも同時に形成し、ヒ素などでソースイオン注入１０
を行い（同図（ｂ））、ソース領域３ｂをベース領域２
の表面層に形成する（同図（ｃ））。次に半導体基板に
達するゲート溝１２を堀り、このゲート溝１２内にゲー
ト絶縁膜４を被覆し、その後でポリシリコン等でゲート
溝１２を詰めゲート電極５を形成し、層間絶縁膜６を全
面に被覆する（同図（ｄ））。次に層間絶縁膜６を貫通
するコンタクトホールを形成する時に酸化膜１１も除去
し、ベース領域２とソース領域３に表面で共通して接触
するソース電極７の形成と、ゲート電極５と接触するゲ
ート金属電極８とを形成する。
【００１５】図５はこの発明の第３実施例の製造工程
で、同図（ａ）ないし同図（ｅ）は製造順に工程を示し
たものである。半導体基板１の一方の表面にボロン等を
拡散しベース領域２を形成する（同図（ａ））。同図
（ａ）はベース領域形成時の熱処理で形成される酸化膜
が除去された後の図を示す。ゲート溝１２をエッチング
（トレンチエッチングともいう）で形成する（同図
（ｂ））。ゲート絶縁膜４およびゲート電極５を形成す
る酸化膜１１およびポリシリコン膜１３はベース領域２
表面にも形成され、この酸化膜１１とポリシリコン膜１
３をソース領域以外の領域を形成するときのフォト工程
でソース領域形成用のマスクとして形成し、ヒ素などで
ソースイオン注入１０を行う（同図（ｃ））。ソース領
域形成後に層間絶縁膜６を全面に被覆する（同図
（ｄ））。層間絶縁膜６を貫通するコンタクトホールを
形成する時にポリシリコン膜１３と酸化膜１１も除去
し、ベース領域２とソース領域３の表面に共通して接触
するソース電極７の形成と、ゲート電極５と接触するゲ
ート金属電極８とを形成する（同図（ｅ））。
で、同図（ａ）ないし同図（ｅ）は製造順に工程を示し
たものである。半導体基板１の一方の表面にボロン等を
拡散しベース領域２を形成する（同図（ａ））。同図
（ａ）はベース領域形成時の熱処理で形成される酸化膜
が除去された後の図を示す。ゲート溝１２をエッチング
（トレンチエッチングともいう）で形成する（同図
（ｂ））。ゲート絶縁膜４およびゲート電極５を形成す
る酸化膜１１およびポリシリコン膜１３はベース領域２
表面にも形成され、この酸化膜１１とポリシリコン膜１
３をソース領域以外の領域を形成するときのフォト工程
でソース領域形成用のマスクとして形成し、ヒ素などで
ソースイオン注入１０を行う（同図（ｃ））。ソース領
域形成後に層間絶縁膜６を全面に被覆する（同図
（ｄ））。層間絶縁膜６を貫通するコンタクトホールを
形成する時にポリシリコン膜１３と酸化膜１１も除去
し、ベース領域２とソース領域３の表面に共通して接触
するソース電極７の形成と、ゲート電極５と接触するゲ
ート金属電極８とを形成する（同図（ｅ））。
【００１６】また、第１実施例を適用して可変抵抗を形
成することもできる。図６は第１実施例を適用して製作
された可変抵抗の構成図で、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）をＹ1 −Ｙ1 線で切断した断面図、
同図（ｃ）は同図（ａ）をＹ2 −Ｙ2 線で切断した断面
図である。同図（ａ）は電極や層間絶縁膜が省略された
半導体表面から見た平面図である。ベース領域２に選択
的にソース領域３を形成し、ゲート溝１２を形成し、ゲ
ート溝１２とベース領域２表面に酸化膜４、１１を形成
し、ゲート溝１２をポリシリコン等で埋めてゲート電極
５を形成する。層間絶縁膜６を全面に被覆し、層間絶縁
膜６を貫通し、ソースコンタクトホール１４とゲートコ
ンタクト溝１７を形成し、ゲート金属電極８と電極Ｂ
（ソース電極に相当する）と図示されていない電極Ａを
形成する。
成することもできる。図６は第１実施例を適用して製作
された可変抵抗の構成図で、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）をＹ1 −Ｙ1 線で切断した断面図、
同図（ｃ）は同図（ａ）をＹ2 −Ｙ2 線で切断した断面
図である。同図（ａ）は電極や層間絶縁膜が省略された
半導体表面から見た平面図である。ベース領域２に選択
的にソース領域３を形成し、ゲート溝１２を形成し、ゲ
ート溝１２とベース領域２表面に酸化膜４、１１を形成
し、ゲート溝１２をポリシリコン等で埋めてゲート電極
５を形成する。層間絶縁膜６を全面に被覆し、層間絶縁
膜６を貫通し、ソースコンタクトホール１４とゲートコ
ンタクト溝１７を形成し、ゲート金属電極８と電極Ｂ
（ソース電極に相当する）と図示されていない電極Ａを
形成する。
【００１７】図７は図６（ａ）の断面図で、同図（ａ）
は図６（ａ）をＸ1 −Ｘ1 線で切断した断面図、同図
（ｂ）は図６（ａ）をＸ2 −Ｘ2 線で切断した断面図で
ある。ソース電極に相当する電極Ａと電極Ｂは離れて形
成されている。この図６、図７の構造により可変抵抗と
なるメカニズムをつぎに説明する。ゲート金属電極８が
無電圧のときは電極Ａと電極Ｂ間に電圧を印加すると電
極Ａと電極Ｂに接触するベース領域２を通り、キャリア
が流れる。このキャリアが流れる通路の抵抗はベース領
域２の拡散濃度、ベース領域２の深さ、ベース領域２の
幅とベース領域２の長さで決定する。ゲート電圧を印加
するとゲート電極５に対向するベース領域２の表面層に
チャネル領域２０が形成される。電極Ａと電極Ｂに電圧
を印加するとキャリアはこのチャネル領域２０を通して
流れる電流成分が追加されるため抵抗は低下する。この
チャネル領域２０の広さはゲート電圧に依存するため、
ゲート電圧を可変することで、抵抗を可変でき、可変抵
抗となる訳である。尚、この可変抵抗はＭＯＳＦＥＴや
ＩＧＢＴなどのＭＯＳ型素子と同一基板に製作するとき
には、ＭＯＳ型素子とは絶縁分離や接合分離で分離され
た領域に形成されることになる。
は図６（ａ）をＸ1 −Ｘ1 線で切断した断面図、同図
（ｂ）は図６（ａ）をＸ2 −Ｘ2 線で切断した断面図で
ある。ソース電極に相当する電極Ａと電極Ｂは離れて形
成されている。この図６、図７の構造により可変抵抗と
なるメカニズムをつぎに説明する。ゲート金属電極８が
無電圧のときは電極Ａと電極Ｂ間に電圧を印加すると電
極Ａと電極Ｂに接触するベース領域２を通り、キャリア
が流れる。このキャリアが流れる通路の抵抗はベース領
域２の拡散濃度、ベース領域２の深さ、ベース領域２の
幅とベース領域２の長さで決定する。ゲート電圧を印加
するとゲート電極５に対向するベース領域２の表面層に
チャネル領域２０が形成される。電極Ａと電極Ｂに電圧
を印加するとキャリアはこのチャネル領域２０を通して
流れる電流成分が追加されるため抵抗は低下する。この
チャネル領域２０の広さはゲート電圧に依存するため、
ゲート電圧を可変することで、抵抗を可変でき、可変抵
抗となる訳である。尚、この可変抵抗はＭＯＳＦＥＴや
ＩＧＢＴなどのＭＯＳ型素子と同一基板に製作するとき
には、ＭＯＳ型素子とは絶縁分離や接合分離で分離され
た領域に形成されることになる。
【００１８】
【発明の効果】この発明によれば、ＭＯＳ型半導体装置
を製造する際に必須となるソース領域形成のための専用
のフォト工程が不要となり、製造コストを低減できる。
また、ベース領域の表面層にソース領域と同一の導電形
の層を形成し、ベース領域に達する溝でこの層を分割し
てソース領域を形成し、且つ、この溝をソース電極とな
る金属膜で被覆することで、ソース電極をソース領域と
ベース領域とに共通に接触させることができ、従来の製
造方法で必要とされたフォト合わせが不要となり、且
つ、微細化や素子の特性ばらつきを低減できる。
を製造する際に必須となるソース領域形成のための専用
のフォト工程が不要となり、製造コストを低減できる。
また、ベース領域の表面層にソース領域と同一の導電形
の層を形成し、ベース領域に達する溝でこの層を分割し
てソース領域を形成し、且つ、この溝をソース電極とな
る金属膜で被覆することで、ソース電極をソース領域と
ベース領域とに共通に接触させることができ、従来の製
造方法で必要とされたフォト合わせが不要となり、且
つ、微細化や素子の特性ばらつきを低減できる。
【図１】この発明の第１実施例の製造工程で、（ａ）な
いし（ｅ）は順に追った工程図
いし（ｅ）は順に追った工程図
【図２】図１の製造方法で形成したストライプ状のセル
をしたトレンチ構造のＭＯＳ型半導体装置の要部構成図
で、（ａ）は平面図、（ｂ）は断面図
をしたトレンチ構造のＭＯＳ型半導体装置の要部構成図
で、（ａ）は平面図、（ｂ）は断面図
【図３】図１の製造方法で形成した四角形のセルをした
トレンチ構造のＭＯＳ型半導体装置の要部構成図で、
（ａ）は平面図、（ｂ）は（ａ）をＸ−Ｘ線で切断した
断面図、（ｃ）は（ａ）をＹ−Ｙ線で切断した断面図
トレンチ構造のＭＯＳ型半導体装置の要部構成図で、
（ａ）は平面図、（ｂ）は（ａ）をＸ−Ｘ線で切断した
断面図、（ｃ）は（ａ）をＹ−Ｙ線で切断した断面図
【図４】この発明の第２実施例の製造工程で、（ａ）な
いし（ｅ）は製造順に示した工程図
いし（ｅ）は製造順に示した工程図
【図５】この発明の第３実施例の製造工程で、（ａ）な
いし（ｅ）は製造順に示した工程図
いし（ｅ）は製造順に示した工程図
【図６】第１実施例を適用して製作された可変抵抗の構
成図で、（ａ）は平面図、同図（ｂ）は（ａ）をＹ1 −
Ｙ1 線で切断した断面図、（ｃ）は（ａ）をＹ2 −Ｙ2
線で切断した断面図
成図で、（ａ）は平面図、同図（ｂ）は（ａ）をＹ1 −
Ｙ1 線で切断した断面図、（ｃ）は（ａ）をＹ2 −Ｙ2
線で切断した断面図
【図７】図６の断面図で、（ａ）は図６（ａ）をＸ1 −
Ｘ1 線で切断した断面図、（ｂ）は図６（ａ）をＸ2 −
Ｘ2 線で切断した断面図
Ｘ1 線で切断した断面図、（ｂ）は図６（ａ）をＸ2 −
Ｘ2 線で切断した断面図
【図８】従来のトレンチ構造を有するＭＯＳ型半導体装
置の製造工程で、（ａ）ないし（ｅ）は製造順に示した
工程図
置の製造工程で、（ａ）ないし（ｅ）は製造順に示した
工程図
【図９】従来の製造方法で製作されたストライプ状のセ
ル構造でトレンチ構造を有するＭＯＳ型半導体装置の要
部構成図で、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ
線で切断した断面図
ル構造でトレンチ構造を有するＭＯＳ型半導体装置の要
部構成図で、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ
線で切断した断面図
【図１０】従来の製造方法で製作された四角形のセル構
造でトレンチ構造を有するＭＯＳ型半導体装置の要部断
面図で、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で
切断した断面図、（ｃ）は（ａ）のＹ−Ｙ線で切断した
断面図
造でトレンチ構造を有するＭＯＳ型半導体装置の要部断
面図で、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で
切断した断面図、（ｃ）は（ａ）のＹ−Ｙ線で切断した
断面図
１ ｎ形半導体基板（ドレイン層） ２ ｐ形のベース領域 ３ ｎ形のソース領域 ３ａ ｎ形層 ３ｂ ｎ形領域 ４ ゲート絶縁膜 ５ ゲート電極 ６ 層間絶縁膜 ７ ソース電極 ８ ゲート金属電極 １０ ソースイオン照射 １１ 酸化膜 １１ａ 酸化膜 １２ ゲート溝 １３ ポリシリコン １４ ソースコンタクトホール １６ ソースコンタクト溝 １７ ゲートコンタクト溝 ２０ チャネル領域
Claims (3)
- 【請求項１】第１導電形のドレイン層上の第２導電形の
ベース領域の表面層に第１導電形層が形成される工程
と、第１導電形層よりドレイン層まで達するゲート溝が
選択的に形成される工程と、ゲート溝にゲート絶縁膜を
介してゲート電極が形成される工程と、ゲート電極およ
び第１導電形層の露出面に層間絶縁膜を被覆し、層間絶
縁膜および第１導電形層を分割して第２導電形のベース
領域内に達するソースコンタクト溝および層間絶縁膜を
貫通しゲート電極内に達するゲートコンタクト溝とを同
時形成する工程と、層間絶縁膜上およびこれらの溝を金
属膜で被覆し、ゲート金属電極およびソース電極とを形
成する工程とを有することを特徴とするＭＯＳ型半導体
装置の製造方法。 - 【請求項２】第１導電形のドレイン層上の第２導電形の
ベース領域の表面層に該ベース領域形成時に形成された
絶縁膜の一部を残す工程と、該絶縁膜を第１導電形のソ
ース領域形成用マスクとしてソース領域を形成する工程
と、ソース領域よりドレイン層まで達するゲート溝を選
択的に形成する工程と、ゲート溝にゲート絶縁膜を介し
てゲート電極が形成される工程と、ゲート電極およびソ
ース領域の露出面に層間絶縁膜を被覆し、該層間絶縁膜
の窓開けと前記絶縁膜を除去する工程と、ゲート金属電
極およびソース電極とを形成する工程とを有することを
特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項３】第１導電形のドレイン層上の第２導電形の
ベース領域の表面よりゲート溝を選択的に形成する工程
と、該ベース領域の表面より絶縁膜と導電膜とをこの順
で形成する工程と、該絶縁膜と導電膜とをベース領域の
表面の一部およびゲート溝に残して他を除去する工程
と、ベース領域の表面より第１導電形層を形成し、さら
に層間絶縁膜を被覆する工程と、該層間絶縁膜の窓開け
と前記ベース領域の表面上の絶縁膜と導電膜とを除去す
る工程と、ゲート金属電極およびソース電極とを形成す
る工程とを有することを特徴とするＭＯＳ型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32626996A JP3206726B2 (ja) | 1995-12-07 | 1996-12-06 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-318798 | 1995-12-07 | ||
| JP31879895 | 1995-12-07 | ||
| JP32626996A JP3206726B2 (ja) | 1995-12-07 | 1996-12-06 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219519A true JPH09219519A (ja) | 1997-08-19 |
| JP3206726B2 JP3206726B2 (ja) | 2001-09-10 |
Family
ID=26569513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32626996A Expired - Lifetime JP3206726B2 (ja) | 1995-12-07 | 1996-12-06 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206726B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164869A (ja) * | 1998-11-25 | 2000-06-16 | Siliconix Inc | ブレ―クダウン特性及びオン抵抗特性を改善したトレンチ形ｍｏｓｆｅｔ並びにその製造方法 |
| JP2001284587A (ja) * | 2000-03-28 | 2001-10-12 | Kaga Toshiba Electron Kk | 半導体装置およびその製造方法 |
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| JP2002368221A (ja) * | 2001-06-08 | 2002-12-20 | Nec Corp | 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法 |
| JPWO2002061845A1 (ja) * | 2001-02-01 | 2004-06-03 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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| WO2011155541A1 (ja) * | 2010-06-09 | 2011-12-15 | ローム株式会社 | 半導体装置およびその製造方法 |
-
1996
- 1996-12-06 JP JP32626996A patent/JP3206726B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9484444B2 (en) | 2007-05-25 | 2016-11-01 | Mitsubishi Electric Corporation | Semiconductor device with a resistance element in a trench |
| JP2010147299A (ja) * | 2008-12-19 | 2010-07-01 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| WO2011155541A1 (ja) * | 2010-06-09 | 2011-12-15 | ローム株式会社 | 半導体装置およびその製造方法 |
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| US9450087B2 (en) | 2010-06-09 | 2016-09-20 | Rohm Co., Ltd. | Semiconductor device, and manufacturing method for same |
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