JPH09214079A - Wiring board - Google Patents
Wiring boardInfo
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- JPH09214079A JPH09214079A JP3905596A JP3905596A JPH09214079A JP H09214079 A JPH09214079 A JP H09214079A JP 3905596 A JP3905596 A JP 3905596A JP 3905596 A JP3905596 A JP 3905596A JP H09214079 A JPH09214079 A JP H09214079A
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- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、所定の実装領域に
位置決めすることにより半導体素子が実装される配線基
板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring board on which a semiconductor element is mounted by positioning it in a predetermined mounting area.
【0002】[0002]
【従来の技術】半導体素子には、BGA(ball grid ar
ray)やCSP(chip size package) 等のように素子の底
部に電極を有するIC(integrated circuit)がある。こ
れらの半導体素子は、底部に形成された電極をそれと対
応する位置に形成された配線基板の電極に対して接触さ
せることにより配線基板上に実装される。2. Description of the Related Art BGA (ball grid ar
There is an IC (integrated circuit) such as a ray and a CSP (chip size package) having an electrode at the bottom of the element. These semiconductor elements are mounted on the wiring board by bringing the electrodes formed on the bottom into contact with the electrodes of the wiring board formed at the positions corresponding to the electrodes.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、これら
の半導体素子は電極が素子の底部に形成されているの
で、実装の際に配線基板の電極が素子の下に隠れてしま
い、その実装位置を確認しにくく、実装作業が難しいと
いう問題があった。これは、半導体素子に不良が見つか
り修理等のために素子を交換する際に特に問題となる。However, since electrodes of these semiconductor elements are formed at the bottom of the elements, the electrodes of the wiring board are hidden under the elements during mounting, and the mounting position is confirmed. There was a problem that it was difficult to do and mounting work was difficult. This is a particular problem when a defective semiconductor element is found and the element is replaced for repair or the like.
【0004】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、半導体素子の正確な実装位置を示す
ことにより、その実装作業を容易とすることができる配
線基板を提供することにある。The present invention has been made in view of the above problems, and an object thereof is to provide a wiring board which can facilitate the mounting work by indicating an accurate mounting position of a semiconductor element. is there.
【0005】[0005]
【課題を解決するための手段】本発明に係る配線基板
は、表面に設けられた実装領域に位置決めすることによ
り半導体素子が実装されるものであって、実装領域に関
連して設けられ、前記半導体素子の各辺との相対的な位
置関係により半導体素子の実装領域に対する位置決めの
目印となる少なくとも1つの位置決めマークを有するも
のである。A wiring board according to the present invention is one in which a semiconductor element is mounted by positioning in a mounting area provided on a surface, and the wiring board is provided in association with the mounting area. It has at least one positioning mark which serves as a positioning mark for the mounting region of the semiconductor element due to the relative positional relationship with each side of the semiconductor element.
【0006】この配線基板では、半導体素子を実装する
際に、表面に実装領域に関連して設けられた位置決めマ
ークを目安として、半導体素子の実装領域に対する位置
決めが行われる。In this wiring board, when the semiconductor element is mounted, the positioning of the semiconductor element with respect to the mounting area is performed with reference to the positioning marks provided on the surface in relation to the mounting area.
【0007】[0007]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【0008】図1は本発明の第1の実施の形態に係る配
線基板の構成を表すものである。なお、図1では、配線
基板10のうち半導体素子の実装部分のみを表してい
る。図2は図1に示した配線基板のA−A線に沿った断
面図である。FIG. 1 shows a structure of a wiring board according to a first embodiment of the present invention. It should be noted that FIG. 1 shows only the mounting portion of the semiconductor element of the wiring board 10. FIG. 2 is a cross-sectional view taken along the line AA of the wiring board shown in FIG.
【0009】本実施の形態に係る配線基板10は、ガラ
スエポキシ樹脂等の絶縁性樹脂によって形成された基板
11の上に図示しない配線と、この配線に接続された複
数の電極12とが形成されている。配線および各電極1
2は、例えば銅等の金属によってそれぞれ形成されてい
る。各電極12は、図示しない半導体素子の電極に対応
してそれぞれ形成されている。これら電極12は、本実
施の形態においては、BGAやCSP等のように素子の
底部に電極を有する半導体素子が実装さる領域、すなわ
ち図1において破線で示した実装領域20の内部にそれ
ぞれ形成されている。In the wiring board 10 according to the present embodiment, a wiring (not shown) and a plurality of electrodes 12 connected to the wiring are formed on a board 11 formed of an insulating resin such as glass epoxy resin. ing. Wiring and each electrode 1
2 are each formed of a metal such as copper. Each electrode 12 is formed corresponding to an electrode of a semiconductor element (not shown). In the present embodiment, these electrodes 12 are respectively formed in regions where a semiconductor element having an electrode at the bottom of the element, such as BGA and CSP, is mounted, that is, inside the mounting area 20 shown by the broken line in FIG. ing.
【0010】基板11の上には、また、半導体素子の実
装位置を示すための複数の位置決めマーク13が形成さ
れている。これらの位置決めマーク13は、配線や各電
極12と同一の金属によってそれらと共にそれぞれ形成
されている。各位置決めマーク13の形は、例えば一辺
の長さが5ミリ程度の矩形状であり、その形成位置は実
装領域20内の四隅である。各位置決めマーク13の外
側の各辺の位置は、実装領域20の各辺のうち対応する
辺の位置とそれぞれ対応している。すなわち、半導体素
子が正しい位置に実装されれば、4個の位置決めマーク
13の全てが半導体素子に隠れて上方からは見えなくな
り、それにより半導体素子の位置決めがなされるように
なっている。A plurality of positioning marks 13 for indicating the mounting position of the semiconductor element are also formed on the substrate 11. These positioning marks 13 are formed together with the same metal as the wiring and each electrode 12, respectively. The shape of each positioning mark 13 is, for example, a rectangular shape having a side length of about 5 mm, and the formation positions thereof are four corners in the mounting area 20. The positions of the outer sides of the positioning marks 13 correspond to the positions of the corresponding sides of the mounting area 20. That is, if the semiconductor element is mounted at the correct position, all of the four positioning marks 13 are hidden by the semiconductor element and cannot be seen from above, whereby the semiconductor element is positioned.
【0011】配線基板10の表面は絶縁性の保護膜14
によって覆われている。但し、各電極12の上部は保護
膜14が除去されて各電極12がそれぞれ表面に露出さ
れており、図示しない半導体素子の電極をそれぞれ接触
させることができるようになっている。また、各位置決
めマーク13の上部も保護膜14が除去されて各位置決
めマーク13がそれぞれ表面に露出されている。The surface of the wiring board 10 has an insulating protective film 14
Covered by However, the protective film 14 is removed from the upper portion of each electrode 12 to expose each electrode 12 on the surface, so that the electrodes of the semiconductor element (not shown) can be brought into contact with each other. Further, the protective film 14 is also removed from the upper part of each positioning mark 13 to expose each positioning mark 13 on the surface.
【0012】このような構成を有する配線基板10は、
例えば図3(a)〜(c)に示すような工程により製造
される。The wiring board 10 having such a structure is
For example, it is manufactured by the steps as shown in FIGS.
【0013】まず、図3(a)に示したような絶縁性樹
脂からなる基板11を用意する。次いで、図3(b)に
示したように、この基板11の上にフォトレジスト膜1
5を塗布形成し、それを選択的に露光して基板11上に
形成する配線,各電極12および各位置決めマーク13
のパターンを形成する。このとき各電極12や各位置決
めマーク13の位置は実装する半導体素子に合わせてそ
れぞれ決定される。First, a substrate 11 made of an insulating resin as shown in FIG. 3A is prepared. Then, as shown in FIG. 3B, the photoresist film 1 is formed on the substrate 11.
Wiring, each electrode 12 and each positioning mark 13 formed by coating and forming 5 on the substrate 11 by selectively exposing it
Is formed. At this time, the positions of the electrodes 12 and the positioning marks 13 are determined according to the semiconductor element to be mounted.
【0014】次いで、図3(c)に示したようにフォト
レジスト膜15をマスクとして基板11の表面に銅めっ
きを施し、配線,各電極12および各位置決めマーク1
3をそれぞれ形成する。その後、フォトレジスト膜15
を除去して基板11上に感光性の樹脂を塗布し、それを
選択的に露光して各電極12と各位置決めマーク13の
部分がそれぞれ開口された保護膜14を形成する。これ
により図1および図2に示した配線基板10が作製され
る。Next, as shown in FIG. 3C, the surface of the substrate 11 is copper-plated using the photoresist film 15 as a mask to form wirings, electrodes 12, and positioning marks 1.
3 are formed respectively. After that, the photoresist film 15
Then, a photosensitive resin is applied on the substrate 11, and the substrate is selectively exposed to form a protective film 14 in which each electrode 12 and each positioning mark 13 is opened. As a result, the wiring board 10 shown in FIGS. 1 and 2 is manufactured.
【0015】このようにして作製された配線基板10に
は、次のようにして半導体素子が実装される。図4は配
線基板10に半導体素子30を適切に実装した状態を表
している。A semiconductor element is mounted on the wiring board 10 thus manufactured in the following manner. FIG. 4 shows a state in which the semiconductor element 30 is properly mounted on the wiring board 10.
【0016】図4に示したように、半導体素子30が適
切な位置にある場合には、実装領域20の四隅に対応し
て設けられた4個の位置決めマーク13が全て半導体素
子30に隠れ上方からは見えない状態となる。この状態
では、半導体素子30の各電極21は、配線基板10の
各電極12に対してそれぞれ正確に接触される。As shown in FIG. 4, when the semiconductor element 30 is in an appropriate position, all four positioning marks 13 provided corresponding to the four corners of the mounting area 20 are hidden by the semiconductor element 30 and are located above. It will be invisible from. In this state, each electrode 21 of the semiconductor element 30 is accurately brought into contact with each electrode 12 of the wiring board 10.
【0017】一方、半導体素子30が適切な位置にない
場合には、図5に示したように、4個の位置決めマーク
13のうちいくつかが半導体素子30に隠れることなく
一部が上方から見える状態となる。具体的には、図5で
は半導体素子30が右上にずれているので、4個の位置
決めマーク13のうち右下のマークの下側と左上のマー
クの左側と左下のマークの左側および下側が見える。こ
のような実装状態では、半導体素子30の各電極21
は、配線基板の各電極12に対してそれぞれ正確に接触
されない。On the other hand, when the semiconductor element 30 is not in an appropriate position, some of the four positioning marks 13 can be seen from above without being hidden by the semiconductor element 30, as shown in FIG. It becomes a state. Specifically, in FIG. 5, since the semiconductor element 30 is displaced to the upper right, the lower side of the lower right mark, the left side of the upper left mark, and the left side and the lower side of the lower left mark among the four positioning marks 13 can be seen. . In such a mounted state, each electrode 21 of the semiconductor element 30 is
Are not accurately contacted with the respective electrodes 12 of the wiring board.
【0018】すなわち、本実施の形態において、半導体
素子30を配線基板10の実装領域20に実装する際に
は、半導体素子30および配線基板10を上方から観察
し、各位置決めマーク13が半導体素子30に全て隠れ
て見えなくなるまで、図4において矢印で示したよう
に、半導体素子30を前後左右に移動させて位置合わせ
をする。このように位置決めマーク13が半導体素子3
0に隠れて全て見えない位置に半導体素子30を位置決
めすれば、半導体素子30の各電極21を配線基板の各
電極12に対してそれぞれ正確に接触させることができ
る。That is, in the present embodiment, when the semiconductor element 30 is mounted on the mounting area 20 of the wiring board 10, the semiconductor element 30 and the wiring board 10 are observed from above, and each positioning mark 13 shows the semiconductor element 30. As shown by the arrow in FIG. 4, the semiconductor element 30 is moved in the front-rear direction and the left-right direction until it is completely hidden and disappears. In this way, the positioning mark 13 has the semiconductor element 3
If the semiconductor element 30 is positioned at a position hidden by 0 and invisible to all, the electrodes 21 of the semiconductor element 30 can be accurately brought into contact with the electrodes 12 of the wiring board.
【0019】本実施の形態に係る配線基板10によれ
ば、実装領域20の四隅にそれぞれ位置決めマーク13
を設けるようにしたので、各位置決めマーク13が全て
見えなくなるように半導体素子30を位置決めすること
により、半導体素子30の電極を配線基板10の電極に
対して正確に接触させることができる。According to the wiring board 10 according to the present embodiment, the positioning marks 13 are provided at the four corners of the mounting area 20, respectively.
Since the semiconductor element 30 is positioned such that all the positioning marks 13 are invisible, the electrodes of the semiconductor element 30 can be brought into accurate contact with the electrodes of the wiring board 10.
【0020】図6は本発明の第2の実施の形態に係る配
線基板の構成を表すものである。FIG. 6 shows the structure of a wiring board according to the second embodiment of the present invention.
【0021】本実施の形態に係る配線基板は、位置決め
マーク33の形成位置が第1の実施の形態における位置
決めマーク13の形成位置と異なっていることを除き、
第1の実施の形態に係る配線基板と実質的に同一の構成
を有しており、同様にして製造される。よって、同一の
構成要素に対しては、同一の符合を付しその詳細な説明
は省略する。The wiring board according to this embodiment is different from the wiring board according to the first embodiment in that the position where the positioning mark 33 is formed is different from the position where the positioning mark 13 is formed.
It has substantially the same configuration as the wiring board according to the first embodiment, and is manufactured in the same manner. Therefore, the same reference numerals are given to the same components, and detailed description thereof will be omitted.
【0022】位置決めマーク33は、第1の実施の形態
と同様に一辺の長さが例えば5ミリ程度の矩形状であ
り、配線基板上の実装領域20の四隅に対してそれぞれ
形成されている。本実施の形態においては、各位置決め
マーク33は、一部が実装領域20から周囲にそれぞれ
はみ出している。各位置決めマーク33のうち実装領域
20の周囲にはみ出した部分の各辺と実装領域20の各
辺との間の距離dはそれぞれ等しくなっている。Similar to the first embodiment, the positioning mark 33 has a rectangular shape with a side length of, for example, about 5 mm, and is formed at each of the four corners of the mounting area 20 on the wiring board. In the present embodiment, each of the positioning marks 33 partially protrudes from the mounting area 20 to the periphery. The distance d between each side of the portion of each positioning mark 33 that protrudes around the mounting area 20 and each side of the mounting area 20 is equal.
【0023】この配線基板においては、図7に示したよ
うに半導体素子30が適切な位置(実装領域20)に実
装されると、4個の位置決めマーク33が全て半導体素
子30からそれぞれ等しくはみ出して見える状態とな
る。このような状態では、半導体素子30の各電極21
は、配線基板の各電極12に対してそれぞれ正確に接触
される。In this wiring board, when the semiconductor element 30 is mounted at an appropriate position (mounting area 20) as shown in FIG. 7, all four positioning marks 33 are equally protruded from the semiconductor element 30. It becomes visible. In such a state, each electrode 21 of the semiconductor element 30 is
Are accurately brought into contact with the respective electrodes 12 of the wiring board.
【0024】一方、半導体素子30が適切な位置に実装
されないと、図8に示したように、4個の位置決めマー
ク13のうちいずれかが半導体素子30に隠れて見えな
かったり、はみ出していてもその距離dが均等でなかっ
たりする。このような状態では、半導体素子30の各電
極21は、配線基板の各電極12に対してそれぞれ正確
に接触されない。On the other hand, if the semiconductor element 30 is not mounted at an appropriate position, as shown in FIG. 8, even if one of the four positioning marks 13 is hidden by the semiconductor element 30 or is not visible. The distance d may not be uniform. In such a state, the electrodes 21 of the semiconductor element 30 are not accurately contacted with the electrodes 12 of the wiring board.
【0025】すなわち、本実施の形態において、半導体
素子30を配線基板に実装する際には、半導体素子30
および配線基板を上方から観察し、各位置決めマーク3
3が半導体素子30からそれぞれ均等にはみ出して見え
るようになるまで、図7において矢印で示したように、
半導体素子30を前後左右に移動させて位置合わせをす
る。このように各位置決めマーク33が半導体素子20
からそれぞれ均等にはみ出して見える位置に半導体素子
30を位置決めすれば、半導体素子30の各電極21を
配線基板の各電極12に対してそれぞれ正確に接触させ
ることができる。That is, in the present embodiment, when mounting the semiconductor element 30 on the wiring board, the semiconductor element 30 is used.
And observing the wiring board from above, each positioning mark 3
As shown by arrows in FIG. 7, until the three 3 are evenly projected from the semiconductor element 30,
The semiconductor element 30 is moved forward, backward, leftward and rightward for alignment. In this way, each positioning mark 33 is formed on the semiconductor element 20.
If the semiconductor element 30 is positioned in such a position as to be evenly projected from each other, each electrode 21 of the semiconductor element 30 can be accurately brought into contact with each electrode 12 of the wiring board.
【0026】本実施の形態に係る配線基板によれば、実
装領域20の四隅それぞれに位置決めマーク33を実装
領域20から等しくはみ出させて形成したので、各位置
決めマーク33が互いに等しくはみ出して見えるように
半導体素子30を位置決めすることにより、半導体素子
30の電極を配線基板の電極に対して正確に接触させる
ことができる。According to the wiring board of the present embodiment, the positioning marks 33 are formed at the four corners of the mounting area 20 so as to extend out of the mounting area 20 equally. By positioning the semiconductor element 30, the electrodes of the semiconductor element 30 can be brought into accurate contact with the electrodes of the wiring board.
【0027】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々の変形が可能である。Although the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made.
【0028】例えば、上記第1および第2の実施の形態
では、位置決めマーク13,33をそれぞれ複数個形成
するようにしたが、少なくとも1つ形成すればよい。ま
た、上記実施の形態では、位置決めマークを実装領域2
0の四隅にそれぞれ形成するようにしたが、実装領域2
0の隅ではなく、実装領域20の各辺に沿ってその途中
に形成するようにしてもよい。具体的には、図9に示し
たように、4個の位置決めマーク43がそれぞれその一
辺が実装領域20の各辺の中間部分に対応するように構
成してもよい。更に、図10に示したように、4個の位
置決めマーク53がそれぞれその一部が実装領域20の
各辺の途中から等しくはみ出すように構成してもよい。For example, in the first and second embodiments described above, a plurality of positioning marks 13 and 33 are formed, but at least one positioning mark may be formed. Further, in the above-described embodiment, the positioning mark is used as the mounting area 2.
Although it was formed in each of the four corners of 0, mounting area 2
It may be formed along each side of the mounting region 20 instead of the corner of 0. Specifically, as shown in FIG. 9, each of the four positioning marks 43 may be configured such that one side thereof corresponds to an intermediate portion of each side of the mounting area 20. Further, as shown in FIG. 10, each of the four positioning marks 53 may be configured such that a part of each of the positioning marks 53 equally protrudes from the middle of each side of the mounting area 20.
【0029】また、第1の実施の形態に係る位置決めマ
ーク13と、第2の実施の形態に係る位置決めマーク3
3とが混在させるようにしてもよい。Further, the positioning mark 13 according to the first embodiment and the positioning mark 3 according to the second embodiment.
3 and 3 may be mixed.
【0030】また、上記第1および第2の実施の形態で
は、位置決めマーク13,33を一辺の長さが5mm程
度の矩形状としたが、その大きさや形状は、配線や各電
極12に影響を与えず設計上問題がなければどのような
ものであってもよい。In the first and second embodiments, the positioning marks 13 and 33 have a rectangular shape with a side length of about 5 mm. However, the size and shape of the positioning marks 13 and 33 affect the wiring and each electrode 12. If there is no problem in design without giving the
【0031】要は、本発明の位置決めマークは、配線基
板の表面の実装領域に関連して設けられ、半導体素子の
各辺との相対的な位置関係により、半導体素子の位置決
めの目印となるものであればよい。In short, the positioning mark of the present invention is provided in relation to the mounting area on the surface of the wiring board, and serves as a positioning mark for the semiconductor element due to the relative positional relationship with each side of the semiconductor element. If
【0032】[0032]
【発明の効果】以上説明したように本発明に係る配線基
板によれば、表面の実装領域に関連させて、半導体素子
の実装位置を表すための位置決めマークを設けるように
したので、この位置決めマークを目安として位置決めを
することにより、半導体素子の実装作業が容易になり、
半導体素子の電極を配線基板側の電極に対して正確に接
触させることができるという効果を奏する。As described above, according to the wiring board of the present invention, the positioning mark for indicating the mounting position of the semiconductor element is provided in association with the mounting area on the surface. By positioning with the as a guide, the mounting work of the semiconductor element becomes easy,
It is possible to bring the electrode of the semiconductor element into contact with the electrode on the side of the wiring board accurately.
【図1】本発明の第1の実施の形態に係る配線基板の構
造を表す平面図である。FIG. 1 is a plan view showing a structure of a wiring board according to a first embodiment of the present invention.
【図2】図1に示した配線基板のA−A線に沿った断面
図である。FIG. 2 is a cross-sectional view taken along the line AA of the wiring board shown in FIG.
【図3】図1に示した配線基板の製造方法を説明するた
めの工程図である。3A to 3D are process drawings for explaining a method for manufacturing the wiring board shown in FIG.
【図4】図1に示した配線基板に対して半導体素子を実
装する方法を説明するための平面である。4 is a plan view for explaining a method of mounting a semiconductor element on the wiring board shown in FIG.
【図5】図1に示した配線基板に対して半導体素子を実
装する方法を説明するための平面図である。5 is a plan view for explaining a method of mounting a semiconductor element on the wiring board shown in FIG.
【図6】本発明の第2の実施の形態に係る配線基板の構
造を表す平面図である。FIG. 6 is a plan view showing a structure of a wiring board according to a second embodiment of the present invention.
【図7】図6に示した配線基板に対して半導体素子を実
装する方法を説明するための平面図である。7 is a plan view for explaining a method of mounting a semiconductor element on the wiring board shown in FIG.
【図8】図6に示した配線基板に対して半導体素子を実
装する方法を説明するための平面図である。8 is a plan view for explaining a method of mounting a semiconductor element on the wiring board shown in FIG.
【図9】本発明の他の実施の形態に係る配線基板の構造
を表す平面図である。FIG. 9 is a plan view showing a structure of a wiring board according to another embodiment of the present invention.
【図10】本発明の更に他の実施の形態に係る配線基板
の構造を表す平面図である。FIG. 10 is a plan view showing a structure of a wiring board according to still another embodiment of the present invention.
11…基板、12…電極、13…位置決めマーク、20
…半導体素子の実装領域、21…電極、30…半導体素
子、33,43,53…位置決めマーク11 ... Substrate, 12 ... Electrode, 13 ... Positioning mark, 20
... Semiconductor element mounting area, 21 ... Electrode, 30 ... Semiconductor element, 33, 43, 53 ... Positioning mark
Claims (6)
ることにより半導体素子が実装される配線基板であっ
て、 前記実装領域に関連して設けられ、前記半導体素子の各
辺との相対的な位置関係により前記半導体素子の前記実
装領域に対する位置決めの目印となる少なくとも1つの
位置決めマークを有することを特徴とする配線基板。1. A wiring board on which a semiconductor element is mounted by positioning in a mounting area provided on a surface, the wiring board being provided in relation to the mounting area, and being relative to each side of the semiconductor element. A wiring board having at least one positioning mark that serves as a positioning mark for positioning the semiconductor element with respect to the mounting area, depending on a positional relationship.
辺に沿って形成されたことを特徴とする請求項1記載の
配線基板。2. The wiring board according to claim 1, wherein the positioning mark is formed along a side of the mounting region.
内部に複数個形成されると共に、これら複数の位置決め
マーク各々の少なくとも1辺が前記実装領域の辺に対応
する位置に形成されたことを特徴とする請求項2記載の
配線基板。3. A plurality of the positioning marks are formed inside the mounting area, and at least one side of each of the plurality of positioning marks is formed at a position corresponding to a side of the mounting area. The wiring board according to claim 2.
域の内部から一部はみ出して複数個形成されると共に、
これら複数の位置決めマーク各々の前記実装領域からの
はみ出し量が互いに等しいことを特徴とする請求項2記
載の配線基板。4. A plurality of the positioning marks are formed so as to partially protrude from the inside of the mounting area, respectively.
The wiring board according to claim 2, wherein the protrusion amounts of each of the plurality of positioning marks from the mounting area are equal to each other.
電性材料により形成されたことを特徴とする請求項1記
載の配線基板。5. The wiring board according to claim 1, wherein the positioning mark is formed of the same conductive material as the wiring.
部に設けられた電極に対応する電極を含むことを特徴と
請求項1記載の配線基板。6. The wiring board according to claim 1, wherein an electrode corresponding to an electrode provided on a bottom portion of the semiconductor element is included in the mounting region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP3905596A JPH09214079A (en) | 1996-02-02 | 1996-02-02 | Wiring board |
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JP3905596A JPH09214079A (en) | 1996-02-02 | 1996-02-02 | Wiring board |
Publications (1)
Publication Number | Publication Date |
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JPH09214079A true JPH09214079A (en) | 1997-08-15 |
Family
ID=12542454
Family Applications (1)
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JP3905596A Pending JPH09214079A (en) | 1996-02-02 | 1996-02-02 | Wiring board |
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JP (1) | JPH09214079A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-02-02 JP JP3905596A patent/JPH09214079A/en active Pending
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