JP2704557B2 - スタックドキャパシタセルを有する半導体装置 - Google Patents
スタックドキャパシタセルを有する半導体装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に、スタックドキャパシタセルを有
する半導体装置に係るものであり、より特定的には、高
誘電率のキャパシタ誘電体膜を含み、かつストレージノ
ードのエッジ部でリーク電流を起こさないように改良さ
れた、スタックドキャパシタセルを有する半導体装置に
関する。
する半導体装置に係るものであり、より特定的には、高
誘電率のキャパシタ誘電体膜を含み、かつストレージノ
ードのエッジ部でリーク電流を起こさないように改良さ
れた、スタックドキャパシタセルを有する半導体装置に
関する。
［従来の技術］ 近年、半導体装置の高集積化、高密度化は目覚しく、
特に、ダイナミックランダムアクセスメモリ（DRAM）は
その代表例である。DRAMにおいては、小さな平面上に或
る程度の容量を確保するために、セルの三次元化が行な
われて、実効的なキャパシタ面積の増大が図られている
とともに、キャパシタ誘電体膜であるシリコン窒化膜、
シリコン酸化膜の薄膜化も進んできている。
特に、ダイナミックランダムアクセスメモリ（DRAM）は
その代表例である。DRAMにおいては、小さな平面上に或
る程度の容量を確保するために、セルの三次元化が行な
われて、実効的なキャパシタ面積の増大が図られている
とともに、キャパシタ誘電体膜であるシリコン窒化膜、
シリコン酸化膜の薄膜化も進んできている。
ところで、このようなセルの三次元化、シリコン窒化
膜，シリコン酸化膜の薄膜化によって、高集積化、高密
度化を図ることについては、限界があるという予想があ
る。そこで、キャパシタ誘電体膜として、シリコン窒化
膜，シリコン酸化膜よりも誘電率の大きなPZT（Pb（Zrx
Ti1-x）O3）を代表とする高誘電率材料を用いる方法が
検討されている。また、誘電体が強誘電性を持つなら
ば、１トランジスタ１キャパシタの不揮発性メモリへの
応用も考えられる。
膜，シリコン酸化膜の薄膜化によって、高集積化、高密
度化を図ることについては、限界があるという予想があ
る。そこで、キャパシタ誘電体膜として、シリコン窒化
膜，シリコン酸化膜よりも誘電率の大きなPZT（Pb（Zrx
Ti1-x）O3）を代表とする高誘電率材料を用いる方法が
検討されている。また、誘電体が強誘電性を持つなら
ば、１トランジスタ１キャパシタの不揮発性メモリへの
応用も考えられる。
第３図は、キャパシタ絶縁膜としてのPZTを用いた、
従来のDRAMの断面図である。
従来のDRAMの断面図である。
Ｐ型の半導体基板１の主表面に、活性領域を分離する
ための分離酸化膜２が形成されている。活性領域には、
トランジスタとスタックドキャパシタとが設けられてい
る。トランジスタは、Ｐ型の半導体基板１の主表面に形
成されたソース／ドレイン領域とトランスファゲート酸
化膜３とトランスファゲート４とからなる。ソース／ド
レイン領域は、半導体基板１の主表面に形成された濃度
の薄いｎ型拡散層５と濃度の濃いｎ型拡散層７とからな
る。
ための分離酸化膜２が形成されている。活性領域には、
トランジスタとスタックドキャパシタとが設けられてい
る。トランジスタは、Ｐ型の半導体基板１の主表面に形
成されたソース／ドレイン領域とトランスファゲート酸
化膜３とトランスファゲート４とからなる。ソース／ド
レイン領域は、半導体基板１の主表面に形成された濃度
の薄いｎ型拡散層５と濃度の濃いｎ型拡散層７とからな
る。
トランジスタを含む半導体基板１の上には、層間絶縁
膜８が設けられる。層間絶縁膜８の上には所定の平面形
状を有するストレージノード10が設けられている。スト
レージノード10は、層間絶縁膜８中に設けられたコンタ
クト孔９を介して、ソース／ドレイン領域（5,7）に接
続されている。ストレージノード電極10を含む半導体基
板１の上に、PZTからなるキャパシタ絶縁膜11が形成さ
れている。PZTからなるキャパシタ絶縁膜11は、スパッ
タ法により形成される。この場合、後に詳述するが、キ
ャパシタ絶縁膜11は、ストレージノード10のエッジ部分
Ａで膜厚が薄くなる。キャパシタ絶縁膜11の上にセルプ
レート電極12が設けられている。セルプレート電極12を
含む半導体基板１の上に層間絶縁膜13が形成されてい
る。層間絶縁膜13の上にビット線15が形成され、ビット
線15はコンタクト孔14を介して、トランジスタのソース
／ドレイン領域（5,7）に接続されている。
膜８が設けられる。層間絶縁膜８の上には所定の平面形
状を有するストレージノード10が設けられている。スト
レージノード10は、層間絶縁膜８中に設けられたコンタ
クト孔９を介して、ソース／ドレイン領域（5,7）に接
続されている。ストレージノード電極10を含む半導体基
板１の上に、PZTからなるキャパシタ絶縁膜11が形成さ
れている。PZTからなるキャパシタ絶縁膜11は、スパッ
タ法により形成される。この場合、後に詳述するが、キ
ャパシタ絶縁膜11は、ストレージノード10のエッジ部分
Ａで膜厚が薄くなる。キャパシタ絶縁膜11の上にセルプ
レート電極12が設けられている。セルプレート電極12を
含む半導体基板１の上に層間絶縁膜13が形成されてい
る。層間絶縁膜13の上にビット線15が形成され、ビット
線15はコンタクト孔14を介して、トランジスタのソース
／ドレイン領域（5,7）に接続されている。
以上のように構成されているDRAMは、ワード線が選択
されて、トランスファゲート４に所定の電位が印加され
ることによって、ソース／ドレイン領域（5,7）間を導
通させて、読出／書込動作を行なうのである。
されて、トランスファゲート４に所定の電位が印加され
ることによって、ソース／ドレイン領域（5,7）間を導
通させて、読出／書込動作を行なうのである。
次に、PZTを誘電体膜に用いたDRAMの従来の製造方法
を説明する。第4A図〜第4F図は、PZTを誘電体膜に用い
たDRAMの製造工程図であり、断面図で表わされている。
を説明する。第4A図〜第4F図は、PZTを誘電体膜に用い
たDRAMの製造工程図であり、断面図で表わされている。
第4A図を参照して、Ｐ型の半導体基板１の上に、選択
的に、分離酸化膜２を熱酸化法により形成する。次に、
トランスファゲート酸化膜３を熱酸化法等により形成す
る。次に、半導体基板１の全面にポリシリコンをCVD法
等により堆積し、選択的にエッチングすることにより、
トランスファゲート４を形成する。その後、トランスフ
ァゲート４をマスクにして、半導体基板１の主表面に濃
度の薄いｎ型拡散層５をイオン注入等により形成する。
その後、半導体基板１の全面にSiO2膜をCVD法により堆
積し、これに異方性エッチングを施すことにより、トラ
ンスファゲート４の側壁に、側壁酸化膜６を形成する。
その後、トランスファゲート４および側壁酸化膜６をマ
スクにして、イオン注入を行なうことにより、濃度の濃
いｎ型拡散層７を形成する。
的に、分離酸化膜２を熱酸化法により形成する。次に、
トランスファゲート酸化膜３を熱酸化法等により形成す
る。次に、半導体基板１の全面にポリシリコンをCVD法
等により堆積し、選択的にエッチングすることにより、
トランスファゲート４を形成する。その後、トランスフ
ァゲート４をマスクにして、半導体基板１の主表面に濃
度の薄いｎ型拡散層５をイオン注入等により形成する。
その後、半導体基板１の全面にSiO2膜をCVD法により堆
積し、これに異方性エッチングを施すことにより、トラ
ンスファゲート４の側壁に、側壁酸化膜６を形成する。
その後、トランスファゲート４および側壁酸化膜６をマ
スクにして、イオン注入を行なうことにより、濃度の濃
いｎ型拡散層７を形成する。
次に、第4B図を参照して、トランスファゲート４を含
む半導体基板１の表面全面に層間絶縁膜８を形成する。
層間絶縁膜８は、SiO2膜をCVD法で堆積し、アニールに
より、その表面を平坦化することによって形成される。
その後、層間絶縁膜８に、後に形成されるストレージノ
ードをトランジスタのソース／ドレイン領域に接続する
ためのコンタクトホール９を形成する。
む半導体基板１の表面全面に層間絶縁膜８を形成する。
層間絶縁膜８は、SiO2膜をCVD法で堆積し、アニールに
より、その表面を平坦化することによって形成される。
その後、層間絶縁膜８に、後に形成されるストレージノ
ードをトランジスタのソース／ドレイン領域に接続する
ためのコンタクトホール９を形成する。
次に、第4C図を参照して、コンタクトホール９を含む
半導体基板１の表面全面にCVD法等によりタングステン
膜を堆積する。すると、タングステン膜の一部は、図の
ように、コンタクトホール９内に埋込まれ、ｎ型拡散層
５およびｎ型拡散層７に接続される。その後、タングス
テン膜を所定の平面形状にパターニングすることによ
り、キャパシタの一方の電極であるストレージノード10
が形成される。
半導体基板１の表面全面にCVD法等によりタングステン
膜を堆積する。すると、タングステン膜の一部は、図の
ように、コンタクトホール９内に埋込まれ、ｎ型拡散層
５およびｎ型拡散層７に接続される。その後、タングス
テン膜を所定の平面形状にパターニングすることによ
り、キャパシタの一方の電極であるストレージノード10
が形成される。
次に、第4D図を参照して、ストレージノード10の表面
を含む半導体基板１の表面全面に、PZTからなるキャパ
シタ誘電体膜11をスパッタ法により形成する。このと
き、ストレージノード10のエッジ部分Ａで、PZTのカバ
レッジが悪くなり、キャパシタ誘電体膜11は、この部分
で膜厚が薄くなる。
を含む半導体基板１の表面全面に、PZTからなるキャパ
シタ誘電体膜11をスパッタ法により形成する。このと
き、ストレージノード10のエッジ部分Ａで、PZTのカバ
レッジが悪くなり、キャパシタ誘電体膜11は、この部分
で膜厚が薄くなる。
次に、第4E図を参照して、キャパシタ誘電体膜11上の
にポリシリコン等をCVD法などにより形成し、これをセ
ルプレート形状にパターニングすることによって、キャ
パシタのもう一方の電極であるセルプレート電極12が形
成される。
にポリシリコン等をCVD法などにより形成し、これをセ
ルプレート形状にパターニングすることによって、キャ
パシタのもう一方の電極であるセルプレート電極12が形
成される。
その後、第4F図を参照して、SiO2膜を全面に堆積する
ことによって、層間絶縁膜13を形成する。その後、トラ
ンジスタのソース／ドレイン領域に通じるコンタクトホ
ール14を形成する。その後、コンタクトホール14を含む
半導体基板１の表面全面に、CVD法によりタングステン
膜を堆積する。すると、タングステン膜の一部は図のよ
うに、コンタクトホール14内に埋込まれ、ｎ型拡散層５
およびｎ型拡散層７に接続される。その後タングステン
膜を所定のビット線形状にパターニングすることによっ
て、ビット線15が形成される。
ことによって、層間絶縁膜13を形成する。その後、トラ
ンジスタのソース／ドレイン領域に通じるコンタクトホ
ール14を形成する。その後、コンタクトホール14を含む
半導体基板１の表面全面に、CVD法によりタングステン
膜を堆積する。すると、タングステン膜の一部は図のよ
うに、コンタクトホール14内に埋込まれ、ｎ型拡散層５
およびｎ型拡散層７に接続される。その後タングステン
膜を所定のビット線形状にパターニングすることによっ
て、ビット線15が形成される。
［発明が解決しようとする課題］ 以上のように、スパッタ法で形成したPZTをキャパシ
タ誘電体膜を用いた従来のDRAMにおいては、第３図を参
照して、ストレージノード10のエッジ部分Ａでキャパシ
タ誘電体膜11の膜厚が薄くなるので、ストレージノード
10とセルプレート電極12との間でリーク電流が流れやす
くなるという問題点があった。また、ストレージノード
10と層間絶縁膜８の段差の影響により、良好な膜質のキ
ャパシタ誘電体膜11が得られないという問題点もあっ
た。
タ誘電体膜を用いた従来のDRAMにおいては、第３図を参
照して、ストレージノード10のエッジ部分Ａでキャパシ
タ誘電体膜11の膜厚が薄くなるので、ストレージノード
10とセルプレート電極12との間でリーク電流が流れやす
くなるという問題点があった。また、ストレージノード
10と層間絶縁膜８の段差の影響により、良好な膜質のキ
ャパシタ誘電体膜11が得られないという問題点もあっ
た。
以上の問題点は、PZTからなるキャパシタ誘電体膜を
回転塗布法により形成する場合においても、生じる。す
なわち、第５図を参照して、キャパシタ誘電体膜11をPZ
Tの回転塗布によって形成すると、ストレージノード10
のエッジ部分Ａおよびストレージノード10の電極部分Ｂ
で膜厚が薄くなり、下地部分Ｃで厚くなる。なお、第５
図に示す従来例は、キャパシタ誘電体膜11を回転塗布法
により形成した場合を除いて、第３図に示す従来例と同
様であり、相当する部分には同一の参照番号を付し、そ
の説明を繰返さない。
回転塗布法により形成する場合においても、生じる。す
なわち、第５図を参照して、キャパシタ誘電体膜11をPZ
Tの回転塗布によって形成すると、ストレージノード10
のエッジ部分Ａおよびストレージノード10の電極部分Ｂ
で膜厚が薄くなり、下地部分Ｃで厚くなる。なお、第５
図に示す従来例は、キャパシタ誘電体膜11を回転塗布法
により形成した場合を除いて、第３図に示す従来例と同
様であり、相当する部分には同一の参照番号を付し、そ
の説明を繰返さない。
それゆえに、この発明は上記のような問題点を解決す
るためになされたもので、高誘電率のキャパシタ誘電体
膜を含み、かつ、ストレージノードのエッジ部分でリー
ク電流を起こさないように改良された、スタックドキャ
パシタセルを有する半導体装置を提供することを目的と
する。
るためになされたもので、高誘電率のキャパシタ誘電体
膜を含み、かつ、ストレージノードのエッジ部分でリー
ク電流を起こさないように改良された、スタックドキャ
パシタセルを有する半導体装置を提供することを目的と
する。
［課題を解決するための手段］ この発明に係るスタックドキャパシタセルを有する半
導体装置は、半導体基板と、該半導体基板に設けられた
トランジスタと、該トランジスタを含む上記半導体基板
の上に設けられた層間絶縁膜と、を備える。層間絶縁膜
の上には、所定の平面形状を有するストレージノードが
設けられている。ストレージノードの周縁部には、スト
レージノードと層間絶縁膜との段差をなくす絶縁膜が埋
込まれている。対向電極となるストレージノードの表面
にスパッタリング法若しくは回転塗布法により均一な厚
さとなるように形成された平面形状のキャパシタ高誘電
体膜が設けられ、誘電体膜の上にはセルプレート電極が
設けられている。
導体装置は、半導体基板と、該半導体基板に設けられた
トランジスタと、該トランジスタを含む上記半導体基板
の上に設けられた層間絶縁膜と、を備える。層間絶縁膜
の上には、所定の平面形状を有するストレージノードが
設けられている。ストレージノードの周縁部には、スト
レージノードと層間絶縁膜との段差をなくす絶縁膜が埋
込まれている。対向電極となるストレージノードの表面
にスパッタリング法若しくは回転塗布法により均一な厚
さとなるように形成された平面形状のキャパシタ高誘電
体膜が設けられ、誘電体膜の上にはセルプレート電極が
設けられている。
［作用］ この発明に係る、スタックドキャパシタセルを有する
半導体装置によれば、ストレージノードの周縁部に、ス
トレージノードと層間絶縁膜との段差をなくす絶縁膜が
埋込まれているので、キャパシタ誘電体膜が堆積される
面は平坦となっている。それゆえに、スパッタリング法
若しくは回転塗布法によって生成したキャパシタ高誘電
体膜は、全領域において、均一な膜厚を有し、かつ、良
好な膜質を持つようになる。
半導体装置によれば、ストレージノードの周縁部に、ス
トレージノードと層間絶縁膜との段差をなくす絶縁膜が
埋込まれているので、キャパシタ誘電体膜が堆積される
面は平坦となっている。それゆえに、スパッタリング法
若しくは回転塗布法によって生成したキャパシタ高誘電
体膜は、全領域において、均一な膜厚を有し、かつ、良
好な膜質を持つようになる。
［実施例］ 以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例に係る、キャパシタ絶
縁膜としてPZTを用いたDRAMの断面図である。
縁膜としてPZTを用いたDRAMの断面図である。
Ｐ型の半導体基板１の主表面に、活性領域を分離する
ための分離酸化膜２が形成されている。活性領域には、
トランジスタとスタックドキャパシタとが設けられてい
る。トランジスタは、半導体基板１の主表面に形成され
たソース／ドレイン領域とトランスファゲート酸化膜３
とトランスファゲート４とからなる。ソース／ドレイン
領域は、半導体基板１の主表面に形成された濃度の薄い
ｎ型拡散層５と濃度の濃いｎ型拡散層７とからなる。ト
ランジスタを含む半導体基板１の上には、層間絶縁膜８
が設けられている。層間絶縁膜８の上には、所定の平面
形状を有するストレージノード10が設けられている。ス
トレージノード10は、層間絶縁膜８中に設けられたコン
タクト孔９を介して、ソース／ドレイン領域（5,7）に
接続されている。ストレージノード10の周縁部には、ス
トレージノード10と層間絶縁膜８との段差をなくす絶縁
膜17aが埋込まれている。ストレージノード10および絶
縁膜17aの上を覆うように、PZTからなるキャパシタ誘電
体膜18が設けられている。PZTからなるキャパシタ誘電
体膜18は、スパッタ法により形成される。実施例では、
ストレージノード10の周縁部に、ストレージノード10と
層間絶縁膜８との段差をなくす絶縁膜17aが埋込まれて
いるので、キャパシタ誘電体膜18が堆積される面は平坦
となっている。それゆえ、キャパシタ誘電体膜18は全領
域において、均一な膜厚を有し、かつ、良好な膜質を持
つようになる。キャパシタ誘電体膜18の上にセルプレー
ト電極19が設けられている。セルプレート電極19を含む
半導体基板１の上に層間絶縁膜13が形成されている。層
間絶縁膜13の上にビット線15が形成され、ビット線15は
コンタクト孔14を介して、トランジスタのソース／ドレ
イン領域（5,7）に接続されている。
ための分離酸化膜２が形成されている。活性領域には、
トランジスタとスタックドキャパシタとが設けられてい
る。トランジスタは、半導体基板１の主表面に形成され
たソース／ドレイン領域とトランスファゲート酸化膜３
とトランスファゲート４とからなる。ソース／ドレイン
領域は、半導体基板１の主表面に形成された濃度の薄い
ｎ型拡散層５と濃度の濃いｎ型拡散層７とからなる。ト
ランジスタを含む半導体基板１の上には、層間絶縁膜８
が設けられている。層間絶縁膜８の上には、所定の平面
形状を有するストレージノード10が設けられている。ス
トレージノード10は、層間絶縁膜８中に設けられたコン
タクト孔９を介して、ソース／ドレイン領域（5,7）に
接続されている。ストレージノード10の周縁部には、ス
トレージノード10と層間絶縁膜８との段差をなくす絶縁
膜17aが埋込まれている。ストレージノード10および絶
縁膜17aの上を覆うように、PZTからなるキャパシタ誘電
体膜18が設けられている。PZTからなるキャパシタ誘電
体膜18は、スパッタ法により形成される。実施例では、
ストレージノード10の周縁部に、ストレージノード10と
層間絶縁膜８との段差をなくす絶縁膜17aが埋込まれて
いるので、キャパシタ誘電体膜18が堆積される面は平坦
となっている。それゆえ、キャパシタ誘電体膜18は全領
域において、均一な膜厚を有し、かつ、良好な膜質を持
つようになる。キャパシタ誘電体膜18の上にセルプレー
ト電極19が設けられている。セルプレート電極19を含む
半導体基板１の上に層間絶縁膜13が形成されている。層
間絶縁膜13の上にビット線15が形成され、ビット線15は
コンタクト孔14を介して、トランジスタのソース／ドレ
イン領域（5,7）に接続されている。
次に、第１図に示すDRAMの製造方法を説明する。
第2A図〜第2H図は、実施例に係るDRAMの製造工程図で
あり、断面図で表わされている。
あり、断面図で表わされている。
第2A図〜第2C図に示すまでの工程は、第4A図〜第4C図
に示す従来の工程と同様であるので、相当する部分には
同一の参照番号を付し、その説明を繰返さない。
に示す従来の工程と同様であるので、相当する部分には
同一の参照番号を付し、その説明を繰返さない。
ストレージノード10を形成した後、第2D図を参照し
て、ストレージノード10の表面を含む半導体基板１の表
面全面に、常圧CVD法等により、BPSG膜17を堆積する。
その後、BPSG膜17のアニールを行なって、その表面を平
坦化する。
て、ストレージノード10の表面を含む半導体基板１の表
面全面に、常圧CVD法等により、BPSG膜17を堆積する。
その後、BPSG膜17のアニールを行なって、その表面を平
坦化する。
次に、第2E図を参照して、ストレージノード10の表面
が出現するまで、BPSG膜17をウェットエッチング法また
はドライエッチング法により、上からエッチングしてい
く。すると、ストレージノード10とストレージノード10
との間の隙間部分に、BPSGの絶縁膜17aが埋込まれ、残
された状態が実現する。こうして、ストレージノード10
の表面と層間絶縁膜８の表面との段差はなくなり、キャ
パシタ誘電体膜が堆積される面は平坦化される。
が出現するまで、BPSG膜17をウェットエッチング法また
はドライエッチング法により、上からエッチングしてい
く。すると、ストレージノード10とストレージノード10
との間の隙間部分に、BPSGの絶縁膜17aが埋込まれ、残
された状態が実現する。こうして、ストレージノード10
の表面と層間絶縁膜８の表面との段差はなくなり、キャ
パシタ誘電体膜が堆積される面は平坦化される。
次に、第2F図を参照して、ストレージノード10および
絶縁膜17aの表面を覆うように、PZTからなるキャパシタ
誘電体膜18をスパッタ法により形成する。このとき、下
地が平坦なため、均一な膜厚であり、かつ良好な膜質の
キャパシタ誘電体膜18が得られる。
絶縁膜17aの表面を覆うように、PZTからなるキャパシタ
誘電体膜18をスパッタ法により形成する。このとき、下
地が平坦なため、均一な膜厚であり、かつ良好な膜質の
キャパシタ誘電体膜18が得られる。
次に、第2G図を参照して、キャパシタ誘電体膜18の上
にポリシリコン等をCVD法等により形成し、これをセル
プレート形状にエッチングすることによって、キャパシ
タのもう一方の電極であるセルプレート電極19を形成す
る。
にポリシリコン等をCVD法等により形成し、これをセル
プレート形状にエッチングすることによって、キャパシ
タのもう一方の電極であるセルプレート電極19を形成す
る。
その後、第2H図を参照して、SiO2膜を全面に堆積する
ことによって、層間絶縁膜13を形成する。その後、トラ
ンジスタのソース／ドレイン領域に通じるコンタクト孔
14を形成する。その後、コンタクトホール14を含む半導
体基板１の表面全面にCVD法によりタングステン膜を堆
積する。すると、タングステン膜の一部は、図のよう
に、コンタクトホール14内に埋込まれ、ｎ型拡散層５お
よびｎ型拡散層７に接続される。その後、タングステン
膜を所定のビット線形状にパターニングすることによっ
て、ビット線15が得られる。
ことによって、層間絶縁膜13を形成する。その後、トラ
ンジスタのソース／ドレイン領域に通じるコンタクト孔
14を形成する。その後、コンタクトホール14を含む半導
体基板１の表面全面にCVD法によりタングステン膜を堆
積する。すると、タングステン膜の一部は、図のよう
に、コンタクトホール14内に埋込まれ、ｎ型拡散層５お
よびｎ型拡散層７に接続される。その後、タングステン
膜を所定のビット線形状にパターニングすることによっ
て、ビット線15が得られる。
なお、上記実施例では、絶縁膜17aの先駆体としてBPS
Gを例示したが、この発明はこれに限られるものでな
く、常圧CVD法等で形成され、アニールにより平坦化さ
れるPSG、BSG膜でもよく、また回転塗布法により形成さ
れ、平坦化され得るSOG膜、さらに、常圧CVD法により形
成され、形成直後、既に平坦性を持つ常圧TEOS膜、ECR
プラズマCVD法で得られるSiO2膜であってもよい。ま
た、これら平坦化可能な膜は、単層膜に限られるもので
なく、SiH4またはTEOSを原料ガスに用い、減圧CVD法で
得られるSiO2膜や、シリコン窒化膜などの多層膜であっ
てもよい。
Gを例示したが、この発明はこれに限られるものでな
く、常圧CVD法等で形成され、アニールにより平坦化さ
れるPSG、BSG膜でもよく、また回転塗布法により形成さ
れ、平坦化され得るSOG膜、さらに、常圧CVD法により形
成され、形成直後、既に平坦性を持つ常圧TEOS膜、ECR
プラズマCVD法で得られるSiO2膜であってもよい。ま
た、これら平坦化可能な膜は、単層膜に限られるもので
なく、SiH4またはTEOSを原料ガスに用い、減圧CVD法で
得られるSiO2膜や、シリコン窒化膜などの多層膜であっ
てもよい。
また、BPSG膜17は平坦性を持っていなくても、その上
層にレジスト等を回転塗布法により塗布し、その表面を
平坦化した後、BPSG膜17をレジストと同じエッチングレ
ートでドライエッチングを行ない、平坦化してもよい。
層にレジスト等を回転塗布法により塗布し、その表面を
平坦化した後、BPSG膜17をレジストと同じエッチングレ
ートでドライエッチングを行ない、平坦化してもよい。
また、上記実施例では、第2F図を参照して、キャパシ
タ誘電体膜18としてスパッタリング法により得られるPZ
Tを例示したが、この発明はこれに限られるものではな
く、PLZT（PbxLa1-xZryTi1-yO3）、BaTiO3、SrTiO3等、
スパッタリング法、回転塗布法で得られる高い誘電率を
示す誘電体でもよい。
タ誘電体膜18としてスパッタリング法により得られるPZ
Tを例示したが、この発明はこれに限られるものではな
く、PLZT（PbxLa1-xZryTi1-yO3）、BaTiO3、SrTiO3等、
スパッタリング法、回転塗布法で得られる高い誘電率を
示す誘電体でもよい。
以上、本発明を要約すると次のとおりである。
（１） 特許請求の範囲に記載の半導体装置において、
キャパシタ高誘電体膜はスパッタリング法若しくは回転
塗布法によって均一な厚さに形成された（Pb（ZrxT
i1-x）O3）、（PbxLa1-xZryTi1-yO3）、BaTiO3、SrTiO3
のうちのいずれかを含む。
キャパシタ高誘電体膜はスパッタリング法若しくは回転
塗布法によって均一な厚さに形成された（Pb（ZrxT
i1-x）O3）、（PbxLa1-xZryTi1-yO3）、BaTiO3、SrTiO3
のうちのいずれかを含む。
（２） スタックドキャパシタセルを有する半導体装置
の製造方法であって、 半導体基板を準備する工程と、 前記半導体基板にトランジスタを形成する工程と、 前記トランジスタを含む前記半導体基板の上に層間絶
縁膜を形成する工程と、 前記層間絶縁膜の上に所定の平面形状を有するストレ
ージノードを形成する工程と、 前記ストレージノードの周縁部に、該ストレージノー
ドと前記層間絶縁膜との段差をなくすように絶縁膜を埋
込む工程と、 前記ストレージノードの対向電極となる表面にスパッ
タリング法若しくは回転塗布法により均一な厚さに平面
形状のキャパシタ高誘電体膜を形成する工程と、前記キ
ャパシタ高誘電体膜の上にセルプレート電極を形成する
工程と、を備える。
の製造方法であって、 半導体基板を準備する工程と、 前記半導体基板にトランジスタを形成する工程と、 前記トランジスタを含む前記半導体基板の上に層間絶
縁膜を形成する工程と、 前記層間絶縁膜の上に所定の平面形状を有するストレ
ージノードを形成する工程と、 前記ストレージノードの周縁部に、該ストレージノー
ドと前記層間絶縁膜との段差をなくすように絶縁膜を埋
込む工程と、 前記ストレージノードの対向電極となる表面にスパッ
タリング法若しくは回転塗布法により均一な厚さに平面
形状のキャパシタ高誘電体膜を形成する工程と、前記キ
ャパシタ高誘電体膜の上にセルプレート電極を形成する
工程と、を備える。
［発明の効果］ 以上説明したとおり、この発明に係るスタックドキャ
パシタセルを有する半導体装置によれば、ストレージノ
ードの周縁部に、ストレージノードと層間絶縁膜との段
差をなくする絶縁膜が埋込まれているので、キャパシタ
高誘電体膜が堆積される面は平坦となっている。それゆ
えに、スパッタリング法若しくは回転塗布法によって形
成されるキャパシタ高誘電体膜は、全領域において均一
な膜厚を有し、かつ、良好な膜質を持つようになる。そ
の結果、ストレージノードのエッジ部でリーク電流を起
こさない半導体装置が得られるという効果を奏する。
パシタセルを有する半導体装置によれば、ストレージノ
ードの周縁部に、ストレージノードと層間絶縁膜との段
差をなくする絶縁膜が埋込まれているので、キャパシタ
高誘電体膜が堆積される面は平坦となっている。それゆ
えに、スパッタリング法若しくは回転塗布法によって形
成されるキャパシタ高誘電体膜は、全領域において均一
な膜厚を有し、かつ、良好な膜質を持つようになる。そ
の結果、ストレージノードのエッジ部でリーク電流を起
こさない半導体装置が得られるという効果を奏する。
第１図は、この発明の一実施例に係る、スタックドキャ
パシタセルを有する半導体装置の断面図である。 第2A図〜第2H図は、実施例に係る、スタックドキャパシ
タセルを有する半導体装置の製造工程図であり、断面図
で表わされている。 第３図は、キャパシタ誘電体膜にPZTを用いた従来のDRA
Mの断面図である。 第4A図〜第4F図は、キャパシタ誘電体膜にPZTを用いた
従来のDRAMの製造工程図であり、断面図で表わされてい
る。 第５図は、キャパシタ誘電体膜がPZTの回転塗布によっ
て形成された、従来のDRAMの断面図である。 図において、１は半導体基板、３はトランスファゲート
酸化膜、４はトランスファゲート、５は濃度の薄いｎ型
拡散層、７は濃度の濃いｎ型拡散層、10はストレージノ
ード、17aは絶縁膜、18はキャパシタ誘電体膜、19はセ
ルプレート電極である。 なお、各図中、同一符号は同一または相当部分を示
す。
パシタセルを有する半導体装置の断面図である。 第2A図〜第2H図は、実施例に係る、スタックドキャパシ
タセルを有する半導体装置の製造工程図であり、断面図
で表わされている。 第３図は、キャパシタ誘電体膜にPZTを用いた従来のDRA
Mの断面図である。 第4A図〜第4F図は、キャパシタ誘電体膜にPZTを用いた
従来のDRAMの製造工程図であり、断面図で表わされてい
る。 第５図は、キャパシタ誘電体膜がPZTの回転塗布によっ
て形成された、従来のDRAMの断面図である。 図において、１は半導体基板、３はトランスファゲート
酸化膜、４はトランスファゲート、５は濃度の薄いｎ型
拡散層、７は濃度の濃いｎ型拡散層、10はストレージノ
ード、17aは絶縁膜、18はキャパシタ誘電体膜、19はセ
ルプレート電極である。 なお、各図中、同一符号は同一または相当部分を示
す。
Claims (1)
- 【請求項１】半導体基板と、 前記半導体基板に設けられたトランジスタと、 前記トランジスタを含む前記半導体基板の上に設けられ
た層間絶縁膜と、 前記層間絶縁膜の上に設けられた所定の平面形状を有す
るストレージノードと、 前記ストレージノードの周縁部に埋め込まれ、該ストレ
ージノードと前記層間絶縁膜との段差をなくす絶縁膜
と、 対向電極となる前記ストレージノードの表面にスパッタ
リング法若しくは回転塗布法により均一な厚さとなるよ
うに形成された平面形状のキャパシタ高誘電体膜と、 前記キャパシタ高誘電体膜の上に設けられたセルプレー
ト電極と、 を備えた、スタックドキャパシタセルを有する半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305910A JP2704557B2 (ja) | 1989-11-24 | 1989-11-24 | スタックドキャパシタセルを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305910A JP2704557B2 (ja) | 1989-11-24 | 1989-11-24 | スタックドキャパシタセルを有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165557A JPH03165557A (ja) | 1991-07-17 |
| JP2704557B2 true JP2704557B2 (ja) | 1998-01-26 |
Family
ID=17950773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305910A Expired - Fee Related JP2704557B2 (ja) | 1989-11-24 | 1989-11-24 | スタックドキャパシタセルを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704557B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601022B2 (ja) * | 1990-11-30 | 1997-04-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100230350B1 (ko) * | 1992-04-16 | 1999-11-15 | 윤종용 | 반도체 장치 및 그 제조 방법 |
| DE4221432C2 (de) * | 1992-06-30 | 1994-06-09 | Siemens Ag | Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile |
| TW288200B (en) * | 1995-06-28 | 1996-10-11 | Mitsubishi Electric Corp | Semiconductor device and process thereof |
| JP2018081949A (ja) * | 2016-11-14 | 2018-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0648718B2 (ja) * | 1984-10-04 | 1994-06-22 | 沖電気工業株式会社 | 半導体メモリ素子の製造方法 |
| JPS6342164A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS63226955A (ja) * | 1987-03-16 | 1988-09-21 | Nec Corp | 容量素子の製造方法 |
-
1989
- 1989-11-24 JP JP1305910A patent/JP2704557B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＤＭ ’９１ ＰＰ．８２３−８２６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03165557A (ja) | 1991-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |