JPH0786415A - Automatic arrangement wiring method - Google Patents
Automatic arrangement wiring methodInfo
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- JPH0786415A JPH0786415A JP5231220A JP23122093A JPH0786415A JP H0786415 A JPH0786415 A JP H0786415A JP 5231220 A JP5231220 A JP 5231220A JP 23122093 A JP23122093 A JP 23122093A JP H0786415 A JPH0786415 A JP H0786415A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲートアレイ方式や、
スタンダードセル方式等の半導体集積回路の自動配置配
線方法に係わり、特に、信号伝搬遅延時間を調整するこ
とができる自動配置配線方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a gate array system,
The present invention relates to an automatic placement and routing method for a semiconductor integrated circuit such as a standard cell method, and particularly to an automatic placement and routing method capable of adjusting a signal propagation delay time.
【０００２】[0002]
【従来の技術】現在では、ゲートアレイ方式や、スタン
ダードセル方式等の半導体集積回路の設計には、コンピ
ュータの自動設計プログラムを使用することが一般的と
なっている。図５に、従来の自動配置配線方法を使用し
た場合の、設計手順のフローチャートを示す。図５に示
すように、半導体集積回路の設計者は、論理回路の設計
が終了した後に、論理回路より自動的に抽出されたネッ
ト・リストに基づいて、自動配置配線プログラムを使用
することによって、論理回路のレイアウト・パターンを
作成する。レイアウト・パターンの検証、すなわちデザ
イン検証が終了した後、レイアウト・パターンにおける
配線長から抽出した配線容量のデータを使用して、実配
線シミュレーションを行うことにより、動作の確認を行
う。2. Description of the Related Art At present, it is general to use an automatic design program of a computer for designing a semiconductor integrated circuit such as a gate array system or a standard cell system. FIG. 5 shows a flowchart of the design procedure when the conventional automatic placement and routing method is used. As shown in FIG. 5, the designer of the semiconductor integrated circuit uses the automatic placement and routing program based on the net list automatically extracted from the logic circuit after finishing the design of the logic circuit. Create a logic circuit layout pattern. After the verification of the layout pattern, that is, the design verification is completed, the actual wiring simulation is performed using the data of the wiring capacitance extracted from the wiring length in the layout pattern to confirm the operation.
【０００３】実配線シミュレーションを行った時、配線
容量のデータに係わる信号伝搬遅延時間の変化により、
実配線シミュレーションに何らかの問題が発生した場合
には、レイアウト・パターンを製造工程で使用すること
ができなくなるので、再度、自動配置配線プログラムを
使用して、論理回路のレイアウト・パターンを作成しな
ければならない。以上の自動配置配線によるレイアウト
・パターンの作成から、実配線シミュレーションによる
動作の確認までの一連の作業を繰り返し、実配線シミュ
レーションにおいて、動作の確認ができるまで繰り返す
ことになる。したがって、配線容量のデータに係わる信
号伝搬遅延時間の変化により、実配線シミュレーション
に何らかの問題が発生した場合には、再度、自動配置配
線プログラムを使用して、論理回路のレイアウト・パタ
ーンを作成しなければならず、設計工数が多くなり、設
計時間が増加するという問題点があった。When a real wiring simulation is performed, the change in the signal propagation delay time related to the data of the wiring capacitance causes
If any problem occurs in the actual wiring simulation, the layout pattern cannot be used in the manufacturing process, so you must create the layout pattern of the logic circuit again using the automatic placement and routing program. I won't. The above-described series of operations from the creation of the layout pattern by automatic placement and routing to the confirmation of the operation by the actual wiring simulation are repeated until the operation can be confirmed in the actual wiring simulation. Therefore, if any problem occurs in the actual wiring simulation due to the change in the signal propagation delay time related to the wiring capacitance data, the layout pattern of the logic circuit must be created again using the automatic placement and routing program. Therefore, there has been a problem that the design man-hours increase and the design time increases.
【０００４】前記の問題点を解決する一つの方法とし
て、公開公報（特開平５−８２７２５号）において次の
様な方法が提案されている。すなわち、自動配置前に、
あらかじめ信号伝搬遅延時間が問題となるネットを指定
し、ネットの許容信号伝搬遅延時間差を設定することに
よって、自動配置の際に、複数のスイッチ素子からなる
容量選択セルをセルの一種としてセル領域に配置し、自
動配線の際に、ネットを容量選択セルを介して、配線チ
ャネル領域に配置された容量セルに接続し、前記の設定
された許容信号伝搬遅延時間を満たすように容量選択セ
ルのスイッチ素子のオン・オフを固定するという方法で
ある。As one method for solving the above problems, the following method has been proposed in Japanese Laid-Open Patent Publication (Kokai) No. 5-82725. That is, before automatic placement,
By specifying the net in which the signal propagation delay time is a problem in advance and setting the allowable signal propagation delay time difference of the net, a capacity selection cell consisting of multiple switch elements is set as a type of cell in the cell area during automatic placement. When arranging and performing automatic wiring, the net is connected to the capacity cell arranged in the wiring channel area through the capacity selection cell, and the switch of the capacity selection cell is set so as to satisfy the set allowable signal propagation delay time. This is a method of fixing ON / OFF of the element.
【０００５】上記公開公報（特開平５−８２７２５号）
においては、信号伝搬遅延時間を調整する為に、複数の
スイッチ素子からなる容量選択セルと、容量セルを使用
しており、容量選択セルはセル領域に配置され、容量セ
ルは配線チャネル領域に配置されている。容量選択セル
と、容量セルの２つを組み合わせて使用している為、使
用するセルの数が増加するという問題点がある。また、
容量セルが配線チャネル領域に配置されている為、配線
チャネル領域を効率良く利用することができないという
欠点もある。The above-mentioned publication (JP-A-5-82725)
In order to adjust the signal propagation delay time, a capacity selection cell consisting of a plurality of switch elements and a capacity cell are used. The capacity selection cell is arranged in the cell area, and the capacity cell is arranged in the wiring channel area. Has been done. Since the capacity selection cell and the capacity cell are used in combination, there is a problem that the number of cells used increases. Also,
Since the capacitance cell is arranged in the wiring channel region, there is also a drawback that the wiring channel region cannot be used efficiently.
【０００６】[0006]
【発明が解決しようとする課題】本発明の目的は、前記
従来例に基づく種々の問題点をかえりみて、自動配置配
線終了後、信号伝搬遅延時間が問題となるネットと、セ
ル領域に配置された容量セルの端子を接続するだけで、
信号伝搬遅延時間を容易に調整することができ、飛躍的
に半導体集積回路の設計時間を短縮することのできる、
自動配置配線方法を提供することである。In view of various problems based on the above conventional example, an object of the present invention is to arrange the net and the cell area where the signal propagation delay time becomes a problem after the automatic placement and routing is completed. Simply connect the terminals of the capacity cell
The signal propagation delay time can be easily adjusted, and the design time of the semiconductor integrated circuit can be dramatically reduced.
An object is to provide an automatic placement and routing method.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成する為
に、本発明は、自動配置配線前に、信号伝搬遅延時間が
問題となる可能性があるネットを設定し、自動配置の
際、前記ネットを駆動する駆動セルに対して隣接するよ
うに、複数個の容量素子を有する容量セルをセル領域に
予め配置し、自動配線の際、前記駆動セルからの前記ネ
ットを、前記容量セルの複数個の前記容量素子の端子の
上を通過するように配線し、自動配置配線終了後、前記
ネットの配線容量に応じて前記ネットと前記容量素子の
端子とを接続し、前記ネットの信号伝搬遅延時間を調整
することを特徴とする自動配置配線方法を提供するもの
である。In order to achieve the above object, the present invention sets a net which may cause a signal propagation delay time before automatic placement and routing, and when the automatic placement is performed, A capacitance cell having a plurality of capacitance elements is arranged in advance in a cell region so as to be adjacent to a drive cell that drives a net, and the net from the drive cell is connected to a plurality of capacitance cells in the automatic wiring. Wiring so as to pass over the terminals of the capacitance elements, and after the automatic placement and wiring is completed, the net and the terminals of the capacitance element are connected according to the wiring capacitance of the net, and the signal propagation delay of the net (EN) An automatic placement and routing method characterized by adjusting time.
【０００８】[0008]
【発明の作用】本発明の自動配置配線方法は、自動配置
配線前に、信号伝搬遅延時間が問題となる可能性がある
ネットを設定し、自動配置の際、前記ネットを駆動する
駆動セルに対して隣接するように、複数個の容量素子を
有する容量セルをセル領域に予め配置するとともに、自
動配線の際、前記駆動セルからの前記ネットを、前記容
量セルの複数個の前記容量素子の端子の上を通過するよ
うに配線しておくものである。したがって、本発明の自
動配置配線方法においては、自動配置配線終了後、実配
線シミュレーションの結果から前記ネットと前記容量素
子の端子とを接続し、前記ネットの信号伝搬遅延時間を
調整することができるから、レイアウト・パターンを最
初から作り直す必要がない。また、本発明の自動配置配
線方法は、前記容量セルのみを前記セル領域に配置して
いるので、追加しているセルの数が少ないし、配線チャ
ネル領域も有効に使うことができる。さらに、本発明の
自動配置配線方法は、論理回路の設計終了後、全ての設
計作業を自動化できるので設計の効率が飛躍的に向上で
きる。According to the automatic placement and routing method of the present invention, a net which may cause a signal propagation delay time is set before the automatic placement and routing, and a drive cell for driving the net is set at the time of automatic placement. A capacitance cell having a plurality of capacitance elements is arranged in advance in the cell region so as to be adjacent to each other, and at the time of automatic wiring, the net from the drive cell is connected to the plurality of capacitance elements of the capacitance cell. The wiring is such that it passes over the terminals. Therefore, in the automatic placement and routing method of the present invention, after the automatic placement and routing is completed, the net and the terminal of the capacitive element can be connected from the result of the actual wiring simulation, and the signal propagation delay time of the net can be adjusted. Therefore, there is no need to recreate the layout pattern from the beginning. Further, according to the automatic placement and routing method of the present invention, since only the capacitance cells are placed in the cell region, the number of added cells is small and the wiring channel region can be effectively used. Further, according to the automatic placement and routing method of the present invention, all the design work can be automated after the completion of the design of the logic circuit, so that the design efficiency can be dramatically improved.
【０００９】[0009]
【実施例】本発明に係わる自動配置配線方法を、添付の
図面に示す好適実施例に基づいて詳細に説明する。図１
は、本発明の自動配置配線方法を実施した場合の、自動
配置配線が完了した後の半導体集積回路の一実施例のレ
イアウト・パターンの一部である。図１において、伝搬
遅延時間が問題となるネット３を駆動している駆動セル
１、容量セル２および、ネット３のみを示しているが、
図示していない論理回路の残りの部分は、従来通りに配
置配線されている。また、端子Ａは駆動セル１の出力端
子であり、ネット３とコンタクト・ホールを介して接続
されている。また、容量セル２は容量素子２ａ、２ｂ、
２ｃから構成されており、端子Ｂ、Ｃ、Ｄはそれぞれ容
量素子２ａ、２ｂ、２ｃと、ネット３とを接続する為の
容量素子の端子である。図１に示すように、端子Ｂ、
Ｃ、Ｄとネット３は、本発明の自動配置配線方法を実施
して自動配置配線が終了した場合のレイアウト・パター
ンでは接続されていない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The automatic placement and routing method according to the present invention will be described in detail with reference to the preferred embodiments shown in the accompanying drawings. Figure 1
FIG. 3A is a part of a layout pattern of one embodiment of the semiconductor integrated circuit after the automatic placement and routing is completed when the automatic placement and routing method of the present invention is carried out. In FIG. 1, only the driving cell 1, the capacitance cell 2 and the net 3 which drive the net 3 in which the propagation delay time is a problem are shown.
The remaining part of the logic circuit (not shown) is arranged and wired as usual. The terminal A is an output terminal of the driving cell 1 and is connected to the net 3 via a contact hole. In addition, the capacitive cell 2 includes capacitive elements 2a, 2b,
2c, and terminals B, C, and D are terminals of capacitive elements for connecting the capacitive elements 2a, 2b, and 2c to the net 3, respectively. As shown in FIG. 1, terminals B,
C and D and the net 3 are not connected in the layout pattern when the automatic placement and routing method of the present invention is performed and the automatic placement and routing is completed.
【００１０】図２は、容量セルの一実施例のレイアウト
・パターンである。図２における容量セル２は、電源線
Ｖｄｄおよび、接地線ＧＮＤの配線を有していることを
除いて、図１における容量セル２と同一であるので、同
一の構成要素には同一の符号を付し、その説明は省略す
る。また、電源線Ｖｄｄおよび、接地線ＧＮＤの配線
は、現在の駆動セル１が容量セル２において示したよう
に、電源線Ｖｄｄおよび、接地線ＧＮＤの配線を有して
いる構成であるから、一実施例として示したが、本発明
における容量セルはこれに限定されることなく、容量セ
ルとして使用することができれば、どのような回路構成
でも良い。なお、容量素子２ａ、２ｂ、２ｃも容量成分
を構成できるものであれば何でも良く、例えばアルミ配
線やポリシリコン配線等を挙げることができるし、ま
た、その個数も何個でもよいことは言うまでもない。FIG. 2 is a layout pattern of one embodiment of the capacitance cell. The capacitance cell 2 in FIG. 2 is the same as the capacitance cell 2 in FIG. 1 except that it has the wiring of the power supply line Vdd and the ground line GND, and thus the same components are given the same reference numerals. The description is omitted. Further, the wirings of the power supply line Vdd and the ground line GND are configured to have the power supply line Vdd and the ground line GND, as shown in the current drive cell 1 in the capacity cell 2. Although shown as an example, the capacitance cell in the present invention is not limited to this, and may have any circuit configuration as long as it can be used as a capacitance cell. It is needless to say that the capacitors 2a, 2b, 2c may be anything as long as they can form a capacitance component, for example, aluminum wiring, polysilicon wiring, or the like, and the number thereof may be any number. .
【００１１】図３は、図１に示した、本発明の自動配置
配線方法を実施した場合の、自動配置配線が完了した後
の一実施例のレイアウト・パターンにおいて、信号伝搬
遅延時間を調整するために、容量セル２の容量素子２ａ
の端子Ｂとネット３を、コンタクト・ホールを介して接
続したレイアウト・パターンである。ここで、図３にお
ける実施例は、容量セル２の容量素子２ａの端子Ｂとネ
ット３のみを、コンタクト・ホールを介して接続してい
るが、信号伝搬遅延時間が所望の値となるように、容量
セル２の容量素子２ａ、２ｂ、２ｃから必要な個数を選
んで接続するのはいうまでもない。FIG. 3 adjusts the signal propagation delay time in the layout pattern of one embodiment after the automatic placement and routing is completed when the automatic placement and routing method of the present invention shown in FIG. 1 is carried out. Therefore, the capacitive element 2a of the capacitive cell 2 is
2 is a layout pattern in which the terminal B and the net 3 are connected via a contact hole. Here, in the embodiment shown in FIG. 3, only the terminal B of the capacitive element 2a of the capacitive cell 2 and the net 3 are connected via a contact hole, but the signal propagation delay time is set to a desired value. It goes without saying that the necessary number is selected from the capacitive elements 2a, 2b, 2c of the capacitive cell 2 and connected.
【００１２】上記の図１、図２、図３の実施例と図４に
示した本発明の自動配置配線方法を示す設計手順のフロ
ーチャートを使用して、本発明の自動配置配線方法の設
計手順について詳しく説明する。図４に示す様に、半導
体集積回路の設計者は、論理回路の設計が終了した後
に、信号伝搬遅延時間が問題となるネット３を、論理回
路から抽出する。次に、論理回路より自動的に抽出され
るネット・リストに基づいて、自動配置配線を行うが、
信号伝搬遅延時間が問題となるネット３を自動配置配線
前に設定し、自動配置を行う。この時、図１に示した様
に、ネット３を駆動している駆動セル１に対して隣接す
るように、３個の容量素子２ａ、２ｂ、２ｃよりなる容
量セル２がセル領域に配置される。自動配置が終了した
後、自動配線を行うと、駆動セル１からのネット３が容
量セル２の３個の端子の上を通過するように配線され
る。Using the flow chart of the design procedure showing the automatic placement and routing method of the present invention shown in the embodiments of FIGS. 1, 2 and 3 and FIG. 4, the design procedure of the automatic placement and routing method of the present invention is used. Will be described in detail. As shown in FIG. 4, the designer of the semiconductor integrated circuit extracts the net 3 in which the signal propagation delay time becomes a problem from the logic circuit after the design of the logic circuit is completed. Next, based on the net list automatically extracted from the logic circuit, automatic placement and routing is performed.
The net 3 in which the signal propagation delay time is a problem is set before the automatic placement and routing, and the automatic placement is performed. At this time, as shown in FIG. 1, the capacitive cell 2 including the three capacitive elements 2a, 2b, and 2c is arranged in the cell region so as to be adjacent to the driving cell 1 driving the net 3. It When automatic wiring is performed after the automatic placement is completed, the net 3 from the drive cell 1 is wired so as to pass over the three terminals of the capacitance cell 2.
【００１３】次に、図１に示した本発明の自動配置配線
方法を実施し、自動配置配線が完了した後の一実施例の
レイアウト・パターンにおいて、レイアウト・パターン
の検証、すなわちデザイン検証が終了した後、レイアウ
ト・パターンの配線長から抽出した配線容量のデータを
使用して、実配線シミュレーションを行い動作の確認を
する。実配線シミュレーションを行った時、ネット３に
おいて、信号伝搬遅延時間の問題が発生した場合には、
実配線シミュレーションの結果より、ネット３に必要な
信号伝搬遅延時間を算出して、ネット３に接続すべき容
量素子の個数を決め、ネット３に容量素子２ａ、２ｂ、
２ｃのうち所要の個数をマニュアルで接続し、レイアウ
ト・パターンに対して信号伝搬遅延時間の調整を行う。
例えば、図３に示した様に、実配線シミュレーションの
結果より、ネット３に必要な信号伝搬遅延時間を算出し
て、一つの容量素子を接続すれば良いと判断された場合
には、容量セル２の容量素子２ａの端子Ｂとネット３
を、コンタクト・ホールを介してマニュアル接続するこ
とによって、信号伝搬遅延時間の調整を行う。以上、レ
イアウト・パターンの検証から、実配線シミュレーショ
ンによる動作の確認までの一連の作業を繰り返し、実配
線シミュレーションによる動作の確認において、何の問
題も発生しなければ設計作業は終了となる。Next, the automatic placement and routing method of the present invention shown in FIG. 1 is performed, and in the layout pattern of one embodiment after the automatic placement and routing is completed, the layout pattern verification, that is, the design verification is completed. After that, using the wiring capacitance data extracted from the wiring length of the layout pattern, an actual wiring simulation is performed to confirm the operation. When a problem of signal propagation delay time occurs in the net 3 during the actual wiring simulation,
The signal propagation delay time required for the net 3 is calculated from the result of the actual wiring simulation, the number of capacitive elements to be connected to the net 3 is determined, and the capacitive elements 2a, 2b,
A required number of 2c are manually connected and the signal propagation delay time is adjusted for the layout pattern.
For example, as shown in FIG. 3, when it is determined from the result of the actual wiring simulation that the signal propagation delay time required for the net 3 should be calculated and one capacitance element should be connected, the capacitance cell 2 and the terminal 3 of the capacitive element 2a and the net 3
Is manually connected through a contact hole to adjust the signal propagation delay time. As described above, a series of work from the verification of the layout pattern to the confirmation of the operation by the actual wiring simulation is repeated, and if no problem occurs in the confirmation of the operation by the actual wiring simulation, the design work ends.
【００１４】ここで、上述した例では、自動配置配線後
の信号伝搬遅延時間の調整のためのネット３と各々の容
量素子２ａ、２ｂ、２ｃとの接続をマニュアルで行って
いるが、本発明はこれに限定されず、上記の論理設計終
了後から、実配線シミュレーションによる動作の確認ま
での一連の作業を全てソフト・ウェアによって自動化す
ることもできる。まず、信号伝搬遅延時間が問題となる
ネット３の抽出方法においては、信号伝搬遅延時間が問
題となるネット３は、自動配置配線前のシミュレーショ
ンの結果から自動的に抽出することができるので、それ
を信号伝搬遅延時間が問題となるネット３として、自動
的に選択するようにすれば良い。Here, in the above-mentioned example, the net 3 for adjusting the signal propagation delay time after the automatic placement and routing and the respective capacitive elements 2a, 2b, 2c are manually connected. The present invention is not limited to this, and a series of operations from the completion of the above logic design to the confirmation of the operation by the actual wiring simulation can be automated by software. First, in the extraction method of the net 3 in which the signal propagation delay time is a problem, the net 3 in which the signal propagation delay time is a problem can be automatically extracted from the result of the simulation before the automatic placement and routing. May be automatically selected as the net 3 in which the signal propagation delay time becomes a problem.
【００１５】次に、自動的に抽出された信号伝搬遅延時
間が問題となるネット３に対する、必要な容量素子２
ａ、２ｂ、２ｃの個数を算出する方法については、実配
線シミュレーションの結果より、信号伝搬遅延時間が問
題となるネット３において、動作上の問題があるのか、
ないのかが判断できることを利用すれば良い。例えば、
信号伝搬遅延時間が問題となるネット３において、動作
上の問題がある場合には、セットアップ・タイムまた
は、ホールド・タイム等のエラーがあったり、その結果
として出力端子（パッド）部分において、出力期待値と
違う値が出力されている等の問題点を見つけることがで
きる。したがって、実配線シミュレーションの結果よ
り、信号伝搬遅延時間が問題となるネット３においての
適切な信号伝搬遅延時間を算出することができ、さら
に、信号伝搬遅延時間が問題となるネット３に接続すべ
き容量素子２ａ、２ｂ、２ｃの個数の算出も容易にでき
る。Next, the necessary capacitive element 2 for the automatically extracted net 3 in which the signal propagation delay time becomes a problem
Regarding the method of calculating the number of a, 2b, and 2c, whether there is an operational problem in the net 3 in which the signal propagation delay time is a problem, based on the result of the actual wiring simulation,
You can use it because you can judge whether there is no. For example,
When there is a problem in operation in the net 3 where the signal propagation delay time is a problem, there is an error such as setup time or hold time, and as a result, the output expectation at the output terminal (pad) part is expected. You can find problems such as the output of a value different from the value. Therefore, from the result of the actual wiring simulation, it is possible to calculate an appropriate signal propagation delay time in the net 3 in which the signal propagation delay time is a problem, and to connect to the net 3 in which the signal propagation delay time is a problem. The number of the capacitive elements 2a, 2b, 2c can be easily calculated.
【００１６】最後に、レイアウト・パターンの自動修正
の方法については、本発明の自動配置配線方法を使用し
て、自動配置を行う場合に、信号伝搬遅延時間が問題と
なるネット３を駆動している駆動セル１および、自動的
に駆動セル１に隣接するように配置される容量セル２の
物理的な位置を知ることができることを利用すれば良
い。したがって、修正が必要な信号伝搬遅延時間が問題
となるネット３および、そのネット３に必要な容量素子
２ａ、２ｂ、２ｃの個数が自動的に算出されていれば、
レイアウト・パターンを自動的に修正することができ
る。Finally, regarding the method of automatically correcting the layout pattern, the automatic placement and routing method of the present invention is used to drive the net 3 which causes a signal propagation delay time when performing automatic placement. The fact that the physical positions of the driving cell 1 and the capacitive cell 2 arranged so as to be adjacent to the driving cell 1 can be automatically known can be used. Therefore, if the net 3 in which the signal propagation delay time that needs to be corrected becomes a problem and the number of the capacitive elements 2a, 2b, 2c necessary for the net 3 are automatically calculated,
Layout patterns can be modified automatically.
【００１７】すなわち、本発明の自動配置配線方法を使
用すれば、論理設計が終了した段階より後は、全て自動
化することができるので、設計の効率は飛躍的に向上
し、人手による単純な間違いもなくすことができる。In other words, if the automatic placement and routing method of the present invention is used, it is possible to automate everything after the stage where the logic design is completed, so that the efficiency of the design is dramatically improved and a simple mistake made by a human being. It can be lost.
【００１８】[0018]
【発明の効果】以上詳細に説明した様に、本発明による
自動配置配線方法によれば、自動配置配線終了後、信号
伝搬遅延時間が問題となるネット３と、セル領域に配置
された容量素子の端子Ｂ、Ｃ、Ｄを接続するだけで、信
号伝搬遅延時間を容易に調整することができるので、レ
イアウト・パターンを最初から作り直す必要がないとい
う効果がある。また、本発明による自動配置配線方法に
よれば、容量セル２のみをセル領域に配置しているの
で、追加するセル数を最小限度に抑え、配線チャネル領
域も効率良く利用できるという効果もある。さらに、本
発明によれば、論理回路の設計終了後、全ての設計作業
を自動化することができるので、設計の効率が飛躍的に
向上するという効果もある。As described in detail above, according to the automatic placement and routing method of the present invention, after the automatic placement and routing is completed, the signal propagation delay time becomes a problem and the net 3 and the capacitive element placed in the cell region are placed. Since the signal propagation delay time can be easily adjusted only by connecting the terminals B, C, and D of 1, the layout pattern need not be recreated from the beginning. Further, according to the automatic placement and routing method of the present invention, since only the capacitance cell 2 is placed in the cell region, there is an effect that the number of cells to be added can be minimized and the wiring channel region can be efficiently used. Further, according to the present invention, all the design work can be automated after the design of the logic circuit is completed, so that there is also an effect that the design efficiency is dramatically improved.
【図１】 本発明の自動配置配線方法を実施した場合
の、自動配置配線が完了した後の半導体集積回路の一実
施例のレイアウト・パターンの一部である。FIG. 1 is a part of a layout pattern of an embodiment of a semiconductor integrated circuit after completion of automatic placement and routing when the automatic placement and routing method of the present invention is carried out.
【図２】 本発明の自動配置配線方法に用いられる容量
セルの一実施例のレイアウト・パターンである。FIG. 2 is a layout pattern of an example of a capacitance cell used in the automatic placement and routing method of the present invention.
【図３】 図１における本発明の自動配置配線方法を実
施したレイアウト・パターンを修正したレイアウト・パ
ターンである。FIG. 3 is a layout pattern obtained by modifying the layout pattern which is obtained by implementing the automatic placement and routing method of the present invention in FIG.
【図４】 本発明の自動配置配線方法を示す設計手順の
フローチャートである。FIG. 4 is a flowchart of a design procedure showing an automatic placement and routing method of the present invention.
【図５】 従来の自動配置配線方法を示す設計手順のフ
ローチャートである。FIG. 5 is a flowchart of a design procedure showing a conventional automatic placement and routing method.
１ 駆動セル ２ 容量セル ２ａ、２ｂ、２ｃ 容量素子 ３ ネット Ｖｄｄ 電源線 ＧＮＤ 接地線 Ａ 駆動セルの出力端子 Ｂ、Ｃ、Ｄ 容量素子の端子 1 drive cell 2 capacitance cells 2a, 2b, 2c capacitance element 3 net Vdd power supply line GND ground line A drive cell output terminal B, C, D capacitance element terminal
Claims (1)
題となる可能性があるネットを設定し、 自動配置の際、前記ネットを駆動する駆動セルに対して
隣接するように、複数個の容量素子を有する容量セルを
セル領域に予め配置し、 自動配線の際、前記駆動セルからの前記ネットを、前記
容量セルの複数個の前記容量素子の端子の上を通過する
ように配線し、 自動配置配線終了後、前記ネットの配線容量に応じて前
記ネットと前記容量素子の端子とを接続し、前記ネット
の信号伝搬遅延時間を調整することを特徴とする自動配
置配線方法。1. A net which may cause a problem in signal propagation delay time is set before automatic placement and routing, and a plurality of nets are arranged so as to be adjacent to a drive cell for driving the net during automatic placement. A capacitive cell having the capacitive element of is placed in advance in the cell region, and at the time of automatic wiring, the net from the driving cell is wired so as to pass over the terminals of the capacitive elements of the capacitive cell. After the automatic placement and routing is completed, the net is connected to the terminals of the capacitive element according to the wiring capacitance of the net, and the signal propagation delay time of the net is adjusted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231220A JPH0786415A (en) | 1993-09-17 | 1993-09-17 | Automatic arrangement wiring method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231220A JPH0786415A (en) | 1993-09-17 | 1993-09-17 | Automatic arrangement wiring method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786415A true JPH0786415A (en) | 1995-03-31 |
Family
ID=16920206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5231220A Withdrawn JPH0786415A (en) | 1993-09-17 | 1993-09-17 | Automatic arrangement wiring method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786415A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6467070B2 (en) | 2000-06-05 | 2002-10-15 | Fujitsu Limited | Design support apparatus for semiconductor devices |
| JP2009200217A (en) * | 2008-02-21 | 2009-09-03 | Nec Corp | Semiconductor integrated circuit |
-
1993
- 1993-09-17 JP JP5231220A patent/JPH0786415A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6467070B2 (en) | 2000-06-05 | 2002-10-15 | Fujitsu Limited | Design support apparatus for semiconductor devices |
| JP2009200217A (en) * | 2008-02-21 | 2009-09-03 | Nec Corp | Semiconductor integrated circuit |
| JP4552073B2 (en) * | 2008-02-21 | 2010-09-29 | 日本電気株式会社 | Semiconductor integrated circuit |
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