JPH09199788A - 埋め込みヘテロ構造半導体レーザ及びその製造方法 - Google Patents
埋め込みヘテロ構造半導体レーザ及びその製造方法Info
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- JPH09199788A JPH09199788A JP682796A JP682796A JPH09199788A JP H09199788 A JPH09199788 A JP H09199788A JP 682796 A JP682796 A JP 682796A JP 682796 A JP682796 A JP 682796A JP H09199788 A JPH09199788 A JP H09199788A
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Abstract
(57)【要約】 (修正有)
【課題】 クラッド層と電流ブロック層とを十分に分離
し,また反転層が活性層やクラッド層を浸食しないよう
に構成した高効率の埋め込みヘテロ構造半導体レーザを
提供する。 【解決手段】 p型InP基板1上に,p型InPクラ
ッド層2,InGaAsP活性層3,n型InPクラッ
ド層4を,更にZn拡散防止用ノンドープInGaAs
層,Zn拡散用p型InGaAs層を順次成長させ,次
にストライプ状SiO2 膜10を形成し,これをマスク
にしてエッチングでメサを形成する。次にその両側にp
型InP埋め込み層5,n型InP電流ブロック層6,
p型InP電流ブロック層7を埋め込み成長させる。電
流ブロック層形成後,SiO2 膜を除去し,次に選択性
エッチングでp型InP電流ブロック層7とp型クラッ
ド層4をエッチングせずにp型InGaAsP層とノン
ドープInGaAsP層のみを除去して埋め込みヘテロ
構造半導体レーザを形成する。
し,また反転層が活性層やクラッド層を浸食しないよう
に構成した高効率の埋め込みヘテロ構造半導体レーザを
提供する。 【解決手段】 p型InP基板1上に,p型InPクラ
ッド層2,InGaAsP活性層3,n型InPクラッ
ド層4を,更にZn拡散防止用ノンドープInGaAs
層,Zn拡散用p型InGaAs層を順次成長させ,次
にストライプ状SiO2 膜10を形成し,これをマスク
にしてエッチングでメサを形成する。次にその両側にp
型InP埋め込み層5,n型InP電流ブロック層6,
p型InP電流ブロック層7を埋め込み成長させる。電
流ブロック層形成後,SiO2 膜を除去し,次に選択性
エッチングでp型InP電流ブロック層7とp型クラッ
ド層4をエッチングせずにp型InGaAsP層とノン
ドープInGaAsP層のみを除去して埋め込みヘテロ
構造半導体レーザを形成する。
Description
【0001】
【発明の属する技術分野】本発明は、光通信システムの
主構成要素となる半導体レーザに関し、特に埋め込みヘ
テロ構造半導体レーザに関する。
主構成要素となる半導体レーザに関し、特に埋め込みヘ
テロ構造半導体レーザに関する。
【0002】
【従来の技術】埋め込みヘテロ構造半導体レーザは、活
性層をクラッド層で挟んだメサと、そのメサの両側を埋
め込むように成長させた電流ブロック層とを備えたもの
であり、一般的には、図5に示されるような構造(以
下、従来例1)をしている。
性層をクラッド層で挟んだメサと、そのメサの両側を埋
め込むように成長させた電流ブロック層とを備えたもの
であり、一般的には、図5に示されるような構造(以
下、従来例1)をしている。
【0003】即ち、p型InP基板1上に、p型InP
クラッド層2とInGaAsP活性層3とn型InPク
ラッド層4が順次積層されてなるメサと、メサの両側を
埋め込むように成長させたp型InP埋め込み層5とn
型InP電流ブロック層6とp型InP電流ブロック層
7とからなる電流ブロック層と、メサと電流ブロック層
の上に全体を覆うように形成されたn型InPクラッド
層8とコンタクト層9とから構成されている。
クラッド層2とInGaAsP活性層3とn型InPク
ラッド層4が順次積層されてなるメサと、メサの両側を
埋め込むように成長させたp型InP埋め込み層5とn
型InP電流ブロック層6とp型InP電流ブロック層
7とからなる電流ブロック層と、メサと電流ブロック層
の上に全体を覆うように形成されたn型InPクラッド
層8とコンタクト層9とから構成されている。
【0004】また、従来例1の構造の埋め込みヘテロ構
造半導体レーザは、図6に示されるような手順で作製さ
れる。
造半導体レーザは、図6に示されるような手順で作製さ
れる。
【0005】図6を参照すると、まず、p型InP基板
1上に、p型InPクラッド層2、InGaAsP活性
層3、n型InPクラッド層4を順にMOCVD法によ
り成長する。その後、熱CVD法などによりSiO2 膜
10等の誘電体膜を形成し、フォトリソグラフィーとエ
ッチングを用いて図6(a)に示されるようなストライ
プ状にする。
1上に、p型InPクラッド層2、InGaAsP活性
層3、n型InPクラッド層4を順にMOCVD法によ
り成長する。その後、熱CVD法などによりSiO2 膜
10等の誘電体膜を形成し、フォトリソグラフィーとエ
ッチングを用いて図6(a)に示されるようなストライ
プ状にする。
【0006】次に、このストライプ状にエッチングされ
た誘電体膜であるSiO2 膜10をマスクとして半導体
をエッチングし、図6(b)に示されるようなメサを形
成する。
た誘電体膜であるSiO2 膜10をマスクとして半導体
をエッチングし、図6(b)に示されるようなメサを形
成する。
【0007】更に、図6(c)に示すように、そのまま
SiO2 膜10をマスクとして用いて、p型InP埋め
込み層5、n型InP電流ブロック層6、p型InP電
流ブロック層7を成長する。
SiO2 膜10をマスクとして用いて、p型InP埋め
込み層5、n型InP電流ブロック層6、p型InP電
流ブロック層7を成長する。
【0008】その後、SiO2 膜10を除去し、n型I
nPクラッド層8及びコンタクト層9を成長する(図6
(d))。
nPクラッド層8及びコンタクト層9を成長する(図6
(d))。
【0009】次に、このようにして作製された埋め込み
ヘテロ構造半導体レーザの電流狭窄効果について説明す
る。
ヘテロ構造半導体レーザの電流狭窄効果について説明す
る。
【0010】図5に示されるような構造において、p型
InP基板1側が+になるように電圧を印加すると、I
nGaAsP活性層3のあるメサの部分にはpn接合に
順方向電圧が加わり電流が流れるが、メサの外側の領域
では層構造がpnpnとなり、逆バイアス接合ができる
ため、電流はほとんど流れない。このため電流はInG
aAsP活性層3に集中して流れ、発光再結合に寄与す
ることになる。
InP基板1側が+になるように電圧を印加すると、I
nGaAsP活性層3のあるメサの部分にはpn接合に
順方向電圧が加わり電流が流れるが、メサの外側の領域
では層構造がpnpnとなり、逆バイアス接合ができる
ため、電流はほとんど流れない。このため電流はInG
aAsP活性層3に集中して流れ、発光再結合に寄与す
ることになる。
【0011】しかしながら、従来例1の埋め込みヘテロ
構造半導体レーザにおいて、n型InPクラッド層4と
n型InP電流ブロック層6は、一応p型InP埋め込
み層5で分離されているが、電子の移動度が大きいた
め、両層の分離が十分でない場合、図7に示すようにn
型InPクラッド層6へのリーク電流が大きくなる。
構造半導体レーザにおいて、n型InPクラッド層4と
n型InP電流ブロック層6は、一応p型InP埋め込
み層5で分離されているが、電子の移動度が大きいた
め、両層の分離が十分でない場合、図7に示すようにn
型InPクラッド層6へのリーク電流が大きくなる。
【0012】したがって、InPクラッド層4とn型I
nP電流ブロック層6を分離するメサ側面のp型InP
埋め込み層5が十分な厚さとドーピング密度を有する必
要があるが、メサ側面へのp型InP埋め込み層5の成
長は制御が難しく、再現性良く十分な厚さを得ることは
非常に困難である。
nP電流ブロック層6を分離するメサ側面のp型InP
埋め込み層5が十分な厚さとドーピング密度を有する必
要があるが、メサ側面へのp型InP埋め込み層5の成
長は制御が難しく、再現性良く十分な厚さを得ることは
非常に困難である。
【0013】また、p型ドーパントとして用いられるZ
nは、メサとなる(111)B面、(211)B面など
の傾斜面への取り込み率が平坦面に比べて低いのに対
し、n型ドーパントに用いられるSiやSは、Znとは
逆に傾斜面への取り込み率が平坦面に比べて高い(R.
Bhatら、Journal of CrystalG
rowth 107(1991)p772に記載)。
nは、メサとなる(111)B面、(211)B面など
の傾斜面への取り込み率が平坦面に比べて低いのに対
し、n型ドーパントに用いられるSiやSは、Znとは
逆に傾斜面への取り込み率が平坦面に比べて高い(R.
Bhatら、Journal of CrystalG
rowth 107(1991)p772に記載)。
【0014】したがって、平坦面でのp、nそれぞれの
ドーピング密度を最適化すると、メサ部分ではp型ドー
パントが少なくn型ドーパントが多くなるので、上述し
たような電流のリークが起こり易い。
ドーピング密度を最適化すると、メサ部分ではp型ドー
パントが少なくn型ドーパントが多くなるので、上述し
たような電流のリークが起こり易い。
【0015】このようなリーク電流が起こると、レーザ
の効率が低下し、特に高温環境下での動作、及び高出力
時における影響が大きくなる。
の効率が低下し、特に高温環境下での動作、及び高出力
時における影響が大きくなる。
【0016】このような従来例1の問題点を解決するた
めのものとして、特開平5−129723号に開示され
ているもの(以下、従来例2)が挙げられる。
めのものとして、特開平5−129723号に開示され
ているもの(以下、従来例2)が挙げられる。
【0017】従来例2は、図8に示されているような構
造をしている。即ち、p型InP基板1上に、InGa
AsP活性層3をp型InPクラッド層2とn型InP
クラッド層4とで挟み、且つn型InPクラッド層4の
両側面にp型反転領域11を有したメサと、メサの両側
を埋め込むようにして成長させたp型InP埋め込み層
5とn型InP電流ブロック層6とp型InP電流ブロ
ック層7とからなる電流ブロック層と、メサと電流ブロ
ック層の上に全体を覆うように形成されたn型InPク
ラッド層8とコンタクト層9とから構成されている。
造をしている。即ち、p型InP基板1上に、InGa
AsP活性層3をp型InPクラッド層2とn型InP
クラッド層4とで挟み、且つn型InPクラッド層4の
両側面にp型反転領域11を有したメサと、メサの両側
を埋め込むようにして成長させたp型InP埋め込み層
5とn型InP電流ブロック層6とp型InP電流ブロ
ック層7とからなる電流ブロック層と、メサと電流ブロ
ック層の上に全体を覆うように形成されたn型InPク
ラッド層8とコンタクト層9とから構成されている。
【0018】また、従来例2の埋め込みヘテロ構造半導
体レーザは、図9に示されるような手順で作製される。
体レーザは、図9に示されるような手順で作製される。
【0019】図9を参照すると、まずp型InP基板1
上に、p型InPクラッド層2、InGaAsP活性層
3、n型InPクラッド層4を順にMOCVD法により
成長する。その後、熱CVD法などによりSiO2 膜1
0等の誘電体膜を形成し、フォトリソグラフィーとエッ
チングを用いて図9(a)に示されるようなストライプ
状にする。
上に、p型InPクラッド層2、InGaAsP活性層
3、n型InPクラッド層4を順にMOCVD法により
成長する。その後、熱CVD法などによりSiO2 膜1
0等の誘電体膜を形成し、フォトリソグラフィーとエッ
チングを用いて図9(a)に示されるようなストライプ
状にする。
【0020】次に、このストライプ状にエッチングされ
た誘電体膜であるSiO2 膜10を選択マスクとしてZ
nを拡散する。Znの拡散は深さ方向のみでなく、マス
クの下の横方向へも進んでいるため、Znが拡散された
p型反転領域11は図9(b)に示されるようになる。
た誘電体膜であるSiO2 膜10を選択マスクとしてZ
nを拡散する。Znの拡散は深さ方向のみでなく、マス
クの下の横方向へも進んでいるため、Znが拡散された
p型反転領域11は図9(b)に示されるようになる。
【0021】次にSiO2 膜10をマスクとしてエッチ
ングを行い、図9(c)に示されるようなメサを形成
し、その後、従来例1と同様に電流ブロック層を形成し
(図9(d))、SiO2 膜10を除去した後、n型I
nPクラッド層8及びコンタクト層9を成長する(図9
(e))。
ングを行い、図9(c)に示されるようなメサを形成
し、その後、従来例1と同様に電流ブロック層を形成し
(図9(d))、SiO2 膜10を除去した後、n型I
nPクラッド層8及びコンタクト層9を成長する(図9
(e))。
【0022】このようにして作製された埋め込みヘテロ
構造半導体レーザにおいては、n型InPクラッド層4
とn型InP電流ブロック層6は、必ずp型反転領域1
1を介していることになる。
構造半導体レーザにおいては、n型InPクラッド層4
とn型InP電流ブロック層6は、必ずp型反転領域1
1を介していることになる。
【0023】したがって、従来例2の埋め込みヘテロ構
造半導体レーザは、n型InP電流ブロック層6からI
nPクラッド層4へリークする電流を防ぐことができ
る。
造半導体レーザは、n型InP電流ブロック層6からI
nPクラッド層4へリークする電流を防ぐことができ
る。
【0024】
【発明が解決しようとする課題】しかしながら、従来例
2の埋め込みヘテロ構造半導体レーザは、以下に示すよ
うな3つの問題点がある。即ち、 通常の成長及びレーザプロセスとは別にZn拡散工程
が必要となること。
2の埋め込みヘテロ構造半導体レーザは、以下に示すよ
うな3つの問題点がある。即ち、 通常の成長及びレーザプロセスとは別にZn拡散工程
が必要となること。
【0025】n型InPクラッド層4の***部及び
InGaAsP活性層3へもZnが拡散すること、及び
その拡散を防ぐ方法は記述されていないこと。
InGaAsP活性層3へもZnが拡散すること、及び
その拡散を防ぐ方法は記述されていないこと。
【0026】選択成長技術を用いた半導体エッチング
レスレーザプロセスには使用できないこと。
レスレーザプロセスには使用できないこと。
【0027】これらの問題点を従来例1及び図10を参
照し、以下に更に詳細に説明する。
照し、以下に更に詳細に説明する。
【0028】について 上述したように従来例2は、その製造工程において、誘
電体膜(SiO2 膜10)のストライプを形成した後、
チャンバー中にて試料にZn拡散をする工程が必要とな
る。このZnを拡散する工程は、誘電体膜のストライプ
を形成する工程とは別の工程であり、また、上述した従
来例1の製造工程を参照しても理解できるように、通常
のレーザプロセスにはない工程である。
電体膜(SiO2 膜10)のストライプを形成した後、
チャンバー中にて試料にZn拡散をする工程が必要とな
る。このZnを拡散する工程は、誘電体膜のストライプ
を形成する工程とは別の工程であり、また、上述した従
来例1の製造工程を参照しても理解できるように、通常
のレーザプロセスにはない工程である。
【0029】即ち、従来例2のようなZnを拡散する工
程を行おうとすると、通常のレーザプロセスにはない工
程を追加することになるため、全体としてコストの増加
を招くことになる。
程を行おうとすると、通常のレーザプロセスにはない工
程を追加することになるため、全体としてコストの増加
を招くことになる。
【0030】について 従来例2は、その製造方法において、横方向へのZn拡
散により、図9(c)に示されるようなp型反転領域を
形成するとしているが、実際には図10に示されている
ように、n型InPクラッド層4の***部及びInG
aAsP活性層3へもある程度のZnが拡散する。
散により、図9(c)に示されるようなp型反転領域を
形成するとしているが、実際には図10に示されている
ように、n型InPクラッド層4の***部及びInG
aAsP活性層3へもある程度のZnが拡散する。
【0031】また、メサ側面に十分なZnを拡散しよう
とすれば、上述のn型InPクラッド層4の***部及
びInGaAsP活性層3へのZnの拡散も無視できな
い量になる。
とすれば、上述のn型InPクラッド層4の***部及
びInGaAsP活性層3へのZnの拡散も無視できな
い量になる。
【0032】ここで、n型InPクラッド層4の***
部へのZnの拡散は、電子注入効果の低下及び抵抗の増
加を招くことになり、また、InGaAsP活性層3へ
のZnの拡散は発光効率の低下を招くことになる。
部へのZnの拡散は、電子注入効果の低下及び抵抗の増
加を招くことになり、また、InGaAsP活性層3へ
のZnの拡散は発光効率の低下を招くことになる。
【0033】更に、従来例2には、n型InPクラッド
層4の***部及びInGaAsP活性層3へのZnの
拡散を防ぐ方法については、何等記載されていない。
層4の***部及びInGaAsP活性層3へのZnの
拡散を防ぐ方法については、何等記載されていない。
【0034】について まず、選択成長技術を用いた半導体エッチングレスプロ
セスについて、簡単に説明する。
セスについて、簡単に説明する。
【0035】この半導体エッチングレスプロセスとは、
まず、選択成長の特徴を利用して、活性層を含むメサ形
状(導波路構造)を形成し、次にセルフアラインプロセ
スによりメサ上部のみに誘電体膜を形成し、その後、電
流ブロック層を埋め込み成長し、更に、誘電体膜を除去
してメサ上部及び電流ブロック層上部を覆うようにクラ
ッド層及びコンタクト層を成長するものである(10t
h IOOC FB2−3 1995,Y.Sakat
a,etc.)。
まず、選択成長の特徴を利用して、活性層を含むメサ形
状(導波路構造)を形成し、次にセルフアラインプロセ
スによりメサ上部のみに誘電体膜を形成し、その後、電
流ブロック層を埋め込み成長し、更に、誘電体膜を除去
してメサ上部及び電流ブロック層上部を覆うようにクラ
ッド層及びコンタクト層を成長するものである(10t
h IOOC FB2−3 1995,Y.Sakat
a,etc.)。
【0036】ここで、従来例2の製造工程は、上述した
ように、エッチングによるメサ形成の前にZn拡散をす
ることが必要である。
ように、エッチングによるメサ形成の前にZn拡散をす
ることが必要である。
【0037】したがって、従来例2の製造方法は、活性
層成長時にメサが自動的に形成される選択成長には適応
することができない。
層成長時にメサが自動的に形成される選択成長には適応
することができない。
【0038】また、例えばメサ形状の試料にZn拡散を
行うと、活性層に対してもZnが容易に拡散してしまう
ことは明らかであり、これは、即ち上記に挙げた問題
点と同じ状態を引き起こしてしまうことになる。
行うと、活性層に対してもZnが容易に拡散してしまう
ことは明らかであり、これは、即ち上記に挙げた問題
点と同じ状態を引き起こしてしまうことになる。
【0039】本発明の目的は、以上の問題を解決すべ
く、n型クラッド層とn型電流ブロック層とが十分に分
離され、且つ、p型反転層が活性層及びn型クラッド層
を浸食していない埋め込みヘテロ構造半導体レーザを提
供することにある。
く、n型クラッド層とn型電流ブロック層とが十分に分
離され、且つ、p型反転層が活性層及びn型クラッド層
を浸食していない埋め込みヘテロ構造半導体レーザを提
供することにある。
【0040】また、本発明の他の目的は、通常のレーザ
プロセスに大きな変更を加えることなく、前記埋め込み
ヘテロ構造半導体レーザを製造する製造方法を提供する
ことにある。
プロセスに大きな変更を加えることなく、前記埋め込み
ヘテロ構造半導体レーザを製造する製造方法を提供する
ことにある。
【0041】
【課題を解決するための手段】本発明は、上記の課題を
解決するために以下に示す手段を提供する。
解決するために以下に示す手段を提供する。
【0042】即ち、本発明によれば、p型半導体基板上
に形成された、活性層をp型クラッド層とn型クラッド
層とで挟んだダブルヘテロ構造からなるメサと、前記メ
サの両側を埋め込むように成長させたp型埋め込み層と
n型電流ブロック層とp型電流ブロック層とからなる電
流ブロック層とを備えた埋め込みへテロ構造半導体レー
ザにおいて、前記電流ブロック層の内部であって、前記
メサの前記n型クラッド層の両側の位置に電子密度の低
下した領域を有することを特徴とする埋め込みヘテロ構
造半導体レーザが得られる。
に形成された、活性層をp型クラッド層とn型クラッド
層とで挟んだダブルヘテロ構造からなるメサと、前記メ
サの両側を埋め込むように成長させたp型埋め込み層と
n型電流ブロック層とp型電流ブロック層とからなる電
流ブロック層とを備えた埋め込みへテロ構造半導体レー
ザにおいて、前記電流ブロック層の内部であって、前記
メサの前記n型クラッド層の両側の位置に電子密度の低
下した領域を有することを特徴とする埋め込みヘテロ構
造半導体レーザが得られる。
【0043】更に、本発明によれば、前記埋め込みへテ
ロ構造半導体レーザにおいて、前記電子密度の低下した
領域の内、少なくとも前記n型クラッド層に最も近い部
分に、p型反転領域をもつことを特徴とする埋め込みヘ
テロ構造半導体レーザが得られる。
ロ構造半導体レーザにおいて、前記電子密度の低下した
領域の内、少なくとも前記n型クラッド層に最も近い部
分に、p型反転領域をもつことを特徴とする埋め込みヘ
テロ構造半導体レーザが得られる。
【0044】また、本発明によれば、p型半導体基板を
用意し、該p型半導体基板上に、p型クラッド層と活性
層とn型クラッド層と、p型混晶層を順次積層し、該p
型混晶層上にストライプ状の誘電体膜を形成し、該誘電
体膜をマスクとしてエッチングを行ってメサを形成し、
該メサの両側に前記誘電体膜をマスクとしてp型埋め込
み層とn型電流ブロック層とp型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記p型混晶層からp型
不純物が該電流ブロック層中に拡散されて前記メサの前
記n型クラッド層の両側の位置に電子密度の低下した領
域が形成され、該電流ブロック層形成後、選択エッチン
グにより前記誘電体膜及び前記p型混晶層を除去するこ
とを特徴とする埋め込みヘテロ構造半導体レーザの製造
方法が得られる。
用意し、該p型半導体基板上に、p型クラッド層と活性
層とn型クラッド層と、p型混晶層を順次積層し、該p
型混晶層上にストライプ状の誘電体膜を形成し、該誘電
体膜をマスクとしてエッチングを行ってメサを形成し、
該メサの両側に前記誘電体膜をマスクとしてp型埋め込
み層とn型電流ブロック層とp型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記p型混晶層からp型
不純物が該電流ブロック層中に拡散されて前記メサの前
記n型クラッド層の両側の位置に電子密度の低下した領
域が形成され、該電流ブロック層形成後、選択エッチン
グにより前記誘電体膜及び前記p型混晶層を除去するこ
とを特徴とする埋め込みヘテロ構造半導体レーザの製造
方法が得られる。
【0045】また、本発明によれば、p型半導体基板を
用意し、該p型半導体基板上に、選択成長の特徴を利用
して、p型クラッド層と活性層とn型クラッド層と、p
型混晶層を順次積層してメサを形成し、セルフアライン
プロセスにより該p型混晶層上にのみストライプ状の誘
電体膜を形成し、該メサの両側に前記誘電体膜をマスク
としてp型埋め込み層とn型電流ブロック層とp型電流
ブロック層とを順次埋め込み成長して電流ブロック層を
形成し、該電流ブロック層を形成している間に、前記p
型混晶層からp型不純物が該電流ブロック層中に拡散さ
れて前記メサの前記n型クラッド層の両側の位置に電子
密度の低下した領域が形成され、該電流ブロック層形成
後、選択エッチングにより前記誘電体膜及び前記p型混
晶層を除去することを特徴とする埋め込みヘテロ構造半
導体レーザの製造方法が得られる。
用意し、該p型半導体基板上に、選択成長の特徴を利用
して、p型クラッド層と活性層とn型クラッド層と、p
型混晶層を順次積層してメサを形成し、セルフアライン
プロセスにより該p型混晶層上にのみストライプ状の誘
電体膜を形成し、該メサの両側に前記誘電体膜をマスク
としてp型埋め込み層とn型電流ブロック層とp型電流
ブロック層とを順次埋め込み成長して電流ブロック層を
形成し、該電流ブロック層を形成している間に、前記p
型混晶層からp型不純物が該電流ブロック層中に拡散さ
れて前記メサの前記n型クラッド層の両側の位置に電子
密度の低下した領域が形成され、該電流ブロック層形成
後、選択エッチングにより前記誘電体膜及び前記p型混
晶層を除去することを特徴とする埋め込みヘテロ構造半
導体レーザの製造方法が得られる。
【0046】また、本発明によれば、p型半導体基板を
用意し、該p型半導体基板上に、p型クラッド層と活性
層とn型クラッド層と、ノンドープの混晶層と、p型混
晶層を順次積層し、該p型混晶層上にストライプ状の誘
電体膜を形成し、該誘電体膜をマスクとしてエッチング
を行ってメサを形成し、該メサの両側に前記誘電体膜を
マスクとしてp型埋め込み層とn型電流ブロック層とp
型電流ブロック層とを順次埋め込み成長して電流ブロッ
ク層を形成し、該電流ブロック層を形成している間に、
前記p型混晶層からp型不純物が該電流ブロック層中に
拡散されて前記メサの前記n型クラッド層の両側の位置
に電子密度の低下した領域が形成され、該電流ブロック
層形成後、選択エッチングにより前記誘電体膜、前記p
型混晶層及びノンドープの混晶層を除去することを特徴
とする埋め込みヘテロ構造半導体レーザの製造方法が得
られる。
用意し、該p型半導体基板上に、p型クラッド層と活性
層とn型クラッド層と、ノンドープの混晶層と、p型混
晶層を順次積層し、該p型混晶層上にストライプ状の誘
電体膜を形成し、該誘電体膜をマスクとしてエッチング
を行ってメサを形成し、該メサの両側に前記誘電体膜を
マスクとしてp型埋め込み層とn型電流ブロック層とp
型電流ブロック層とを順次埋め込み成長して電流ブロッ
ク層を形成し、該電流ブロック層を形成している間に、
前記p型混晶層からp型不純物が該電流ブロック層中に
拡散されて前記メサの前記n型クラッド層の両側の位置
に電子密度の低下した領域が形成され、該電流ブロック
層形成後、選択エッチングにより前記誘電体膜、前記p
型混晶層及びノンドープの混晶層を除去することを特徴
とする埋め込みヘテロ構造半導体レーザの製造方法が得
られる。
【0047】更に、本発明によれば、p型半導体基板を
用意し、該p型半導体基板上に、選択成長の特徴を利用
して、p型クラッド層と活性層とn型クラッド層と、ノ
ンドープの混晶層と、p型混晶層を順次積層してメサを
形成し、セルフアラインプロセスにより該p型混晶層上
にのみストライプ状の誘電体膜を形成し、該メサの両側
に前記誘電体膜をマスクとしてp型埋め込み層とn型電
流ブロック層とp型電流ブロック層とを順次埋め込み成
長して電流ブロック層を形成し、該電流ブロック層を形
成している間に、前記p型混晶層からp型不純物が該電
流ブロック層中に拡散されて前記メサの前記n型クラッ
ド層の両側の位置に電子密度の低下した領域が形成さ
れ、該電流ブロック層形成後、選択エッチングにより前
記誘電体膜、前記p型混晶層及びノンドープの混晶層を
除去することを特徴とする埋め込みヘテロ構造半導体レ
ーザの製造方法が得られる。
用意し、該p型半導体基板上に、選択成長の特徴を利用
して、p型クラッド層と活性層とn型クラッド層と、ノ
ンドープの混晶層と、p型混晶層を順次積層してメサを
形成し、セルフアラインプロセスにより該p型混晶層上
にのみストライプ状の誘電体膜を形成し、該メサの両側
に前記誘電体膜をマスクとしてp型埋め込み層とn型電
流ブロック層とp型電流ブロック層とを順次埋め込み成
長して電流ブロック層を形成し、該電流ブロック層を形
成している間に、前記p型混晶層からp型不純物が該電
流ブロック層中に拡散されて前記メサの前記n型クラッ
ド層の両側の位置に電子密度の低下した領域が形成さ
れ、該電流ブロック層形成後、選択エッチングにより前
記誘電体膜、前記p型混晶層及びノンドープの混晶層を
除去することを特徴とする埋め込みヘテロ構造半導体レ
ーザの製造方法が得られる。
【0048】
【発明の実施の形態】以下に、本発明の実施の形態を図
1乃至図5を用いて説明する。
1乃至図5を用いて説明する。
【0049】(第1の実施の形態)まず、本発明の第1
の実施の形態として、InP基板上のInGaAsP系
長波長レーザを例にとり、本発明の埋め込みヘテロ構造
半導体レーザの構造について説明する。
の実施の形態として、InP基板上のInGaAsP系
長波長レーザを例にとり、本発明の埋め込みヘテロ構造
半導体レーザの構造について説明する。
【0050】本発明の第1の実施の形態の埋め込みヘテ
ロ構造半導体レーザは、図1に示されるような構造をし
ている。
ロ構造半導体レーザは、図1に示されるような構造をし
ている。
【0051】即ち、p型InP基板1上に、p型InP
クラッド層2とInGaAsP活性層3とn型InPク
ラッド層4が順次積層されてなるメサと、そのメサの両
側面を埋め込むように成長させたp型InP埋め込み層
5とn型InP電流ブロック層6とp型InP電流ブロ
ック層7とからなる電流ブロック層と、メサと電流ブロ
ック層の上に全体を覆うように形成されたn型InPク
ラッド層8とコンタクト層9とから構成されている。
クラッド層2とInGaAsP活性層3とn型InPク
ラッド層4が順次積層されてなるメサと、そのメサの両
側面を埋め込むように成長させたp型InP埋め込み層
5とn型InP電流ブロック層6とp型InP電流ブロ
ック層7とからなる電流ブロック層と、メサと電流ブロ
ック層の上に全体を覆うように形成されたn型InPク
ラッド層8とコンタクト層9とから構成されている。
【0052】更に、電流ブロック層内部であって、メサ
のn型InPクラッド層4と電流ブロック層のn型In
P電流ブロック層6とを分離する位置にp型反転領域1
1を有している。
のn型InPクラッド層4と電流ブロック層のn型In
P電流ブロック層6とを分離する位置にp型反転領域1
1を有している。
【0053】従って、n型InP電流ブロック層6から
n型InPクラッド層4へ流れるリーク電流はなく、所
望の電流狭窄効果を得ることができる。
n型InPクラッド層4へ流れるリーク電流はなく、所
望の電流狭窄効果を得ることができる。
【0054】また、p型反転領域11は、n型InPク
ラッド層4及びInGaAsP活性層3に対しても分離
されているため、従来例2に見られるような、電子注入
効果の低下、及び抵抗の増加、並びに発光効率の低下を
防ぐことができる。
ラッド層4及びInGaAsP活性層3に対しても分離
されているため、従来例2に見られるような、電子注入
効果の低下、及び抵抗の増加、並びに発光効率の低下を
防ぐことができる。
【0055】さらに、以上説明してきたp型反転領域1
1は、n型InP電流ブロック層6の最もn型InPク
ラッド層4に近い部分において、電子密度の低下したも
のに置き換えても同様の効果が得られる。
1は、n型InP電流ブロック層6の最もn型InPク
ラッド層4に近い部分において、電子密度の低下したも
のに置き換えても同様の効果が得られる。
【0056】(第2の実施の形態)本発明の第2の実施
の形態は、第1の実施の形態にて示した構造を有する埋
め込みヘテロ構造半導体レーザの製造方法に関するもの
である。
の形態は、第1の実施の形態にて示した構造を有する埋
め込みヘテロ構造半導体レーザの製造方法に関するもの
である。
【0057】以下に、図2及び図3を用いて、本発明の
第2の実施の形態を詳細に説明する。
第2の実施の形態を詳細に説明する。
【0058】まず、p型InP基板1上に、p型InP
クラッド層2、InGaAsP活性層3、n型InPク
ラッド層4を順次成長し、更に、Zn拡散のための混晶
層としてp型InGaAs層12を成長する。その後、
ストライプ状のSiO2 膜10を形成する(図2
(a))。
クラッド層2、InGaAsP活性層3、n型InPク
ラッド層4を順次成長し、更に、Zn拡散のための混晶
層としてp型InGaAs層12を成長する。その後、
ストライプ状のSiO2 膜10を形成する(図2
(a))。
【0059】続いて、そのSiO2 膜10をマスクとし
てエッチングを行い、図2(b)に示されるようなメサ
を形成する。
てエッチングを行い、図2(b)に示されるようなメサ
を形成する。
【0060】その後、SiO2 膜10をマスクとして、
メサの両側に、p型InP埋め込み層5、n型InP電
流ブロック層6、p型InP電流ブロック層7を埋め込
み成長させ、図2(c)に示されるような、電流ブロッ
ク層を形成する。
メサの両側に、p型InP埋め込み層5、n型InP電
流ブロック層6、p型InP電流ブロック層7を埋め込
み成長させ、図2(c)に示されるような、電流ブロッ
ク層を形成する。
【0061】電流ブロックの形成後、SiO2 膜10を
除去し、その後、InPに対してInGaAsPをエッ
チングしやすいような選択エッチャントを用いてエッチ
ングすることにより図2(d)に示されるように、p型
InP電流ブロック層7及びp型クラッド層4をエッチ
ングすることなくInGaAsP層12のみを除去する
ことができる。
除去し、その後、InPに対してInGaAsPをエッ
チングしやすいような選択エッチャントを用いてエッチ
ングすることにより図2(d)に示されるように、p型
InP電流ブロック層7及びp型クラッド層4をエッチ
ングすることなくInGaAsP層12のみを除去する
ことができる。
【0062】p型InGaAsP層12の除去後、p型
InP電流ブロック層7及びp型クラッド層4を覆うよ
うに、n型InPクラッド層8を成長し、その後、n型
InPクラッド層8上にコンタクト層9を成長する(図
2(e))。
InP電流ブロック層7及びp型クラッド層4を覆うよ
うに、n型InPクラッド層8を成長し、その後、n型
InPクラッド層8上にコンタクト層9を成長する(図
2(e))。
【0063】ここで、p型InGaAsのドーピング密
度は、p型InPに比べ非常に高くできる。
度は、p型InPに比べ非常に高くできる。
【0064】また、p型InGaAs層12へのドーピ
ングは平坦部へのドーピングとなるため、傾斜面への成
長となるp型InP埋め込み層5及びp型InP電流ブ
ロック層7に比べ、p型ドーパントであるZnの取り込
み効率が高い。
ングは平坦部へのドーピングとなるため、傾斜面への成
長となるp型InP埋め込み層5及びp型InP電流ブ
ロック層7に比べ、p型ドーパントであるZnの取り込
み効率が高い。
【0065】従って、p型InGaAs層12のドーピ
ング密度をp型InP埋め込み層5及びp型InP電流
ブロック層7に比べて十分高くしておけば、図3に示す
ように、電流ブロック層の埋め込み成長時にp型ドーパ
ントであるZnがp型InGaAs層12から、メサ付
近のp型InP埋め込み層5及びp型InP電流ブロッ
ク層7のドーピング密度が高くなり、また、n型InP
電流ブロック層6の一部において、電子密度の低下、あ
るいはp型への反転が起きる。
ング密度をp型InP埋め込み層5及びp型InP電流
ブロック層7に比べて十分高くしておけば、図3に示す
ように、電流ブロック層の埋め込み成長時にp型ドーパ
ントであるZnがp型InGaAs層12から、メサ付
近のp型InP埋め込み層5及びp型InP電流ブロッ
ク層7のドーピング密度が高くなり、また、n型InP
電流ブロック層6の一部において、電子密度の低下、あ
るいはp型への反転が起きる。
【0066】この結果、n型InPクラッド層4とn型
InP電流ブロック層6との分離が促進され、両層を介
するリーク電流が減少することになる。
InP電流ブロック層6との分離が促進され、両層を介
するリーク電流が減少することになる。
【0067】以上説明してきたように、本実施の形態に
おいて、Zn拡散のためのp型InGaAs層12は、
p型InP基板1上に、p型InPクラッド層2、In
GaAsP活性層3、n型InPクラッド層4を成長す
る成長時に同時に成長できるため、僅かな成長プログラ
ムの変更のみで対応することができる。
おいて、Zn拡散のためのp型InGaAs層12は、
p型InP基板1上に、p型InPクラッド層2、In
GaAsP活性層3、n型InPクラッド層4を成長す
る成長時に同時に成長できるため、僅かな成長プログラ
ムの変更のみで対応することができる。
【0068】また、Znの拡散は、電流ブロック層成長
時に自動的になされる。
時に自動的になされる。
【0069】更に、p型InGaAs層12は、SiO
2 膜10の除去の際に、適当なエッチャントを用いるこ
とにより同時に除去される。例えば、本実施の形態の場
合(InGaAsP系レーザ)、SiO2 膜10の除去
時にH2 SO4 系エッチャントで表面処理を行うことが
多いのであるが、このエッチャントはp型InGaAs
層12に対する選択エッチャントでもあるため、表面処
理と同時にp型InGaAs層12の除去を行うことが
できる。
2 膜10の除去の際に、適当なエッチャントを用いるこ
とにより同時に除去される。例えば、本実施の形態の場
合(InGaAsP系レーザ)、SiO2 膜10の除去
時にH2 SO4 系エッチャントで表面処理を行うことが
多いのであるが、このエッチャントはp型InGaAs
層12に対する選択エッチャントでもあるため、表面処
理と同時にp型InGaAs層12の除去を行うことが
できる。
【0070】尚、本実施の形態においては、各半導体層
を積層後に誘電体膜をマスクとしてエッチングをしてメ
サを形成する方法について説明してきたが、メサ形成ま
での工程を半導体エッチングレスプロセスにより行っ
て、その後は、上述した第2の実施の形態と同様に行っ
ても良い。
を積層後に誘電体膜をマスクとしてエッチングをしてメ
サを形成する方法について説明してきたが、メサ形成ま
での工程を半導体エッチングレスプロセスにより行っ
て、その後は、上述した第2の実施の形態と同様に行っ
ても良い。
【0071】即ち、まず、選択成長の特徴を利用して、
p型InP基板1上に、p型InPクラッド層2、In
GaAsP活性層3、n型InPクラッド層4、Zn拡
散のための混晶層としてのp型InGaAs層12から
なるメサ形状を形成する。
p型InP基板1上に、p型InPクラッド層2、In
GaAsP活性層3、n型InPクラッド層4、Zn拡
散のための混晶層としてのp型InGaAs層12から
なるメサ形状を形成する。
【0072】次に、セルフアラインプロセスによりメサ
上部にのみ誘電体膜(SiO2 膜10)を形成する(図
2(b))。
上部にのみ誘電体膜(SiO2 膜10)を形成する(図
2(b))。
【0073】その後、SiO2 膜10をマスクとして、
メサの両側に、p型InP埋め込み層5、n型InP電
流ブロック層6、p型InP電流ブロック層7を埋め込
み成長させて、図2(c)に示されるような、電流ブロ
ック層を形成する。
メサの両側に、p型InP埋め込み層5、n型InP電
流ブロック層6、p型InP電流ブロック層7を埋め込
み成長させて、図2(c)に示されるような、電流ブロ
ック層を形成する。
【0074】電流ブロックの形成後、SiO2 膜10を
除去する。その後、InPに対してInGaAsPをエ
ッチングしやすいような選択エッチャントを用いてエッ
チングすることにより、p型InP電流ブロック層7及
びp型クラッド層4をエッチングすることなくInGa
AsP層12のみを除去することができる(図2
(d))。
除去する。その後、InPに対してInGaAsPをエ
ッチングしやすいような選択エッチャントを用いてエッ
チングすることにより、p型InP電流ブロック層7及
びp型クラッド層4をエッチングすることなくInGa
AsP層12のみを除去することができる(図2
(d))。
【0075】p型InGaAsP層12の除去後、p型
InP電流ブロック層7及びp型クラッド層4を覆うよ
うに、n型InPクラッド層8を成長し、その後、n型
InPクラッド層8上にコンタクト層9を成長する(図
2(e))。
InP電流ブロック層7及びp型クラッド層4を覆うよ
うに、n型InPクラッド層8を成長し、その後、n型
InPクラッド層8上にコンタクト層9を成長する(図
2(e))。
【0076】このように、本実施の形態によれば、従来
例2において問題とされたような特別な工程を必要とせ
ずに、p型InPクラッド層4とp型InP電流ブロッ
ク層6とを分離した埋め込みヘテロ構造半導体レーザを
製造することができる。
例2において問題とされたような特別な工程を必要とせ
ずに、p型InPクラッド層4とp型InP電流ブロッ
ク層6とを分離した埋め込みヘテロ構造半導体レーザを
製造することができる。
【0077】また、本実施の形態の埋め込みヘテロ構造
半導体レーザの製造方法は、半導体エッチングレスプロ
セスに対しても応用することができる。
半導体レーザの製造方法は、半導体エッチングレスプロ
セスに対しても応用することができる。
【0078】(第3の実施の形態)第3の実施の形態
も、第1の実施の形態にて示した構造を有する埋め込み
ヘテロ構造半導体レーザの製造方法に関するものであ
る。
も、第1の実施の形態にて示した構造を有する埋め込み
ヘテロ構造半導体レーザの製造方法に関するものであ
る。
【0079】以下に、図4を用いて、本発明の第3の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【0080】まず、p型InP基板1上に、p型InP
クラッド層2、InGaAsP活性層3、n型InPク
ラッド層4を順次成長し、更に、Zn拡散防止のための
混晶層としてのノンドープのInGaAs層13及びZ
n拡散のための混晶層としてのp型InGaAs層12
を成長する。その後、ストライプ状のSiO2 膜10を
形成する(図4)。
クラッド層2、InGaAsP活性層3、n型InPク
ラッド層4を順次成長し、更に、Zn拡散防止のための
混晶層としてのノンドープのInGaAs層13及びZ
n拡散のための混晶層としてのp型InGaAs層12
を成長する。その後、ストライプ状のSiO2 膜10を
形成する(図4)。
【0081】その後のプロセスは、ノンドープのInG
aAs層13が存在するという点を除いて、第2の実施
の形態と同様であるため、第2の実施の形態の説明にお
いて使用した図2を用いて説明する。
aAs層13が存在するという点を除いて、第2の実施
の形態と同様であるため、第2の実施の形態の説明にお
いて使用した図2を用いて説明する。
【0082】但し、図2(b)及び図2(c)におい
て、n型InPクラッド層4の上にp型InGaAs層
12が設けられているが、本実施の形態においては、n
型InPクラッド層4とp型InGaAs層12の間
に、更にノンドープのInGaAs層13が設けられて
いるものとして用いることを予めことわっておく(後述
する半導体エッチングプロセスにおいても同じ)。
て、n型InPクラッド層4の上にp型InGaAs層
12が設けられているが、本実施の形態においては、n
型InPクラッド層4とp型InGaAs層12の間
に、更にノンドープのInGaAs層13が設けられて
いるものとして用いることを予めことわっておく(後述
する半導体エッチングプロセスにおいても同じ)。
【0083】即ち、まず、そのSiO2 膜10をマスク
としてエッチングを行いメサを形成する(図2
(b))。
としてエッチングを行いメサを形成する(図2
(b))。
【0084】その後、SiO2 膜10をマスクとして、
メサの両側に、p型InP埋め込み層5、n型InP電
流ブロック層6、p型InP電流ブロック層7を埋め込
み成長させて、図2(c)に示されるような、電流ブロ
ック層を形成する。
メサの両側に、p型InP埋め込み層5、n型InP電
流ブロック層6、p型InP電流ブロック層7を埋め込
み成長させて、図2(c)に示されるような、電流ブロ
ック層を形成する。
【0085】電流ブロックの形成後、SiO2 膜10を
除去し、その後、InPに対してInGaAsPをエッ
チングしやすいような選択エッチャントを用いることに
より、p型InP電流ブロック層7及びp型クラッド層
4をエッチングすることなくp型InGaAsP層12
及びノンドープのInGaAsP層13のみを除去する
ことができる(図2(d))。
除去し、その後、InPに対してInGaAsPをエッ
チングしやすいような選択エッチャントを用いることに
より、p型InP電流ブロック層7及びp型クラッド層
4をエッチングすることなくp型InGaAsP層12
及びノンドープのInGaAsP層13のみを除去する
ことができる(図2(d))。
【0086】p型InGaAsP層12及びノンドープ
のInGaAsP層13の除去後、p型InP電流ブロ
ック層7及びp型クラッド層4を覆うように、n型In
Pクラッド層8を成長し、その後、n型InPクラッド
層8上にコンタクト層9を成長する(図2(e))。
のInGaAsP層13の除去後、p型InP電流ブロ
ック層7及びp型クラッド層4を覆うように、n型In
Pクラッド層8を成長し、その後、n型InPクラッド
層8上にコンタクト層9を成長する(図2(e))。
【0087】ここで、第3の実施の形態では電流ブロッ
ク層の埋め込み成長時にp型InGaAs層12から電
流ブロック層へZnが拡散し、第2の実施の形態と同様
の効果を得ることができる。
ク層の埋め込み成長時にp型InGaAs層12から電
流ブロック層へZnが拡散し、第2の実施の形態と同様
の効果を得ることができる。
【0088】更に、第3の実施の形態では、ノンドープ
のInGaAs層13中でのZnの拡散速度が各InP
層中に比べて非常に低いためにp型InGaAs層12
からn型InPクラッド層4へのZnの拡散を防ぐこと
ができる。
のInGaAs層13中でのZnの拡散速度が各InP
層中に比べて非常に低いためにp型InGaAs層12
からn型InPクラッド層4へのZnの拡散を防ぐこと
ができる。
【0089】以上説明してしたように、第3の実施の形
態においては、ノンドープのInGaAs層13のよう
な拡散防止層を設けることにより、従来例2の問題点で
あったn型InPクラッド層4及びInGaAsP活性
層3へのZnの拡散を防ぐことができる。
態においては、ノンドープのInGaAs層13のよう
な拡散防止層を設けることにより、従来例2の問題点で
あったn型InPクラッド層4及びInGaAsP活性
層3へのZnの拡散を防ぐことができる。
【0090】また、本実施の形態についても、第2の実
施の形態と同様に半導体エッチングレスプロセスに応用
することができる。
施の形態と同様に半導体エッチングレスプロセスに応用
することができる。
【0091】即ち、まず、選択成長の特徴を利用して、
p型InP基板1上に、p型InPクラッド層2、In
GaAsP活性層3、n型InPクラッド層4、Zn拡
散防止のための混晶層としてのノンドープのInGaA
s層13及びZn拡散のための混晶層としてのp型In
GaAs層12からなるメサ形状を形成する。
p型InP基板1上に、p型InPクラッド層2、In
GaAsP活性層3、n型InPクラッド層4、Zn拡
散防止のための混晶層としてのノンドープのInGaA
s層13及びZn拡散のための混晶層としてのp型In
GaAs層12からなるメサ形状を形成する。
【0092】次に、セルフアラインプロセスによりメサ
上部にのみ誘電体膜(SiO2 膜10)を形成する(図
2(b))。
上部にのみ誘電体膜(SiO2 膜10)を形成する(図
2(b))。
【0093】その後、SiO2 膜10をマスクとして、
メサの両側に、p型InP埋め込み層5、n型InP電
流ブロック層6、p型InP電流ブロック層7を埋め込
み成長させて、図2(c)に示されるような、電流ブロ
ック層を形成する。
メサの両側に、p型InP埋め込み層5、n型InP電
流ブロック層6、p型InP電流ブロック層7を埋め込
み成長させて、図2(c)に示されるような、電流ブロ
ック層を形成する。
【0094】電流ブロックの形成後、SiO2 膜10を
除去し、その後、InPに対してInGaAsPをエッ
チングしやすいような選択エッチャントを用いてエッチ
ングすることにより、p型InP電流ブロック層7及び
p型クラッド層4をエッチングすることなくp型InG
aAsP層12及びノンドープのInGaAs層13の
みを除去することができる(図2(d))。
除去し、その後、InPに対してInGaAsPをエッ
チングしやすいような選択エッチャントを用いてエッチ
ングすることにより、p型InP電流ブロック層7及び
p型クラッド層4をエッチングすることなくp型InG
aAsP層12及びノンドープのInGaAs層13の
みを除去することができる(図2(d))。
【0095】p型InGaAsP層12及びノンドープ
のInGaAs層13の除去後、p型InP電流ブロッ
ク層7及びp型クラッド層4を覆うように、n型InP
クラッド層8を成長し、その後、n型InPクラッド層
8上にコンタクト層9を成長する(図2(e))。
のInGaAs層13の除去後、p型InP電流ブロッ
ク層7及びp型クラッド層4を覆うように、n型InP
クラッド層8を成長し、その後、n型InPクラッド層
8上にコンタクト層9を成長する(図2(e))。
【0096】尚、上述してきた第1乃至第3の実施の形
態においては、p型InP基板上のInGaAsP系半
導体レーザについて、説明してきたが、他の材料系の埋
め込みヘテロ構造半導体レーザにも適用が可能であり、
本実施の形態に制限されるものではない。
態においては、p型InP基板上のInGaAsP系半
導体レーザについて、説明してきたが、他の材料系の埋
め込みヘテロ構造半導体レーザにも適用が可能であり、
本実施の形態に制限されるものではない。
【0097】また、第2及び第3の実施の形態において
は、Zn拡散のための混晶層及びZn拡散防止のための
混晶層としてInGaAsを用いた例について示した
が、例えば第2及び第3の実施の形態の場合、InGa
AsPなどを用いても良く、本実施の形態に制限される
ものではない。尚、他の材料系の埋め込みヘテロ構造半
導体レーザを製造する場合は、その半導体レーザに適し
た混晶層であれば良いことはいうまでもないことであ
る。
は、Zn拡散のための混晶層及びZn拡散防止のための
混晶層としてInGaAsを用いた例について示した
が、例えば第2及び第3の実施の形態の場合、InGa
AsPなどを用いても良く、本実施の形態に制限される
ものではない。尚、他の材料系の埋め込みヘテロ構造半
導体レーザを製造する場合は、その半導体レーザに適し
た混晶層であれば良いことはいうまでもないことであ
る。
【0098】
【発明の効果】以上説明してきたように、本発明によれ
ば、n型クラッド層とn型電流ブロック層とがp型反転
層を介していることにより電気的に十分に分離され、且
つ、p型反転層が活性層及びn型クラッド層を浸食して
いない埋め込みヘテロ構造半導体レーザを得ることがで
きる。
ば、n型クラッド層とn型電流ブロック層とがp型反転
層を介していることにより電気的に十分に分離され、且
つ、p型反転層が活性層及びn型クラッド層を浸食して
いない埋め込みヘテロ構造半導体レーザを得ることがで
きる。
【0099】また、本発明によれば、通常のレーザプロ
セスに大きな変更を加えることなく、前記埋め込みヘテ
ロ構造半導体レーザを製造する製造方法を得ることがで
きる。
セスに大きな変更を加えることなく、前記埋め込みヘテ
ロ構造半導体レーザを製造する製造方法を得ることがで
きる。
【0100】更に、本発明によれば、半導体エッチング
レスプロセスにより前記埋め込みヘテロ構造半導体レー
ザを製造する製造方法を得ることができる。
レスプロセスにより前記埋め込みヘテロ構造半導体レー
ザを製造する製造方法を得ることができる。
【図1】本発明の第1の実施の形態の埋め込みヘテロ構
造半導体レーザの活性層付近の構造を示す概略断面図で
ある。
造半導体レーザの活性層付近の構造を示す概略断面図で
ある。
【図2】本発明の第2の実施の形態の埋め込みヘテロ構
造半導体レーザの製造方法を示す概略断面図である。
造半導体レーザの製造方法を示す概略断面図である。
【図3】本発明の第2の実施の形態の埋め込みヘテロ構
造半導体レーザの製造方法において、電流ブロック層形
成時のp型混晶層の作用を示す概略断面図である。
造半導体レーザの製造方法において、電流ブロック層形
成時のp型混晶層の作用を示す概略断面図である。
【図4】本発明の第3の実施の形態の埋め込みヘテロ構
造半導体レーザの製造方法の特徴となる一工程を示す概
略断面図である。
造半導体レーザの製造方法の特徴となる一工程を示す概
略断面図である。
【図5】従来例1の埋め込みヘテロ構造半導体レーザの
活性層付近の構造を示す概略断面図である。
活性層付近の構造を示す概略断面図である。
【図6】従来例1の埋め込みヘテロ構造半導体レーザの
製造方法を示す概略断面図である。
製造方法を示す概略断面図である。
【図7】従来例1の埋め込みヘテロ構造半導体レーザの
問題点を示す概略断面図である。
問題点を示す概略断面図である。
【図8】従来例2の埋め込みヘテロ構造半導体レーザの
活性層付近の構造を示す概略断面図である。
活性層付近の構造を示す概略断面図である。
【図9】従来例2の埋め込みヘテロ構造半導体レーザの
製造方法を示す概略断面図である。
製造方法を示す概略断面図である。
【図10】従来例2の埋め込みヘテロ構造半導体レーザ
の問題点を示す概略断面図である。
の問題点を示す概略断面図である。
1 p型InP基板 2 p型InPクラッド層 3 InGaAsP活性層 4 n型InPクラッド層 5 p型InP埋め込み層 6 n型InP電流ブロック層 7 p型InP電流ブロック層 8 n型InPクラッド層 9 コンタクト層 10 SiO2 膜 11 p型反転層 12 p型InGaAs層 13 ノンドープのInGaAs層 14 電子リーク経路
Claims (6)
- 【請求項1】 p型半導体基板上に形成された、活性層
をp型クラッド層とn型クラッド層とで挟んだダブルヘ
テロ構造からなるメサと、前記メサの両側を埋め込むよ
うに成長させたp型埋め込み層とn型電流ブロック層と
p型電流ブロック層とからなる電流ブロック層とを備え
た埋め込みへテロ構造半導体レーザにおいて、 前記電流ブロック層の内部であって、前記メサの前記n
型クラッド層の両側の位置に電子密度の低下した領域を
有することを特徴とする埋め込みヘテロ構造半導体レー
ザ。 - 【請求項2】 請求項1に記載の埋め込みへテロ構造半
導体レーザにおいて、 前記電子密度の低下した領域の内、少なくとも前記n型
クラッド層に最も近い部分に、p型反転領域をもつこと
を特徴とする埋め込みヘテロ構造半導体レーザ。 - 【請求項3】 p型半導体基板を用意し、 該p型半導体基板上に、p型クラッド層と活性層とn型
クラッド層と、p型混晶層を順次積層し、 該p型混晶層上にストライプ状の誘電体膜を形成し、 該誘電体膜をマスクとしてエッチングを行ってメサを形
成し、 該メサの両側に前記誘電体膜をマスクとしてp型埋め込
み層とn型電流ブロック層とp型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記p型混晶層からp型
不純物が該電流ブロック層中に拡散されて前記メサの前
記n型クラッド層の両側の位置に電子密度の低下した領
域が形成され、 該電流ブロック層形成後、選択エッチングにより前記誘
電体膜及び前記p型混晶層を除去することを特徴とする
埋め込みヘテロ構造半導体レーザの製造方法。 - 【請求項4】 p型半導体基板を用意し、 該p型半導体基板上に、選択成長の特徴を利用して、p
型クラッド層と活性層とn型クラッド層と、p型混晶層
を順次積層してメサを形成し、 セルフアラインプロセスにより該p型混晶層上にのみス
トライプ状の誘電体膜を形成し、 該メサの両側に前記誘電体膜をマスクとしてp型埋め込
み層とn型電流ブロック層とp型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記p型混晶層からp型
不純物が該電流ブロック層中に拡散されて前記メサの前
記n型クラッド層の両側の位置に電子密度の低下した領
域が形成され、 該電流ブロック層形成後、選択エッチングにより前記誘
電体膜及び前記p型混晶層を除去することを特徴とする
埋め込みヘテロ構造半導体レーザの製造方法。 - 【請求項5】 p型半導体基板を用意し、 該p型半導体基板上に、p型クラッド層と活性層とn型
クラッド層と、ノンドープの混晶層と、p型混晶層を順
次積層し、 該p型混晶層上にストライプ状の誘電体膜を形成し、 該誘電体膜をマスクとしてエッチングを行ってメサを形
成し、 該メサの両側に前記誘電体膜をマスクとしてp型埋め込
み層とn型電流ブロック層とp型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記p型混晶層からp型
不純物が該電流ブロック層中に拡散されて前記メサの前
記n型クラッド層の両側の位置に電子密度の低下した領
域が形成され、 該電流ブロック層形成後、選択エッチングにより前記誘
電体膜、前記p型混晶層及びノンドープの混晶層を除去
することを特徴とする埋め込みヘテロ構造半導体レーザ
の製造方法。 - 【請求項6】 p型半導体基板を用意し、 該p型半導体基板上に、選択成長の特徴を利用して、p
型クラッド層と活性層とn型クラッド層と、ノンドープ
の混晶層と、p型混晶層を順次積層してメサを形成し、 セルフアラインプロセスにより該p型混晶層上にのみス
トライプ状の誘電体膜を形成し、 該メサの両側に前記誘電体膜をマスクとしてp型埋め込
み層とn型電流ブロック層とp型電流ブロック層とを順
次埋め込み成長して電流ブロック層を形成し、該電流ブ
ロック層を形成している間に、前記p型混晶層からp型
不純物が該電流ブロック層中に拡散されて前記メサの前
記n型クラッド層の両側の位置に電子密度の低下した領
域が形成され、 該電流ブロック層形成後、選択エッチングにより前記誘
電体膜、前記p型混晶層及びノンドープの混晶層を除去
することを特徴とする埋め込みヘテロ構造半導体レーザ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP682796A JP2823042B2 (ja) | 1996-01-18 | 1996-01-18 | 埋め込みヘテロ構造半導体レーザの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP682796A JP2823042B2 (ja) | 1996-01-18 | 1996-01-18 | 埋め込みヘテロ構造半導体レーザの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09199788A true JPH09199788A (ja) | 1997-07-31 |
JP2823042B2 JP2823042B2 (ja) | 1998-11-11 |
Family
ID=11649062
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP682796A Expired - Fee Related JP2823042B2 (ja) | 1996-01-18 | 1996-01-18 | 埋め込みヘテロ構造半導体レーザの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2823042B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7118932B2 (en) | 2001-11-01 | 2006-10-10 | Oki Electric Industry Co., Ltd. | Method of manufacturing waveguide type optical element and integrated optical waveguide type element using waveguide type optical element |
JP2014011348A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Electric Device Innovations Inc | 半導体レーザの製造方法、及び半導体素子の製造方法 |
JPWO2019193679A1 (ja) * | 2018-04-04 | 2020-12-10 | 三菱電機株式会社 | 半導体レーザおよびその製造方法 |
-
1996
- 1996-01-18 JP JP682796A patent/JP2823042B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7118932B2 (en) | 2001-11-01 | 2006-10-10 | Oki Electric Industry Co., Ltd. | Method of manufacturing waveguide type optical element and integrated optical waveguide type element using waveguide type optical element |
US7289711B2 (en) | 2001-11-01 | 2007-10-30 | Oki Electric Industry Co., Ltd. | Waveguide type optical element |
JP2014011348A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Electric Device Innovations Inc | 半導体レーザの製造方法、及び半導体素子の製造方法 |
JPWO2019193679A1 (ja) * | 2018-04-04 | 2020-12-10 | 三菱電機株式会社 | 半導体レーザおよびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2823042B2 (ja) | 1998-11-11 |
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