JPH09197010A - Ic試験装置の伝搬遅延時間の補正方法 - Google Patents
Ic試験装置の伝搬遅延時間の補正方法Info
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- JPH09197010A JPH09197010A JP8004893A JP489396A JPH09197010A JP H09197010 A JPH09197010 A JP H09197010A JP 8004893 A JP8004893 A JP 8004893A JP 489396 A JP489396 A JP 489396A JP H09197010 A JPH09197010 A JP H09197010A
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Abstract
(57)【要約】
【課題】 DIF(デバイスインターフェース)交換時
のオペレータの手間を少なくすると共に遅延回路の遅延
量の補正に要する時間を短縮する。 【解決手段】 制御部6はDIFケーブル長メモリM2
のデータCL(DIF−NO.1)〜CL(DIF−N
O.m)に基づいて測定条件メモリM1に設定された各
測定条件における遅延回路DLaj,DLbjの補正遅
延量Δτaj,Δτbj(j=1〜n)を演算して、デ
ータファイルτ(DIF−NO.1)〜τ(DIF−N
O.m)として補正遅延量メモリM3に予め格納する。
また制御部6は今回使用するDIF3a,3bのID番
号(例えばNO.2,NO.4)を読み出してRAMに
登録すると共にそのID番号に対応する補正遅延量ファ
イルを抽出して遅延回路の遅延量を制御する。
のオペレータの手間を少なくすると共に遅延回路の遅延
量の補正に要する時間を短縮する。 【解決手段】 制御部6はDIFケーブル長メモリM2
のデータCL(DIF−NO.1)〜CL(DIF−N
O.m)に基づいて測定条件メモリM1に設定された各
測定条件における遅延回路DLaj,DLbjの補正遅
延量Δτaj,Δτbj(j=1〜n)を演算して、デ
ータファイルτ(DIF−NO.1)〜τ(DIF−N
O.m)として補正遅延量メモリM3に予め格納する。
また制御部6は今回使用するDIF3a,3bのID番
号(例えばNO.2,NO.4)を読み出してRAMに
登録すると共にそのID番号に対応する補正遅延量ファ
イルを抽出して遅延回路の遅延量を制御する。
Description
【0001】
【発明の属する技術分野】この発明は、IC試験装置内
の遅延回路の伝搬遅延時間をICパッケージを実装した
デバイスインターフェース(DIFと言う)のケーブル
長まで考慮して、高精度に補正する方法に関し、特にそ
の省力化と、DIF取り換え時における所要時間の短縮
に関する。
の遅延回路の伝搬遅延時間をICパッケージを実装した
デバイスインターフェース(DIFと言う)のケーブル
長まで考慮して、高精度に補正する方法に関し、特にそ
の省力化と、DIF取り換え時における所要時間の短縮
に関する。
【0002】
【従来の技術】従来の技術として、この発明を得る前の
段階で考えられた補正方法について図3〜図6を参照し
て説明する。パターン発生器2から、被試験IC(以下
DUTと言う)に与える試験信号S1,S2,…,Sn
がクロック発生器1の基準クロックCLKに同期して発
生され、遅延回路DLa(DLa1,DLa2…,DL
anより成る),DLb(DLb1,DLb2…,DL
bnより成る)に供給される。
段階で考えられた補正方法について図3〜図6を参照し
て説明する。パターン発生器2から、被試験IC(以下
DUTと言う)に与える試験信号S1,S2,…,Sn
がクロック発生器1の基準クロックCLKに同期して発
生され、遅延回路DLa(DLa1,DLa2…,DL
anより成る),DLb(DLb1,DLb2…,DL
bnより成る)に供給される。
【0003】遅延回路DLa,DLbの出力はDIF3
a,3bにそれぞれ供給される。DIF3a,3bには
図5に示すようにDUTを挿脱自在に取付けるICソケ
ットICSが実装され、テストステーションTSa,T
Sbにそれぞれ取付けられる。各DUTの出力はDIF
3a,3bを介して比較器4a,4bにそれぞれ入力さ
れ、期待値と比較され、Pass(パス)またはFai
l(フェイル)信号P/Fが出力端子OUTa,OUT
bにそれぞれ出力される。なお、ROMには試験を行う
ために必要なシステムプログラムが格納され、制御部は
そのプログラムに基づいて動作する。
a,3bにそれぞれ供給される。DIF3a,3bには
図5に示すようにDUTを挿脱自在に取付けるICソケ
ットICSが実装され、テストステーションTSa,T
Sbにそれぞれ取付けられる。各DUTの出力はDIF
3a,3bを介して比較器4a,4bにそれぞれ入力さ
れ、期待値と比較され、Pass(パス)またはFai
l(フェイル)信号P/Fが出力端子OUTa,OUT
bにそれぞれ出力される。なお、ROMには試験を行う
ために必要なシステムプログラムが格納され、制御部は
そのプログラムに基づいて動作する。
【0004】各DIFにはID番号設定スイッチが設け
られており、固有のID番号が設定されている。そのI
D番号は制御部6の制御のもとにID番号読出し部5に
より読み出される。次にオペレータの操作及び制御部6
の動作につき図4を参照して説明する。測定条件メモリ
M1には図6に示すように、 測定信号Si(i=1〜n)の振幅V(3V,1V
等) 測定周期(1ms,1μs等) 試験信号のSiの立上りまたは立下りのタイミング
をDUTの端子p1〜pnの位置で合わせるのか、また
はDIF3a,3bのテストステーションTSa,TS
bとの接続点q1〜qnで合わせるのかを示すタイミン
グ設定位置 測定タイミングの設定を試験信号の振幅の何%のレ
ベルで行うかの分圧レベル(50%,80%等) の違いによって複数種類の測定条件MA,MB,MC…
が格納される(ステップシS1)。
られており、固有のID番号が設定されている。そのI
D番号は制御部6の制御のもとにID番号読出し部5に
より読み出される。次にオペレータの操作及び制御部6
の動作につき図4を参照して説明する。測定条件メモリ
M1には図6に示すように、 測定信号Si(i=1〜n)の振幅V(3V,1V
等) 測定周期(1ms,1μs等) 試験信号のSiの立上りまたは立下りのタイミング
をDUTの端子p1〜pnの位置で合わせるのか、また
はDIF3a,3bのテストステーションTSa,TS
bとの接続点q1〜qnで合わせるのかを示すタイミン
グ設定位置 測定タイミングの設定を試験信号の振幅の何%のレ
ベルで行うかの分圧レベル(50%,80%等) の違いによって複数種類の測定条件MA,MB,MC…
が格納される(ステップシS1)。
【0005】個々のDIFによってケーブルCAの長さ
にばらつきがあるので伝搬遅延時間にばらつきを生じ
る。これを補正するにはDIFのケーブル長ファイルを
作成しておく必要がある。そのためオペレータはDIF
−NO.1〜DIF−NO.mを順次テストステーショ
ンにセットする(ステップS2)。試験信号S1〜Sn
のタイミングを高精度で調整するにはDUTのピンp1
〜pnの位置で合わせる必要がある。制御部6はオペレ
ータによりテストステーションTSa,TSbにセット
されたDIF3a,3bのケーブル長を測定プログラム
を使用して測定し、DIFケーブル長メモリM2に、例
えばファイル名CL(DIF−NO.1)…CL(DI
F−NO.m)として格納する(ステップS3)。これ
らのデータは遅延回路DLa,DLbの補正量の算出に
利用される。
にばらつきがあるので伝搬遅延時間にばらつきを生じ
る。これを補正するにはDIFのケーブル長ファイルを
作成しておく必要がある。そのためオペレータはDIF
−NO.1〜DIF−NO.mを順次テストステーショ
ンにセットする(ステップS2)。試験信号S1〜Sn
のタイミングを高精度で調整するにはDUTのピンp1
〜pnの位置で合わせる必要がある。制御部6はオペレ
ータによりテストステーションTSa,TSbにセット
されたDIF3a,3bのケーブル長を測定プログラム
を使用して測定し、DIFケーブル長メモリM2に、例
えばファイル名CL(DIF−NO.1)…CL(DI
F−NO.m)として格納する(ステップS3)。これ
らのデータは遅延回路DLa,DLbの補正量の算出に
利用される。
【0006】オペレータは今回使用するDIF3a,3
bに対応するケーブル長ファイル、例えば、(a)CL
(DIF−NO.2);(b)CL(DIF−NO.
4)と、今回使用する測定条件の1つ(例えばMA)を
RAMに登録する(ステップS4)。制御部6はID番
号読出し部5を介して今回使用するDIF3a,3bの
ID番号(例えばNO.2,NO.4)を読み出し、ス
テップS4でRAMに登録されたDIFのケーブル長フ
ァイルと対応しているか否かをチェックし、チェックO
Kの場合は次のステップS7に移行する。故障修理など
でDIFを他のものと交換した際に、RAMへ再登録を
忘れた場合にはNGとなり、制御部6は警報部7を制御
してエラー表示を行わせる(ステップS5,S6)。エ
ラー表示のあった場合には、オペレータはステップS4
に戻って実際に使用しているDIF3a,3bのID番
号に対応するケーブル長ファイルを登録する。
bに対応するケーブル長ファイル、例えば、(a)CL
(DIF−NO.2);(b)CL(DIF−NO.
4)と、今回使用する測定条件の1つ(例えばMA)を
RAMに登録する(ステップS4)。制御部6はID番
号読出し部5を介して今回使用するDIF3a,3bの
ID番号(例えばNO.2,NO.4)を読み出し、ス
テップS4でRAMに登録されたDIFのケーブル長フ
ァイルと対応しているか否かをチェックし、チェックO
Kの場合は次のステップS7に移行する。故障修理など
でDIFを他のものと交換した際に、RAMへ再登録を
忘れた場合にはNGとなり、制御部6は警報部7を制御
してエラー表示を行わせる(ステップS5,S6)。エ
ラー表示のあった場合には、オペレータはステップS4
に戻って実際に使用しているDIF3a,3bのID番
号に対応するケーブル長ファイルを登録する。
【0007】ステップS7では、制御部6はRAMに登
録されたDIF3a,3bのケーブル長ファイルと、今
回使用する測定条件(タイミング設定位置はDUTのピ
ンの位置とする)に基づいて遅延回路DLaj,DLb
jの補正遅延量Δτaj,Δτbj(j=1〜n)を演
算して、補正遅延量メモリM3に、例えばファイル名τ
(DIF−NO.2),τ(DIF−NO.4)として
格納する(ステップS7)。
録されたDIF3a,3bのケーブル長ファイルと、今
回使用する測定条件(タイミング設定位置はDUTのピ
ンの位置とする)に基づいて遅延回路DLaj,DLb
jの補正遅延量Δτaj,Δτbj(j=1〜n)を演
算して、補正遅延量メモリM3に、例えばファイル名τ
(DIF−NO.2),τ(DIF−NO.4)として
格納する(ステップS7)。
【0008】続いて制御部6は補正遅延量メモリM3の
データに基づいて遅延回路DLaj,DLbjの遅延量
を補正する(ステップS8)。以上により試験信号S1
〜Snに対してDIFのケーブル長まで考慮して高精度
のタイミング補正が完了したので、DUTの測定が実行
される(ステップS9)。
データに基づいて遅延回路DLaj,DLbjの遅延量
を補正する(ステップS8)。以上により試験信号S1
〜Snに対してDIFのケーブル長まで考慮して高精度
のタイミング補正が完了したので、DUTの測定が実行
される(ステップS9)。
【0009】
【発明が解決しようとする課題】この発明を得る前の段
階で考えられたIC試験装置の伝搬遅延時間の補正方法
では、 DIFの故障修理等のために他のものと交換した場
合には、オペレータは交換後のDIF3aまたは3bに
対応するケーブル長ファイルをRAMに再登録しなけれ
ばならないので手間がかかる。
階で考えられたIC試験装置の伝搬遅延時間の補正方法
では、 DIFの故障修理等のために他のものと交換した場
合には、オペレータは交換後のDIF3aまたは3bに
対応するケーブル長ファイルをRAMに再登録しなけれ
ばならないので手間がかかる。
【0010】 DIFを交換した際、DIFケーブル
長メモリM2に格納されている交換後のDIFのケーブ
ル長ファイルを用いて遅延回路の補正遅延量Δτajま
たはΔτbjを演算して、例えば新しいファイルτ(D
IF−NO.6)として補正遅延量メモリM3に格納し
てから遅延回路DLajまたはDLbjの補正を行うの
で、補正に時間がかかる。
長メモリM2に格納されている交換後のDIFのケーブ
ル長ファイルを用いて遅延回路の補正遅延量Δτajま
たはΔτbjを演算して、例えば新しいファイルτ(D
IF−NO.6)として補正遅延量メモリM3に格納し
てから遅延回路DLajまたはDLbjの補正を行うの
で、補正に時間がかかる。
【0011】この発明は、このような問題を解決するた
めに為されたもので、DIF交換時のオペレータの手間
を少なくすると共に遅延回路の補正に要する時間を短縮
することを目的としている。
めに為されたもので、DIF交換時のオペレータの手間
を少なくすると共に遅延回路の補正に要する時間を短縮
することを目的としている。
【0012】
【課題を解決するための手段】この発明の伝搬遅延時間
の補正方法によれば、制御部は、DIFケーブル長メモ
リのデータに基づいて、測定条件メモリに設定された各
測定条件における遅延回路(DLaj,DLbj)の補
正遅延量(Δτaj,Δτbj)を演算して、補正遅延
量メモリに予め格納する。
の補正方法によれば、制御部は、DIFケーブル長メモ
リのデータに基づいて、測定条件メモリに設定された各
測定条件における遅延回路(DLaj,DLbj)の補
正遅延量(Δτaj,Δτbj)を演算して、補正遅延
量メモリに予め格納する。
【0013】制御部は、DIFのID番号読出し手段を
介して、今回使用するDIFのID番号を読み出し、そ
のID番号に対応する補正遅延量データ(補正遅延量メ
モリに格納されている)を抽出して、遅延回路の遅延量
を制御する。
介して、今回使用するDIFのID番号を読み出し、そ
のID番号に対応する補正遅延量データ(補正遅延量メ
モリに格納されている)を抽出して、遅延回路の遅延量
を制御する。
【0014】
【発明の実施の形態】図1及び図2の実施例を参照して
発明の実施の形態を説明する。図1は図3と同じブロッ
ク構成であり、図3と同じ符号を用いている。図2は図
1の装置の動作フローチャートである。この実施例の図
3,図4の装置と異なる点をあげると次のようになる。
発明の実施の形態を説明する。図1は図3と同じブロッ
ク構成であり、図3と同じ符号を用いている。図2は図
1の装置の動作フローチャートである。この実施例の図
3,図4の装置と異なる点をあげると次のようになる。
【0015】 ROMのシステムプログラムの内容。 オペレータがRAMに登録するデータは使用測定条
件のみでよい点。 制御部6が今回使用するDIF3a,3bのID番
号を読み出し、RAMに登録する点。 補正遅延量メモリM3には、DIF3a,3bとし
て現用品をはじめ予備品も含めて主なDIFNO.1〜
NO.mを用いたときの補正遅延量ファイルτ(DIF
−NO.1)〜τ(DIF−NO.m)を予め格納する
点。
件のみでよい点。 制御部6が今回使用するDIF3a,3bのID番
号を読み出し、RAMに登録する点。 補正遅延量メモリM3には、DIF3a,3bとし
て現用品をはじめ予備品も含めて主なDIFNO.1〜
NO.mを用いたときの補正遅延量ファイルτ(DIF
−NO.1)〜τ(DIF−NO.m)を予め格納する
点。
【0016】 制御部6の制御動作(以下に説明す
る)。 次に図2の動作フローチャートを参照して図1の動作を
説明する。ステップS1〜S3は図4と同一であるので
説明を省略する。ステップS4において制御部6はDI
Fケーブル長メモリM2に格納されているDIFケーブ
ル長ファイルCL(DIF−NO.1)〜CL(DIF
−NO.m)を用いて測定条件メモリM1に格納されて
いる測定条件ファイルMA,MB,MC,…に対応し
て、遅延回路DLaj,DLbjの補正遅延量Δτa
j,Δτbj(j=1〜n)を演算して、補正遅延量フ
ァイルτ(DIF−NO.1)〜τ(DIF−NO.
m)として補正遅延量メモリM3に格納する(ステップ
S4)。
る)。 次に図2の動作フローチャートを参照して図1の動作を
説明する。ステップS1〜S3は図4と同一であるので
説明を省略する。ステップS4において制御部6はDI
Fケーブル長メモリM2に格納されているDIFケーブ
ル長ファイルCL(DIF−NO.1)〜CL(DIF
−NO.m)を用いて測定条件メモリM1に格納されて
いる測定条件ファイルMA,MB,MC,…に対応し
て、遅延回路DLaj,DLbjの補正遅延量Δτa
j,Δτbj(j=1〜n)を演算して、補正遅延量フ
ァイルτ(DIF−NO.1)〜τ(DIF−NO.
m)として補正遅延量メモリM3に格納する(ステップ
S4)。
【0017】次に、オペレータは今回使用する測定条件
の1つ(例えばMA)をRAMに登録する(ステップS
5)。制御部6は、ID番号読出し部5を介して今回使
用するDIF3a,3bのID番号(例えばNO.2,
NO.4)を読み出し、RAMに登録する(ステップS
6)。
の1つ(例えばMA)をRAMに登録する(ステップS
5)。制御部6は、ID番号読出し部5を介して今回使
用するDIF3a,3bのID番号(例えばNO.2,
NO.4)を読み出し、RAMに登録する(ステップS
6)。
【0018】制御部6は今回使用するDIF3a,3b
のID番号を読み出し、RAMに登録されたDIF3
a,3bのID番号の一致を検出し(ステップS7)、
OKの場合はステップS9に移行し、NGの場合は警報
部7を制御してエラー表示させる(ステップS8)。制
御部6は補正遅延量メモリM3に格納されている補正遅
延量ファイルの中から適合するファイル、例えばτ(D
IF−NO.2),τ(DIF−NO.4)を選び、R
AMに登録された使用測定条件(例えばMA)に合致し
たデータを抽出して遅延回路DLaj,DLbjの遅延
量を補正し(ステップS9)、次のDUTの測定(ステ
ップS10)に移行する。
のID番号を読み出し、RAMに登録されたDIF3
a,3bのID番号の一致を検出し(ステップS7)、
OKの場合はステップS9に移行し、NGの場合は警報
部7を制御してエラー表示させる(ステップS8)。制
御部6は補正遅延量メモリM3に格納されている補正遅
延量ファイルの中から適合するファイル、例えばτ(D
IF−NO.2),τ(DIF−NO.4)を選び、R
AMに登録された使用測定条件(例えばMA)に合致し
たデータを抽出して遅延回路DLaj,DLbjの遅延
量を補正し(ステップS9)、次のDUTの測定(ステ
ップS10)に移行する。
【0019】これまでの説明では、使用するDIFの個
数(従ってテストステーションの個数)を2個としてい
るが、この発明はこれに限定するものではなく1個でも
よく、また2個以上でもよい。DIF3aまたは3bを
他のID番号のものに変更した場合には、ステップS8
においてエラー表示となり、制御部6はID番号を読出
し部5を介してDIF3aまたは3bの新しいID番号
(例えばNO.6)を読み出し、RAMのデータを更新
し、また補正遅延量メモリM3の適合する補正遅延量フ
ァイルτ(DIF−NO.6)を選択して、直ちに遅延
回路DLajまたはDLbjの遅延量を補正することが
できる。
数(従ってテストステーションの個数)を2個としてい
るが、この発明はこれに限定するものではなく1個でも
よく、また2個以上でもよい。DIF3aまたは3bを
他のID番号のものに変更した場合には、ステップS8
においてエラー表示となり、制御部6はID番号を読出
し部5を介してDIF3aまたは3bの新しいID番号
(例えばNO.6)を読み出し、RAMのデータを更新
し、また補正遅延量メモリM3の適合する補正遅延量フ
ァイルτ(DIF−NO.6)を選択して、直ちに遅延
回路DLajまたはDLbjの遅延量を補正することが
できる。
【0020】
【発明の効果】以上述べたように、この発明では制御部
6が今回使用するDIF3a,3bのID番号を読み出
してRAMに登録し、またメモリM3の適合する補正遅
延量ファイルを選択して、そのデータに基づいて遅延量
を補正するようにしている。これによりDIFを交換し
た場合には、制御部6が自動的にDIFの新しいID番
号を読み出し、対応する補正遅延量ファイルを抽出して
直ちに遅延量を補正することができる。従って、DIF
の交換時のオペレータの手間を従来の装置に比べて少な
くすることができる。
6が今回使用するDIF3a,3bのID番号を読み出
してRAMに登録し、またメモリM3の適合する補正遅
延量ファイルを選択して、そのデータに基づいて遅延量
を補正するようにしている。これによりDIFを交換し
た場合には、制御部6が自動的にDIFの新しいID番
号を読み出し、対応する補正遅延量ファイルを抽出して
直ちに遅延量を補正することができる。従って、DIF
の交換時のオペレータの手間を従来の装置に比べて少な
くすることができる。
【0021】また新しいDIFの補正遅延量ファイルは
予めメモリM3に格納されているので、従来のようにそ
のファイルを新しく作成するための演算時間等が不要で
あり、それだけ補正時間を短縮できる。よって装置のス
ループット(処理能力)を向上できる。
予めメモリM3に格納されているので、従来のようにそ
のファイルを新しく作成するための演算時間等が不要で
あり、それだけ補正時間を短縮できる。よって装置のス
ループット(処理能力)を向上できる。
【図1】この発明の実施例を示すブロック図。
【図2】図1の動作フローチャート。
【図3】この発明を得る前の段階で考えられたIC試験
装置のブロック図。
装置のブロック図。
【図4】図3の動作フローチャート。
【図5】図3のDIF3a,3bとその周辺の原理的な
構造を示す断面図。
構造を示す断面図。
【図6】図3の試験信号Siの一例を示す波形図。
Claims (1)
- 【請求項1】 基準クロック発生器と、 被試験IC(以下DUTと言う)に与える試験信号(S
1,S2,…Sn)を基準クロックに同期して発生する
パターン発生器と、 DUT用のICソケットを実装して、テストステーショ
ンに取付けられるデバイスインターフェース(以下DI
Fと言う)と、 前記パターン発生器の試験信号(S1〜Sn)の遅延時
間を調整して、前記DIFに入力する遅延回路(DLa
j,DLbj;j=1〜n)と、 各DUTの出力と期待値とを比較する比較部と、 前記DIFのID番号を読み出す手段と、 測定条件を設定するメモリ(測定条件メモリと言う)
と、 前記DIFのケーブル長を格納するメモリ(DIFケー
ブル長メモリと言う)と、 前記遅延回路の補正遅延量を格納するメモリ(補正遅延
量メモリと言う)と、 その補正遅延量メモリのデータに基づいて前記遅延回路
の遅延量を制御する制御部と、 を具備するIC試験装置の伝搬遅延時間の補正方法であ
って、 前記制御部は、前記DIFケーブル長メモリのデータに
基づいて、前記測定条件メモリに設定された各測定条件
における前記遅延回路(DLaj,DLbj)の補正遅
延量(Δτaj,Δτbj)を演算して、前記補正遅延
量メモリに予め格納し、 前記制御部は、前記DIFのID番号読出し手段を介し
て、今回使用するDIFのID番号を読み出し、そのI
D番号に対応する補正遅延量データ(前記補正遅延量メ
モリに格納されている)を抽出して、前記遅延回路の遅
延量を制御することを特徴とする、 IC試験装置の伝搬遅延時間の補正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8004893A JPH09197010A (ja) | 1996-01-16 | 1996-01-16 | Ic試験装置の伝搬遅延時間の補正方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8004893A JPH09197010A (ja) | 1996-01-16 | 1996-01-16 | Ic試験装置の伝搬遅延時間の補正方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09197010A true JPH09197010A (ja) | 1997-07-31 |
Family
ID=11596360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8004893A Pending JPH09197010A (ja) | 1996-01-16 | 1996-01-16 | Ic試験装置の伝搬遅延時間の補正方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09197010A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5754326A (en) * | 1992-09-25 | 1998-05-19 | Fuji Xerox Co., Ltd. | Optical deflector |
WO2008068994A1 (ja) * | 2006-12-04 | 2008-06-12 | Advantest Corporation | 試験装置及びデバイスインターフェイス |
JP2009010913A (ja) * | 2007-05-29 | 2009-01-15 | Shinko Electric Ind Co Ltd | 遅延回路および遅延時間調整方法 |
WO2017117228A1 (en) * | 2015-12-29 | 2017-07-06 | General Electric Company | Systems and methods for controlling a plurality of power semiconductor devices |
-
1996
- 1996-01-16 JP JP8004893A patent/JPH09197010A/ja active Pending
Cited By (6)
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WO2008068994A1 (ja) * | 2006-12-04 | 2008-06-12 | Advantest Corporation | 試験装置及びデバイスインターフェイス |
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