JP2952131B2

JP2952131B2 - 半導体集積回路の試験装置

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Publication number: JP2952131B2
Application number: JP5109031A
Authority: JP
Inventors: 弘之柴田
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1993-05-11
Filing date: 1993-05-11
Publication date: 1999-09-20
Anticipated expiration: 2014-09-20
Also published as: JPH06324118A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路のＡＣ
特性試験を含む試験を行う半導体集積回路の試験装置に
関する。

【０００２】

【従来の技術】半導体集積回路の開発段階あるいは量産
時などに、半導体集積回路のＡＣ（交流）特性試験など
を含む各種の試験が行われる。このＡＣ特性試験は、半
導体集積回路の入力端子と出力端子との間での信号伝搬
遅延時間（以下「遅延時間」という）、出力波形の立上
り時間および立下り時間などの測定を行う。

【０００３】図１は、本発明の前提となる半導体集積回
路の試験装置の電気的構成を示すブロック図である。こ
の半導体集積回路の試験装置は、半導体集積回路のＡＣ
特性試験を含む試験を行う。パターン発生器５０からの
試験開始信号によって、タイミング発生器５１からタイ
ミング信号がパターン発生回路５０、波形フォーマット
回路５２および比較回路５７へ出力される。波形フォー
マット回路５２は、パターン発生器５０からの試験パタ
ーン信号をタイミング信号により波形整形し、試験信号
として駆動回路５３に出力する。駆動回路５３に入力さ
れた試験信号は、レベルが調整され、試験される半導体
集積回路（以下「被試験回路」と称する）５５へ出力さ
れる。次に比較器５７は、被試験回路５５からの出力信
号と対応するパターン発生器５０からのパターン信号に
含まれる期待値とを比較し、それらの値が一致すれば一
致信号を出力し、一致しなければ不一致信号を出力す
る。

【０００４】この半導体集積回路の試験装置において、
ＡＣ特性のうち被試験回路５５の遅延時間を測定する場
合、たとえばタイミング発生器５１から試験信号が被試
験回路５５へ入力される時刻から一定の時間間隔でタイ
ミング信号を発生させ、そのタイミングに同期して、比
較器５７における期待値データと出力データとが一致す
る時刻を測定する。したがって、その時刻から被試験回
路５５の出力信号の遅延時間を測定することができる。

【０００５】図２は、図１で示される比較回路５７のよ
り詳細な電気的構成を示すブロック図である。比較回路
５７は、被試験回路５５からの複数のｎ個の出力ＣＨ１
〜ＣＨｎを同時に比較判定を行うため、記憶回路６１、
比較判定回路６２、コンパレータ６３に入出力する各信
号はｎ個ずつある。以下の説明では、比較回路５７のｎ
個の各入出力信号を総称するときは添字１〜ｎを省略し
て示す。たとえば期待値信号ＥＶ１〜ＥＶｎは、総称す
るときは期待値信号ＥＶとする。

【０００６】パターン発生回路５０は、記憶回路６１に
アドレス信号ＡＤＲを出力して、記憶回路６１に格納さ
れている被試験回路５５の期待値信号ＥＶの値、および
マスク信号ＭＡＳＫの値を指定する。マスク信号ＭＡＳ
Ｋは、被試験回路５５の出力値と期待値信号ＥＶの値と
を比較判定するか否かを制御するための信号である。タ
イミング発生回路５１は、パターン発生回路５０からの
試験開始信号ＳＴＡＲＴによって、ストローブ信号ＳＴ
Ｂを一定時間毎に発生させ、比較判定回路６２へ出力す
る。

【０００７】被試験回路５５からの出力信号ＣＨの値
は、コンパレータ６３によって、ハイレベルであるかロ
ーレベルであるかの判定が行われる。コンパレータ６３
ａでは、ハイレベルのしきい値ＶＯＨと出力信号ＣＨの
値との比較が行われ、出力信号ＣＨの値がしきい値ＶＯ
Ｈ以上であれば、ハイレベルと判定され、出力信号ＣＭ
ＰＨが出力される。また、コンパレータ６３ｂでは、ロ
ーレベルのしきい値ＶＯＬと出力信号ＣＨの値との比較
が行われ、出力信号の値がしきい値ＶＯＬ以下であれ
ば、ローレベルと判定され出力信号ＣＭＰＬが出力され
る。

【０００８】比較判定回路６２は、ストローブ信号ＳＴ
Ｂに同期して記憶回路６１からの期待値信号ＥＶの値と
コンパレータ６３からの出力信号ＣＭＰ（信号ＣＭＰＨ
および信号ＣＭＰＬの総称）の値との比較を行い、それ
らの値が一致しなければ、不一致信号ＦＡＩＬの値を
「１」としてパターン発生回路５０へ出力する。したが
って、不一致信号ＦＡＩＬの値が「１」から「０」（ま
たは「０」から「１」）に変化するときのストローブ信
号ＳＴＢの出力時刻を測定することによって、被試験回
路の出力信号における入力信号に対する遅延時間が算出
され、ＡＣ特性を測定することができる。

【０００９】図６は、図２で示される従来の比較判定回
路６２の電気回路図である。期待値信号ＥＶは、選択回
路１の入力端子Ｓに入力され、期待値信号ＥＶと比較す
る出力信号ＣＭＰが選択される。期待値信号ＥＶの値が
「１」のとき、コンパレータからの出力信号ＣＭＰＨが
選択され、選択回路１の出力端子Ｙから出力され、期待
値信号ＥＶの値が「０」のとき、コンパレータからの出
力信号ＣＭＰＬが選択され、選択回路１の出力端子Ｙか
ら出力される。

【００１０】ＥＸ．ＯＲゲート２は、期待値信号ＥＶの
値とその期待値信号の値と比較を行う出力信号ＣＭＰと
の不一致を検出する。すなわち、期待値信号ＥＶの値が
「１」かつ出力信号ＣＭＰＨの値が「０」のとき、およ
び期待値信号ＥＶの値が「０」かつ出力信号ＣＭＰＬの
値が「１」のとき、ＥＸ．ＯＲゲート２の出力端子の値
は「１」となる。ＡＮＤゲート３には、ＥＸ．ＯＲゲー
ト２からの出力とマスク信号反転ＭＡＳＫとが与えら
れ、マスク信号反転ＭＡＳＫの値が「１」のときのみ、
ＥＸ．ＯＲゲート２の出力は、ＡＮＤゲート３を介し
て、Ｄフリップフロップ４の入力端子Ｄに与えられる。
Ｄフリップフロップ４は、入力端子Ｄに入力されたＡＮ
Ｄゲート３からの出力を、入力端子ＣＰに入力されたス
トローブ信号ＳＴＢに同期してラッチする。すなわち、
期待値信号ＥＶの値と被試験回路の出力信号ＣＭＰの値
との比較判定した結果を、ストローブ信号ＳＴＢに同期
してラッチする。ストローブ信号ＳＴＢが入力端子ＣＰ
に入力されたとき、期待値信号ＥＶの値と被試験回路の
出力値とが不一致の場合、出力端子Ｑから出力される不
一致信号ＦＡＩＬの値が「１」になり、一致した場合は
不一致信号ＦＡＩＬの値は「０」になる。その不一致信
号ＦＡＩＬの値は、リセット信号ＲＥＳＥＴが入力され
るまで保持される。また、Ｄフリップフロップ４の入力
端子Ｒにリセット信号ＲＥＳＥＴが入力されると、不一
致信号ＦＡＩＬの値は「０」にリセットされる。

【００１１】図７は、前述の半導体集積回路の試験装置
を用いて、被試験回路５５のＡＣ特性を測定した結果を
表すグラフである。このグラフは、シュムープロットと
呼ばれ、縦軸に電源電圧、横軸に被試験回路５５の出力
の遅延時間を割付けている。たとえば、電源電圧６．０
ＶにおけるＡＣ特性のシュムープロットを作成する場
合、まず、被試験回路５５の電源電圧を６．０Ｖに設定
し、ＡＣ特性を測定するストローブ信号ＳＴＢ（前述の
期待値と被試験回路５５の出力信号値とを比較する同期
信号）の発生タイミングを２０ｎｓから２ｎｓ時間毎に
１００ｎｓまで変化させる。ストローブ信号ＳＴＢの発
生タイミングに同期して、期待値と出力信号値とを比較
した結果、それらの値が一致するか否かを表す前述の不
一致信号ＦＡＩＬに対応して、不一致の場合は“．”を
印字し、一致する場合は“＊”を印字する。同様にし
て、５．８Ｖから４．０Ｖまで０．２Ｖずつ電源電圧を
変更しながら試験を繰返し、図７で示されるシュムープ
ロットを作成することができる。これによって、被試験
回路５５の各電源電圧に対応する遅延時間の特性、すな
わちＡＣ特性を測定することができる。

【００１２】

【発明が解決しようとする課題】前述のように、従来の
半導体集積回路の試験装置では、被試験回路のＡＣ特性
を測定し、シュムープロットなどを作成して評価を行っ
ている。たとえば、図７に示されるようなシュムープロ
ットを作成する場合、各電源電圧毎に４１回ずつ、スト
ローブ信号ＳＴＢに同期して期待値と出力値とを比較す
る試験（以下「試験サイクル」と略称する）を繰返して
いる。また、測定する電源電圧（４．０Ｖ〜６．０Ｖ）
のパラメータの数が全部で１１あり、したがってシュム
ープロットを作成するために４１×１１＝４５１回前述
の試験サイクルを繰返す必要がある。

【００１３】従来このようなシュムープロットを作成す
る場合には、一般に試験用のストローブ信号を出力する
ための専用のプログラムを開発したり、半導体集積回路
の試験装置のユーティリティプログラムを利用して行
う。また、ソフトウェアの負担を軽減する目的で、ハー
ドウェアのみで自動的にストローブ信号の出力タイミン
グを可変する試験装置もある。しかし、試験用のストロ
ーブ信号をハードウェア／ソフトウェア、いずれで出力
するようにしても、前述の試験サイクルの回数は同じで
ある。

【００１４】さらに、実際のＡＣ特性の評価は、被試験
回路の複数のピン数かつ複数の項目について行われるの
で、ＡＣ特性の評価に多大な時間を要する。

【００１５】本発明の目的は、被試験回路のＡＣ特性試
験を短時間で行うことができる半導体集積回路の試験装
置を提供することである。

【００１６】

【課題を解決するための手段】本発明は、半導体集積回
路の入力端子に入力信号を与え、前記半導体集積回路の
出力端子からの出力信号を検出し、前記入力信号に対す
る出力信号の遅延時間を測定してＡＣ特性を求めるＡＣ
特性試験を行う半導体集積回路の試験装置において、前
記半導体集積回路の入力端子に、予め定める入力信号を
予め定める試験サイクル毎に与える波形発生手段と、前
記半導体集積回路の出力端子からの出力信号と予め定め
る期待値とを前記試験サイクル毎に、予め定めるタイミ
ングで比較する比較手段と、最初の試験サイクルでは試
験サイクル毎の前記ＡＣ特性の測定開始時から予め定め
る最小遅延時間経過後の時刻に、それ以後の試験サイク
ルでは予め定める単位時間ずつ遅い時刻に、前記予め定
めるタイミングを規定する第１ストローブ信号を前記比
較手段に与える第１ストローブ発生手段と、最初の試験
サイクルでは試験サイクル毎の前記ＡＣ特性の測定開始
時から予め定める最大遅延時間経過後の時刻に、それ以
後の試験サイクルでは予め定める単位時間ずつ早い時刻
に、前記予め定めるタイミングを規定する第２ストロー
ブ信号を前記比較手段に与える第２ストローブ発生手段
と、前記試験サイクル毎に、前記入力信号、前記期待
値、前記最大遅延時間、前記最小遅延時間および前記単
位時間を規定するパターン信号を、波形発生手段、比較
手段、第１ストローブ発生手段、第２ストローブ発生手
段に与えるパターン信号発生手段とを含むことを特徴と
する半導体集積回路の試験装置である。

【００１７】

【作用】本発明に従えば、パターン信号発生手段は、試
験パターンを表すパターン信号を発生し、そのパターン
信号によって、試験サイクル毎に入力信号を波形発生手
段に与え、期待値を比較手段に与え、最小遅延時間およ
び単位時間を第１ストローブ発生手段に与え、最大遅延
時間および前記単位時間を第２ストローブ発生手段に与
える。

【００１８】第１ストローブ発生手段は、最初の試験サ
イクルでは前記入力信号の入力時刻から予め定める最小
遅延時間経過後の時刻に、それ以降の試験サイクルでは
予め定める単位時間ずつ遅い時刻に第１ストローブ信号
を発生して比較手段に与える。第２ストローブ発生手段
は、最初の試験サイクルでは前記入力信号の入力時刻か
ら予め定める最大遅延時間経過後の時刻に、それ以降の
試験サイクルでは予め定める単位時間ずつ早い時刻に第
２ストローブ信号を発生して、比較手段に与える。

【００１９】比較手段は、半導体集積回路からの出力信
号と前記期待値とを試験サイクル毎に第１ストローブ信
号および第２ストローブ信号に同期して比較する。

【００２０】したがって、一試験周期毎に前述のように
２つのストローブ信号によって期待値と半導体集積回路
の出力信号とを順次比較することができるので、一試験
サイクルに１回比較する場合に比べて遅延時間を短時間
で測定することができ、ＡＣ特性を求めることができ
る。

【００２１】

【実施例】図１は、本発明の一実施例の半導体集積回路
試験装置の概略的な電気的構成を示すブロック図であ
る。この半導体集積回路試験装置は、半導体集積回路の
ＡＣ特性試験を含む試験を行う。パターン発生器５０か
らの試験開始信号によって、タイミング発生器５１から
タイミング信号がパターン発生回路５０、波形フォーマ
ット回路５２および比較回路５７へ出力される。波形フ
ォーマット５２は、パターン発生器５０からの試験パタ
ーン信号をタイミング信号により波形整形し、試験信号
として駆動回路５３に出力する。駆動回路５３に入力さ
れた試験信号は、そのレベルが調整され、試験される半
導体集積回路（以下「被試験回路」と称する）へ出力さ
れる。次に比較器５７は、被試験回路５５からの出力信
号とパターン発生器５０からのパターン信号に含まれる
期待値とを比較し、それらの値が一致すれば一致信号を
出力し、一致しなければ不一致信号を出力する。

【００２２】この半導体集積回路の試験装置において、
ＡＣ特性のうち被試験回路５５の遅延時間（入力端子と
出力端子との間での信号伝搬遅延時間）を測定する場
合、タイミング発生器５１から後述する予め定めるタイ
ミングでストローブ信号を順次発生させ、そのタイミン
グに同期して、比較器５７において期待値と被試験回路
５５の出力値とを比較する。したがって、その比較結果
から被試験回路５５の出力信号の遅延時間を測定するこ
とができる。

【００２３】図２は、図１で示される比較回路５７のよ
り詳細な電気的構成を示すブロック図である。比較回路
５７は、被試験回路５５からの複数のｎ個の出力ＣＨ１
〜ＣＨｎを同時に比較判定を行うため、記憶回路６１、
比較判定回路６２、コンパレータ６３に入出力する各信
号はｎ個ずつある。以下の説明では、比較回路５７のｎ
個の各入出力信号を総称するときは添字１〜ｎを省略し
て示す。たとえば期待値信号ＥＶ１〜ＥＶｎは、総称す
るときは期待値信号ＥＶとする。

【００２４】パターン発生回路５０は、記憶回路６１に
アドレス信号ＡＤＲを出力して、記憶回路６１に格納さ
れている被測定回路の期待値信号ＥＶの値、およびマス
ク信号ＭＡＳＫの値を指定する。マスク信号ＭＡＳＫ
は、被試験回路５５の出力値と期待値信号ＥＶの値とを
比較判定するか否かを制御するための信号である。タイ
ミング発生回路５１は、パターン発生回路５０からの試
験開始信号ＳＴＡＲＴによって、ストローブ信号ＳＴＢ
を一定時間毎に発生させ、比較判定回路６２へ出力す
る。

【００２５】被試験回路５５からの出力信号ＣＨの値
は、コンパレータ６３によって、ハイレベルであるかロ
ーレベルであるかの判定が行われる。コンパレータ６３
ａでは、ハイレベルのときしきい値ＶＯＨと出力信号Ｃ
Ｈの値との比較が行われ、出力信号の値がしきい値ＶＯ
Ｈ以上であれば、ハイレベルと判定され、出力信号ＣＭ
ＰＨが出力される。また、コンパレータ６３ｂでは、ロ
ーレベルのしきい値ＶＯＬと出力信号ＣＨの値との比較
が行われ、出力信号の値がしきい値ＶＯＬ以下であれば
ローレベルと判定され、出力信号ＣＭＰＬが出力され
る。

【００２６】比較判定回路６２は、ストローブ信号ＳＴ
Ｂに同期して記憶回路６１からの期待値信号ＥＶの値と
コンパレータ６３からの出力信号ＣＭＰ（信号ＣＭＰＨ
および信号ＣＭＰＬの総称）の値との比較を行う。

【００２７】図３は、図２で示される本発明の比較判定
回路６２の電気回路図である。期待値信号ＥＶは、選択
回路７０の入力端子Ｓに入力され、期待値信号ＥＶの値
が「１」のとき、コンパレータからの出力信号ＣＭＰＨ
が選択され、選択回路７０の出力端子Ｙから出力され、
期待値信号ＥＶの値が「０」のとき、コンパレータから
の出力信号ＣＭＰＬが選択され、選択回路７０の出力端
子Ｙから出力される。

【００２８】ＥＸ．ＯＲゲート７１は、期待値信号ＥＶ
の値と期待値と比較する出力信号ＣＭＰとの不一致を検
出する。すなわち、期待値信号ＥＶの値が「１」かつ出
力信号ＣＭＰＨの値が「０」のとき、および期待値信号
ＥＶの値が「０」かつ出力信号ＣＭＰＬの値が「１」の
とき、ＥＸ．ＯＲゲート７１の出力信号の値は「１」と
なる。ＡＮＤゲート７２には、ＥＸ．ＯＲゲート７１か
らの出力とマスク信号反転ＭＡＳＫが与えられ、マスク
信号反転ＭＡＳＫの値が「１」のときにのみ、ＥＸ．Ｏ
Ｒゲート７１の出力は、ＡＮＤゲート７２を介して、Ｄ
フリップフロップ７３，７４の各入力端子Ｄに与えられ
る。

【００２９】Ｄフリップフロップ７３は、入力端子Ｄに
入力されたＡＮＤゲート７２からの出力信号を、入力端
子ＣＰに入力されたストローブ信号ＳＴＢＥに同期して
ラッチする。このストローブ信号ＳＴＢＥは、被試験回
路５５のＡＣ特性試験時に予め定められた前述の試験サ
イクルにおけるＡＣ特性の測定開始時刻からの最大遅延
時間ｔｅ遅れたタイミングから順次、試験サイクル毎
に、一定時間Δｔずつ早く出力される。この最大遅延時
間ｔｅ遅れたタイミング以前においては、常に被試験回
路５５の期待値と出力値とは一致し、この時間ｔｅは被
試験回路の仕様などから予め分かっている。

【００３０】すなわち、期待値信号ＥＶの値と被試験回
路５５の出力信号ＣＭＰの値との比較判定した結果を、
ストローブ信号ＳＴＢＥに同期してラッチする。ストロ
ーブ信号ＳＴＢＥが端子ＣＰに入力されたとき、期待値
信号ＥＶの値と被試験回路５５の出力値とが不一致の場
合、出力端子Ｑから不良信号ＦＡＩＬＥが出力される。
またＤフリップフロップ７３の入力端子Ｒにリセット信
号ＲＥＳＥＴが入力されると、不良信号ＦＡＩＬＥの値
は「０」に初期化される。

【００３１】またＤフリップフロップ７４は、入力端子
Ｄに入力されたＡＮＤゲート７２からの出力信号を、入
力端子ＣＰに入力されたストローブ信号ＳＴＢＳに同期
してラッチする。

【００３２】このストローブ信号ＳＴＢＳは、被試験回
路５５のＡＣ特性試験時に予め定められた前述の試験サ
イクルにおけるＡＣ特性を測定する開始時刻からの最小
遅延時間ｔｓ遅れたタイミングから順次試験サイクル毎
に一定時間Δｔずつ遅く出力される。この最小遅延時間
ｔｓ遅れたタイミング以前においては常に被試験回路５
５の期待値と出力値とが不一致となり、この時間ｔｓ
は、被試験回路５５の仕様などから予め分かっている。

【００３３】したがって、試験サイクル毎に２つのスト
ローブ信号すなわちストローブ信号ＳＴＢＳと前述のス
トローブ信号ＳＴＢＥとが出力される。次に期待値信号
ＥＶの値と被試験回路５５の出力信号ＣＭＰの値との比
較判定した結果を、ストローブ信号ＳＴＢＳに同期して
ラッチする。ストローブ信号ＳＴＢＳが端子ＣＰに入力
されたとき、期待値信号ＥＶの値と被試験回路５５の出
力値とが不一致の場合、出力端子反転Ｑから不良信号Ｆ
ＡＩＬが出力されない。また、Ｄフリップフロップ７４
の入力端子Ｓにセット信号ＳＥＴが入力されると、不良
信号ＦＡＩＬの値は「０」に初期化される。

【００３４】ＯＲゲート７５は、不一致信号ＦＡＩＬＥ
または不一致信号ＦＡＩＬＳの値が「１」になると、不
一致信号ＦＡＩＬを「１」の値で出力する。

【００３５】図４は、図２で示されるタイミング発生回
路５１のより詳細な電気ブロック図を示す。破線で囲ん
だ部分８０は、本発明の実施例において追加したもので
ある。レートタイミング発生回路８１は、パターン発生
回路５０から試験開始信号ＳＴＡＲＴが与えられると、
前述のＡＣ特性試験の試験サイクルにおけるＡＣ特性を
測定する基準タイミング信号となるレートタイミング信
号ＭＣＬを発生させ、ストローブＳ出力回路８６および
ストローブＥ出力回路８９へ出力する。また同時に、ク
ロック信号ＣＬＫをストローブＳ出力回路８６およびス
トローブＥ出力回路８９へ出力する。ストローブＳ記憶
回路８２およびストローブＥ出力回路８３は、ストロー
ブ信号ＳＴＢの出力タイミングの値を予め複数格納し、
パターン発生回路５０から出力されるアドレス信号ＲＴ
ＴＣによって選択される。

【００３６】パターン発生回路５０は、試験サイクルに
おける前述のストローブ信号ＳＴＢＳの最小遅延時間ｔ
ｓおよびストローブ信号ＳＴＢＥの最大遅延時間ｔｅを
決定すると、それらの時間の値に対応するアドレス信号
ＲＴＴＣをストローブＳ記憶回路８２およびストローブ
Ｅ記憶回路８３へ出力する。次に、ストローブＳ記憶回
路８２は、選択された最小遅延時間ｔｓ対応する値を加
算器８５を介してストローブＳ出力回路８６へ出力し、
ストローブＥ記憶回路８３は、選択されたその値を減算
器８８を介して、ストローブＥ出力回路８９へ出力す
る。

【００３７】次にストローブＳ出力回路８６は、入力さ
れた最小遅延時間ｔｓに対応する値を表す値を、レート
タイミング信号ＭＣＬが入力されたタイミングを基準と
して、クロック信号ＣＬＫに同期してダウンカウントす
る。そのカウント値が０になったとき、ストローブＳ出
力回路８６からストローブ可変遅延回路９１を介して、
ストローブ信号ＳＴＢＳが出力される。したがって、ス
トローブ信号ＳＴＢＳは、レートタイミング信号ＭＣＬ
を基準として最小遅延時間ｔｓ遅れたタイミングで出力
される。同様にして、ストローブ信号ＳＴＢＥは、レー
トタイミング信号ＭＣＬを基準として最大遅延時間ｔｅ
遅れたタイミングで出力される。

【００３８】ストローブ信号ＳＴＢＳ，ストローブ信号
ＳＴＢＥは、クロックＣＬＫに同期して出力されるけれ
ども、その出力タイミングをクロックＣＬＫの周期の間
で変化させたい場合は、ストローブ可変遅延回路９１，
９２によって調整を行う。

【００３９】Ａレジスタ１００は、Ｂレジスタ１０１の
値を加算器１０２を介して累積して加算する。したがっ
て、Ａレジスタ１００はＢレジスタ１０１との加算のた
びに、Ａレジスタ１００の値はＢレジスタ１０１の値ず
つ増加する。加算器１０２は、Ａレジスタ１００とＢレ
ジスタとの加算値を、加算器８５および減算器８８へ出
力する。Ａレジスタ１００の値は、初期状態においては
０に設定されている。

【００４０】加算器８５は、ストローブＳ記憶回路８２
の出力値と加算器１０２の出力値とを加算してストロー
ブＳ出力回路８６に出力する。減算器８８は、ストロー
ブＥ記憶回路８３の出力値から加算器１０２の出力値を
引いて、ストローブＥ出力回路８９に出力する。

【００４１】したがって、Ａレジスタ１００とＢレジス
タ１０１との加算をレートタイミングＭＣＬに同期して
行うことによって、レートタイミングＭＣＬに同期して
ストローブＳ回路８２から出力される値はＢレジスタ１
０１の値ずつ加算される。これによって、ストローブＳ
出力回路から出力されるストローブ信号ＳＴＢＳは、試
験サイクル毎に前述の最小遅延時間ｔｓ遅れたタイミン
グからＢレジスタ１０１の値に対応する時間Δｔずつ遅
く出力される。また同様にして、ストローブＥ出力回路
から出力されるストローブ信号ＳＴＢＥは、試験サイク
ル毎に前述の最大遅延時間ｔｅ遅れたタイミングから時
間Δｔずつ早く出力される。

【００４２】コントローラ１０５は、加算器８５、減算
器８８、加算器１０２、Ａレジスタ１００、Ｂレジスタ
１０１などを制御する。すなわち、コントローラ１０５
は、パターン発生回路５０からのアドレス信号ＡＤＲに
よって試験サイクル、ストローブ信号ＳＴＢＳおよびス
トローブ信号ＳＴＢＥの出力タイミングなどのＡＣ特性
試験の試験条件を判断し、その判断に基づいて、前述の
加算器、レジスタなどを制御する。

【００４３】図５は、図１〜図４で示される本発明の半
導体集積回路の試験装置を用いて、被試験回路の遅延時
間を求めるＡＣ特性試験を行った場合のタイミングチャ
ートである。この試験では、出力信号ＣＨの値が、
「０」から「１」のしきい値ＶＯＨになるまでの立上が
りの遅延時間を求める。被測定回路のこの遅延時間を求
める試験サイクルにおいて、実際に測定を行う時間をＴ
ＡＣ（以下「レートＴＡＣ」という）とする。各試験サ
イクルでは、まずパターン信号に基づいて試験装置の内
部の状態設定を行い、次にレートＴＡＣにおいて実際に
ＡＣ特性の測定を行う。したがって、このレートＴＡＣ
における期待値信号ＥＶの値を「１」かつマスク信号Ｍ
ＡＳＫの値を「１」に設定する。

【００４４】前述のストローブ信号ＳＴＢＳの最小遅延
時間ｔｓ、ストローブ信号ＳＴＢＥの最大遅延時間ｔｅ
は、図５で示されるようにレートＴＡＣの開始時刻ｔｍ
１を基準として設定される。この開始時刻ｔｍ１は、被
測定回路へ入力する試験信号と必ずしも一致しないが、
入力する試験信号とこの開始時刻ｔｍ１とは同じ周期で
出力され、それらの時間間隔は予め分かっているので、
時刻ｔｍ１を基準とする被測定回路の遅延時間を測定す
ることによって、正確な遅延時間を求めることができ
る。

【００４５】また前述のストローブ信号ＳＴＢの試験サ
イクル毎、すなわちレートＴＡＣ毎の出力タイミング
は、図５で示されるように最初のレートＴＡＣにおいて
は最小遅延時間ｔｓに対応する時刻Ｔｓ１および最大遅
延時間ｔｅに対応する時刻Ｔｅ１である。ここで、前述
のストローブ信号のレートＴＡＣ毎のタイミングの遅れ
時間はΔｔであるので、次の試験サイクルでのレートＴ
ＡＣにおけるストローブ信号ＳＴＢＳの出力タイミング
は、時刻Ｔｓ１より時間Δｔ遅れて、時刻Ｔｓ２にな
り、ストローブ信号ＳＴＢＥの出力タイミングは、時刻
Ｔｅ１より時間Δｔ早くなり、時刻Ｔｅ２になる。以上
のような処理を繰返し、順次各試験サイクルのレートＴ
ＡＣ毎にストローブ信号ＳＴＢを出力する。

【００４６】ＡＣ特性試験を行う場合、被試験回路の電
源電圧を予め定められた電源電圧に設定し、最初のレー
トＴＡＣにおいてストローブ信号ＳＴＢＳを時刻Ｔｓ１
で出力し、そのときの出力信号ＣＨの値が、期待値
「１」と一致するか否かの判断を行う。このときは、図
５で示されるように期待値信号ＥＶの値と一致しないの
で、不一致信号ＦＡＩＬＳの値を「０」にして出力す
る。次にストローブ信号ＳＴＢＥを時刻Ｔｅ１で出力
し、そのときの出力信号ＣＨの値が、期待値ＥＶの値
「１」と一致するか否かの判断を行う。このとき期待値
信号ＥＶの値と一致するので、不一致信号ＦＡＩＬＥの
値を「０」にして出力する。

【００４７】以上のような処理を、各レートＴＡＣ毎に
ストローブ信号ＳＴＢＳを時刻Ｔｓ２，Ｔｓ３，Ｔｓ
４，…に順次出力し、出力信号ＣＨの値と期待値信号Ｅ
Ｖの値とが一致するまで繰返す。またストローブ信号Ｓ
ＴＢＥを時刻Ｔｅ２，Ｔｅ３，Ｔｅ４…に順次出力し、
出力信号ＣＨの値が期待値信号ＥＶの値とが一致しなく
なるまで繰返す。この処理の中で、ストローブ信号ＳＴ
ＢＥが、時刻Ｔｅ７において出力されたとき、出力信号
ＣＨの値は、初めてしきい値ＶＯＨ以上からしきい値Ｖ
ＯＨ以下に遷移し、期待値信号ＥＶの値「１」と一致し
ない。このとき、不一致信号ＦＡＩＬＥの値「１」とな
り、不一致信号ＦＡＩＬが「１」になる。

【００４８】したがって、ストローブ信号ＳＴＢの出力
時刻Ｔｅ７から被試験回路の遅延時間ＴＤが求まり、被
試験回路に設定された電源電圧におけるＡＣ特性が求ま
り、この試験は終了する。被試験回路の電源電圧の次の
値を設定し、前述の処理を繰返すことによって、電源電
圧をパラメータとするＡＣ特性を求めることができる。

【００４９】以上のようにして、レートＴＡＣ毎に、最
小遅延時間ｔｓおよび最大遅延時間ｔｅから時間Δｔず
つ変化させて２つのストローブ信号ＳＴＢＳ，ＳＴＢＥ
を出力することによって非常に短い時間でＡＣ特性を測
定することができる。最も条件の悪い場合でも、従来の
半分の時間でＡＣ特性を測定することができる。このと
き、ストローブ信号ＳＴＢＳとストローブ信号ＳＴＢＥ
の間には、最後の出力タイミングにおいて一致するよう
に次式の関係をもたせている。

【００５０】最大遅延時間ｔｅ＝最小遅延時間ｔｓ＋Δｔ×ｎ …（１） Δｔ：各レート毎の変化時間ｎ：正の整数また、ストローブ信号ＳＴＢＳまたはストローブ信号Ｓ
ＴＢＥのいずれかの信号が出力された場合、フェイル信
号ＦＡＩＬが検出されたとき、以降の試験を省略する方
法ではより短時間で出力信号ＣＨの遷移点（出力信号の
値がしきい値ＶＯＨまたはしきい値ＶＯＬに変化する）
を求めることができる利点がある。しかし、レートＴＡ
Ｃ時間内における出力信号の遷移が２回以上ある場合
は、誤った結果を出す場合がある。そのような可能性の
ある場合には、ストローブ信号ＳＴＢＳとストローブ信
号ＳＴＢＥの出力タイミングとが一致するまで測定すれ
ばよいので、その場合においても、かかる試験時間は従
来の半分になる。

【００５１】

【発明の効果】以上のように本発明によれば、第１スト
ローブ発生手段および第２ストローブ発生手段は、パタ
ーン信号に基づいて、最大遅延時間、最小遅延時間、お
よび単位時間を設定し、各試験サイクル毎に１回ずつ最
大遅延時間から単位時間ずつ早い時刻および最小遅延時
間から単位時間ずつ遅い時刻にそれぞれスローブ信号を
発生する。したがって、比較手段によって測定される半
導体集積回路の出力信号と期待値とをそのストローブ信
号に同期して各試験サイクル毎に２回ずつ比較すること
によって、その半導体集積回路の遅延時間を短時間で検
出することができ、そのＡＣ特性を求めることができ
る。

【００５２】これによって、半導体集積回路のＡＣ特性
試験を短時間で行うことができる半導体集積回路の試験
装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体集積回路の試験装置
の電気的構成を示すブロック図である。

【図２】図１で示される比較回路５７のより詳細な電気
的構成を示すブロック図である。

【図３】図２で示される本発明の比較判定回路６２の電
気回路図である。

【図４】図２で示されるタイミング発生回路５１のより
詳細な電気ブロック図を示す。

【図５】図１〜図４で示される本発明の半導体集積回路
の試験装置を用いて、被測定回路の遅延時間を求めるＡ
Ｃ特性試験を行った場合のタイムチャートである。

【図６】従来の比較判定回路６２の電気回路図である。

【図７】前述の半導体集積回路の試験装置を用いて、被
測定回路のＡＣ特性を測定した結果を表すグラフであ
る。

【符号の説明】

５０パターン発生器５１タイミング発生器５２波形フォーマット回路５３駆動回路５５被試験回路５７比較回路６１記憶回路６２比較判定回路６３コンパレータ８１レートタイミング発生回路８２ストローブＳ記憶回路８３ストローブＥ記憶回路８５，１０２加算器８６ストローブＳ出力回路８８減算器８９ストローブＥ出力回路９１，９２ストローブ可変遅延回路１００Ａレジスタ１０１Ｂレジスタ１０５コントローラ

Claims

(57)【特許請求の範囲】

【請求項１】半導体集積回路の入力端子に入力信号を
与え、前記半導体集積回路の出力端子からの出力信号を
検出し、前記入力信号に対する出力信号の遅延時間を測
定してＡＣ特性を求めるＡＣ特性試験を行う半導体集積
回路の試験装置において、前記半導体集積回路の入力端子に、予め定める入力信号
を予め定める試験サイクル毎に与える波形発生手段と、前記半導体集積回路の出力端子からの出力信号と予め定
める期待値とを前記試験サイクル毎に、予め定めるタイ
ミングで比較する比較手段と、最初の試験サイクルでは試験サイクル毎の前記ＡＣ特性
の測定開始時から予め定める最小遅延時間経過後の時刻
に、それ以後の試験サイクルでは予め定める単位時間ず
つ遅い時刻に、前記予め定めるタイミングを規定する第
１ストローブ信号を前記比較手段に与える第１ストロー
ブ発生手段と、最初の試験サイクルでは試験サイクル毎の前記ＡＣ特性
の測定開始時から予め定める最大遅延時間経過後の時刻
に、それ以後の試験サイクルでは予め定める単位時間ず
つ早い時刻に、前記予め定めるタイミングを規定する第
２ストローブ信号を前記比較手段に与える第２ストロー
ブ発生手段と、前記試験サイクル毎に、前記入力信号、前記期待値、前
記最大遅延時間、前記最小遅延時間および前記単位時間
を規定するパターン信号を、波形発生手段、比較手段、
第１ストローブ発生手段、第２ストローブ発生手段に与
えるパターン信号発生手段とを含むことを特徴とする半
導体集積回路の試験装置。