JPH09185897A - 半導体メモリ装置の冗長用ヒューズ回路 - Google Patents
半導体メモリ装置の冗長用ヒューズ回路Info
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- JPH09185897A JPH09185897A JP8335959A JP33595996A JPH09185897A JP H09185897 A JPH09185897 A JP H09185897A JP 8335959 A JP8335959 A JP 8335959A JP 33595996 A JP33595996 A JP 33595996A JP H09185897 A JPH09185897 A JP H09185897A
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 高速アドレス指定のメモリに適用でき且つ集
積性に優れた冗長用ヒューズ回路を提供する。 【解決手段】 冗長アドレシング信号ＲＥＤｎの論理状
態を決定するノードＮＤ１１と、ノードＮＤ１１に並列
に設けたヒューズｆ１〜ｆｎと、これらヒューズに直列
接続され、アドレス信号に応じるスイッチ回路２０と、
クロックＣＬＫに従いノードＮＤ１１をプリチャージす
るプリチャージ回路１０と、クロックＣＬＫに従うスイ
ッチ回路３０と、クロックＣＬＫに従いノードＮＤ１１
の論理状態を出力端へ伝達する転送回路４０と、転送回
路４０の伝達出力をラッチするラッチ回路５０と、ラッ
チ回路５０に従い冗長アドレシング信号ＲＥＤｎを出力
する出力駆動回路６０と、を備える。集積性に優れるダ
イナミック型でありながら高速アドレス指定のメモリへ
の適用が可能である。
積性に優れた冗長用ヒューズ回路を提供する。 【解決手段】 冗長アドレシング信号ＲＥＤｎの論理状
態を決定するノードＮＤ１１と、ノードＮＤ１１に並列
に設けたヒューズｆ１〜ｆｎと、これらヒューズに直列
接続され、アドレス信号に応じるスイッチ回路２０と、
クロックＣＬＫに従いノードＮＤ１１をプリチャージす
るプリチャージ回路１０と、クロックＣＬＫに従うスイ
ッチ回路３０と、クロックＣＬＫに従いノードＮＤ１１
の論理状態を出力端へ伝達する転送回路４０と、転送回
路４０の伝達出力をラッチするラッチ回路５０と、ラッ
チ回路５０に従い冗長アドレシング信号ＲＥＤｎを出力
する出力駆動回路６０と、を備える。集積性に優れるダ
イナミック型でありながら高速アドレス指定のメモリへ
の適用が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
冗長回路に関するもので、特に、外部クロックに同期し
て動作し、高速アドレス指定が可能な同期型(synchrono
us) ＤＲＡＭ、ＳＲＡＭ等の同期型半導体メモリ装置の
冗長回路に採用されるヒューズ回路に関するものであ
る。
冗長回路に関するもので、特に、外部クロックに同期し
て動作し、高速アドレス指定が可能な同期型(synchrono
us) ＤＲＡＭ、ＳＲＡＭ等の同期型半導体メモリ装置の
冗長回路に採用されるヒューズ回路に関するものであ
る。
【０００２】
【従来の技術】よく知られているこように、半導体メモ
リ装置は行方向と列方向にマトリックス配列された多数
のメモリセルを持っており、一般的には複数のアレイ形
態で集積される。高集積化によってメモリセルアレイが
高密度化されると、各メモリセルに割当てられる単位面
積は減少し、その分不良率も上がる。そこで歩留りを上
げるために、冗長技術が採用されている。すなわち、予
め余分の冗長セル（スペアセル）を設けておき、不良セ
ルに置換してリペアするものである。たとえば、カラム
冗長（列冗長）の場合には、不良セルのカラムアドレス
をデコーディンする際に冗長セルのカラムアドレスを代
替指定し、列単位でリペアが行われる。
リ装置は行方向と列方向にマトリックス配列された多数
のメモリセルを持っており、一般的には複数のアレイ形
態で集積される。高集積化によってメモリセルアレイが
高密度化されると、各メモリセルに割当てられる単位面
積は減少し、その分不良率も上がる。そこで歩留りを上
げるために、冗長技術が採用されている。すなわち、予
め余分の冗長セル（スペアセル）を設けておき、不良セ
ルに置換してリペアするものである。たとえば、カラム
冗長（列冗長）の場合には、不良セルのカラムアドレス
をデコーディンする際に冗長セルのカラムアドレスを代
替指定し、列単位でリペアが行われる。
【０００３】この冗長に際して、入力アドレスが不良セ
ルを指定するアドレスかどうかを識別するために、冗長
回路においてヒューズ回路が使用される。これには大き
く分けて、図１に示すようなダイナミック型ヒューズ回
路と、図３に示すようなスタティック型ヒューズ回路が
ある。
ルを指定するアドレスかどうかを識別するために、冗長
回路においてヒューズ回路が使用される。これには大き
く分けて、図１に示すようなダイナミック型ヒューズ回
路と、図３に示すようなスタティック型ヒューズ回路が
ある。
【０００４】図１のヒューズ回路は、クロックＣＬＫに
同期する同期型半導体メモリ装置、あるいは非同期型メ
モリ装置（この装置でもローアドレスはローアドレスス
トローブ信号ＲＡＳに同期して発生される）の両方で、
ローアドレスをデコーディングするロー冗長回路に使用
される。一方、図３のヒューズ回路は、同じく非同期型
と同期型のメモリ装置の両方で、ローあるいはカラムア
ドレスをデコーディングするローあるいはカラム冗長回
路に使用される。
同期する同期型半導体メモリ装置、あるいは非同期型メ
モリ装置（この装置でもローアドレスはローアドレスス
トローブ信号ＲＡＳに同期して発生される）の両方で、
ローアドレスをデコーディングするロー冗長回路に使用
される。一方、図３のヒューズ回路は、同じく非同期型
と同期型のメモリ装置の両方で、ローあるいはカラムア
ドレスをデコーディングするローあるいはカラム冗長回
路に使用される。
【０００５】図１を参照すれば、ダイナミック型ヒュー
ズ回路は、同期型メモリの場合であれば外部クロックＣ
ＬＫ（非同期型メモリの場合はＲＡＳ信号）が低レベル
を維持する期間にノードＮＤ１を高レベル（たとえばＶ
cc）にプリチャージするプリチャージ回路となる２つの
ＰＭＯＳトランジスタ１−１，１−２及びインバータ３
−１と、ノードＮＤ１に並列接続された複数のヒューズ
ｆ１〜ｆｎと、これらヒューズｆ１〜ｆｎと接地Ｖssと
の間に設けられ、各ゲートにそれぞれノーマルメモリセ
ルのローアドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ
（“／”は反転の意味）を受けて導通する複数のＮＭＯ
Ｓトランジスタ２−１〜２−ｎを使用したスイッチ回路
と、ノードＮＤ１の信号をバッファリング（あるいは増
幅）して冗長セルに対するアドレシング(addressing)、
すなわち冗長セルのローアドレス信号発生のための冗長
ローアドレシング信号ＲＥＤｎを出力する縦列インバー
タ３−２，３−３を使用した出力駆動回路と、を備えて
いる。
ズ回路は、同期型メモリの場合であれば外部クロックＣ
ＬＫ（非同期型メモリの場合はＲＡＳ信号）が低レベル
を維持する期間にノードＮＤ１を高レベル（たとえばＶ
cc）にプリチャージするプリチャージ回路となる２つの
ＰＭＯＳトランジスタ１−１，１−２及びインバータ３
−１と、ノードＮＤ１に並列接続された複数のヒューズ
ｆ１〜ｆｎと、これらヒューズｆ１〜ｆｎと接地Ｖssと
の間に設けられ、各ゲートにそれぞれノーマルメモリセ
ルのローアドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ
（“／”は反転の意味）を受けて導通する複数のＮＭＯ
Ｓトランジスタ２−１〜２−ｎを使用したスイッチ回路
と、ノードＮＤ１の信号をバッファリング（あるいは増
幅）して冗長セルに対するアドレシング(addressing)、
すなわち冗長セルのローアドレス信号発生のための冗長
ローアドレシング信号ＲＥＤｎを出力する縦列インバー
タ３−２，３−３を使用した出力駆動回路と、を備えて
いる。
【０００６】図２には、上記ダイナミック型ヒューズ回
路の動作タイミングを図示してある。まず、図１のヒュ
ーズ回路に対応した冗長セルが不良セルの代わりに使用
される場合、複数のヒューズｆ１〜ｆｎのうち、不良セ
ルのアドレスに相当するヒューズを切断する。たとえ
ば、不良セルのローアドレス信号Ａ１，Ａ２，…，Ａｍ
＝“０，１，…，１”とすれば、Ａ２，Ａ＝“１”、そ
してＡ１＝“０”なら／Ａ１＝“１”なので、その
“１”すなわち高レベル入力該当のヒューズｆ２，ｆ
３，…，ｆ（ｎ−１）が切断される。つまり、不良セル
を指定するアドレスの論理“１”になるアドレス信号に
対応したヒューズを切断する。これにより、アドレスが
入力されてもノードＮＤ１がＶssへ接地されずにノード
ＮＤ１の高レベルが保たれることになる。またこのと
き、ノードＮＤ１は、インバータ３−１及びＰＭＯＳト
ランジスタ１−２によって高レベルを維持する。
路の動作タイミングを図示してある。まず、図１のヒュ
ーズ回路に対応した冗長セルが不良セルの代わりに使用
される場合、複数のヒューズｆ１〜ｆｎのうち、不良セ
ルのアドレスに相当するヒューズを切断する。たとえ
ば、不良セルのローアドレス信号Ａ１，Ａ２，…，Ａｍ
＝“０，１，…，１”とすれば、Ａ２，Ａ＝“１”、そ
してＡ１＝“０”なら／Ａ１＝“１”なので、その
“１”すなわち高レベル入力該当のヒューズｆ２，ｆ
３，…，ｆ（ｎ−１）が切断される。つまり、不良セル
を指定するアドレスの論理“１”になるアドレス信号に
対応したヒューズを切断する。これにより、アドレスが
入力されてもノードＮＤ１がＶssへ接地されずにノード
ＮＤ１の高レベルが保たれることになる。またこのと
き、ノードＮＤ１は、インバータ３−１及びＰＭＯＳト
ランジスタ１−２によって高レベルを維持する。
【０００７】図２の信号波形に示すように、クロックＣ
ＬＫ（あるいはＲＡＳ信号）が低レベル（論理ロウ）の
際にＰＭＯＳトランジスタ１−１がターンオンし、ノー
ドＮＤ１が高レベル（論理ハイ）、この例ではＶccレベ
ルにプリチャージされる。この後に、クロックＣＬＫが
高レベルになって、アクセスのために不良セルのローア
ドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ（＝repaired a
ddress：ＲＡ）がＮＭＯＳトランジスタ２−１〜２−ｎ
の各ゲートにされると、この場合には、該アドレスに応
じてオンするＮＭＯＳトランジスタ２−１〜２−ｎにつ
ながるヒューズｆ１〜ｆｎが切断されているのでノード
ＮＤ１は高レベルを維持する。したがって、当該冗長セ
ルのローアドレス指定を示す冗長ローアドレシング信号
ＲＥＤｎが高レベル出力され、これにより当該冗長セル
の冗長ワードラインが駆動される。
ＬＫ（あるいはＲＡＳ信号）が低レベル（論理ロウ）の
際にＰＭＯＳトランジスタ１−１がターンオンし、ノー
ドＮＤ１が高レベル（論理ハイ）、この例ではＶccレベ
ルにプリチャージされる。この後に、クロックＣＬＫが
高レベルになって、アクセスのために不良セルのローア
ドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ（＝repaired a
ddress：ＲＡ）がＮＭＯＳトランジスタ２−１〜２−ｎ
の各ゲートにされると、この場合には、該アドレスに応
じてオンするＮＭＯＳトランジスタ２−１〜２−ｎにつ
ながるヒューズｆ１〜ｆｎが切断されているのでノード
ＮＤ１は高レベルを維持する。したがって、当該冗長セ
ルのローアドレス指定を示す冗長ローアドレシング信号
ＲＥＤｎが高レベル出力され、これにより当該冗長セル
の冗長ワードラインが駆動される。
【０００８】この逆に、図１のヒューズ回路に対応した
冗長セルが選択されない場合にはヒューズｆ１〜ｆｎが
切断されず、したがって、クロックＣＬＫが高レベルに
なって不良ではないノーマルメモリセルを指定するロー
アドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ（＝unrepair
ed addressk ：ＵＲＡ）が入力されれば、ＮＭＯＳトラ
ンジスタ２−１〜２−ｎのいずれかがターンオンしてノ
ードＮＤ１が低レベル（Ｖss）になるので、出力駆動回
路３−２，３−３からは低レベルのロー冗長アドレシン
グ信号ＲＥＤｎが出力される。この場合には当該冗長セ
ルの冗長ワードラインは選択されない。
冗長セルが選択されない場合にはヒューズｆ１〜ｆｎが
切断されず、したがって、クロックＣＬＫが高レベルに
なって不良ではないノーマルメモリセルを指定するロー
アドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ（＝unrepair
ed addressk ：ＵＲＡ）が入力されれば、ＮＭＯＳトラ
ンジスタ２−１〜２−ｎのいずれかがターンオンしてノ
ードＮＤ１が低レベル（Ｖss）になるので、出力駆動回
路３−２，３−３からは低レベルのロー冗長アドレシン
グ信号ＲＥＤｎが出力される。この場合には当該冗長セ
ルの冗長ワードラインは選択されない。
【０００９】図３を参照すれば、スタティック型ヒュー
ズ回路は、ノードＮＤ２に各ゲートが接続されて接地接
続を制御するＮＭＯＳトランジスタ１７−１〜１７−ｍ
による接地接続制御用のスイッチ回路と、これらＮＭＯ
Ｓトランジスタ１７−１〜１７−ｍのそれぞれに１対ず
つ並列接続された複数のヒューズｆ１〜ｆｎと、これら
各ヒューズｆ１〜ｆｎにそれぞれ接続され、ノードＮＤ
２に従い導通してアドレス信号Ａ１，／Ａ１，Ａ２，／
Ａ２，…，Ａｍ，／Ａｍを伝送する複数のＣＭＯＳ伝達
ゲート１１−１，１２−１，１１−２，１２−２，…，
１１−ｎ，１２−ｎと、マスターヒューズｆｍ、ＰＭＯ
Ｓトランジスタ１４、ＮＭＯＳトランジスタ１６−１，
１６−２、及びインバータ１４−１，１４−２，１４−
３，１４−４からなる伝達ゲート制御回路と、ヒューズ
ｆ１〜ｆｎの各対ごとの出力を論理演算し、それらが全
て高レベルであれば高レベルのローあるいはカラム冗長
アドレシング信号ＲＥＤｎ（すなわち、当該冗長セルの
ビットラインあるいはワードラインの駆動のためのロー
あるいはカラムアドレス信号を発生することを示す信
号）を出力し、１つでも低レベルであれば低レベルの冗
長アドレシング信号ＲＥＤｎを出力する出力ロジック回
路１４−５，１８−１〜１８−ｍ，１９−１〜１９−
ｍ’と、を備えている。ＣＭＯＳ伝達ゲートをなすＰＭ
ＯＳトランジスタ１１−１〜１１−ｎのゲートはノード
ＮＤ２に接続され、またそのＮＭＯＳトランジスタ１２
−１〜１２−ｎのゲートはノードＮＤ２の電圧を反転さ
せるインバータ１４−４により制御される。
ズ回路は、ノードＮＤ２に各ゲートが接続されて接地接
続を制御するＮＭＯＳトランジスタ１７−１〜１７−ｍ
による接地接続制御用のスイッチ回路と、これらＮＭＯ
Ｓトランジスタ１７−１〜１７−ｍのそれぞれに１対ず
つ並列接続された複数のヒューズｆ１〜ｆｎと、これら
各ヒューズｆ１〜ｆｎにそれぞれ接続され、ノードＮＤ
２に従い導通してアドレス信号Ａ１，／Ａ１，Ａ２，／
Ａ２，…，Ａｍ，／Ａｍを伝送する複数のＣＭＯＳ伝達
ゲート１１−１，１２−１，１１−２，１２−２，…，
１１−ｎ，１２−ｎと、マスターヒューズｆｍ、ＰＭＯ
Ｓトランジスタ１４、ＮＭＯＳトランジスタ１６−１，
１６−２、及びインバータ１４−１，１４−２，１４−
３，１４−４からなる伝達ゲート制御回路と、ヒューズ
ｆ１〜ｆｎの各対ごとの出力を論理演算し、それらが全
て高レベルであれば高レベルのローあるいはカラム冗長
アドレシング信号ＲＥＤｎ（すなわち、当該冗長セルの
ビットラインあるいはワードラインの駆動のためのロー
あるいはカラムアドレス信号を発生することを示す信
号）を出力し、１つでも低レベルであれば低レベルの冗
長アドレシング信号ＲＥＤｎを出力する出力ロジック回
路１４−５，１８−１〜１８−ｍ，１９−１〜１９−
ｍ’と、を備えている。ＣＭＯＳ伝達ゲートをなすＰＭ
ＯＳトランジスタ１１−１〜１１−ｎのゲートはノード
ＮＤ２に接続され、またそのＮＭＯＳトランジスタ１２
−１〜１２−ｎのゲートはノードＮＤ２の電圧を反転さ
せるインバータ１４−４により制御される。
【００１０】このスタティック型ヒューズ回路に対応し
た冗長セルが不良セルの代わりに選択される場合は、上
述のダイナミック型ヒューズ回路とは反対に、アドレス
信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／Ａｍの
中で‘０’の値をもつ信号に相当するヒューズｆ１〜ｆ
ｎを切断する。たとえば、ローアドレスＡ１，Ａ２，
…，Ａｍ＝“０，１，…，１”であれば、ヒューズｆ
１，ｆ４，…，ｆｎが切断される。すなわち、不良セル
を指定するアドレスの論理“０”のアドレス信号が入力
される伝達ゲートに接続したヒューズを切断する。マス
ターヒューズｆｍは、このスタティック型ヒューズ回路
に対応した冗長セルが使用されないときにアドレス信号
の相補対（たとえばＡ１と／Ａ１）が相互に衝突するこ
とを防止するために設けられており、該マスターヒュー
ズｆｍを切断することでノードＮＤ２が低レベルになっ
て当該ヒューズ回路が動作する。
た冗長セルが不良セルの代わりに選択される場合は、上
述のダイナミック型ヒューズ回路とは反対に、アドレス
信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／Ａｍの
中で‘０’の値をもつ信号に相当するヒューズｆ１〜ｆ
ｎを切断する。たとえば、ローアドレスＡ１，Ａ２，
…，Ａｍ＝“０，１，…，１”であれば、ヒューズｆ
１，ｆ４，…，ｆｎが切断される。すなわち、不良セル
を指定するアドレスの論理“０”のアドレス信号が入力
される伝達ゲートに接続したヒューズを切断する。マス
ターヒューズｆｍは、このスタティック型ヒューズ回路
に対応した冗長セルが使用されないときにアドレス信号
の相補対（たとえばＡ１と／Ａ１）が相互に衝突するこ
とを防止するために設けられており、該マスターヒュー
ズｆｍを切断することでノードＮＤ２が低レベルになっ
て当該ヒューズ回路が動作する。
【００１１】このスタティック型ヒューズ回路に対応し
た冗長セルが使用されない場合は、ヒューズｆ１〜ｆｎ
（スレイブヒューズ）及びマスターヒューズｆｍの両方
とも切断されずにおかれ、チップの内部電源電圧ＶINT
（あるいは高レベルの制御信号）が供給されれば伝達ゲ
ート制御回路のＰＭＯＳトランジスタ１４がターンオン
してノードＮＤ２が高レベルになる。しがって、伝達ゲ
ート１１−１〜１１−ｎ，１２−１〜１２−ｎがターン
オフする一方、スイッチ回路のトランジスタ１７−１〜
１７−ｍがターンオンし、出力ロジック回路の入力がす
べて低レベルとなって冗長アドレシング信号ＲＥＤｎは
低レベル出力される。
た冗長セルが使用されない場合は、ヒューズｆ１〜ｆｎ
（スレイブヒューズ）及びマスターヒューズｆｍの両方
とも切断されずにおかれ、チップの内部電源電圧ＶINT
（あるいは高レベルの制御信号）が供給されれば伝達ゲ
ート制御回路のＰＭＯＳトランジスタ１４がターンオン
してノードＮＤ２が高レベルになる。しがって、伝達ゲ
ート１１−１〜１１−ｎ，１２−１〜１２−ｎがターン
オフする一方、スイッチ回路のトランジスタ１７−１〜
１７−ｍがターンオンし、出力ロジック回路の入力がす
べて低レベルとなって冗長アドレシング信号ＲＥＤｎは
低レベル出力される。
【００１２】図４は、図３のスタティック型ヒューズ回
路に対応した冗長セルが使用される場合の動作タイミン
グを示している。この場合、スレイブヒューズｆ１〜ｆ
ｎの半数とマスターヒューズｆｍが切断状態にある。す
なわち、たとえば上記同様に不良セルのアドレスＡ１，
Ａ２，…，Ａｍ＝“０，１，…，１”とすれば、スレイ
ブヒューズｆ１，ｆ４，…，ｆｎ及びマスターヒューズ
ｆｍが切断され、残りのヒューズｆ２，ｆ３，…，ｆ
（ｎ−１）はつながった状態にある。
路に対応した冗長セルが使用される場合の動作タイミン
グを示している。この場合、スレイブヒューズｆ１〜ｆ
ｎの半数とマスターヒューズｆｍが切断状態にある。す
なわち、たとえば上記同様に不良セルのアドレスＡ１，
Ａ２，…，Ａｍ＝“０，１，…，１”とすれば、スレイ
ブヒューズｆ１，ｆ４，…，ｆｎ及びマスターヒューズ
ｆｍが切断され、残りのヒューズｆ２，ｆ３，…，ｆ
（ｎ−１）はつながった状態にある。
【００１３】図４に示すように内部電源電圧ＶINT が低
レベルのときには、伝達ゲート制御回路のＮＭＯＳトラ
ンジスタ１６−１，１６−２のターンオンでノードＮＤ
２は低レベルになり、したがって伝達ゲートがターンオ
ンすると共にスッチ用ＮＭＯＳトランジスタ１７−１，
１７−２，…，１７−ｍがターンオフとなり得るが、こ
れはメモリ動作前である。
レベルのときには、伝達ゲート制御回路のＮＭＯＳトラ
ンジスタ１６−１，１６−２のターンオンでノードＮＤ
２は低レベルになり、したがって伝達ゲートがターンオ
ンすると共にスッチ用ＮＭＯＳトランジスタ１７−１，
１７−２，…，１７−ｍがターンオフとなり得るが、こ
れはメモリ動作前である。
【００１４】一方、内部電源電圧ＶINT が高レベル（適
正レベルで供給）になれば、伝達ゲート制御回路のＮＭ
ＯＳトランジスタ１６−１がターンオフする。しかしこ
の場合、マスターヒューズｆｍが切断された状態にある
のでインバータ１４−２及びＮＭＯＳトランジスタ１６
−２のラッチによって、ノードＮＤ２は低レベルのまま
とされる。したがって、伝達ゲート１１−１〜１１−
ｎ，１２−１〜１２−ｎはターンオンで、ＮＭＯＳトラ
ンジスタ１７−１〜１７−ｍ）はターンオフとなる。
正レベルで供給）になれば、伝達ゲート制御回路のＮＭ
ＯＳトランジスタ１６−１がターンオフする。しかしこ
の場合、マスターヒューズｆｍが切断された状態にある
のでインバータ１４−２及びＮＭＯＳトランジスタ１６
−２のラッチによって、ノードＮＤ２は低レベルのまま
とされる。したがって、伝達ゲート１１−１〜１１−
ｎ，１２−１〜１２−ｎはターンオンで、ＮＭＯＳトラ
ンジスタ１７−１〜１７−ｍ）はターンオフとなる。
【００１５】そして、正常なノーマルメモリセル(norma
l)を指定するアドレス（ＵＲＡ）、たとえば“１，０，
…，０が入力された場合は、非切断のヒューズを通じて
低レベルのアドレスビットが出力されるので、出力ロジ
ック回路１８−１〜１８−ｍ，１９−１〜１９−ｍ’，
１４−５から低レベルの冗長アドレシング信号ＲＥＤｎ
が出力される。
l)を指定するアドレス（ＵＲＡ）、たとえば“１，０，
…，０が入力された場合は、非切断のヒューズを通じて
低レベルのアドレスビットが出力されるので、出力ロジ
ック回路１８−１〜１８−ｍ，１９−１〜１９−ｍ’，
１４−５から低レベルの冗長アドレシング信号ＲＥＤｎ
が出力される。
【００１６】一方、不良セル(defective) を指定するア
ドレス（ＲＡ）、上記の例でいえば“０，１，…，１が
入力された場合は、低レベルのアドレス信号は一切伝達
されず、高レベルのアドレス信号／Ａ１，Ａ２，…，Ａ
ｍだけがヒューズを通して出力されるので、この結果、
出力ロジック回路１８−１〜１８−ｍ，１９−１〜１９
−ｍ，１４−５は高レベルの冗長アドレシング信号ＲＥ
Ｄｎを出力する。
ドレス（ＲＡ）、上記の例でいえば“０，１，…，１が
入力された場合は、低レベルのアドレス信号は一切伝達
されず、高レベルのアドレス信号／Ａ１，Ａ２，…，Ａ
ｍだけがヒューズを通して出力されるので、この結果、
出力ロジック回路１８−１〜１８−ｍ，１９−１〜１９
−ｍ，１４−５は高レベルの冗長アドレシング信号ＲＥ
Ｄｎを出力する。
【００１７】
【発明が解決しようとする課題】上記のようなダイナミ
ック型ヒューズ回路は、レイアウト面積が小さくてすみ
集積性に優れるが、一方で、動作特性上、アドレスのリ
セットに応じてノードＮＤ１のプリチャージを遂行しな
ければならないので、アドレスのリセット時間が非常に
短かったり存在しないようなアドレスの高速入力が可能
とされたメモリ装置への適用には、限界がある。
ック型ヒューズ回路は、レイアウト面積が小さくてすみ
集積性に優れるが、一方で、動作特性上、アドレスのリ
セットに応じてノードＮＤ１のプリチャージを遂行しな
ければならないので、アドレスのリセット時間が非常に
短かったり存在しないようなアドレスの高速入力が可能
とされたメモリ装置への適用には、限界がある。
【００１８】また、上記のようなスタティック型ヒュー
ズ回路は、ダイナミック型ヒューズ回路のようにアドレ
スリセットでプリチャージする必要がなく、したがって
アドレス指定を高速にした半導体メモリ装置（同期型Ｄ
ＲＡＭ、ＳＲＡＭ等）に適しているが、一方で、そのレ
イアウト面積がダイナミック型ヒューズ回路に比べて大
きくなるため、集積性に劣るという短所をもつ。
ズ回路は、ダイナミック型ヒューズ回路のようにアドレ
スリセットでプリチャージする必要がなく、したがって
アドレス指定を高速にした半導体メモリ装置（同期型Ｄ
ＲＡＭ、ＳＲＡＭ等）に適しているが、一方で、そのレ
イアウト面積がダイナミック型ヒューズ回路に比べて大
きくなるため、集積性に劣るという短所をもつ。
【００１９】そこで、高速アドレス指定が可能な半導体
メモリ装置の冗長回路として適し且つレイアウト面積が
小さく集積性に優れる冗長用ヒューズ回路の提供を本発
明の目的とする。
メモリ装置の冗長回路として適し且つレイアウト面積が
小さく集積性に優れる冗長用ヒューズ回路の提供を本発
明の目的とする。
【００２０】
【課題を解決するための手段】この目的のために本発明
では、レイアウト面積が小さくてすむダイナミック型ヒ
ューズ回路を同期型メモリの冗長回路に適するように改
良する。そしてさらに、そのようなダイナミック型ヒュ
ーズ回路をカラム冗長にも適用可能にするものである。
では、レイアウト面積が小さくてすむダイナミック型ヒ
ューズ回路を同期型メモリの冗長回路に適するように改
良する。そしてさらに、そのようなダイナミック型ヒュ
ーズ回路をカラム冗長にも適用可能にするものである。
【００２１】すなわち本発明の冗長用ヒューズ回路は、
冗長アドレシング信号の論理状態を決定する第１のノー
ドと、この第１のノードと第２のノードとの間に並列に
設けられた複数のヒューズと、これらヒューズに直列接
続され、アドレス信号に応じてオンオフする第１のスイ
ッチ回路と、アドレス入力に関した制御信号に従い前記
第１のノードをプリチャージするプリチャージ回路と、
前記制御信号に従い前記第２のノードからの電流路を形
成する第２のスイッチ回路と、冗長アドレシング信号を
発生するために、前記制御信号に従い前記第１のノード
の論理状態を出力端へ伝達する転送回路と、を備えるこ
とを特徴とする。
冗長アドレシング信号の論理状態を決定する第１のノー
ドと、この第１のノードと第２のノードとの間に並列に
設けられた複数のヒューズと、これらヒューズに直列接
続され、アドレス信号に応じてオンオフする第１のスイ
ッチ回路と、アドレス入力に関した制御信号に従い前記
第１のノードをプリチャージするプリチャージ回路と、
前記制御信号に従い前記第２のノードからの電流路を形
成する第２のスイッチ回路と、冗長アドレシング信号を
発生するために、前記制御信号に従い前記第１のノード
の論理状態を出力端へ伝達する転送回路と、を備えるこ
とを特徴とする。
【００２２】この冗長用ヒューズ回路では、転送回路の
伝達出力をラッチするラッチ回路をさらに備えるのが好
ましい。第１のスイッチ回路は、それぞれヒューズと直
列接続され、各ゲート電極にそれぞれアドレス信号を受
けるＭＯＳトランジスタで構成することができ、第２の
スイッチ回路は、第２のノードと接地との間に設けら
れ、ゲート電極に制御信号を受けるＭＯＳトランジスタ
で構成することができる。また、転送回路は、制御信号
により制御されるＣＭＯＳ伝達ゲートで構成することが
できる。制御信号は同期式メモリの同期クロックにする
ことが可能である。
伝達出力をラッチするラッチ回路をさらに備えるのが好
ましい。第１のスイッチ回路は、それぞれヒューズと直
列接続され、各ゲート電極にそれぞれアドレス信号を受
けるＭＯＳトランジスタで構成することができ、第２の
スイッチ回路は、第２のノードと接地との間に設けら
れ、ゲート電極に制御信号を受けるＭＯＳトランジスタ
で構成することができる。また、転送回路は、制御信号
により制御されるＣＭＯＳ伝達ゲートで構成することが
できる。制御信号は同期式メモリの同期クロックにする
ことが可能である。
【００２３】あるいは、本発明の冗長用ヒューズ回路
は、冗長アドレシング信号の論理状態を決定する第１の
ノードと、メモリ動作状態に関した第１の制御信号に応
じ、冗長が行われる場合にマスター信号を発生するマス
ター信号発生回路と、前記マスター信号及びアドレス入
力に関した第２の制御信号に従い前記第１のノードをプ
リチャージするプリチャージ回路と、前記第１のノード
と第２のノードとの間に並列に設けられた複数のヒュー
ズと、これらヒューズに直列接続され、アドレス信号に
応じてオンオフする第１のスイッチ回路と、前記第２の
制御信号に従い前記第２のノードからの電流路を形成す
る第２のスイッチ回路と、前記マスター信号に従い前記
第１のノードからの電流路を形成する第３のスイッチ回
路と、前記第２の制御信号に従い前記第１のノードの論
理状態を出力端へ伝達する転送回路と、を備えることを
特徴とする。
は、冗長アドレシング信号の論理状態を決定する第１の
ノードと、メモリ動作状態に関した第１の制御信号に応
じ、冗長が行われる場合にマスター信号を発生するマス
ター信号発生回路と、前記マスター信号及びアドレス入
力に関した第２の制御信号に従い前記第１のノードをプ
リチャージするプリチャージ回路と、前記第１のノード
と第２のノードとの間に並列に設けられた複数のヒュー
ズと、これらヒューズに直列接続され、アドレス信号に
応じてオンオフする第１のスイッチ回路と、前記第２の
制御信号に従い前記第２のノードからの電流路を形成す
る第２のスイッチ回路と、前記マスター信号に従い前記
第１のノードからの電流路を形成する第３のスイッチ回
路と、前記第２の制御信号に従い前記第１のノードの論
理状態を出力端へ伝達する転送回路と、を備えることを
特徴とする。
【００２４】この冗長用ヒューズ回路では、転送回路の
伝達出力をラッチするラッチ回路をさらに備えるのが好
ましく、また、第１の制御信号に従いラッチ回路の初期
化を行う第４のスイッチ回路をさらに備えるとよい。こ
の第４のスイッチ回路は、ラッチ回路の入力端と接地と
の間に設けられて第１の制御信号により制御されるＭＯ
Ｓトランジスタで構成することができる。マスター信号
発生回路は、第１の制御信号に従い相補的にオンオフす
る第１のＭＯＳトランジスタ及び第２のＭＯＳトランジ
スタと、これら第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとの間に直列接続されたマスターヒュー
ズと、前記第２のＭＯＳトランジスタと並列に設けら
れ、前記マスターヒューズが切断されたときにマスター
信号を一定論理に固定する第３のＭＯＳトランジスタ
と、を有してなるものとすることができる。プリチャー
ジ回路は、マスター信号により制御されプリチャージ電
圧を供給する第１のＭＯＳトランジスタと、この第１の
ＭＯＳトランジスタに直列接続され、第２の制御信号に
より制御されて第１のノードへプリチャージ電圧を提供
する第２のＭＯＳトランジスタと、を有してなるものと
することができる。さらにプリチャージ回路は、第２の
ＭＯＳトランジスタに並列接続され、第１のノードの反
転論理で制御される第３のＭＯＳトランジスタを有する
ものとしてもよい。第１のスイッチ回路は、それぞれヒ
ューズと直列接続され、アドレス信号によりそれぞれ制
御されるＭＯＳトランジスタで構成することができ、第
２のスイッチ回路は、第２のノードと接地との間に設け
られ、第２の制御信号により制御されるＭＯＳトランジ
スタで構成することができる。また、第３のスイッチ回
路は、第１のノードと接地との間に設けられ、マスター
信号により制御されるＭＯＳトランジスタで構成するこ
とができる。転送回路は、第２の制御信号により制御さ
れるＣＭＯＳ伝達ゲートで構成することができる。この
場合の第２の制御信号も同期式メモリの同期クロックと
することが可能である。
伝達出力をラッチするラッチ回路をさらに備えるのが好
ましく、また、第１の制御信号に従いラッチ回路の初期
化を行う第４のスイッチ回路をさらに備えるとよい。こ
の第４のスイッチ回路は、ラッチ回路の入力端と接地と
の間に設けられて第１の制御信号により制御されるＭＯ
Ｓトランジスタで構成することができる。マスター信号
発生回路は、第１の制御信号に従い相補的にオンオフす
る第１のＭＯＳトランジスタ及び第２のＭＯＳトランジ
スタと、これら第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとの間に直列接続されたマスターヒュー
ズと、前記第２のＭＯＳトランジスタと並列に設けら
れ、前記マスターヒューズが切断されたときにマスター
信号を一定論理に固定する第３のＭＯＳトランジスタ
と、を有してなるものとすることができる。プリチャー
ジ回路は、マスター信号により制御されプリチャージ電
圧を供給する第１のＭＯＳトランジスタと、この第１の
ＭＯＳトランジスタに直列接続され、第２の制御信号に
より制御されて第１のノードへプリチャージ電圧を提供
する第２のＭＯＳトランジスタと、を有してなるものと
することができる。さらにプリチャージ回路は、第２の
ＭＯＳトランジスタに並列接続され、第１のノードの反
転論理で制御される第３のＭＯＳトランジスタを有する
ものとしてもよい。第１のスイッチ回路は、それぞれヒ
ューズと直列接続され、アドレス信号によりそれぞれ制
御されるＭＯＳトランジスタで構成することができ、第
２のスイッチ回路は、第２のノードと接地との間に設け
られ、第２の制御信号により制御されるＭＯＳトランジ
スタで構成することができる。また、第３のスイッチ回
路は、第１のノードと接地との間に設けられ、マスター
信号により制御されるＭＯＳトランジスタで構成するこ
とができる。転送回路は、第２の制御信号により制御さ
れるＣＭＯＳ伝達ゲートで構成することができる。この
場合の第２の制御信号も同期式メモリの同期クロックと
することが可能である。
【００２５】
【発明の実施の形態】図５にはヒューズ回路の第１実施
形態、図６にはその動作タイミングを示してある。
形態、図６にはその動作タイミングを示してある。
【００２６】この図５に示すヒューズ回路は、第１のノ
ードＮＤ１１と電源電圧Ｖccが印加される電源ノードＮ
Ｄ１２との間に設けられ、制御信号としてのクロック信
号ＣＬＫが低レベル（Ｖss）になるときにＰＭＯＳトラ
ンジスタ２１−１が導通して第１のノードＮＤ１１を高
レベル（プリチャージ電圧）にプリチャージするプリチ
ャージ回路１０と、第１のノードＮＤ１１に並列接続さ
れた複数のヒューズｆ１〜ｆｎと、第２のノードＮＤ１
３とヒューズｆ１〜ｆｎとの間に設けられ、それぞれア
ドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／
Ａｍに応答して各ヒューズｆ１〜ｆｎを第２のノードＮ
Ｄ１３へ接続する第１のスイッチ回路２０と、第２のノ
ードＮＤ１３と接地Ｖssが印加される接地ノードＮＤ１
４との間に設けられ、クロック信号ＣＬＫの高レベルに
応答して導通する第２のスイッチ回路３０と、第１のノ
ードＮＤ１１と出力ノードＮＤ１５との間に設けられ、
クロック信号ＣＬＫの高レベルに応答して導通する転送
回路４０と、出力ノードＮＤ１５に設けられたラッチ回
路５０と、ラッチ回路５０の出力をドライブして冗長ア
ドレシング信号ＲＥＤｎを出力する出力駆動回路６０
と、を備えている。このうちラッチ回路４０は、転送回
路４０のオフで第１のノードＮＤ１１と出力ノードＮＤ
１５の間の連絡が断たれた場合にその直前の状態をラッ
チし、これに従い出力駆動回路６０が冗長アドレシング
信号ＲＥＤｎを出力する。
ードＮＤ１１と電源電圧Ｖccが印加される電源ノードＮ
Ｄ１２との間に設けられ、制御信号としてのクロック信
号ＣＬＫが低レベル（Ｖss）になるときにＰＭＯＳトラ
ンジスタ２１−１が導通して第１のノードＮＤ１１を高
レベル（プリチャージ電圧）にプリチャージするプリチ
ャージ回路１０と、第１のノードＮＤ１１に並列接続さ
れた複数のヒューズｆ１〜ｆｎと、第２のノードＮＤ１
３とヒューズｆ１〜ｆｎとの間に設けられ、それぞれア
ドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／
Ａｍに応答して各ヒューズｆ１〜ｆｎを第２のノードＮ
Ｄ１３へ接続する第１のスイッチ回路２０と、第２のノ
ードＮＤ１３と接地Ｖssが印加される接地ノードＮＤ１
４との間に設けられ、クロック信号ＣＬＫの高レベルに
応答して導通する第２のスイッチ回路３０と、第１のノ
ードＮＤ１１と出力ノードＮＤ１５との間に設けられ、
クロック信号ＣＬＫの高レベルに応答して導通する転送
回路４０と、出力ノードＮＤ１５に設けられたラッチ回
路５０と、ラッチ回路５０の出力をドライブして冗長ア
ドレシング信号ＲＥＤｎを出力する出力駆動回路６０
と、を備えている。このうちラッチ回路４０は、転送回
路４０のオフで第１のノードＮＤ１１と出力ノードＮＤ
１５の間の連絡が断たれた場合にその直前の状態をラッ
チし、これに従い出力駆動回路６０が冗長アドレシング
信号ＲＥＤｎを出力する。
【００２７】図１に比べると分かるように、この実施形
態は、従来の回路構成（１０，ｆ１〜ｆｎ，２０，６
０）に加えて、接地接続制御用の第２のスイッチ回路３
０、転送回路４０、及びラッチ回路５０を設けた構成を
もつ。具体的には、第２のスイッチ回路３０は、第１の
スイッチ回路２０をなす各ＮＭＯＳトランジスタ２２−
１〜２２−ｎへ共通に接続したドレインとＶssへ接続し
たソースとを有し、クロック信号ＣＬＫでゲート制御さ
れるＮＭＯＳトランジスタ２５−１から構成されてい
る。また転送回路４０は、第１のノードＮＤ１１と出力
ノードＮＤ１５との間に設けられてオンオフするＣＭＯ
Ｓ伝達ゲート２１−３，２１−３とインバータ２３−４
とから構成され、クロック信号ＣＬＫによりＮＭＯＳゲ
ート２５−２が制御され且つインバータ２３−４で反転
したクロック信号ＣＬＫによりＰＭＯＳゲート２１−３
が制御される。そしてラッチ回路５０は、出力ノードＮ
Ｄ１５を入力側とするインバータ２３−２と、出力ノー
ドＮＤ１５を出力側とするインバータ２３−５と、の対
向並列接続から構成されている。
態は、従来の回路構成（１０，ｆ１〜ｆｎ，２０，６
０）に加えて、接地接続制御用の第２のスイッチ回路３
０、転送回路４０、及びラッチ回路５０を設けた構成を
もつ。具体的には、第２のスイッチ回路３０は、第１の
スイッチ回路２０をなす各ＮＭＯＳトランジスタ２２−
１〜２２−ｎへ共通に接続したドレインとＶssへ接続し
たソースとを有し、クロック信号ＣＬＫでゲート制御さ
れるＮＭＯＳトランジスタ２５−１から構成されてい
る。また転送回路４０は、第１のノードＮＤ１１と出力
ノードＮＤ１５との間に設けられてオンオフするＣＭＯ
Ｓ伝達ゲート２１−３，２１−３とインバータ２３−４
とから構成され、クロック信号ＣＬＫによりＮＭＯＳゲ
ート２５−２が制御され且つインバータ２３−４で反転
したクロック信号ＣＬＫによりＰＭＯＳゲート２１−３
が制御される。そしてラッチ回路５０は、出力ノードＮ
Ｄ１５を入力側とするインバータ２３−２と、出力ノー
ドＮＤ１５を出力側とするインバータ２３−５と、の対
向並列接続から構成されている。
【００２８】このヒューズ回路に対応した冗長セルが使
用される場合、複数のヒューズｆ１〜ｆｎのうち、不良
セルアドレスの論理ハイビットに相当するヒューズが切
断される。たとえば、不良セルのアドレス信号Ａ１，Ａ
２，…，Ａｍ＝“０，１，…，１”であれば、このうち
“１”を受けるＮＭＯＳトランジスタ２２−２，２２−
３，…．２２−（ｎ−１）に接続したヒューズｆ２，ｆ
３，…，ｆ（ｎ−１）を切断する。すなわち、不良セル
を指定するアドレス入力に応じて第１のノードＮＤ１１
の接地接続を断つためである。
用される場合、複数のヒューズｆ１〜ｆｎのうち、不良
セルアドレスの論理ハイビットに相当するヒューズが切
断される。たとえば、不良セルのアドレス信号Ａ１，Ａ
２，…，Ａｍ＝“０，１，…，１”であれば、このうち
“１”を受けるＮＭＯＳトランジスタ２２−２，２２−
３，…．２２−（ｎ−１）に接続したヒューズｆ２，ｆ
３，…，ｆ（ｎ−１）を切断する。すなわち、不良セル
を指定するアドレス入力に応じて第１のノードＮＤ１１
の接地接続を断つためである。
【００２９】これとは反対に、不良の無い場合や図５の
ヒューズ回路に対応した冗長セルが使用されない場合
は、ヒューズｆ１〜ｆｎのいずれも切断されない。
ヒューズ回路に対応した冗長セルが使用されない場合
は、ヒューズｆ１〜ｆｎのいずれも切断されない。
【００３０】この第１実施形態のヒューズ回路におい
て、クロック信号ＣＬＫが低レベルである場合は、プリ
チャージ回路１０のＰＭＯＳトランジスタ２１−１がタ
ーンオンし、第１のノードＮＤ１１は高レベルのＶccレ
ベルにプリチャージされる。これは従来同様である。
て、クロック信号ＣＬＫが低レベルである場合は、プリ
チャージ回路１０のＰＭＯＳトランジスタ２１−１がタ
ーンオンし、第１のノードＮＤ１１は高レベルのＶccレ
ベルにプリチャージされる。これは従来同様である。
【００３１】クロック信号ＣＬＫが高レベルになり、こ
れに同期して正常なノーマルメモリセルのアドレス信号
Ａ１，／Ａ１〜Ａｍ，／Ａｍ（ＵＲＡ）が入力される場
合は、これに応じてオンする第１のスイッチ回路２０の
トランジスタ２２−１〜２２−ｎにつながる切断されて
ないヒューズｆ１〜ｆｎが少なくとも１つ存在するの
で、第１のノードＮＤ１１は低レベル（Ｖss）になる。
そして、このときには転送回路４０のトランジスタ２１
−３，２５−２がクロック信号ＣＬＫに従いターンオン
するので、第１のノードＮＤ１１の論理状態が転送され
て出力ノードＮＤ１５は低レベルになる。その結果、出
力駆動回路６０からは低レベル（非活性状態）の冗長ア
ドレシング信号ＲＥＤｎが出力される。
れに同期して正常なノーマルメモリセルのアドレス信号
Ａ１，／Ａ１〜Ａｍ，／Ａｍ（ＵＲＡ）が入力される場
合は、これに応じてオンする第１のスイッチ回路２０の
トランジスタ２２−１〜２２−ｎにつながる切断されて
ないヒューズｆ１〜ｆｎが少なくとも１つ存在するの
で、第１のノードＮＤ１１は低レベル（Ｖss）になる。
そして、このときには転送回路４０のトランジスタ２１
−３，２５−２がクロック信号ＣＬＫに従いターンオン
するので、第１のノードＮＤ１１の論理状態が転送され
て出力ノードＮＤ１５は低レベルになる。その結果、出
力駆動回路６０からは低レベル（非活性状態）の冗長ア
ドレシング信号ＲＥＤｎが出力される。
【００３２】続いてクロック信号ＣＬＫが低レベルへ遷
移すると、このメモリはクロック信号ＣＬＫの低レベル
遷移に際するアドレスリセットのないタイミングである
が（図６）、プリチャージ回路１０のトランジスタ２１
−１がターンオンする一方、第２のスイッチ回路３０の
トランジスタ２５−１がターンオフするので、第１のノ
ードＮＤ１１のプリチャージが実行される。またこのと
き、転送回路４０のトランジスタ２１−３，２５−２も
クロック信号ＣＬＫに従いターンオフするので、第１の
ノードＮＤ１１のプリチャージ高レベルが出力ノードＮ
Ｄ１５へ伝達されることは防止される。
移すると、このメモリはクロック信号ＣＬＫの低レベル
遷移に際するアドレスリセットのないタイミングである
が（図６）、プリチャージ回路１０のトランジスタ２１
−１がターンオンする一方、第２のスイッチ回路３０の
トランジスタ２５−１がターンオフするので、第１のノ
ードＮＤ１１のプリチャージが実行される。またこのと
き、転送回路４０のトランジスタ２１−３，２５−２も
クロック信号ＣＬＫに従いターンオフするので、第１の
ノードＮＤ１１のプリチャージ高レベルが出力ノードＮ
Ｄ１５へ伝達されることは防止される。
【００３３】また本例では、出力ノードＮＤ１５の状態
をラッチするラッチ回路５０が設けられ、クロック信号
ＣＬＫが低レベルになったときでも、その直前の高レベ
ル時の論理状態が維持されるようになっており、したが
って、低レベルの冗長アドレシング信号ＲＥＤｎが継続
して出力される。これにより、当該冗長セルのワードラ
インあるいはビットラインは駆動されない。
をラッチするラッチ回路５０が設けられ、クロック信号
ＣＬＫが低レベルになったときでも、その直前の高レベ
ル時の論理状態が維持されるようになっており、したが
って、低レベルの冗長アドレシング信号ＲＥＤｎが継続
して出力される。これにより、当該冗長セルのワードラ
インあるいはビットラインは駆動されない。
【００３４】一方、クロック信号ＣＬＫが高レベルにな
り、当該ヒューズ回路に対応した冗長セルでリペアされ
る不良セルのアドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ
（ＲＡ）が入力される場合は、当該アドレス信号中の
“１”になるビットに応じてオンする第１のスイッチ回
路２０のトランジスタ２２−１〜２２−ｎにつながるヒ
ューズｆ１〜ｆｎが切断されているので、第２のスイッ
チ回路３０がオンして接地接続されても第１のノードＮ
Ｄ１１の高レベルが保持される。そして、プリチャージ
回路１０のトランジスタ２１−２及び転送回路４０がタ
ーンオンするので、第１のノードＮＤ１１の高レベルは
出力ノードＮＤ１５へ伝達され、その結果、出力駆動回
路６０は高レベルの冗長アドレシング信号ＲＥＤｎを出
力し、当該冗長セルのワードラインあるいはビットライ
ンが駆動される。
り、当該ヒューズ回路に対応した冗長セルでリペアされ
る不良セルのアドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ
（ＲＡ）が入力される場合は、当該アドレス信号中の
“１”になるビットに応じてオンする第１のスイッチ回
路２０のトランジスタ２２−１〜２２−ｎにつながるヒ
ューズｆ１〜ｆｎが切断されているので、第２のスイッ
チ回路３０がオンして接地接続されても第１のノードＮ
Ｄ１１の高レベルが保持される。そして、プリチャージ
回路１０のトランジスタ２１−２及び転送回路４０がタ
ーンオンするので、第１のノードＮＤ１１の高レベルは
出力ノードＮＤ１５へ伝達され、その結果、出力駆動回
路６０は高レベルの冗長アドレシング信号ＲＥＤｎを出
力し、当該冗長セルのワードラインあるいはビットライ
ンが駆動される。
【００３５】このように出力駆動回路６０が高レベル
（活性状態）の冗長アドレシング信号ＲＥＤｎを出力し
ている状態で、アドレスリセットされることなくクロッ
ク信号ＣＬ）が低レベルへ遷移すると、プリチャージ回
路１０のトランジスタ２１−１がターンオンする一方、
第２のスイッチ回路２０のトランジスタ２５−１がター
ンオフするので、第１のノードＮＤ１１のプリチャージ
が遂行される。またこのとき、転送回路４０のトランジ
スタ２１−３，２５−２がターンオフしているので、第
１のノードＮＤ１１と出力ノードＮＤ１５とは電気的に
分離される。したがって、出力ノードＮＤ１５は第１の
ノードＮＤ１１の電圧変化に影響されることはない。
（活性状態）の冗長アドレシング信号ＲＥＤｎを出力し
ている状態で、アドレスリセットされることなくクロッ
ク信号ＣＬ）が低レベルへ遷移すると、プリチャージ回
路１０のトランジスタ２１−１がターンオンする一方、
第２のスイッチ回路２０のトランジスタ２５−１がター
ンオフするので、第１のノードＮＤ１１のプリチャージ
が遂行される。またこのとき、転送回路４０のトランジ
スタ２１−３，２５−２がターンオフしているので、第
１のノードＮＤ１１と出力ノードＮＤ１５とは電気的に
分離される。したがって、出力ノードＮＤ１５は第１の
ノードＮＤ１１の電圧変化に影響されることはない。
【００３６】さらに、出力ノードＮＤ１５の状態はクロ
ック信号ＣＬＫの低レベル期間でもラッチ回路５０によ
り維持されるので、出力駆動回路６０から高レベルの冗
長アドレシング信号ＲＥＤｎが継続出力される。すなわ
ち、当該冗長セルのワードラインあるいはビットライン
の駆動が継続される。つまり、この例のヒューズ回路
は、ロー冗長、カラム冗長のどちらへも適用可能であ
る。
ック信号ＣＬＫの低レベル期間でもラッチ回路５０によ
り維持されるので、出力駆動回路６０から高レベルの冗
長アドレシング信号ＲＥＤｎが継続出力される。すなわ
ち、当該冗長セルのワードラインあるいはビットライン
の駆動が継続される。つまり、この例のヒューズ回路
は、ロー冗長、カラム冗長のどちらへも適用可能であ
る。
【００３７】第１のノードＮＤ１１がプリチャージさ
れ、そして出力ノードＮＤ１５が‘高レベルである状態
で、クロック信号ＣＬＫが高レベルに遷移し、正常なノ
ーマルメモリセルのアドレス（ＵＲＡ）が第１のスイッ
チ回路２０に入力されると、切断されていないヒューズ
ｆ１〜ｆｎ、第１のスイッチ回路２０のトランジスタ２
２−１〜２２−ｎ、そして第２のスイッチ回路３０のト
ランジスタ２５−１を通じる接地ルートが形成されるた
め、第１のノードＮＤ１１は低レベルになる。また、転
送回路４０が導通することにより、その第１のノードＮ
Ｄ１１の低レベルが転送されて出力ノードＮＤ１５が低
レベルになる。この結果、冗長アドレシング信号ＲＥＤ
ｎは低レベルになり、当該冗長セルのワードラインある
いはビットラインは非駆動状態とされる。
れ、そして出力ノードＮＤ１５が‘高レベルである状態
で、クロック信号ＣＬＫが高レベルに遷移し、正常なノ
ーマルメモリセルのアドレス（ＵＲＡ）が第１のスイッ
チ回路２０に入力されると、切断されていないヒューズ
ｆ１〜ｆｎ、第１のスイッチ回路２０のトランジスタ２
２−１〜２２−ｎ、そして第２のスイッチ回路３０のト
ランジスタ２５−１を通じる接地ルートが形成されるた
め、第１のノードＮＤ１１は低レベルになる。また、転
送回路４０が導通することにより、その第１のノードＮ
Ｄ１１の低レベルが転送されて出力ノードＮＤ１５が低
レベルになる。この結果、冗長アドレシング信号ＲＥＤ
ｎは低レベルになり、当該冗長セルのワードラインある
いはビットラインは非駆動状態とされる。
【００３８】以上のように、第１実施形態によると、ア
ドレスリセットがなくともクロック信号ＣＬＫの低レベ
ル遷移に応じてプリチャージが行われ、しかも、次のク
ロックまで前クロックの冗長アドレシング信号ＲＥＤｎ
の状態が維持される。したがって、高速アドレシングの
半導体メモリ装置に適しており、且つ高速アドレス指定
のメモリ装置における冗長ヒューズ回路のレイアウト面
積減少に貢献する。
ドレスリセットがなくともクロック信号ＣＬＫの低レベ
ル遷移に応じてプリチャージが行われ、しかも、次のク
ロックまで前クロックの冗長アドレシング信号ＲＥＤｎ
の状態が維持される。したがって、高速アドレシングの
半導体メモリ装置に適しており、且つ高速アドレス指定
のメモリ装置における冗長ヒューズ回路のレイアウト面
積減少に貢献する。
【００３９】図７は、ヒューズ回路の第２実施形態を示
している。この例のヒューズ回路は、図５の構成に加え
てマスター制御回路１００及び２つのさらなるスイッチ
回路１１０，１８０を有し、そして若干異なる構成のプ
リチャージ回路１２０を有している。
している。この例のヒューズ回路は、図５の構成に加え
てマスター制御回路１００及び２つのさらなるスイッチ
回路１１０，１８０を有し、そして若干異なる構成のプ
リチャージ回路１２０を有している。
【００４０】マスターヒューズｆｍを備えたマスター制
御回路１００は、入力信号として内部電源電圧ＶINT が
印加されると、マスターヒューズｆｍがつながっていれ
ばＶccレベルのマスター信号を発生し、マスターヒュー
ズｆｍが切断されていればＶssレベルのマスター信号を
発生する。第３のスイッチ回路１１０は、マスター制御
回路１００によるマスター信号に応じてオンオフし、第
１のノードＮＤ２１と接地ノードＮＤ２３との間を接続
する。また、第４のスイッチ回路１８０は、内部電源電
圧ＶINT の入力に応答し、ＶINT の発生前に導通して出
力ノードＮＤ２５を接地させる。
御回路１００は、入力信号として内部電源電圧ＶINT が
印加されると、マスターヒューズｆｍがつながっていれ
ばＶccレベルのマスター信号を発生し、マスターヒュー
ズｆｍが切断されていればＶssレベルのマスター信号を
発生する。第３のスイッチ回路１１０は、マスター制御
回路１００によるマスター信号に応じてオンオフし、第
１のノードＮＤ２１と接地ノードＮＤ２３との間を接続
する。また、第４のスイッチ回路１８０は、内部電源電
圧ＶINT の入力に応答し、ＶINT の発生前に導通して出
力ノードＮＤ２５を接地させる。
【００４１】第１のノードＮＤ２１と電源ノードＮＤ２
２との間に設けられるプリチャージ回路１２０は、マス
ター制御回路１００からのマスター信号とクロック信号
ＣＬＫの両方に応じて、マスター信号及びクロック信号
ともに低レベルのときに第１のノードＮＤ２１をプリチ
ャージする。
２との間に設けられるプリチャージ回路１２０は、マス
ター制御回路１００からのマスター信号とクロック信号
ＣＬＫの両方に応じて、マスター信号及びクロック信号
ともに低レベルのときに第１のノードＮＤ２１をプリチ
ャージする。
【００４２】第１のノードＮＤ２１に並列接続された複
数のスレイブヒューズｆ１〜ｆｎと第２のノードＮＤ２
４との間に設けられた第１のスイッチ回路１３０は、ア
ドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／
Ａｍに応じて各スレイブヒューズと第２のノードＮＤ２
４とを電気的に接続する。そして、接地ノードＮＤ２３
と第２のノードＮＤ２４との間に設けられた第２のスイ
ッチ回路１４０は、クロック信号ＣＬＫに応答して接地
ノードＮＤ２３と第２のノードＮＤ２４とを電気的に接
続する。
数のスレイブヒューズｆ１〜ｆｎと第２のノードＮＤ２
４との間に設けられた第１のスイッチ回路１３０は、ア
ドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／
Ａｍに応じて各スレイブヒューズと第２のノードＮＤ２
４とを電気的に接続する。そして、接地ノードＮＤ２３
と第２のノードＮＤ２４との間に設けられた第２のスイ
ッチ回路１４０は、クロック信号ＣＬＫに応答して接地
ノードＮＤ２３と第２のノードＮＤ２４とを電気的に接
続する。
【００４３】第１のノードＮＤ２１と出力ノードＮＤ２
５との間に設けられる転送回路１５０は、クロック信号
ＣＬＫに応答して第１のノードＮＤ２１と出力ノードＮ
Ｄ２５とを電気的に接続する。そして、出力ノードＮＤ
２５に接続されたラッチ回路１６０は、第１のノードＮ
Ｄ２１から伝送された信号をラッチし、出力駆動回路１
７０がラッチ回路１６０の出力に従い冗長アドレシング
信号ＲＥＤｎを出力する。
５との間に設けられる転送回路１５０は、クロック信号
ＣＬＫに応答して第１のノードＮＤ２１と出力ノードＮ
Ｄ２５とを電気的に接続する。そして、出力ノードＮＤ
２５に接続されたラッチ回路１６０は、第１のノードＮ
Ｄ２１から伝送された信号をラッチし、出力駆動回路１
７０がラッチ回路１６０の出力に従い冗長アドレシング
信号ＲＥＤｎを出力する。
【００４４】この第２実施形態のヒューズ回路に対応し
た冗長セルが使用されない場合、マスターヒューズｆｍ
とスレイブヒューズｆ１〜ｆｎは、全部つながったまま
である。したがって、マスターヒューズｆｍが切られて
いないので、チップの内部電源電圧ＶINT （あるいは高
レベルの制御信号）が供給されるとマスター制御回路１
００は高レベルのマスター信号を発生し、プリチャージ
回路１８０のＰＭＯＳトランジスタ３１−３はターンオ
フ、第３のスイッチ回路１１０のＮＭＯＳトランジスタ
３５−４はターンオンとなる。これにより、第１のノー
ドＮＤ２１はＶssの低レベルになる。またこの場合、ク
ロック信号ＣＬＫが高レベルになってもＰＭＯＳトラン
ジスタ３１−３がオフのままなので第１のノードＮＤ２
１へＶccは提供されず、したがって、冗長アドレシング
信号ＲＥＤｎは論理ロウの非活性状態を維持する。
た冗長セルが使用されない場合、マスターヒューズｆｍ
とスレイブヒューズｆ１〜ｆｎは、全部つながったまま
である。したがって、マスターヒューズｆｍが切られて
いないので、チップの内部電源電圧ＶINT （あるいは高
レベルの制御信号）が供給されるとマスター制御回路１
００は高レベルのマスター信号を発生し、プリチャージ
回路１８０のＰＭＯＳトランジスタ３１−３はターンオ
フ、第３のスイッチ回路１１０のＮＭＯＳトランジスタ
３５−４はターンオンとなる。これにより、第１のノー
ドＮＤ２１はＶssの低レベルになる。またこの場合、ク
ロック信号ＣＬＫが高レベルになってもＰＭＯＳトラン
ジスタ３１−３がオフのままなので第１のノードＮＤ２
１へＶccは提供されず、したがって、冗長アドレシング
信号ＲＥＤｎは論理ロウの非活性状態を維持する。
【００４５】一方、このヒューズ回路に対応した冗長セ
ルが使用される場合には、まず、スレイブヒューズｆ１
〜ｆｎの半数とマスターヒューズｆｍが切断される。た
とえば、不良セルのアドレスＡ１，Ａ２，…，Ａｍ＝
“０，１，…，１”であれば、スレイブヒューズｆ１，
ｆ４，…，ｆｎとマスターヒューズｆｍを切断する。
ルが使用される場合には、まず、スレイブヒューズｆ１
〜ｆｎの半数とマスターヒューズｆｍが切断される。た
とえば、不良セルのアドレスＡ１，Ａ２，…，Ａｍ＝
“０，１，…，１”であれば、スレイブヒューズｆ１，
ｆ４，…，ｆｎとマスターヒューズｆｍを切断する。
【００４６】この状態の回路に、内部電源電圧ＶINT が
供給されると、ＰＭＯＳトランジスタ３４がオンしても
マスターヒューズｆｍが切断されているのでトランジス
タ３６−２によりマスター制御回路１００の低レベル出
力が保たれ、したがって、プリチャージ回路１２０のト
ランジスタ３１−３はオン、第３のスイッチ回路１１０
はオフとなり、クロック信号ＣＬＫに従う動作が可能と
なる。このときにクロック信号ＣＬＫが低レベルであれ
ば、プリチャージ回路１２０のトランジスタ３１−１が
ターンオンし且つ第２のスイッチ回路１４０のトランジ
スタ３５−１がターンオフするので、第１のノードＮＤ
２１は高レベルにプリチャージされる。また、クロック
信号ＣＬＫの低レベルに応じ、転送回路１５０のトラン
ジスタ３１−３，３５−２はターンオフしているので、
第１のノードＮＤ２１と出力ノードＮＤ２５とが電気的
に分離される。そして、内部電源電圧ＶINT の印加前に
第４のスイッチ回路１８０のトランジスタ３５−３がタ
ーンオンして初期化が行われるので、出力ノードＮＤ２
５は必ず最初に低レベルで、その結果、出力駆動回路１
７０はから低レベルの冗長アドレシング信号ＲＥＤｎが
出力される。
供給されると、ＰＭＯＳトランジスタ３４がオンしても
マスターヒューズｆｍが切断されているのでトランジス
タ３６−２によりマスター制御回路１００の低レベル出
力が保たれ、したがって、プリチャージ回路１２０のト
ランジスタ３１−３はオン、第３のスイッチ回路１１０
はオフとなり、クロック信号ＣＬＫに従う動作が可能と
なる。このときにクロック信号ＣＬＫが低レベルであれ
ば、プリチャージ回路１２０のトランジスタ３１−１が
ターンオンし且つ第２のスイッチ回路１４０のトランジ
スタ３５−１がターンオフするので、第１のノードＮＤ
２１は高レベルにプリチャージされる。また、クロック
信号ＣＬＫの低レベルに応じ、転送回路１５０のトラン
ジスタ３１−３，３５−２はターンオフしているので、
第１のノードＮＤ２１と出力ノードＮＤ２５とが電気的
に分離される。そして、内部電源電圧ＶINT の印加前に
第４のスイッチ回路１８０のトランジスタ３５−３がタ
ーンオンして初期化が行われるので、出力ノードＮＤ２
５は必ず最初に低レベルで、その結果、出力駆動回路１
７０はから低レベルの冗長アドレシング信号ＲＥＤｎが
出力される。
【００４７】続いてアドレスがリセットされることなく
クロック信号ＣＬＫが高レベルへ遷移すると、第２のス
イッチ回路１４０のトランジスタ３５−１及び転送回路
１５０のトランジスタ３１−３，３５−２がターンオン
するので、アドレス入力に応じた第１のノードＮＤ２１
の状態が出力ノードＮＤ２５へ伝達され、ラッチ回路１
６０にラッチされる。
クロック信号ＣＬＫが高レベルへ遷移すると、第２のス
イッチ回路１４０のトランジスタ３５−１及び転送回路
１５０のトランジスタ３１−３，３５−２がターンオン
するので、アドレス入力に応じた第１のノードＮＤ２１
の状態が出力ノードＮＤ２５へ伝達され、ラッチ回路１
６０にラッチされる。
【００４８】このときに、当該ヒューズ回路によるリペ
ア対象の不良セルアドレス（ＲＡ）が入力される場合、
第１のノードＮＤ２１はＶssへの接続経路が断たれて高
レベルを維持し、これが出力ノードＮＤ２５に伝達され
る結果、冗長アドレシング信号ＲＥＤｎは高レベルの活
性状態になる。一方、正常なノーマルメモリセルを選択
するアドレス（ＵＲＡ）が入力される場合は、第１のノ
ードＮＤ２１はＶssへ接地されて低レベルとなり、これ
が出力ノードＮＤ２５に伝達される結果、冗長アドレシ
ング信号ＲＥＤｎは低レベルの非活性状態になる。
ア対象の不良セルアドレス（ＲＡ）が入力される場合、
第１のノードＮＤ２１はＶssへの接続経路が断たれて高
レベルを維持し、これが出力ノードＮＤ２５に伝達され
る結果、冗長アドレシング信号ＲＥＤｎは高レベルの活
性状態になる。一方、正常なノーマルメモリセルを選択
するアドレス（ＵＲＡ）が入力される場合は、第１のノ
ードＮＤ２１はＶssへ接地されて低レベルとなり、これ
が出力ノードＮＤ２５に伝達される結果、冗長アドレシ
ング信号ＲＥＤｎは低レベルの非活性状態になる。
【００４９】高レベルのクロック信号ＣＬＫに応答して
出力駆動回路１７０が低レベルの冗長アドレシング信号
ＲＥＤｎを出力している状態から、アドレスがリセット
されることなくクロック信号ＣＬＫが再び低レベルに遷
移すると、転送回路１５０により第１のノードＮＤ２１
と出力ノードＮＤ２５とが電気的に分離されたうえで、
第２のスイッチ回路１４０がオフすると共にプリチャー
ジ回路１２０がオンとなるので、第１のノードＮＤ２１
がプリチャージされる。しかしながらこのときに、直前
のクロック信号ＣＬＫの高レベル時の出力ノードＮＤ２
５の状態をラッチ回路１６０がラッチしているので、出
力駆動回路１７０は、低レベルの冗長アドレシング信号
ＲＥＤｎを継続出力することになる。したがって、当該
冗長セルのワードラインあるいはビットラインが駆動さ
れることはない。
出力駆動回路１７０が低レベルの冗長アドレシング信号
ＲＥＤｎを出力している状態から、アドレスがリセット
されることなくクロック信号ＣＬＫが再び低レベルに遷
移すると、転送回路１５０により第１のノードＮＤ２１
と出力ノードＮＤ２５とが電気的に分離されたうえで、
第２のスイッチ回路１４０がオフすると共にプリチャー
ジ回路１２０がオンとなるので、第１のノードＮＤ２１
がプリチャージされる。しかしながらこのときに、直前
のクロック信号ＣＬＫの高レベル時の出力ノードＮＤ２
５の状態をラッチ回路１６０がラッチしているので、出
力駆動回路１７０は、低レベルの冗長アドレシング信号
ＲＥＤｎを継続出力することになる。したがって、当該
冗長セルのワードラインあるいはビットラインが駆動さ
れることはない。
【００５０】また、クロック信号ＣＬＫの低レベル時に
第１のノードＮＤ２１及び出力ノードＮＤ２５が高レベ
ルにある状態から、該当不良セルのアドレス（ＲＡ）で
はない他のアドレス（ＵＲＡ）が第１のスイッチ回路１
３０に入力された場合、クロック信号ＣＬＫが高レベル
へ遷移すると、第１のスイッチ回路１３０及びヒューズ
ｆ１〜ｆｎを通じた接地経路ができるために第１のノー
ドＮＤ２１は低レベルとなり、これが、導通した転送回
路１５０を通じて出力ノードＮＤ２５へ伝えられる。そ
の結果、迅速に冗長アドレシング信号ＲＥＤｎが低レベ
ルへ遷移することになる。したがって、当該冗長セルの
ワードラインあるいはビットラインの駆動は抑止され
る。
第１のノードＮＤ２１及び出力ノードＮＤ２５が高レベ
ルにある状態から、該当不良セルのアドレス（ＲＡ）で
はない他のアドレス（ＵＲＡ）が第１のスイッチ回路１
３０に入力された場合、クロック信号ＣＬＫが高レベル
へ遷移すると、第１のスイッチ回路１３０及びヒューズ
ｆ１〜ｆｎを通じた接地経路ができるために第１のノー
ドＮＤ２１は低レベルとなり、これが、導通した転送回
路１５０を通じて出力ノードＮＤ２５へ伝えられる。そ
の結果、迅速に冗長アドレシング信号ＲＥＤｎが低レベ
ルへ遷移することになる。したがって、当該冗長セルの
ワードラインあるいはビットラインの駆動は抑止され
る。
【図１】従来のダイナミック型ヒューズ回路を示した回
路図。
路図。
【図２】図１の回路における信号波形図。
【図３】従来のスタティック型ヒューズ回路を示した回
路図。
路図。
【図４】図３の回路における信号波形図。
【図５】本発明によるヒューズ回路の第１実施形態を示
した回路図。
した回路図。
【図６】図５の回路における信号波形図。
【図７】本発明によるヒューズ回路の第２実施形態を示
した回路図。
した回路図。
１０，１２０ プリチャージ回路 ２０，１３０ 第１のスイッチ回路 ３０，１４０ 第２のスイッチ回路 ４０，１５０ 転送回路 ５０，１６０ ラッチ回路 ６０，１７０ 出力駆動回路 １００ マスター制御回路 １１０ 第３のスイッチ回路 １８０ 第４のスイッチ回路（初期化回路） ｆ１〜ｆｎ スレイブヒューズ ｆｍ マスターヒューズ
Claims (20)
- 【請求項１】 不良セルに代わる冗長セルを駆動するた
めの冗長アドレシング信号を出力する半導体メモリ装置
の冗長用ヒューズ回路において、 冗長アドレシング信号の論理状態を決定する第１のノー
ドと、この第１のノードと第２のノードとの間に並列に
設けられた複数のヒューズと、これらヒューズに直列接
続され、アドレス信号に応じてオンオフする第１のスイ
ッチ回路と、アドレス入力に関した制御信号に従い前記
第１のノードをプリチャージするプリチャージ回路と、
前記制御信号に従い前記第２のノードからの電流路を形
成する第２のスイッチ回路と、冗長アドレシング信号を
発生するために、前記制御信号に従い前記第１のノード
の論理状態を出力端へ伝達する転送回路と、を備えるこ
とを特徴とする冗長用ヒューズ回路。 - 【請求項２】 転送回路の伝達出力をラッチするラッチ
回路をさらに備える請求項１記載の冗長用ヒューズ回
路。 - 【請求項３】 第１のスイッチ回路は、それぞれヒュー
ズと直列接続され、各ゲート電極にそれぞれアドレス信
号を受けるＭＯＳトランジスタで構成される請求項１又
は請求項２記載の冗長用ヒューズ回路。 - 【請求項４】 第２のスイッチ回路は、第２のノードと
接地との間に設けられ、ゲート電極に制御信号を受ける
ＭＯＳトランジスタで構成される請求項１〜３のいずれ
か１項に記載の冗長用ヒューズ回路。 - 【請求項５】 転送回路は、制御信号により制御される
ＣＭＯＳ伝達ゲートで構成される請求項１〜４のいずれ
か１項に記載の冗長用ヒューズ回路。 - 【請求項６】 不良セルを指定するアドレスにおける高
レベルとなるアドレス信号に対応するヒューズを切断す
る請求項１〜５のいずれか１項に記載の冗長用ヒューズ
回路。 - 【請求項７】 制御信号が同期クロックである請求項１
〜６のいずれか１項に記載の冗長用ヒューズ回路。 - 【請求項８】 不良セルに代わる冗長セルを駆動するた
めの冗長アドレシング信号を出力する半導体メモリ装置
の冗長用ヒューズ回路において、 冗長アドレシング信号の論理状態を決定する第１のノー
ドと、メモリ動作状態に関した第１の制御信号に応じ、
冗長が行われる場合にマスター信号を発生するマスター
信号発生回路と、前記マスター信号及びアドレス入力に
関した第２の制御信号に従い前記第１のノードをプリチ
ャージするプリチャージ回路と、前記第１のノードと第
２のノードとの間に並列に設けられた複数のヒューズ
と、これらヒューズに直列接続され、アドレス信号に応
じてオンオフする第１のスイッチ回路と、前記第２の制
御信号に従い前記第２のノードからの電流路を形成する
第２のスイッチ回路と、前記マスター信号に従い前記第
１のノードからの電流路を形成する第３のスイッチ回路
と、前記第２の制御信号に従い前記第１のノードの論理
状態を出力端へ伝達する転送回路と、を備えることを特
徴とする冗長用ヒューズ回路。 - 【請求項９】 転送回路の伝達出力をラッチするラッチ
回路をさらに備える請求項８記載の冗長用ヒューズ回
路。 - 【請求項１０】 第１の制御信号に従いラッチ回路の初
期化を行う第４のスイッチ回路をさらに備える請求項９
記載の冗長用ヒューズ回路。 - 【請求項１１】 第４のスイッチ回路は、ラッチ回路の
入力端と接地との間に設けられて第１の制御信号により
制御されるＭＯＳトランジスタで構成される請求項１０
記載の冗長用ヒューズ回路。 - 【請求項１２】 マスター信号発生回路は、第１の制御
信号に従い相補的にオンオフする第１のＭＯＳトランジ
スタ及び第２のＭＯＳトランジスタと、これら第１のＭ
ＯＳトランジスタと第２のＭＯＳトランジスタとの間に
直列接続されたマスターヒューズと、前記第２のＭＯＳ
トランジスタと並列に設けられ、前記マスターヒューズ
が切断されたときにマスター信号を一定論理に固定する
第３のＭＯＳトランジスタと、を有してなる請求項８〜
１１のいずれか１項に記載の冗長用ヒューズ回路。 - 【請求項１３】 プリチャージ回路は、マスター信号に
より制御されプリチャージ電圧を供給する第１のＭＯＳ
トランジスタと、この第１のＭＯＳトランジスタに直列
接続され、第２の制御信号により制御されて第１のノー
ドへプリチャージ電圧を提供する第２のＭＯＳトランジ
スタと、を有してなる請求項８〜１２のいずれか１項に
記載の冗長用ヒューズ回路。 - 【請求項１４】 プリチャージ回路は、第２のＭＯＳト
ランジスタに並列接続され、第１のノードの反転論理で
制御される第３のＭＯＳトランジスタをさらに有する請
求項１３記載の冗長用ヒューズ回路。 - 【請求項１５】 第１のスイッチ回路は、それぞれヒュ
ーズと直列接続され、アドレス信号によりそれぞれ制御
されるＭＯＳトランジスタで構成される請求項８〜１４
のいずれか１項に記載の冗長用ヒューズ回路。 - 【請求項１６】 第２のスイッチ回路は、第２のノード
と接地との間に設けられ、第２の制御信号により制御さ
れるＭＯＳトランジスタで構成される請求項８〜１５の
いずれか１項に記載の冗長用ヒューズ回路。 - 【請求項１７】 第３のスイッチ回路は、第１のノード
と接地との間に設けられ、マスター信号により制御され
るＭＯＳトランジスタで構成される請求項８〜１６のい
ずれか１項に記載の冗長用ヒューズ回路。 - 【請求項１８】 転送回路は、第２の制御信号により制
御されるＣＭＯＳ伝達ゲートで構成される請求項８〜１
７のいずれか１項に記載の冗長用ヒューズ回路。 - 【請求項１９】 不良セルを指定するアドレスにおける
高レベルとなるアドレス信号に対応するヒューズを切断
する請求項８〜１８のいずれか１項に記載の冗長用ヒュ
ーズ回路。 - 【請求項２０】 第２の制御信号が同期クロックである
請求項８〜１９のいずれか１項に記載の冗長用ヒューズ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P51503 | 1995-12-18 | ||
| KR1019950051503A KR0173946B1 (ko) | 1995-12-18 | 1995-12-18 | 동기형 반도체 메모리 장치의 컬럼 리던던시 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09185897A true JPH09185897A (ja) | 1997-07-15 |
| JP3695614B2 JP3695614B2 (ja) | 2005-09-14 |
Family
ID=19441104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33595996A Expired - Fee Related JP3695614B2 (ja) | 1995-12-18 | 1996-12-16 | 半導体メモリ装置の冗長用ヒューズ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5862087A (ja) |
| EP (1) | EP0780764B1 (ja) |
| JP (1) | JP3695614B2 (ja) |
| KR (1) | KR0173946B1 (ja) |
| DE (1) | DE69627799T2 (ja) |
| TW (1) | TW308690B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197272A (ja) * | 2005-01-14 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 電気ヒューズ回路 |
| US7688664B2 (en) | 2006-08-18 | 2010-03-30 | Fujitsu Microelectronics Limited | Electrical fuse circuit, memory device and electronic part |
Families Citing this family (12)
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|---|---|---|---|---|
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| US6636102B1 (en) * | 2001-01-31 | 2003-10-21 | National Semiconductor Corporation | Polyfuse trim read cell |
| KR100648282B1 (ko) * | 2005-01-25 | 2006-11-23 | 삼성전자주식회사 | 반도체 메모리 장치의 결함 어드레스 저장 회로 |
| JP4620480B2 (ja) * | 2005-02-02 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7068554B1 (en) * | 2005-02-09 | 2006-06-27 | International Business Machines Corporation | Apparatus and method for implementing multiple memory redundancy with delay tracking clock |
| KR100790819B1 (ko) * | 2006-07-20 | 2008-01-02 | 삼성전자주식회사 | 반도체 집적 회로 및 그의 제조 방법 |
| KR101009337B1 (ko) * | 2008-12-30 | 2011-01-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR101204665B1 (ko) * | 2010-03-31 | 2012-11-26 | 에스케이하이닉스 주식회사 | 퓨즈회로 |
| TWI482165B (zh) * | 2011-09-13 | 2015-04-21 | Ind Tech Res Inst | 在三維晶片堆疊後可修補記憶體的技術 |
| US9053889B2 (en) * | 2013-03-05 | 2015-06-09 | International Business Machines Corporation | Electronic fuse cell and array |
| US9082511B2 (en) | 2013-06-07 | 2015-07-14 | Elite Semiconductor Memory Technology Inc. | Redundancy evaluation circuit for semiconductor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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