JP3691643B2 - ダイナミック型カラムリダンダンシ駆動回路 - Google Patents
ダイナミック型カラムリダンダンシ駆動回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、リダンダンシ(redundancy)メモリセルを含む半導体メモリ装置に係り、特に同期型半導体メモリ装置(Synchronous Semiconductor Memory device）のダイナミック型カラムリダンダンシ駆動回路(Dynamic Column Redundancy Driving Circuit)に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、多数のメモリセルがマトリックス状に配列されたメモリセルアレイを有する。メモリの高集積化により、１つの半導体メモリ装置を構成する全てのメモリセルを正常に形成することは、半導体製造工程の特性上期待しにくい面がある。従って、半導体メモリ装置の収率を向上させるためには、リダンダンシメモリセルを形成し、欠陥が発生したメモリセルの代りにリダンダンシメモリセルを使用する必要がある。リダンダンシメモリセルを用いる方法には、ヒューズによるコーディング方式が一般に使われる。
【０００３】
以下、本発明の理解を容易にするために、半導体の製造工程後に行われるテスト及び訂正段階を簡略に説明する。
【０００４】
半導体メモリ装置において、所定数のメモリセルは１本のワードラインにより駆動され、各ワードラインは外部から与えられたアドレスにより選択的にアクティブにされる。正常なメモリセルを駆動するワードラインは、各々外部から印加されるアドレスに対応されるように形成される。これに対して、リダンダンシメモリセルを駆動するリダンダンシワードラインに対しては、製造工程の段階ではアドレスを割り当てず、欠陥アドレスに応じてプログラム可能なヒューズボックスをワードライン毎に設ける。
【０００５】
テストの結果、メモリセルの欠陥が発見されると、該当メモリセルを駆動するワードラインを切断し、該当ワードラインに対応するアドレス(欠陥アドレス)に対してリダンダンシメモリセルが割り当てられるように、リダンダンシワードラインのヒューズボックスをプログラムする。ヒューズボックスは、多数のヒューズを含んでなるものであって、アドレスを構成するビット毎に一対のヒューズが形成され、欠陥アドレスの各ビット情報に応じて一対のヒューズの中の何れか一つが選択されて切断される。
【０００６】
このような方式でプログラムされたヒューズボックスを有するリダンダンシワードラインは、半導体チップの外部から与えられるアドレスが対応する欠陥アドレスと一致する場合にアクティブにされ、それに連結されている多数のリダンダンシメモリセルが駆動される。半導体メモリ装置のカラムリダンダンシ駆動回路は、外部から与えられるアドレスが欠陥アドレスと一致するか否かを判別して、対応するリダンダンシワードラインを駆動する回路のことであって、ダイナミック型とスタティック型とがある。
【０００７】
図１は従来技術の一例による同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示す図であり、図２は図１に示された各信号のタイミング図である。図１及び図２に示すように、ノードKは、クロックCLKがローレベルの場合、プリチャージング部110により電源電圧VCCレベルに昇圧される。クロックCLKがローレベルであれば、PMOSトランジスタ111がオンしてノードKがハイレベルになり、これがインバータ113により反転されてPMOSトランジスタ112のゲートに印加される。
【０００８】
アドレス判別部120は、外部から与えられるアドレスA0、A1、・・・、Aiが欠陥アドレスと一致する場合にはノードKのレベルをハイレベルに保持させ、一致しない場合にはノードKのレベルをローに遷移させる。駆動部130は、ノードKの信号をバッファリングしてリダンダンシワードライン駆動信号REDiを出力する。
このように動作するダイナミック型のカラムリダンダンシ駆動回路は、レイアウト面積が小さいという特性があるが、動作特性上、アドレスのリセットが行われた後にノードKのプリチャージ動作を行う必要があるため、リセット時間が非常に短かったり、存在しない場合に、動作に障害が発生するという短所がある。したがって、アドレスが高速に変更される同期型ダイナミックランダムアクセスメモリ装置(SDRAM)等には適さない。
【０００９】
図３は従来技術の他の例による同期型半導体メモリ装置のスタティック(static)型のカラムリダンダンシ駆動回路を示す図であり、図４は図２に示された各信号のタイミング図である。図３及び図４に示すように、アドレス判別部210は、アドレスA0、A1、・・・、Aiを入力する多数の伝送ゲート211A、212A、213Aと、反転されたアドレスA0B、A1B、・・・、AiBを入力する多数の伝送ゲート211B、212B、213Bと、欠陥アドレスに応じてプログラムされている多数のヒューズFA0、FA1、・・・、FAi及びFB0、FB1、・・・、FBiで構成されている。プルダウン部220は多数のNMOSトランジスタ221、222、223で構成されている。
【００１０】
駆動部230はノードL0、L1、・・・、Liの論理レベルの論理積を演算して得られるリダンダンシワードライン駆動信号REDiを出力する。このような機能を有する駆動部230は、多段の論理ゲートで構成することができ、図示の例では、第1段を2入力のNANDゲート231及び232、第２段を2入力のNORゲート233及び234、第３段を2入力のNANDゲート235、第４段をインバータ236で構成している。
【００１１】
マスターヒューズ250は、リダンダンシメモリセルが欠陥メモリセルの代りに用いられる場合は連結されたまま状態が維持され、テスト・訂正段階で切断され得る。外部からアドレスA0、A1、・・・、Aiが与えられ、駆動イネーブル信号VINTがハイレベルになると、それがインバータ241により反転されてPMOSトランジスタ240のゲート及びNMOSトランジスタ261のゲートにローレベルが印加され、PMOSトランジスタ240がオン状態になり、NMOSトランジスタ261がオフ状態になる。
【００１２】
この時、NMOSトランジスタ261のドレインはハイレベルになり、これはインバータ263により反転される。従って、ノードKはローレベルとなってアドレス判別部210の各伝送ゲート211A、211B、212A、212B、213A、213Bは各々外部から与えられるアドレス(A0、A1、・・・、Ai及び反転されたアドレスA0B、A1B、・・・、AiBを伝送することになり、プルダウン部220のNMOSトランジスタ221、222、223はオフになる。インバータ264はノードKのレベルを反転させ、各伝送ゲートを構成するPMOSトランジスタのゲートに印加する。従って、ノードL0、L1、・・・、Liは各ヒューズFA0、FA1、・・・、FAi及びFB0、FB1、・・・、FBiの切断状態に応じたレベルとなる。
【００１３】
具体的には、外部から印加されるアドレスA0、A1、・・・、Aiが欠陥アドレスと一致する場合にはノードL0、L1、・・・、Liのレベルが全てハイレベルとなり、リダンダンシワードライン駆動信号REDiもハイレベルとなる。このようなスタティック型カラムリダンダンシ駆動回路は、図１に示されたカラムリダンダンシ駆動回路とは異なり、アドレスをリセットさせたり特定ノードをプリチャージする必要がないため、高速動作に適した長所はあるが、一方で、図面から分かるように、レイアウト面積が大きいという問題点がある。
【００１４】
図５は従来技術のさらに他の例による同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示す図であり、図６は図５に示された各信号のタイミング図である。図５及び図６に示すように、プリチャージング部310は、2つのPMOSトランジスタ311及び312とインバータ313で構成されており、アドレス判別部320は、欠陥アドレスに応じてプログラムされている多数のヒューズ(FA0、FA1、・・・、FAi及びFB0、FB1、・・・、FBi)と、アドレス信号A0、A1、・・・、Ai及び反転されたアドレス信号A0B、A1B、・・・、AiBを入力する多数のNMOSトランジスタ321A、322A、323A、321B、322B、323B及びプルダウントランジスタ325で構成される。
【００１５】
放電部330はインバータ312及びNMOSトランジスタ331で構成される。イネーブル信号VINTがローレベルならインバータ312の出力はハイレベルとなり、それに応じてNMOSトランジスタはオン状態になる。NMOSトランジスタ331がオン状態になると、ノードK1はローレベルとなる。ラッチ部340は2つのインバータ341、342で構成されており、インバータ350はラッチ部340の出力を反転し、PMOSトランジスタ361、NMOSトランジスタ362及びインバータ363で構成された伝送ゲート360は、クロックCLKがハイレベルの場合にオン状態になりノードKの出力をノードK1に伝送する。
【００１６】
図５に示されているダイナミック型のカラムリダンダンシ駆動回路は、伝送ゲート360をオンさせてノードKの信号をラッチ部340に伝達する前にノードKの電荷を放電させるべきである。ところが、ノードKが十分に放電される前に伝送ゲート360をオンさせるため、スキューの発生による誤動作を起す恐れがある。また、伝送ゲート360、放電部330及びラッチ部340等を必要とするため、レイアウト面積が大きくなる他、クロックCLKにより制御される伝送ゲート360による信号遅延が発生するという問題点がある。
【００１７】
【発明が解決しょうとする課題】
本発明は、上記の事情に鑑みてなされたものであり、その目的は、スキュー発生を抑制しうる同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を提供することにある。
【００１８】
本発明の他の目的は、高速動作に有利で、かつ、レイアウト面積を縮小可能な同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路は、第1ノードと、クロックの第1位相で前記第1ノードをプリチャージするプリチャージ部と、第1ノードに連結され、欠陥アドレスにより選択的に切断されている多数のヒューズを含み、前記クロックの第2位相で外部から印加されるアドレスが欠陥アドレスと一致するか否かに応じて前記第1ノードの論理を変更させるアドレス判別部と、クロックを遅延するクロック遅延部と、クロック遅延部の出力により前記アドレス判別手段の出力を駆動する駆動部とを具備する。
【００２０】
アドレス判別部は、例えば、外部から印加されるアドレスに応じて選択的にターンオンする多数の第1及び第2NMOSトランジスタと、多数の第1及び第2ヒューズと、プルダウントランジスタを含む。プルダウントランジスタは、例えば、ドレインが前記第1NMOSトランジスタ及び第2NMOSトランジスタのソースに共通で連結され、ソースが接地され、前記クロックによりゲーティングされる。第1及び第2ヒューズは、例えば、欠陥アドレス及び反転された欠陥アドレスに応じて選択的に切断されている。第1及び第2NMOSトランジスタは、例えば、各々アドレス及び反転されたアドレスによりゲーティングされる。遅延部は、例えば、多数のインバータで構成することができる。駆動部は、例えば、第1ノードと遅延部との出力を入力するNANDゲートと、NANDゲートの出力を反転するインバータで構成することができる。
【００２１】
【発明の実施の形態】
次いで、添付図面を参照しながら本発明の好適な実施の形態に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路について詳しく説明する。
【００２２】
図７は本発明の好適な実施の形態に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示したものであり、図８は図７に示された各信号のタイミング図である。
【００２３】
図７及び図８に示すように、ダイナミック型カラムリダンダンシ駆動回路は、プリチャージング部410と、アドレス判別部420と、駆動部430と、クロック遅延部440とを含む。プリチャージング部410は、2つのPMOSトランジスタ411及び412とインバータ413で構成されており、クロックCLKがローレベルの場合にノードKを電源電圧VCCに昇圧する。
【００２４】
アドレス判別部420は、多数のヒューズFA0、FA1、・・・、FAi及びFB0、FB1、・・・、FBiと、多数のNMOSトランジスタら421A、421B、422A、422B、・・・、423A、423Bと、プルダウントランジスタ425とで構成されている。具体的には、このアドレス判定部420では、１つのヒューズと一つのNMOSトランジスタが、ノードKとプルダウントランジスタ425との間に直列に連結されている。そして、NMOSトランジスタ421A、422A、・・・、423A、421B、422B、・・・、423Bの各ゲートには、それぞれアドレス信号A0、A1、・・・、Ai信号、反転されたアドレス信号A0B、A1B、...、AiBが接続されている。なお、例えば、アドレス信号A0Bは、アドレス信号A0の反転信号である。
【００２５】
０〜ｉのビット幅のアドレスを構成する各ビットには、一対のヒューズ（例えば、FA0、FB0）が対応しており、各ヒューズはテスト段階において検出された欠陥アドレスに対応するように予めプログラムされている。ヒューズにアドレスをプログラムするには、前述したように、欠陥アドレスを構成する各ビットデータに応じて一対のヒューズを選択的に切断すればよい。例えば、欠陥アドレスが”010”の場合には、最初のビットに該当するヒューズFA0、FB0のうちヒューズFB0を切断し、２番目のビットに該当するヒューズFA1、FB1のうちヒューズFA1を切断し、3番目のビットに該当するヒューズFA2、FB2のうちヒューズFB2を切断することになる。
【００２６】
このように、欠陥アドレスに応じてヒューズアレーがプログラムされ、各ヒューズに直列に連結されているNMOSトランジスタのゲートには外部から与えられるアドレス信号A0、A1、・・・、Ai及び反転されたアドレスA0B、A1B、・・・、AiBのうち該当する信号が印加される。
【００２７】
ノードKとプルダウントランジスタ425との間には多数の経路が存在し、各経路は１つのヒューズと、アドレスA0、A1、・・・、Ai及び反転されたアドレスA0B、A1B、・・・、AiBの各ビット信号により制御されるNMOSトランジスタで構成されている。
【００２８】
このような構成を有するアドレス判別部420において、外部から与えられたアドレスが欠陥アドレスと一致する場合には、ノードKとプルダウントランジスタ425とを連結する複数の経路のいずれの経路も導通しない（NMOSトランジスタがオンしない）ため、ノードKはプリチャージされた状態、即ちハイレベルをそのまま維持することになる。一方、外部から与えられたアドレスが欠陥アドレスと一致しない場合には、少なくとも１つ以上の電流経路が導通する（NMOSトランジスタがオンする）ため、ノードKはローレベルとなる。
【００２９】
プルダウントランジスタ425は、クロックCLKがハイレベルの場合にオン状態になり、この状態でノードKのレベルを判定することによりアドレスの判別が行われる。
【００３０】
外部から与えられたアドレスが欠陥アドレスと一致せず、ノードKのレベルがローレベルに遷移する場合には、図８に示すように、放電時間が必要になる。従って、ノードKの電荷が十分に放電される前にノードKの信号を検出すると、誤動作することになる。クロック遅延部440は、ノードKの電荷が十分に放電された後にノードkの信号レベルを検出するために、クロックCLKがハイレベルになってから所定時間が経過した後に駆動部430がノードKの出力を伝達し得るようにタイミング制御を行う。
【００３１】
図７に示す実施の形態において、駆動部430は、クロック遅延部440により遅延されたクロックとノードKの信号とを入力するNANDゲート431と、NANDゲート431の出力を反転するインバータ432とで構成されている。一方、クロック遅延部440は、例えば、多数のインバータ441、442で構成することができる。図８において、CLKはクロック信号を、Ai/ABiはアドレス信号及び反転アドレス信号を、Dはクロック遅延部440の出力を、REDiはリダンダンシワードライン駆動信号を、RCSLはリダンダンシカラム選択信号を各々示す。
【００３２】
図９は、上記の同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路と関連するリダンダンシカラム選択信号発生部を示す回路図である。この回路は、2つのPMOSトランジスタ510及び520と、NMOSトランジスタ530と、ラッチ部で構成される。このラッチ部は、2つのインバータ540及び550で構成されている。
【００３３】
PCSLP信号は、カラム選択ラインプリチャージ信号であり、クロックを所定時間遅延して反転させた信号である。このPCSLP信号は、PMOSトランジスタ520のゲートに印加される。PMOSトランジスタ510のゲート及びNMOSトランジスタ530のゲートには、リダンダンシワードライン駆動信号REDiが印加される。
【００３４】
リダンダンシワードライン駆動信号REDi及びPCSLP信号がローレベルの場合は、ノード560がハイレベルになり、これによりリダンダンシカラム選択信号RCSL信号がローレベルになる。この回路は、図７に示すカラムリダンダンシ駆動回路の出力端に付加して該当するワードラインを駆動するために好適である。
【００３５】
【発明の効果】
このような同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路は、第１ノードがプリチャージングされた後に、外部から与えられるアドレスが欠陥アドレスと一致しなくなることにより該第１ノードがローレベルに遷移する場合に発生し得るスキューを抑制することができる他、高速動作が可能であり、更に、半導体チップとして具現する場合の配置設計(layout)の際に要求される面積を小さくすることができる。
【００３６】
【図面の簡単な説明】
【図１】従来技術の一例による同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示したものである。
【図２】図１に示された各信号のタイミング図である。
【図３】従来技術の他の例による同期型半導体メモリ装置のスタティック型カラムリダンダンシ駆動回路を示したものである。
【図４】図２に示された各信号のタイミング図である。
【図５】従来技術のさらに他の例による同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示したものである。
【図６】図５に示された各信号のタイミング図である。
【図７】本発明の好適な実施の形態に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示したものである。
【図８】図７に示された各信号のタイミング図である。
【図９】本発明の好適な実施の形態に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路と関連するリダンダンシカラム選択信号発生部を示す回路図である。
【発明の属する技術分野】
本発明は、リダンダンシ(redundancy)メモリセルを含む半導体メモリ装置に係り、特に同期型半導体メモリ装置(Synchronous Semiconductor Memory device）のダイナミック型カラムリダンダンシ駆動回路(Dynamic Column Redundancy Driving Circuit)に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、多数のメモリセルがマトリックス状に配列されたメモリセルアレイを有する。メモリの高集積化により、１つの半導体メモリ装置を構成する全てのメモリセルを正常に形成することは、半導体製造工程の特性上期待しにくい面がある。従って、半導体メモリ装置の収率を向上させるためには、リダンダンシメモリセルを形成し、欠陥が発生したメモリセルの代りにリダンダンシメモリセルを使用する必要がある。リダンダンシメモリセルを用いる方法には、ヒューズによるコーディング方式が一般に使われる。
【０００３】
以下、本発明の理解を容易にするために、半導体の製造工程後に行われるテスト及び訂正段階を簡略に説明する。
【０００４】
半導体メモリ装置において、所定数のメモリセルは１本のワードラインにより駆動され、各ワードラインは外部から与えられたアドレスにより選択的にアクティブにされる。正常なメモリセルを駆動するワードラインは、各々外部から印加されるアドレスに対応されるように形成される。これに対して、リダンダンシメモリセルを駆動するリダンダンシワードラインに対しては、製造工程の段階ではアドレスを割り当てず、欠陥アドレスに応じてプログラム可能なヒューズボックスをワードライン毎に設ける。
【０００５】
テストの結果、メモリセルの欠陥が発見されると、該当メモリセルを駆動するワードラインを切断し、該当ワードラインに対応するアドレス(欠陥アドレス)に対してリダンダンシメモリセルが割り当てられるように、リダンダンシワードラインのヒューズボックスをプログラムする。ヒューズボックスは、多数のヒューズを含んでなるものであって、アドレスを構成するビット毎に一対のヒューズが形成され、欠陥アドレスの各ビット情報に応じて一対のヒューズの中の何れか一つが選択されて切断される。
【０００６】
このような方式でプログラムされたヒューズボックスを有するリダンダンシワードラインは、半導体チップの外部から与えられるアドレスが対応する欠陥アドレスと一致する場合にアクティブにされ、それに連結されている多数のリダンダンシメモリセルが駆動される。半導体メモリ装置のカラムリダンダンシ駆動回路は、外部から与えられるアドレスが欠陥アドレスと一致するか否かを判別して、対応するリダンダンシワードラインを駆動する回路のことであって、ダイナミック型とスタティック型とがある。
【０００７】
図１は従来技術の一例による同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示す図であり、図２は図１に示された各信号のタイミング図である。図１及び図２に示すように、ノードKは、クロックCLKがローレベルの場合、プリチャージング部110により電源電圧VCCレベルに昇圧される。クロックCLKがローレベルであれば、PMOSトランジスタ111がオンしてノードKがハイレベルになり、これがインバータ113により反転されてPMOSトランジスタ112のゲートに印加される。
【０００８】
アドレス判別部120は、外部から与えられるアドレスA0、A1、・・・、Aiが欠陥アドレスと一致する場合にはノードKのレベルをハイレベルに保持させ、一致しない場合にはノードKのレベルをローに遷移させる。駆動部130は、ノードKの信号をバッファリングしてリダンダンシワードライン駆動信号REDiを出力する。
このように動作するダイナミック型のカラムリダンダンシ駆動回路は、レイアウト面積が小さいという特性があるが、動作特性上、アドレスのリセットが行われた後にノードKのプリチャージ動作を行う必要があるため、リセット時間が非常に短かったり、存在しない場合に、動作に障害が発生するという短所がある。したがって、アドレスが高速に変更される同期型ダイナミックランダムアクセスメモリ装置(SDRAM)等には適さない。
【０００９】
図３は従来技術の他の例による同期型半導体メモリ装置のスタティック(static)型のカラムリダンダンシ駆動回路を示す図であり、図４は図２に示された各信号のタイミング図である。図３及び図４に示すように、アドレス判別部210は、アドレスA0、A1、・・・、Aiを入力する多数の伝送ゲート211A、212A、213Aと、反転されたアドレスA0B、A1B、・・・、AiBを入力する多数の伝送ゲート211B、212B、213Bと、欠陥アドレスに応じてプログラムされている多数のヒューズFA0、FA1、・・・、FAi及びFB0、FB1、・・・、FBiで構成されている。プルダウン部220は多数のNMOSトランジスタ221、222、223で構成されている。
【００１０】
駆動部230はノードL0、L1、・・・、Liの論理レベルの論理積を演算して得られるリダンダンシワードライン駆動信号REDiを出力する。このような機能を有する駆動部230は、多段の論理ゲートで構成することができ、図示の例では、第1段を2入力のNANDゲート231及び232、第２段を2入力のNORゲート233及び234、第３段を2入力のNANDゲート235、第４段をインバータ236で構成している。
【００１１】
マスターヒューズ250は、リダンダンシメモリセルが欠陥メモリセルの代りに用いられる場合は連結されたまま状態が維持され、テスト・訂正段階で切断され得る。外部からアドレスA0、A1、・・・、Aiが与えられ、駆動イネーブル信号VINTがハイレベルになると、それがインバータ241により反転されてPMOSトランジスタ240のゲート及びNMOSトランジスタ261のゲートにローレベルが印加され、PMOSトランジスタ240がオン状態になり、NMOSトランジスタ261がオフ状態になる。
【００１２】
この時、NMOSトランジスタ261のドレインはハイレベルになり、これはインバータ263により反転される。従って、ノードKはローレベルとなってアドレス判別部210の各伝送ゲート211A、211B、212A、212B、213A、213Bは各々外部から与えられるアドレス(A0、A1、・・・、Ai及び反転されたアドレスA0B、A1B、・・・、AiBを伝送することになり、プルダウン部220のNMOSトランジスタ221、222、223はオフになる。インバータ264はノードKのレベルを反転させ、各伝送ゲートを構成するPMOSトランジスタのゲートに印加する。従って、ノードL0、L1、・・・、Liは各ヒューズFA0、FA1、・・・、FAi及びFB0、FB1、・・・、FBiの切断状態に応じたレベルとなる。
【００１３】
具体的には、外部から印加されるアドレスA0、A1、・・・、Aiが欠陥アドレスと一致する場合にはノードL0、L1、・・・、Liのレベルが全てハイレベルとなり、リダンダンシワードライン駆動信号REDiもハイレベルとなる。このようなスタティック型カラムリダンダンシ駆動回路は、図１に示されたカラムリダンダンシ駆動回路とは異なり、アドレスをリセットさせたり特定ノードをプリチャージする必要がないため、高速動作に適した長所はあるが、一方で、図面から分かるように、レイアウト面積が大きいという問題点がある。
【００１４】
図５は従来技術のさらに他の例による同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示す図であり、図６は図５に示された各信号のタイミング図である。図５及び図６に示すように、プリチャージング部310は、2つのPMOSトランジスタ311及び312とインバータ313で構成されており、アドレス判別部320は、欠陥アドレスに応じてプログラムされている多数のヒューズ(FA0、FA1、・・・、FAi及びFB0、FB1、・・・、FBi)と、アドレス信号A0、A1、・・・、Ai及び反転されたアドレス信号A0B、A1B、・・・、AiBを入力する多数のNMOSトランジスタ321A、322A、323A、321B、322B、323B及びプルダウントランジスタ325で構成される。
【００１５】
放電部330はインバータ312及びNMOSトランジスタ331で構成される。イネーブル信号VINTがローレベルならインバータ312の出力はハイレベルとなり、それに応じてNMOSトランジスタはオン状態になる。NMOSトランジスタ331がオン状態になると、ノードK1はローレベルとなる。ラッチ部340は2つのインバータ341、342で構成されており、インバータ350はラッチ部340の出力を反転し、PMOSトランジスタ361、NMOSトランジスタ362及びインバータ363で構成された伝送ゲート360は、クロックCLKがハイレベルの場合にオン状態になりノードKの出力をノードK1に伝送する。
【００１６】
図５に示されているダイナミック型のカラムリダンダンシ駆動回路は、伝送ゲート360をオンさせてノードKの信号をラッチ部340に伝達する前にノードKの電荷を放電させるべきである。ところが、ノードKが十分に放電される前に伝送ゲート360をオンさせるため、スキューの発生による誤動作を起す恐れがある。また、伝送ゲート360、放電部330及びラッチ部340等を必要とするため、レイアウト面積が大きくなる他、クロックCLKにより制御される伝送ゲート360による信号遅延が発生するという問題点がある。
【００１７】
【発明が解決しょうとする課題】
本発明は、上記の事情に鑑みてなされたものであり、その目的は、スキュー発生を抑制しうる同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を提供することにある。
【００１８】
本発明の他の目的は、高速動作に有利で、かつ、レイアウト面積を縮小可能な同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路は、第1ノードと、クロックの第1位相で前記第1ノードをプリチャージするプリチャージ部と、第1ノードに連結され、欠陥アドレスにより選択的に切断されている多数のヒューズを含み、前記クロックの第2位相で外部から印加されるアドレスが欠陥アドレスと一致するか否かに応じて前記第1ノードの論理を変更させるアドレス判別部と、クロックを遅延するクロック遅延部と、クロック遅延部の出力により前記アドレス判別手段の出力を駆動する駆動部とを具備する。
【００２０】
アドレス判別部は、例えば、外部から印加されるアドレスに応じて選択的にターンオンする多数の第1及び第2NMOSトランジスタと、多数の第1及び第2ヒューズと、プルダウントランジスタを含む。プルダウントランジスタは、例えば、ドレインが前記第1NMOSトランジスタ及び第2NMOSトランジスタのソースに共通で連結され、ソースが接地され、前記クロックによりゲーティングされる。第1及び第2ヒューズは、例えば、欠陥アドレス及び反転された欠陥アドレスに応じて選択的に切断されている。第1及び第2NMOSトランジスタは、例えば、各々アドレス及び反転されたアドレスによりゲーティングされる。遅延部は、例えば、多数のインバータで構成することができる。駆動部は、例えば、第1ノードと遅延部との出力を入力するNANDゲートと、NANDゲートの出力を反転するインバータで構成することができる。
【００２１】
【発明の実施の形態】
次いで、添付図面を参照しながら本発明の好適な実施の形態に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路について詳しく説明する。
【００２２】
図７は本発明の好適な実施の形態に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示したものであり、図８は図７に示された各信号のタイミング図である。
【００２３】
図７及び図８に示すように、ダイナミック型カラムリダンダンシ駆動回路は、プリチャージング部410と、アドレス判別部420と、駆動部430と、クロック遅延部440とを含む。プリチャージング部410は、2つのPMOSトランジスタ411及び412とインバータ413で構成されており、クロックCLKがローレベルの場合にノードKを電源電圧VCCに昇圧する。
【００２４】
アドレス判別部420は、多数のヒューズFA0、FA1、・・・、FAi及びFB0、FB1、・・・、FBiと、多数のNMOSトランジスタら421A、421B、422A、422B、・・・、423A、423Bと、プルダウントランジスタ425とで構成されている。具体的には、このアドレス判定部420では、１つのヒューズと一つのNMOSトランジスタが、ノードKとプルダウントランジスタ425との間に直列に連結されている。そして、NMOSトランジスタ421A、422A、・・・、423A、421B、422B、・・・、423Bの各ゲートには、それぞれアドレス信号A0、A1、・・・、Ai信号、反転されたアドレス信号A0B、A1B、...、AiBが接続されている。なお、例えば、アドレス信号A0Bは、アドレス信号A0の反転信号である。
【００２５】
０〜ｉのビット幅のアドレスを構成する各ビットには、一対のヒューズ（例えば、FA0、FB0）が対応しており、各ヒューズはテスト段階において検出された欠陥アドレスに対応するように予めプログラムされている。ヒューズにアドレスをプログラムするには、前述したように、欠陥アドレスを構成する各ビットデータに応じて一対のヒューズを選択的に切断すればよい。例えば、欠陥アドレスが”010”の場合には、最初のビットに該当するヒューズFA0、FB0のうちヒューズFB0を切断し、２番目のビットに該当するヒューズFA1、FB1のうちヒューズFA1を切断し、3番目のビットに該当するヒューズFA2、FB2のうちヒューズFB2を切断することになる。
【００２６】
このように、欠陥アドレスに応じてヒューズアレーがプログラムされ、各ヒューズに直列に連結されているNMOSトランジスタのゲートには外部から与えられるアドレス信号A0、A1、・・・、Ai及び反転されたアドレスA0B、A1B、・・・、AiBのうち該当する信号が印加される。
【００２７】
ノードKとプルダウントランジスタ425との間には多数の経路が存在し、各経路は１つのヒューズと、アドレスA0、A1、・・・、Ai及び反転されたアドレスA0B、A1B、・・・、AiBの各ビット信号により制御されるNMOSトランジスタで構成されている。
【００２８】
このような構成を有するアドレス判別部420において、外部から与えられたアドレスが欠陥アドレスと一致する場合には、ノードKとプルダウントランジスタ425とを連結する複数の経路のいずれの経路も導通しない（NMOSトランジスタがオンしない）ため、ノードKはプリチャージされた状態、即ちハイレベルをそのまま維持することになる。一方、外部から与えられたアドレスが欠陥アドレスと一致しない場合には、少なくとも１つ以上の電流経路が導通する（NMOSトランジスタがオンする）ため、ノードKはローレベルとなる。
【００２９】
プルダウントランジスタ425は、クロックCLKがハイレベルの場合にオン状態になり、この状態でノードKのレベルを判定することによりアドレスの判別が行われる。
【００３０】
外部から与えられたアドレスが欠陥アドレスと一致せず、ノードKのレベルがローレベルに遷移する場合には、図８に示すように、放電時間が必要になる。従って、ノードKの電荷が十分に放電される前にノードKの信号を検出すると、誤動作することになる。クロック遅延部440は、ノードKの電荷が十分に放電された後にノードkの信号レベルを検出するために、クロックCLKがハイレベルになってから所定時間が経過した後に駆動部430がノードKの出力を伝達し得るようにタイミング制御を行う。
【００３１】
図７に示す実施の形態において、駆動部430は、クロック遅延部440により遅延されたクロックとノードKの信号とを入力するNANDゲート431と、NANDゲート431の出力を反転するインバータ432とで構成されている。一方、クロック遅延部440は、例えば、多数のインバータ441、442で構成することができる。図８において、CLKはクロック信号を、Ai/ABiはアドレス信号及び反転アドレス信号を、Dはクロック遅延部440の出力を、REDiはリダンダンシワードライン駆動信号を、RCSLはリダンダンシカラム選択信号を各々示す。
【００３２】
図９は、上記の同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路と関連するリダンダンシカラム選択信号発生部を示す回路図である。この回路は、2つのPMOSトランジスタ510及び520と、NMOSトランジスタ530と、ラッチ部で構成される。このラッチ部は、2つのインバータ540及び550で構成されている。
【００３３】
PCSLP信号は、カラム選択ラインプリチャージ信号であり、クロックを所定時間遅延して反転させた信号である。このPCSLP信号は、PMOSトランジスタ520のゲートに印加される。PMOSトランジスタ510のゲート及びNMOSトランジスタ530のゲートには、リダンダンシワードライン駆動信号REDiが印加される。
【００３４】
リダンダンシワードライン駆動信号REDi及びPCSLP信号がローレベルの場合は、ノード560がハイレベルになり、これによりリダンダンシカラム選択信号RCSL信号がローレベルになる。この回路は、図７に示すカラムリダンダンシ駆動回路の出力端に付加して該当するワードラインを駆動するために好適である。
【００３５】
【発明の効果】
このような同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路は、第１ノードがプリチャージングされた後に、外部から与えられるアドレスが欠陥アドレスと一致しなくなることにより該第１ノードがローレベルに遷移する場合に発生し得るスキューを抑制することができる他、高速動作が可能であり、更に、半導体チップとして具現する場合の配置設計(layout)の際に要求される面積を小さくすることができる。
【００３６】
【図面の簡単な説明】
【図１】従来技術の一例による同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示したものである。
【図２】図１に示された各信号のタイミング図である。
【図３】従来技術の他の例による同期型半導体メモリ装置のスタティック型カラムリダンダンシ駆動回路を示したものである。
【図４】図２に示された各信号のタイミング図である。
【図５】従来技術のさらに他の例による同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示したものである。
【図６】図５に示された各信号のタイミング図である。
【図７】本発明の好適な実施の形態に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路を示したものである。
【図８】図７に示された各信号のタイミング図である。
【図９】本発明の好適な実施の形態に係る同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路と関連するリダンダンシカラム選択信号発生部を示す回路図である。
Claims (5)
- クロックに同期して動作する同期型半導体メモリ装置のダイナミック型カラムリダンダンシ駆動回路において、
第１ノードと、
前記クロックの第１位相で前記第１ノードをプリチャージするプリチャージ部と、
前記第１ノードに連結され、欠陥アドレスに応じて選択的に切断されている複数のヒューズを含み、前記クロックの第２位相で外部から与えられるアドレスが欠陥アドレスと一致するか否かに応じて前記第１ノードの論理レベルを変更させるアドレス判別部と、
前記クロックを遅延させるクロック遅延部と、
前記クロック遅延部の出力により前記アドレス判別部の出力を駆動する駆動部と、
リダンダンシカラム選択信号を発生するリダンダンシカラム選択信号発生部とを備え、
前記リダンダンシカラム選択信号発生部は、
前記駆動部から出力されるリダンダンシワードライン駆動信号がゲートに入力されるＰＭＯＳトランジスタと、
前記クロックを所定時間遅延させると共に反転させて得られる信号がゲートに入力されるＰＭＯＳトランジスタと、
前記リダンダンシワードライン駆動信号がゲートに入力されるＮＭＯＳトランジスタと、
第２ノードの信号をラッチしつつ反転して前記リダンダンシカラム選択信号を発生するラッチ部とを有し、
前記２つのＰＭＯＳトランジスタは電源端子と前記第２ノードとの間に直列に連結され、前記ＮＭＯＳトランジスタは前記第２ノードと接地端子との間に連結されている、
ことを特徴とするダイナミック型カラムリダンダンシ駆動回路。 - 前記アドレス判別部は、
外部から与えられるアドレスによりスイッチングする複数の第１ＮＭＯＳトランジスタと、
外部から与えられる反転されたアドレスによりスイッチングする複数の第２ＮＭＯＳトランジスタと、
ドレインが前記第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタのソースに共通に連結され、ソースが接地されており、ゲートが前記クロックに連結されたプルダウントランジスタと、
各々前記第１ノードと前記第１ＮＭＯＳトランジスタとの間に連結され、欠陥アドレスに応じて選択的に切断された複数の第１ヒューズと、
各々前記第１ノードと前記第２ＮＭＯＳトランジスタとの間に連結され、反転された欠陥アドレスに応じて選択的に切断された複数の第２ヒューズと、
を有することを特徴とする請求項１に記載のダイナミック型カラムリダンダンシ駆動回路。 - 前記クロック遅延部は、前記クロックを入力として直列に連結された複数のインバータを具備することを特徴とする請求項１に記載のダイナミック型カラムリダンダンシ駆動回路。
- 前記駆動部は、
前記遅延部の出力と前記第１ノードのレベルが入力される第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力を反転する第１インバータと、
を有することを特徴とする請求項１に記載のダイナミック型カラムリダンダンシ駆動回路。 - 前記プリチャージ部は、
ドレインが電源電圧に連結され、ソースが前記第１ノードに連結され、ゲートが前記クロックに連結された第１ＰＭＯＳトランジスタと、
前記第１ノードの論理レベルを反転する第２インバータと、
ドレインが電源電圧に連結され、ソースが前記第１ノードに連結され、ゲートが前記第２インバータの出力に連結された第２ＰＭＯＳトランジスタと、
を有することを特徴とする請求項１に記載のダイナミック型カラムリダンダンシ駆動回路。
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