JPH0918317A - Ｍｏｓゲート型電力用半導体素子を用いた高電圧側スイッチ回路 - Google Patents
Ｍｏｓゲート型電力用半導体素子を用いた高電圧側スイッチ回路Info
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- JPH0918317A JPH0918317A JP8088290A JP8829096A JPH0918317A JP H0918317 A JPH0918317 A JP H0918317A JP 8088290 A JP8088290 A JP 8088290A JP 8829096 A JP8829096 A JP 8829096A JP H0918317 A JPH0918317 A JP H0918317A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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Abstract
(57)【要約】
【課題】 指令通りにオンできない事態を回避しつつ、
誘導性負荷に対しても容易にターンオフでき、意に反し
て導通することのないようにする。 【解決手段】 ＭＯＳゲート型電力用素子２０を有する
高電圧型スイッチが、その電力用素子２０のゲートとソ
ースとの間に接続された制御用ＭＯＳＦＥＴ５３を含む
制御用回路を備える。この電力用素子２０をオンおよび
オフさせる入力信号の信号線がレベル変換回路に接続さ
れ、レベル変換回路は制御用ＭＯＳＦＥＴ５３のゲート
を駆動するインバータ回路に接続されている。このよう
にすると、制御用ＭＯＳＦＥＴは、ターンオフ過程にお
いて電力用ＭＯＳＦＥＴのターンオンを防止する。負の
高クランプ電圧によってｄｉ／ｄｔを大きくしてターン
オフ中の電流を低減させることによりターンオフ時間を
短縮する。電力用ＭＯＳＦＥＴ素子は、Ｖccが低くて出
力電圧が負のときはいつもオン不可能となる。
誘導性負荷に対しても容易にターンオフでき、意に反し
て導通することのないようにする。 【解決手段】 ＭＯＳゲート型電力用素子２０を有する
高電圧型スイッチが、その電力用素子２０のゲートとソ
ースとの間に接続された制御用ＭＯＳＦＥＴ５３を含む
制御用回路を備える。この電力用素子２０をオンおよび
オフさせる入力信号の信号線がレベル変換回路に接続さ
れ、レベル変換回路は制御用ＭＯＳＦＥＴ５３のゲート
を駆動するインバータ回路に接続されている。このよう
にすると、制御用ＭＯＳＦＥＴは、ターンオフ過程にお
いて電力用ＭＯＳＦＥＴのターンオンを防止する。負の
高クランプ電圧によってｄｉ／ｄｔを大きくしてターン
オフ中の電流を低減させることによりターンオフ時間を
短縮する。電力用ＭＯＳＦＥＴ素子は、Ｖccが低くて出
力電圧が負のときはいつもオン不可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積化されたＭＯ
Ｓゲート型電力用半導体素子に関するものであり、更に
詳しくは、接地された負荷をＭＯＳゲート型電力用半導
体素子に対する少ない電力消費で駆動する高電圧側スイ
ッチ（a high side switch)の迅速なターンオフを可能
にする新規な回路に関する。
Ｓゲート型電力用半導体素子に関するものであり、更に
詳しくは、接地された負荷をＭＯＳゲート型電力用半導
体素子に対する少ない電力消費で駆動する高電圧側スイ
ッチ（a high side switch)の迅速なターンオフを可能
にする新規な回路に関する。
【０００２】
【従来の技術】集積化された制御回路を有する一つ又は
複数のＭＯＳゲート型電力用半導体素子を使用する高電
圧側スイッチはよく知られており、例えば、本発明の譲
受人であるインターナショナル・レクティファイア社(In
ternational Rectifier Corporation)によって製造され
ているＩＲ６０００という素子がある。このような素子
が自動車での使用におけるように誘導性の負荷を駆動す
るとき、ＭＯＳゲート型素子は、ターンオフが容易では
なく、ターンオフ中に誘導性電流によって相当な量の電
力を消費しなければならないこともある。さらに、高電
圧側スイッチのためのロジック・グランド(logic groun
d)が負荷回路のグランドとは異なる電位にあるとき、Ｍ
ＯＳゲート型電力用半導体素子は、意に反して導通し、
その素子を破壊しうる大きい電力を消費するようになる
こともある。
複数のＭＯＳゲート型電力用半導体素子を使用する高電
圧側スイッチはよく知られており、例えば、本発明の譲
受人であるインターナショナル・レクティファイア社(In
ternational Rectifier Corporation)によって製造され
ているＩＲ６０００という素子がある。このような素子
が自動車での使用におけるように誘導性の負荷を駆動す
るとき、ＭＯＳゲート型素子は、ターンオフが容易では
なく、ターンオフ中に誘導性電流によって相当な量の電
力を消費しなければならないこともある。さらに、高電
圧側スイッチのためのロジック・グランド(logic groun
d)が負荷回路のグランドとは異なる電位にあるとき、Ｍ
ＯＳゲート型電力用半導体素子は、意に反して導通し、
その素子を破壊しうる大きい電力を消費するようになる
こともある。
【０００３】これらの問題を解消する回路が知られてい
るが、このような回路は新たな問題を引き起こし、これ
により、出力電圧が主たるＭＯＳゲート型電力用半導体
素子のゲートをクランプする制御用ＭＯＳＦＥＴの閾値
電圧よりも低くなれば、主たるＭＯＳゲート型電力用半
導体素子を指令通りにオンさせることができなくなる。
るが、このような回路は新たな問題を引き起こし、これ
により、出力電圧が主たるＭＯＳゲート型電力用半導体
素子のゲートをクランプする制御用ＭＯＳＦＥＴの閾値
電圧よりも低くなれば、主たるＭＯＳゲート型電力用半
導体素子を指令通りにオンさせることができなくなる。
【０００４】
【発明が解決しようとする課題】そこで本発明では、指
令通りにオンできない事態を回避しつつ、誘導性負荷に
対しても容易にターンオフでき、意に反して導通するこ
とのないようにしたＭＯＳゲート型電力用半導体素子を
使用する高電圧側スイッチ回路を提供することを目的と
する。
令通りにオンできない事態を回避しつつ、誘導性負荷に
対しても容易にターンオフでき、意に反して導通するこ
とのないようにしたＭＯＳゲート型電力用半導体素子を
使用する高電圧側スイッチ回路を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明によれば、ターン
オフ信号に応じて電力用半導体素子のゲートをそのソー
スまたは他の電力用端子に接続する制御用ＭＯＳＦＥＴ
を制御するために新規な回路が提供される。レベル変換
回路が入力信号線をインバータ回路に接続し、インバー
タ回路は制御用ＭＯＳＦＥＴに接続されて、出力電圧が
負のときに制御用ＭＯＳＦＥＴをオンさせることができ
るようになっている。
オフ信号に応じて電力用半導体素子のゲートをそのソー
スまたは他の電力用端子に接続する制御用ＭＯＳＦＥＴ
を制御するために新規な回路が提供される。レベル変換
回路が入力信号線をインバータ回路に接続し、インバー
タ回路は制御用ＭＯＳＦＥＴに接続されて、出力電圧が
負のときに制御用ＭＯＳＦＥＴをオンさせることができ
るようになっている。
【０００６】この制御用ＭＯＳＦＥＴの閾値電圧は、電
力用半導体素子の閾値電圧よりも低くなるように選定さ
れていて、導通することにより、電力用半導体素子が導
通する前にその電力用半導体素子のゲートをそのソース
に短絡させる。このようにして、ターンオフの過程にお
いて電力用半導体素子の意図しないターンオンを防止す
る。そのとき、より高い負のクランプ電圧をその回路に
印加してターンオフ中のｄｉ／ｄｔを増大させることに
より、ターンオフ時間を短縮することができる。また、
制御用ＭＯＳＦＥＴを駆動するレベル変換回路を使用し
て意図通りのターンオン信号で電力用半導体素子をオン
させることができる。
力用半導体素子の閾値電圧よりも低くなるように選定さ
れていて、導通することにより、電力用半導体素子が導
通する前にその電力用半導体素子のゲートをそのソース
に短絡させる。このようにして、ターンオフの過程にお
いて電力用半導体素子の意図しないターンオンを防止す
る。そのとき、より高い負のクランプ電圧をその回路に
印加してターンオフ中のｄｉ／ｄｔを増大させることに
より、ターンオフ時間を短縮することができる。また、
制御用ＭＯＳＦＥＴを駆動するレベル変換回路を使用し
て意図通りのターンオン信号で電力用半導体素子をオン
させることができる。
【０００７】
【発明の実施の形態】まず図１を参照すると、そこには
モノリシックなチップ内に形成された高電圧側スイッチ
の主要構成要素から成る回路図が示されている。ここに
示すように、ＮチャネルのＭＯＳゲート型電力用半導体
素子２０が主たる電力用素子であり、制御要素と同一の
モノリシックなチップ内に形成されている。そして、こ
のモノリシック・チップはパッケージ２１に収められて
いる。電力用半導体素子２０は、ＮチャネルのパワーＭ
ＯＳＦＥＴとして示されているが、ＩＧＢＴのような他
の如何なるＭＯＳゲート型の素子又はその種の他のもの
であってもよい。
モノリシックなチップ内に形成された高電圧側スイッチ
の主要構成要素から成る回路図が示されている。ここに
示すように、ＮチャネルのＭＯＳゲート型電力用半導体
素子２０が主たる電力用素子であり、制御要素と同一の
モノリシックなチップ内に形成されている。そして、こ
のモノリシック・チップはパッケージ２１に収められて
いる。電力用半導体素子２０は、ＮチャネルのパワーＭ
ＯＳＦＥＴとして示されているが、ＩＧＢＴのような他
の如何なるＭＯＳゲート型の素子又はその種の他のもの
であってもよい。
【０００８】図１に示す回路は、ＭＯＳＦＥＴ２０のド
レインに接続されるＶcc入力電圧端子２２、および、Ｍ
ＯＳＦＥＴ２０のソースに接続される出力端子２３を有
している。端子２２、２３はパッケージ２１の端子とな
る。このパッケージ２１は、ロジックのグランドピン２
４および入力信号ピン２５とともに、点線で輪郭が図示
されている。
レインに接続されるＶcc入力電圧端子２２、および、Ｍ
ＯＳＦＥＴ２０のソースに接続される出力端子２３を有
している。端子２２、２３はパッケージ２１の端子とな
る。このパッケージ２１は、ロジックのグランドピン２
４および入力信号ピン２５とともに、点線で輪郭が図示
されている。
【０００９】また、ＭＯＳＦＥＴ２０と同一のチップに
は、従来型のチャージポンプ回路２６、ターンオフ用Ｎ
チャネルＭＯＳＦＥＴ２７、＊論理制御回路２８、およ
び、そのチップの例えば電圧や電流、温度の状態を監視
して選ばれた状態の下でＭＯＳＦＥＴ２０をオフさせる
保護回路２９が内蔵されている。論理制御回路２８への
入力端子２５は使用者のマイクロコントローラなどに接
続されていて、所定のシーケンスで所定の条件の下でＭ
ＯＳＦＥＴをオンおよびオフさせる。
は、従来型のチャージポンプ回路２６、ターンオフ用Ｎ
チャネルＭＯＳＦＥＴ２７、＊論理制御回路２８、およ
び、そのチップの例えば電圧や電流、温度の状態を監視
して選ばれた状態の下でＭＯＳＦＥＴ２０をオフさせる
保護回路２９が内蔵されている。論理制御回路２８への
入力端子２５は使用者のマイクロコントローラなどに接
続されていて、所定のシーケンスで所定の条件の下でＭ
ＯＳＦＥＴをオンおよびオフさせる。
【００１０】出力端子２３は、それ自身の電力用グラン
ド(power ground)３１に接続された負荷３０に接続可能
である。この電力用グランドは、ロジックのグランド端
子２４と同一の電位にあるものとされている。負荷３０
の代表的なものは、自動車で用いられる負荷などであっ
て、自動車で使用された場合には約１２ボルトとなる電
圧Ｖccで動作できる。チャージポンプ２６は、電力用Ｍ
ＯＳＦＥＴ２０をオンさせることができるＶccよりも高
い５〜１０ボルトの電圧を、ＭＯＳＦＥＴ２０のゲート
に供給する。
ド(power ground)３１に接続された負荷３０に接続可能
である。この電力用グランドは、ロジックのグランド端
子２４と同一の電位にあるものとされている。負荷３０
の代表的なものは、自動車で用いられる負荷などであっ
て、自動車で使用された場合には約１２ボルトとなる電
圧Ｖccで動作できる。チャージポンプ２６は、電力用Ｍ
ＯＳＦＥＴ２０をオンさせることができるＶccよりも高
い５〜１０ボルトの電圧を、ＭＯＳＦＥＴ２０のゲート
に供給する。
【００１１】補助ＭＯＳＦＥＴ２７は、ＭＯＳＦＥＴ２
７がオンのときにＭＯＳＦＥＴ２０のゲートをグランド
に接続することによってＭＯＳＦＥＴ２０をオフさせる
ために使用される。
７がオンのときにＭＯＳＦＥＴ２０のゲートをグランド
に接続することによってＭＯＳＦＥＴ２０をオフさせる
ために使用される。
【００１２】図１に示した回路には二つの大きな問題が
ある。第１の問題は負荷３０が誘導性負荷のときに顕著
に現れる。誘導性負荷を駆動すると、出力電圧はＭＯＳ
ＦＥＴ２０のターンオフの際に（−Ｖgs）にクランプさ
れる。ここでＶgsは、負荷電流が流れている状態のＭＯ
ＳＦＥＴ２０におけるゲートとソースの間の電圧であ
る。この電圧は、通常３〜５ボルトである。ターンオフ
中の負荷インダクタンスにおける負の低電圧によりソー
ス電流についてのｄｉ／ｄｔが小さい値となり、したが
って電流が零になるまでに長時間を要することになる。
この結果、ＭＯＳＦＥＴ２０における電力消費がより大
きくなり、負荷に対する応答時間が長くなる。
ある。第１の問題は負荷３０が誘導性負荷のときに顕著
に現れる。誘導性負荷を駆動すると、出力電圧はＭＯＳ
ＦＥＴ２０のターンオフの際に（−Ｖgs）にクランプさ
れる。ここでＶgsは、負荷電流が流れている状態のＭＯ
ＳＦＥＴ２０におけるゲートとソースの間の電圧であ
る。この電圧は、通常３〜５ボルトである。ターンオフ
中の負荷インダクタンスにおける負の低電圧によりソー
ス電流についてのｄｉ／ｄｔが小さい値となり、したが
って電流が零になるまでに長時間を要することになる。
この結果、ＭＯＳＦＥＴ２０における電力消費がより大
きくなり、負荷に対する応答時間が長くなる。
【００１３】この現象は、図２（ａ）、２（ｂ）および
２（ｃ）からわかる。このように、入力端子は信号を時
刻ｔ1に論理制御回路２８に与え、論理制御回路２８は
図２（ａ）に示すターンオフ信号を生成する（ＭＯＳＦ
ＥＴ２７のゲートにおけるＨｉｇｈ信号）。そのとき、
ＭＯＳＦＥＴ２７は図２（ａ）、２（ｂ）および２
（ｃ）における時刻ｔ1にオンし、負荷電圧（図２
（ｂ））が（−Ｖgs）に向かって減少し始める。そのと
き負荷電流は時刻ｔ2において零に到達するまで緩やか
に減少し（図２（ｃ））、負荷電圧は零に戻る。
２（ｃ）からわかる。このように、入力端子は信号を時
刻ｔ1に論理制御回路２８に与え、論理制御回路２８は
図２（ａ）に示すターンオフ信号を生成する（ＭＯＳＦ
ＥＴ２７のゲートにおけるＨｉｇｈ信号）。そのとき、
ＭＯＳＦＥＴ２７は図２（ａ）、２（ｂ）および２
（ｃ）における時刻ｔ1にオンし、負荷電圧（図２
（ｂ））が（−Ｖgs）に向かって減少し始める。そのと
き負荷電流は時刻ｔ2において零に到達するまで緩やか
に減少し（図２（ｃ））、負荷電圧は零に戻る。
【００１４】第２の問題は、電力用グランド３１例えば
自動車のシャシーの電位がロジック・グランド２４の電
位と異なるときに図１に示した回路において生じる。こ
れは、寄生インダクタンスや、抵抗、腐食、コネクタが
偶発的に外れること等によって生じる可能性がある。こ
れにより、図１において電池４０によって示されている
オフセット電圧が生じる。このオフセット電圧によりロ
ジック・グランドが電力用グランド３１に対して電力用
ＭＯＳＦＥＴ２０の閾値電圧である１以上高くなれば、
電力用ＭＯＳＦＥＴ２０が大電流をＶcc端子２２からグ
ランド３１へと流し、ＭＯＳＦＥＴ２０において多くの
電力を消費する。これにより高電圧側スイッチの破壊に
至るおそれがある。
自動車のシャシーの電位がロジック・グランド２４の電
位と異なるときに図１に示した回路において生じる。こ
れは、寄生インダクタンスや、抵抗、腐食、コネクタが
偶発的に外れること等によって生じる可能性がある。こ
れにより、図１において電池４０によって示されている
オフセット電圧が生じる。このオフセット電圧によりロ
ジック・グランドが電力用グランド３１に対して電力用
ＭＯＳＦＥＴ２０の閾値電圧である１以上高くなれば、
電力用ＭＯＳＦＥＴ２０が大電流をＶcc端子２２からグ
ランド３１へと流し、ＭＯＳＦＥＴ２０において多くの
電力を消費する。これにより高電圧側スイッチの破壊に
至るおそれがある。
【００１５】上述の欠点は、図３に示すように適切なク
ランプ回路を図１の回路に追加することにより解消され
てきた。ここに示すように、チャージポンプ２６とＭＯ
ＳＦＥＴ２０との間に、抵抗５０、抵抗５１、ツェナー
・ダイオード５２、および第２の制御用ＭＯＳＦＥＴす
なわちトランジスタ５３から成るクランプ回路が追加さ
れている。トランジスタ５３は、電力用ＭＯＳＦＥＴ２
０の閾値電圧よりも低い閾値電圧を有するように設計さ
れている。この既知の構成は、本発明の譲受人であるイ
ンターナショナル・レクティファイア社によって製造さ
れているＩＲ６０００という高電圧側スイッチにおいて
採用されている。
ランプ回路を図１の回路に追加することにより解消され
てきた。ここに示すように、チャージポンプ２６とＭＯ
ＳＦＥＴ２０との間に、抵抗５０、抵抗５１、ツェナー
・ダイオード５２、および第２の制御用ＭＯＳＦＥＴす
なわちトランジスタ５３から成るクランプ回路が追加さ
れている。トランジスタ５３は、電力用ＭＯＳＦＥＴ２
０の閾値電圧よりも低い閾値電圧を有するように設計さ
れている。この既知の構成は、本発明の譲受人であるイ
ンターナショナル・レクティファイア社によって製造さ
れているＩＲ６０００という高電圧側スイッチにおいて
採用されている。
【００１６】図３に示す回路では、ＭＯＳＦＥＴ２０は
オンしていて負荷が駆動されているものとする。いまＭ
ＯＳＦＥＴ２７へのオフ信号がＨｉｇｈに変化すると
（図４（ａ）および４（ｂ）における時刻ｔ1）、ＭＯ
ＳＦＥＴ２７は「オン」に切り換わる。これによりＭＯ
ＳＦＥＴ２０のゲートの電荷がグランドへ放電され、Ｍ
ＯＳＦＥＴ２０はオフする（図４（ｂ）におけるゲート
電圧Ｖg20参照）。負荷３０が誘導性であって電力用グ
ランド３１がロジック・グランド２４よりも低ければ、
端子２３における出力電圧Ｖ23が負の値になる。
オンしていて負荷が駆動されているものとする。いまＭ
ＯＳＦＥＴ２７へのオフ信号がＨｉｇｈに変化すると
（図４（ａ）および４（ｂ）における時刻ｔ1）、ＭＯ
ＳＦＥＴ２７は「オン」に切り換わる。これによりＭＯ
ＳＦＥＴ２０のゲートの電荷がグランドへ放電され、Ｍ
ＯＳＦＥＴ２０はオフする（図４（ｂ）におけるゲート
電圧Ｖg20参照）。負荷３０が誘導性であって電力用グ
ランド３１がロジック・グランド２４よりも低ければ、
端子２３における出力電圧Ｖ23が負の値になる。
【００１７】したがって図４（ｂ）に示すように、ソー
ス電圧は（−ＶTH53）（ＭＯＳＦＥＴ５３の閾値電圧の
負値）まで低下し、その結果、図４（ｂ）における時刻
ｔ2においてトランジスタ５３がオンし、ＭＯＳＦＥＴ
２０のゲートをそのソースに接続する。これは、ＭＯＳ
ＦＥＴ５３がＭＯＳＦＥＴ２０よりも低い閾値電圧を有
しているため、ＭＯＳＦＥＴ２０が導通を開始する前に
生じる。出力電圧Ｖ23が負のより大きい値になると、Ｍ
ＯＳＦＥＴ５３がオンとなるためＭＯＳＦＥＴ２０はオ
フ状態にとどまる。
ス電圧は（−ＶTH53）（ＭＯＳＦＥＴ５３の閾値電圧の
負値）まで低下し、その結果、図４（ｂ）における時刻
ｔ2においてトランジスタ５３がオンし、ＭＯＳＦＥＴ
２０のゲートをそのソースに接続する。これは、ＭＯＳ
ＦＥＴ５３がＭＯＳＦＥＴ２０よりも低い閾値電圧を有
しているため、ＭＯＳＦＥＴ２０が導通を開始する前に
生じる。出力電圧Ｖ23が負のより大きい値になると、Ｍ
ＯＳＦＥＴ５３がオンとなるためＭＯＳＦＥＴ２０はオ
フ状態にとどまる。
【００１８】上記の過程において、抵抗５１およびツェ
ナー・ダイオード５２はＭＯＳＦＥＴ５３におけるゲー
トとソースの間の電圧を安全な値に制限する。抵抗５０
はＭＯＳＦＥＴ５３を流れる電流を制限する。
ナー・ダイオード５２はＭＯＳＦＥＴ５３におけるゲー
トとソースの間の電圧を安全な値に制限する。抵抗５０
はＭＯＳＦＥＴ５３を流れる電流を制限する。
【００１９】出力電圧が到達する実際の負の電圧（−Ｖ
CLAMP）（図４（ｂ））は、外部回路の状態に依存し、
グランドのオフセット値、ＭＯＳＦＥＴ２０のアバラン
シェ電圧または内部のクランプ電圧である。この電圧
は、図２に示すＶgsONよりもかなり高くなる可能性があ
り、これによって、ｄｉ／ｄｔが図２（ｃ）に示すｄｉ
／ｄｔよりも大きくなり、スイッチがより速くオフす
る。これによって得られる電圧（−ＶCLAMP）と増大し
たｄｉ／ｄｔも、図２（ｂ）および２（ｃ）において点
線でそれぞれ示されている。
CLAMP）（図４（ｂ））は、外部回路の状態に依存し、
グランドのオフセット値、ＭＯＳＦＥＴ２０のアバラン
シェ電圧または内部のクランプ電圧である。この電圧
は、図２に示すＶgsONよりもかなり高くなる可能性があ
り、これによって、ｄｉ／ｄｔが図２（ｃ）に示すｄｉ
／ｄｔよりも大きくなり、スイッチがより速くオフす
る。これによって得られる電圧（−ＶCLAMP）と増大し
たｄｉ／ｄｔも、図２（ｂ）および２（ｃ）において点
線でそれぞれ示されている。
【００２０】図３に示した従来の回路は、図１に示した
回路に対して言及された二つの問題を解決するが、新た
な問題をもたらす。このように、端子２３における出力
電圧Ｖ23はＭＯＳＦＥＴ５３の負の閾値電圧（−Ｖth）
よりも低くなるが、パワーＭＯＳＦＥＴ２０をオンさせ
ることはできない。この動作は、図５（ａ）および５
（ｂ）に示されている。図５（ａ）は入力信号の補信号
を示し、これはオフ信号としてＭＯＳＦＥＴ２７のゲー
トに印加される。図５（ａ）では、時刻ｔ1においてオ
フ信号がＬｏｗへと変化することにより、ＭＯＳＦＥＴ
２７をオフさせＭＯＳＦＥＴ２０をオンさせる。しか
し、図４（ｂ）について説明したように、本素子は、図
５（ｂ）における時刻ｔ1での新たなターンオン信号を
受け入れる前に、誘導性負荷がエネルギの供給を完全に
停止されるまで待機しなければならず、時刻ｔ3以降の
或る時刻、例えば時刻ｔ4まではオンすることができな
い。また、図３に示した電力用グランド３１がロジック
・グランド２４に対してＭＯＳＦＥＴ５３の閾値電圧以
上低下すると、ＭＯＳＦＥＴ２０をオンさせることがで
きなくなる。
回路に対して言及された二つの問題を解決するが、新た
な問題をもたらす。このように、端子２３における出力
電圧Ｖ23はＭＯＳＦＥＴ５３の負の閾値電圧（−Ｖth）
よりも低くなるが、パワーＭＯＳＦＥＴ２０をオンさせ
ることはできない。この動作は、図５（ａ）および５
（ｂ）に示されている。図５（ａ）は入力信号の補信号
を示し、これはオフ信号としてＭＯＳＦＥＴ２７のゲー
トに印加される。図５（ａ）では、時刻ｔ1においてオ
フ信号がＬｏｗへと変化することにより、ＭＯＳＦＥＴ
２７をオフさせＭＯＳＦＥＴ２０をオンさせる。しか
し、図４（ｂ）について説明したように、本素子は、図
５（ｂ）における時刻ｔ1での新たなターンオン信号を
受け入れる前に、誘導性負荷がエネルギの供給を完全に
停止されるまで待機しなければならず、時刻ｔ3以降の
或る時刻、例えば時刻ｔ4まではオンすることができな
い。また、図３に示した電力用グランド３１がロジック
・グランド２４に対してＭＯＳＦＥＴ５３の閾値電圧以
上低下すると、ＭＯＳＦＥＴ２０をオンさせることがで
きなくなる。
【００２１】本発明は、図６に示す回路で開示されてい
るようにして、図３の回路の他の利点を保持しつつ上記
問題を解消する。図６に示した構成要素のうち図１およ
び図３に示した構成要素と同じものは、同一の識別符号
を有し、同一の機能を持っている。追加された構成要素
は、抵抗６０、６１および６２と、ＭＯＳＦＥＴ６３、
６４、６５および６６と、バイポーラ・トランジスタ６
７と、ツェナー・ダイオード６８、６９および７０であ
る。構成要素６０、６１、６３、６４、６５、６８およ
び６９は、ＭＯＳＦＥＴ５３のためのレベル変換器とし
て機能する。構成要素６２、６６、６７および７０は、
入力オフ信号に対するインバータとして機能し、Ｖccを
基準としている。
るようにして、図３の回路の他の利点を保持しつつ上記
問題を解消する。図６に示した構成要素のうち図１およ
び図３に示した構成要素と同じものは、同一の識別符号
を有し、同一の機能を持っている。追加された構成要素
は、抵抗６０、６１および６２と、ＭＯＳＦＥＴ６３、
６４、６５および６６と、バイポーラ・トランジスタ６
７と、ツェナー・ダイオード６８、６９および７０であ
る。構成要素６０、６１、６３、６４、６５、６８およ
び６９は、ＭＯＳＦＥＴ５３のためのレベル変換器とし
て機能する。構成要素６２、６６、６７および７０は、
入力オフ信号に対するインバータとして機能し、Ｖccを
基準としている。
【００２２】図６に示した新規な回路は以下のように動
作する。トランジスタ６６および２７へのオフ信号がＨ
ｉｇｈであれば、この回路は図３の回路のように動作す
る。すなわち、トランジスタ６６はオンとなり、節点８
０はＬｏｗとなる。さらに、節点８１は、トランジスタ
６７のＶbeにツェナー・ダイオード７０のツェナー電圧
を加えた値だけ負となり、トランジスタ６４および６５
を同一のものとすることにより、同一の抵抗６０と６１
に等しい電流が流れ、その結果、抵抗６０と６１におい
て同一の電圧降下が生じる。したがって、節点８２の電
位は節点８３よりも低くなる。トランジスタ６５のゲー
トはその閾値電圧Ｖth付近にまでバイアスされているた
め、トランジスタ６３はその閾値Ｖthよりも低い値にバ
イアスされてオフ状態となる。ＭＯＳＦＥＴ６３がオフ
状態であるため、この回路の残りの部分は、入力信号す
なわちオフ信号がＨｉｇｈのとき、図３について説明し
たように動作する。
作する。トランジスタ６６および２７へのオフ信号がＨ
ｉｇｈであれば、この回路は図３の回路のように動作す
る。すなわち、トランジスタ６６はオンとなり、節点８
０はＬｏｗとなる。さらに、節点８１は、トランジスタ
６７のＶbeにツェナー・ダイオード７０のツェナー電圧
を加えた値だけ負となり、トランジスタ６４および６５
を同一のものとすることにより、同一の抵抗６０と６１
に等しい電流が流れ、その結果、抵抗６０と６１におい
て同一の電圧降下が生じる。したがって、節点８２の電
位は節点８３よりも低くなる。トランジスタ６５のゲー
トはその閾値電圧Ｖth付近にまでバイアスされているた
め、トランジスタ６３はその閾値Ｖthよりも低い値にバ
イアスされてオフ状態となる。ＭＯＳＦＥＴ６３がオフ
状態であるため、この回路の残りの部分は、入力信号す
なわちオフ信号がＨｉｇｈのとき、図３について説明し
たように動作する。
【００２３】いま図６におけるオフ信号をＬｏｗとする
と、ＭＯＳＦＥＴ６６はオフとなり、節点８０はＨｉｇ
ｈとなる。ツェナー・ダイオード７０は、節点８１が正
となるように、［Ｖcc−Ｖbe（６７）］よりも小さいツ
ェナー電圧を有している。抵抗６０と６１による電圧降
下は同一であるため、節点８２の電位は節点８３の電位
よりも高い。ＭＯＳＦＥＴ６５のゲートはその閾値電圧
Ｖth付近までバイアスされているため、ＭＯＳＦＥＴ６
３のゲートはその閾値電圧Ｖthよりも高い値までバイア
スされていて、ＭＯＳＦＥＴ６３が導通する。これによ
り、図７（ａ）および７（ｂ）に示すように、出力電圧
がＭＯＳＦＥＴ５３の閾値電圧（−Ｖth）よりも低くて
も、ＭＯＳＦＥＴ５３がオフとなってパワーＭＯＳＦＥ
Ｔ２０がオンできるようになる。したがって、図７
（ｂ）において、図７（ａ）における入力信号がＬｏｗ
へと変化するとすぐに、時刻ｔ2においてＭＯＳＦＥＴ
２０をオンさせることができる。したがって、図３の回
路によってもたらされた主要な問題が解消される。
と、ＭＯＳＦＥＴ６６はオフとなり、節点８０はＨｉｇ
ｈとなる。ツェナー・ダイオード７０は、節点８１が正
となるように、［Ｖcc−Ｖbe（６７）］よりも小さいツ
ェナー電圧を有している。抵抗６０と６１による電圧降
下は同一であるため、節点８２の電位は節点８３の電位
よりも高い。ＭＯＳＦＥＴ６５のゲートはその閾値電圧
Ｖth付近までバイアスされているため、ＭＯＳＦＥＴ６
３のゲートはその閾値電圧Ｖthよりも高い値までバイア
スされていて、ＭＯＳＦＥＴ６３が導通する。これによ
り、図７（ａ）および７（ｂ）に示すように、出力電圧
がＭＯＳＦＥＴ５３の閾値電圧（−Ｖth）よりも低くて
も、ＭＯＳＦＥＴ５３がオフとなってパワーＭＯＳＦＥ
Ｔ２０がオンできるようになる。したがって、図７
（ｂ）において、図７（ａ）における入力信号がＬｏｗ
へと変化するとすぐに、時刻ｔ2においてＭＯＳＦＥＴ
２０をオンさせることができる。したがって、図３の回
路によってもたらされた主要な問題が解消される。
【００２４】また、図６に示した回路は保護機能を付加
する。すなわち、Ｖccがトランジスタ６７のＶbeにツェ
ナー・ダイオード７０のツェナー電圧を加えた値よりも
小さい場合は、節点８１の電位は、端子２３における出
力電圧が負になるときはいつも負となる。これにより、
Ｖccが低くて出力電圧が負のときはいつも、パワーＭＯ
ＳＦＥＴ２０はオフ状態に保たれる。これは望ましい保
護機能的特徴である。
する。すなわち、Ｖccがトランジスタ６７のＶbeにツェ
ナー・ダイオード７０のツェナー電圧を加えた値よりも
小さい場合は、節点８１の電位は、端子２３における出
力電圧が負になるときはいつも負となる。これにより、
Ｖccが低くて出力電圧が負のときはいつも、パワーＭＯ
ＳＦＥＴ２０はオフ状態に保たれる。これは望ましい保
護機能的特徴である。
【００２５】図６に示した回路の構成要素は、Ｎチャネ
ルＭＯＳＦＥＴとＮＰＮバイポーラトランジスタによっ
て容易に実現することができる。したがって、この回路
は容易にモノリシックな集積回路とすることができる。
説明した機能に対して他の構成要素を選定できることは
明らかであろう。
ルＭＯＳＦＥＴとＮＰＮバイポーラトランジスタによっ
て容易に実現することができる。したがって、この回路
は容易にモノリシックな集積回路とすることができる。
説明した機能に対して他の構成要素を選定できることは
明らかであろう。
【００２６】本発明の他の実施形態を図８に示す。図８
において、図６に示したものと同一の構造および機能を
持つ構成要素は同一の識別符号を有している。入力オフ
信号を受け取るインバータの変換器は、３個のＭＯＳＦ
ＥＴ９０、９１および９２から構成されている。これら
は、図６の場合のように、入力オフ信号がＬｏｗになる
と節点８１の電位がグランド電位よりも高くなり、入力
オフ信号がＨｉｇｈになると節点８１の電位がグランド
電位よりも低くなるように動作する。したがって、図８
に示した回路において図６に示した回路の利点が得られ
る。
において、図６に示したものと同一の構造および機能を
持つ構成要素は同一の識別符号を有している。入力オフ
信号を受け取るインバータの変換器は、３個のＭＯＳＦ
ＥＴ９０、９１および９２から構成されている。これら
は、図６の場合のように、入力オフ信号がＬｏｗになる
と節点８１の電位がグランド電位よりも高くなり、入力
オフ信号がＨｉｇｈになると節点８１の電位がグランド
電位よりも低くなるように動作する。したがって、図８
に示した回路において図６に示した回路の利点が得られ
る。
【００２７】本発明は特定の実施形態について説明され
たが、他の多くの変形や他の用途が当業者にとっては明
らかである。したがって、本発明は、この中での特定の
開示内容によって限定されるものではなく、請求の範囲
によってのみ限定される。
たが、他の多くの変形や他の用途が当業者にとっては明
らかである。したがって、本発明は、この中での特定の
開示内容によって限定されるものではなく、請求の範囲
によってのみ限定される。
【図１】 電力用グランドを有する負荷に接続された、
ロジック・グランドを有する従来の代表的なモノリシッ
ク高電圧側スイッチを示す回路図。
ロジック・グランドを有する従来の代表的なモノリシッ
ク高電圧側スイッチを示す回路図。
【図２】 誘導性負荷を有する図１の回路についての、
オフ信号、負荷電圧、および負荷電流を共通の時間軸で
それぞれ示す図（ａ）、（ｂ）および（ｃ）。
オフ信号、負荷電圧、および負荷電流を共通の時間軸で
それぞれ示す図（ａ）、（ｂ）および（ｃ）。
【図３】 誘導性負荷の下でターンオフ時間を短縮し、
オフセット・グランド電圧によるＭＯＳゲート型電力用
半導体素子の意に反するターンオンを防止する、図１の
従来の回路の変形例を示す回路図。
オフセット・グランド電圧によるＭＯＳゲート型電力用
半導体素子の意に反するターンオンを防止する、図１の
従来の回路の変形例を示す回路図。
【図４】 図３の回路のターンオフ信号を時間の関数と
して示す図（ａ）、および、図３のＭＯＳゲート型電力
用半導体素子についての出力電圧Ｖ23とゲート電圧Ｖg2
0を図４（ａ）と同一の時間尺度で示す図（ｂ）。
して示す図（ａ）、および、図３のＭＯＳゲート型電力
用半導体素子についての出力電圧Ｖ23とゲート電圧Ｖg2
0を図４（ａ）と同一の時間尺度で示す図（ｂ）。
【図５】 図３の回路におけるターンオフ信号の複数サ
イクルを時間の関数として示す図（ａ）、および、図３
の回路の出力電圧を図５（ａ）と同一の時間尺度で示
し、意図するターンオンの抑止を表す図（ｂ）。
イクルを時間の関数として示す図（ａ）、および、図３
の回路の出力電圧を図５（ａ）と同一の時間尺度で示
し、意図するターンオンの抑止を表す図（ｂ）。
【図６】 図６は、トランジスタ−トランジスタ・イン
バータとレベル変換回路を使用した本発明の好ましい実
施形態を示す回路図。
バータとレベル変換回路を使用した本発明の好ましい実
施形態を示す回路図。
【図７】 図６の回路におけるターンオフ信号を時間の
関数として示す図（ａ）、および、図６の回路における
出力電圧を時間の関数として示す図（ｂ）。
関数として示す図（ａ）、および、図６の回路における
出力電圧を時間の関数として示す図（ｂ）。
【図８】 インバータ回路にＣＭＯＳ回路が使用されて
いる本発明の他の実施形態を示す回路図。
いる本発明の他の実施形態を示す回路図。
２０ …ＭＯＳゲート型電力用半導体素子 ２２ …Ｖcc電圧端子 ２３ …出力端子 ２４ …ロジック・グランド端子 ２７ …ターンオフ用ＭＯＳＦＥＴ ５０、５１…抵抗 ５２ …ツェナー・ダイオード ５３、６３…制御用ＭＯＳＦＥＴ ６１、６０…変換用抵抗 ６２ …プルアップ抵抗 ６４、６５…変換用ＭＯＳＦＥＴ ６６ …ＭＯＳＦＥＴ ６７ …バイポーラ・トランジスタ ８０〜８２…節点
Claims (10)
- 【請求項１】 第１および第２電力用電極と制御用電極
とを有するＭＯＳゲート型電力用半導体素子と、該電力
用半導体素子をオフまたはオンさせるための信号を生成
する入力回路とを備える高電圧側スイッチ回路におい
て、 前記電力用半導体素子における前記第１電力用電極と前
記制御用電極との間に接続された主制御用ＭＯＳＦＥＴ
であって該主制御用ＭＯＳＦＥＴがオンすると前記電力
用半導体素子をオフさせる主制御用ＭＯＳＦＥＴと、信
号レベル変換回路と、インバータ回路とを備え、 前記信号レベル変換回路は、前記入力回路と前記インバ
ータ回路との間に接続され、 前記インバータ回路は、前記主制御用ＭＯＳＦＥＴに接
続されていてターンオフ入力信号に応じて前記主制御用
ＭＯＳＦＥＴをオンさせ、 前記主制御用ＭＯＳＦＥＴが導通する閾値電圧は、前記
ＭＯＳゲート型電力用半導体素子が導通する閾値電圧よ
りも低い、ことを特徴とする高電圧側スイッチ回路。 - 【請求項２】 請求項１に記載の回路において、前記電
力用半導体素子の前記第２電力用電極に接続されたＶcc
端子と、前記電力用半導体素子の前記第１電力用電極に
接続された出力電圧端子と、ロジック・グランド端子と
を備えることを特徴とする回路。 - 【請求項３】 請求項１または請求項２に記載の回路に
おいて、前記ＭＯＳゲート型電力用半導体素子はパワー
ＭＯＳＦＥＴであることを特徴とする回路。 - 【請求項４】 請求項２または請求項３に記載の回路に
おいて、前記電力用半導体素子および前記主制御用素子
は共通の半導体チップに集積化されたＮチャネル型素子
であり、前記インバータ回路および前記変換回路も前記
共通の半導体チップに集積化されていることを特徴とす
る回路。 - 【請求項５】 請求項２、請求項３または請求項４に記
載の回路において、前記インバータ回路は、直列に接続
され節点を持つ抵抗および第２制御用ＭＯＳＦＥＴを有
し、前記抵抗の一端は前記グランド端子に接続され、前
記第２制御用ＭＯＳＦＥＴの一端は前記出力電圧端子に
接続され、前記抵抗と前記第２制御用ＭＯＳＦＥＴとの
間の前記節点は前記主制御用ＭＯＳＦＥＴのゲートに接
続されていることを特徴とする回路。 - 【請求項６】 請求項５に記載の回路において、前記第
２制御用ＭＯＳＦＥＴのゲートと前記出力電圧端子との
間に接続されたツェナー・ダイオードを備えることを特
徴とする回路。 - 【請求項７】 請求項２ないし請求項６のいずれかに記
載の回路において、前記変換回路は、同一構成の第１お
よび第２変換用ＭＯＳＦＥＴと同一構成の第１および第
２変換用抵抗とを有し、前記第１変換用ＭＯＳＦＥＴは
前記第１変換用抵抗と直列に接続され、前記第２変換用
ＭＯＳＦＥＴは前記第２変換用抵抗と直列に接続され、
前記第１および第２変換用ＭＯＳＦＥＴは前記出力電圧
端子に接続され、前記第１変換用抵抗は前記グランド端
子に接続され、前記第１変換用ＭＯＳＦＥＴと前記第１
変換用抵抗との間の節点は前記第１および第２変換用Ｍ
ＯＳＦＥＴのゲートに接続され、前記第２変換用ＭＯＳ
ＦＥＴと前記第２変換用抵抗との間の節点は前記第２制
御用ＭＯＳＦＥＴのゲートに接続され、前記第２変換用
抵抗を前記入力回路に結合する結合回路手段を有するこ
とを特徴とする回路。 - 【請求項８】 請求項７に記載の回路において、前記結
合回路手段は、前記Ｖcc端子に接続されたプルアップ抵
抗に直列に接続されたＭＯＳＦＥＴ手段を有し、前記Ｍ
ＯＳＦＥＴ手段のゲートは前記入力回路に接続され、前
記ＭＯＳＦＥＴ手段と前記プルアップ抵抗との間の節点
はバイポーラ・トランジスタのベースに接続され、さら
に前記結合回路手段は、前記バイポーラ・トランジスタ
のエミッタと前記第２変換用抵抗との間に接続されたツ
ェナー・ダイオードを有することを特徴とする回路。 - 【請求項９】 請求項２ないし請求項８のいずれかに記
載の回路において、電流制限用抵抗を介して前記電力用
半導体素子のゲートと前記ロジック・グランド端子との
間に接続された第３ＭＯＳＦＥＴ手段を備え、前記入力
回路は該第３ＭＯＳＦＥＴ手段のゲートに接続されてい
ることを特徴とする回路。 - 【請求項１０】 請求項７に記載の回路において、前記
結合回路手段は、前記Ｖcc端子に接続されたプルアップ
抵抗に直列に接続された第１ＭＯＳＦＥＴ手段を有し、
前記第１ＭＯＳＦＥＴ手段のゲートは前記入力回路に接
続され、前記第１ＭＯＳＦＥＴ手段と前記プルアップ抵
抗との間の節点はバイポーラ・トランジスタのベースに
接続され、さらに前記結合回路手段は、前記バイポーラ
・トランジスタのエミッタと前記第２変換用抵抗との間
に接続された第２ＭＯＳＦＥＴ手段を有し、該第２ＭＯ
ＳＦＥＴ手段のゲートは該第２ＭＯＳＦＥＴ手段のドレ
インに接続されている回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/420,194 US5592117A (en) | 1995-04-11 | 1995-04-11 | Integrated MOSgated power semiconductor device with high negative clamp voltage and fail safe operation |
| US420194 | 1995-04-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918317A true JPH0918317A (ja) | 1997-01-17 |
| JP3758738B2 JP3758738B2 (ja) | 2006-03-22 |
Family
ID=23665461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08829096A Expired - Lifetime JP3758738B2 (ja) | 1995-04-11 | 1996-04-10 | Ｍｏｓゲート型電力用半導体素子を用いた高電圧側スイッチ回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5592117A (ja) |
| JP (1) | JP3758738B2 (ja) |
| KR (1) | KR100194128B1 (ja) |
| DE (1) | DE19613957A1 (ja) |
| FR (1) | FR2733100B1 (ja) |
| GB (1) | GB2299903B (ja) |
| IT (1) | IT1285198B1 (ja) |
| SG (1) | SG49866A1 (ja) |
Cited By (1)
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|---|---|---|---|---|
| JP2015023451A (ja) * | 2013-07-19 | 2015-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置及び駆動システム |
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