JPH0918317A - Mosゲート型電力用半導体素子を用いた高電圧側スイッチ回路 - Google Patents
Mosゲート型電力用半導体素子を用いた高電圧側スイッチ回路Info
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Abstract
誘導性負荷に対しても容易にターンオフでき、意に反し
て導通することのないようにする。 【解決手段】 MOSゲート型電力用素子20を有する
高電圧型スイッチが、その電力用素子20のゲートとソ
ースとの間に接続された制御用MOSFET53を含む
制御用回路を備える。この電力用素子20をオンおよび
オフさせる入力信号の信号線がレベル変換回路に接続さ
れ、レベル変換回路は制御用MOSFET53のゲート
を駆動するインバータ回路に接続されている。このよう
にすると、制御用MOSFETは、ターンオフ過程にお
いて電力用MOSFETのターンオンを防止する。負の
高クランプ電圧によってdi/dtを大きくしてターン
オフ中の電流を低減させることによりターンオフ時間を
短縮する。電力用MOSFET素子は、Vccが低くて出
力電圧が負のときはいつもオン不可能となる。
Description
Sゲート型電力用半導体素子に関するものであり、更に
詳しくは、接地された負荷をMOSゲート型電力用半導
体素子に対する少ない電力消費で駆動する高電圧側スイ
ッチ(a high side switch)の迅速なターンオフを可能
にする新規な回路に関する。
複数のMOSゲート型電力用半導体素子を使用する高電
圧側スイッチはよく知られており、例えば、本発明の譲
受人であるインターナショナル・レクティファイア社(In
ternational Rectifier Corporation)によって製造され
ているIR6000という素子がある。このような素子
が自動車での使用におけるように誘導性の負荷を駆動す
るとき、MOSゲート型素子は、ターンオフが容易では
なく、ターンオフ中に誘導性電流によって相当な量の電
力を消費しなければならないこともある。さらに、高電
圧側スイッチのためのロジック・グランド(logic groun
d)が負荷回路のグランドとは異なる電位にあるとき、M
OSゲート型電力用半導体素子は、意に反して導通し、
その素子を破壊しうる大きい電力を消費するようになる
こともある。
るが、このような回路は新たな問題を引き起こし、これ
により、出力電圧が主たるMOSゲート型電力用半導体
素子のゲートをクランプする制御用MOSFETの閾値
電圧よりも低くなれば、主たるMOSゲート型電力用半
導体素子を指令通りにオンさせることができなくなる。
令通りにオンできない事態を回避しつつ、誘導性負荷に
対しても容易にターンオフでき、意に反して導通するこ
とのないようにしたMOSゲート型電力用半導体素子を
使用する高電圧側スイッチ回路を提供することを目的と
する。
オフ信号に応じて電力用半導体素子のゲートをそのソー
スまたは他の電力用端子に接続する制御用MOSFET
を制御するために新規な回路が提供される。レベル変換
回路が入力信号線をインバータ回路に接続し、インバー
タ回路は制御用MOSFETに接続されて、出力電圧が
負のときに制御用MOSFETをオンさせることができ
るようになっている。
力用半導体素子の閾値電圧よりも低くなるように選定さ
れていて、導通することにより、電力用半導体素子が導
通する前にその電力用半導体素子のゲートをそのソース
に短絡させる。このようにして、ターンオフの過程にお
いて電力用半導体素子の意図しないターンオンを防止す
る。そのとき、より高い負のクランプ電圧をその回路に
印加してターンオフ中のdi/dtを増大させることに
より、ターンオフ時間を短縮することができる。また、
制御用MOSFETを駆動するレベル変換回路を使用し
て意図通りのターンオン信号で電力用半導体素子をオン
させることができる。
モノリシックなチップ内に形成された高電圧側スイッチ
の主要構成要素から成る回路図が示されている。ここに
示すように、NチャネルのMOSゲート型電力用半導体
素子20が主たる電力用素子であり、制御要素と同一の
モノリシックなチップ内に形成されている。そして、こ
のモノリシック・チップはパッケージ21に収められて
いる。電力用半導体素子20は、NチャネルのパワーM
OSFETとして示されているが、IGBTのような他
の如何なるMOSゲート型の素子又はその種の他のもの
であってもよい。
レインに接続されるVcc入力電圧端子22、および、M
OSFET20のソースに接続される出力端子23を有
している。端子22、23はパッケージ21の端子とな
る。このパッケージ21は、ロジックのグランドピン2
4および入力信号ピン25とともに、点線で輪郭が図示
されている。
は、従来型のチャージポンプ回路26、ターンオフ用N
チャネルMOSFET27、*論理制御回路28、およ
び、そのチップの例えば電圧や電流、温度の状態を監視
して選ばれた状態の下でMOSFET20をオフさせる
保護回路29が内蔵されている。論理制御回路28への
入力端子25は使用者のマイクロコントローラなどに接
続されていて、所定のシーケンスで所定の条件の下でM
OSFETをオンおよびオフさせる。
ド(power ground)31に接続された負荷30に接続可能
である。この電力用グランドは、ロジックのグランド端
子24と同一の電位にあるものとされている。負荷30
の代表的なものは、自動車で用いられる負荷などであっ
て、自動車で使用された場合には約12ボルトとなる電
圧Vccで動作できる。チャージポンプ26は、電力用M
OSFET20をオンさせることができるVccよりも高
い5〜10ボルトの電圧を、MOSFET20のゲート
に供給する。
7がオンのときにMOSFET20のゲートをグランド
に接続することによってMOSFET20をオフさせる
ために使用される。
ある。第1の問題は負荷30が誘導性負荷のときに顕著
に現れる。誘導性負荷を駆動すると、出力電圧はMOS
FET20のターンオフの際に(−Vgs)にクランプさ
れる。ここでVgsは、負荷電流が流れている状態のMO
SFET20におけるゲートとソースの間の電圧であ
る。この電圧は、通常3〜5ボルトである。ターンオフ
中の負荷インダクタンスにおける負の低電圧によりソー
ス電流についてのdi/dtが小さい値となり、したが
って電流が零になるまでに長時間を要することになる。
この結果、MOSFET20における電力消費がより大
きくなり、負荷に対する応答時間が長くなる。
2(c)からわかる。このように、入力端子は信号を時
刻t1に論理制御回路28に与え、論理制御回路28は
図2(a)に示すターンオフ信号を生成する(MOSF
ET27のゲートにおけるHigh信号)。そのとき、
MOSFET27は図2(a)、2(b)および2
(c)における時刻t1にオンし、負荷電圧(図2
(b))が(−Vgs)に向かって減少し始める。そのと
き負荷電流は時刻t2において零に到達するまで緩やか
に減少し(図2(c))、負荷電圧は零に戻る。
自動車のシャシーの電位がロジック・グランド24の電
位と異なるときに図1に示した回路において生じる。こ
れは、寄生インダクタンスや、抵抗、腐食、コネクタが
偶発的に外れること等によって生じる可能性がある。こ
れにより、図1において電池40によって示されている
オフセット電圧が生じる。このオフセット電圧によりロ
ジック・グランドが電力用グランド31に対して電力用
MOSFET20の閾値電圧である1以上高くなれば、
電力用MOSFET20が大電流をVcc端子22からグ
ランド31へと流し、MOSFET20において多くの
電力を消費する。これにより高電圧側スイッチの破壊に
至るおそれがある。
ランプ回路を図1の回路に追加することにより解消され
てきた。ここに示すように、チャージポンプ26とMO
SFET20との間に、抵抗50、抵抗51、ツェナー
・ダイオード52、および第2の制御用MOSFETす
なわちトランジスタ53から成るクランプ回路が追加さ
れている。トランジスタ53は、電力用MOSFET2
0の閾値電圧よりも低い閾値電圧を有するように設計さ
れている。この既知の構成は、本発明の譲受人であるイ
ンターナショナル・レクティファイア社によって製造さ
れているIR6000という高電圧側スイッチにおいて
採用されている。
オンしていて負荷が駆動されているものとする。いまM
OSFET27へのオフ信号がHighに変化すると
(図4(a)および4(b)における時刻t1)、MO
SFET27は「オン」に切り換わる。これによりMO
SFET20のゲートの電荷がグランドへ放電され、M
OSFET20はオフする(図4(b)におけるゲート
電圧Vg20参照)。負荷30が誘導性であって電力用グ
ランド31がロジック・グランド24よりも低ければ、
端子23における出力電圧V23が負の値になる。
ス電圧は(−VTH53)(MOSFET53の閾値電圧の
負値)まで低下し、その結果、図4(b)における時刻
t2においてトランジスタ53がオンし、MOSFET
20のゲートをそのソースに接続する。これは、MOS
FET53がMOSFET20よりも低い閾値電圧を有
しているため、MOSFET20が導通を開始する前に
生じる。出力電圧V23が負のより大きい値になると、M
OSFET53がオンとなるためMOSFET20はオ
フ状態にとどまる。
ナー・ダイオード52はMOSFET53におけるゲー
トとソースの間の電圧を安全な値に制限する。抵抗50
はMOSFET53を流れる電流を制限する。
CLAMP)(図4(b))は、外部回路の状態に依存し、
グランドのオフセット値、MOSFET20のアバラン
シェ電圧または内部のクランプ電圧である。この電圧
は、図2に示すVgsONよりもかなり高くなる可能性があ
り、これによって、di/dtが図2(c)に示すdi
/dtよりも大きくなり、スイッチがより速くオフす
る。これによって得られる電圧(−VCLAMP)と増大し
たdi/dtも、図2(b)および2(c)において点
線でそれぞれ示されている。
回路に対して言及された二つの問題を解決するが、新た
な問題をもたらす。このように、端子23における出力
電圧V23はMOSFET53の負の閾値電圧(−Vth)
よりも低くなるが、パワーMOSFET20をオンさせ
ることはできない。この動作は、図5(a)および5
(b)に示されている。図5(a)は入力信号の補信号
を示し、これはオフ信号としてMOSFET27のゲー
トに印加される。図5(a)では、時刻t1においてオ
フ信号がLowへと変化することにより、MOSFET
27をオフさせMOSFET20をオンさせる。しか
し、図4(b)について説明したように、本素子は、図
5(b)における時刻t1での新たなターンオン信号を
受け入れる前に、誘導性負荷がエネルギの供給を完全に
停止されるまで待機しなければならず、時刻t3以降の
或る時刻、例えば時刻t4まではオンすることができな
い。また、図3に示した電力用グランド31がロジック
・グランド24に対してMOSFET53の閾値電圧以
上低下すると、MOSFET20をオンさせることがで
きなくなる。
るようにして、図3の回路の他の利点を保持しつつ上記
問題を解消する。図6に示した構成要素のうち図1およ
び図3に示した構成要素と同じものは、同一の識別符号
を有し、同一の機能を持っている。追加された構成要素
は、抵抗60、61および62と、MOSFET63、
64、65および66と、バイポーラ・トランジスタ6
7と、ツェナー・ダイオード68、69および70であ
る。構成要素60、61、63、64、65、68およ
び69は、MOSFET53のためのレベル変換器とし
て機能する。構成要素62、66、67および70は、
入力オフ信号に対するインバータとして機能し、Vccを
基準としている。
作する。トランジスタ66および27へのオフ信号がH
ighであれば、この回路は図3の回路のように動作す
る。すなわち、トランジスタ66はオンとなり、節点8
0はLowとなる。さらに、節点81は、トランジスタ
67のVbeにツェナー・ダイオード70のツェナー電圧
を加えた値だけ負となり、トランジスタ64および65
を同一のものとすることにより、同一の抵抗60と61
に等しい電流が流れ、その結果、抵抗60と61におい
て同一の電圧降下が生じる。したがって、節点82の電
位は節点83よりも低くなる。トランジスタ65のゲー
トはその閾値電圧Vth付近にまでバイアスされているた
め、トランジスタ63はその閾値Vthよりも低い値にバ
イアスされてオフ状態となる。MOSFET63がオフ
状態であるため、この回路の残りの部分は、入力信号す
なわちオフ信号がHighのとき、図3について説明し
たように動作する。
と、MOSFET66はオフとなり、節点80はHig
hとなる。ツェナー・ダイオード70は、節点81が正
となるように、[Vcc−Vbe(67)]よりも小さいツ
ェナー電圧を有している。抵抗60と61による電圧降
下は同一であるため、節点82の電位は節点83の電位
よりも高い。MOSFET65のゲートはその閾値電圧
Vth付近までバイアスされているため、MOSFET6
3のゲートはその閾値電圧Vthよりも高い値までバイア
スされていて、MOSFET63が導通する。これによ
り、図7(a)および7(b)に示すように、出力電圧
がMOSFET53の閾値電圧(−Vth)よりも低くて
も、MOSFET53がオフとなってパワーMOSFE
T20がオンできるようになる。したがって、図7
(b)において、図7(a)における入力信号がLow
へと変化するとすぐに、時刻t2においてMOSFET
20をオンさせることができる。したがって、図3の回
路によってもたらされた主要な問題が解消される。
する。すなわち、Vccがトランジスタ67のVbeにツェ
ナー・ダイオード70のツェナー電圧を加えた値よりも
小さい場合は、節点81の電位は、端子23における出
力電圧が負になるときはいつも負となる。これにより、
Vccが低くて出力電圧が負のときはいつも、パワーMO
SFET20はオフ状態に保たれる。これは望ましい保
護機能的特徴である。
ルMOSFETとNPNバイポーラトランジスタによっ
て容易に実現することができる。したがって、この回路
は容易にモノリシックな集積回路とすることができる。
説明した機能に対して他の構成要素を選定できることは
明らかであろう。
において、図6に示したものと同一の構造および機能を
持つ構成要素は同一の識別符号を有している。入力オフ
信号を受け取るインバータの変換器は、3個のMOSF
ET90、91および92から構成されている。これら
は、図6の場合のように、入力オフ信号がLowになる
と節点81の電位がグランド電位よりも高くなり、入力
オフ信号がHighになると節点81の電位がグランド
電位よりも低くなるように動作する。したがって、図8
に示した回路において図6に示した回路の利点が得られ
る。
たが、他の多くの変形や他の用途が当業者にとっては明
らかである。したがって、本発明は、この中での特定の
開示内容によって限定されるものではなく、請求の範囲
によってのみ限定される。
ロジック・グランドを有する従来の代表的なモノリシッ
ク高電圧側スイッチを示す回路図。
オフ信号、負荷電圧、および負荷電流を共通の時間軸で
それぞれ示す図(a)、(b)および(c)。
オフセット・グランド電圧によるMOSゲート型電力用
半導体素子の意に反するターンオンを防止する、図1の
従来の回路の変形例を示す回路図。
して示す図(a)、および、図3のMOSゲート型電力
用半導体素子についての出力電圧V23とゲート電圧Vg2
0を図4(a)と同一の時間尺度で示す図(b)。
イクルを時間の関数として示す図(a)、および、図3
の回路の出力電圧を図5(a)と同一の時間尺度で示
し、意図するターンオンの抑止を表す図(b)。
バータとレベル変換回路を使用した本発明の好ましい実
施形態を示す回路図。
関数として示す図(a)、および、図6の回路における
出力電圧を時間の関数として示す図(b)。
いる本発明の他の実施形態を示す回路図。
Claims (10)
- 【請求項1】 第1および第2電力用電極と制御用電極
とを有するMOSゲート型電力用半導体素子と、該電力
用半導体素子をオフまたはオンさせるための信号を生成
する入力回路とを備える高電圧側スイッチ回路におい
て、 前記電力用半導体素子における前記第1電力用電極と前
記制御用電極との間に接続された主制御用MOSFET
であって該主制御用MOSFETがオンすると前記電力
用半導体素子をオフさせる主制御用MOSFETと、信
号レベル変換回路と、インバータ回路とを備え、 前記信号レベル変換回路は、前記入力回路と前記インバ
ータ回路との間に接続され、 前記インバータ回路は、前記主制御用MOSFETに接
続されていてターンオフ入力信号に応じて前記主制御用
MOSFETをオンさせ、 前記主制御用MOSFETが導通する閾値電圧は、前記
MOSゲート型電力用半導体素子が導通する閾値電圧よ
りも低い、ことを特徴とする高電圧側スイッチ回路。 - 【請求項2】 請求項1に記載の回路において、前記電
力用半導体素子の前記第2電力用電極に接続されたVcc
端子と、前記電力用半導体素子の前記第1電力用電極に
接続された出力電圧端子と、ロジック・グランド端子と
を備えることを特徴とする回路。 - 【請求項3】 請求項1または請求項2に記載の回路に
おいて、前記MOSゲート型電力用半導体素子はパワー
MOSFETであることを特徴とする回路。 - 【請求項4】 請求項2または請求項3に記載の回路に
おいて、前記電力用半導体素子および前記主制御用素子
は共通の半導体チップに集積化されたNチャネル型素子
であり、前記インバータ回路および前記変換回路も前記
共通の半導体チップに集積化されていることを特徴とす
る回路。 - 【請求項5】 請求項2、請求項3または請求項4に記
載の回路において、前記インバータ回路は、直列に接続
され節点を持つ抵抗および第2制御用MOSFETを有
し、前記抵抗の一端は前記グランド端子に接続され、前
記第2制御用MOSFETの一端は前記出力電圧端子に
接続され、前記抵抗と前記第2制御用MOSFETとの
間の前記節点は前記主制御用MOSFETのゲートに接
続されていることを特徴とする回路。 - 【請求項6】 請求項5に記載の回路において、前記第
2制御用MOSFETのゲートと前記出力電圧端子との
間に接続されたツェナー・ダイオードを備えることを特
徴とする回路。 - 【請求項7】 請求項2ないし請求項6のいずれかに記
載の回路において、前記変換回路は、同一構成の第1お
よび第2変換用MOSFETと同一構成の第1および第
2変換用抵抗とを有し、前記第1変換用MOSFETは
前記第1変換用抵抗と直列に接続され、前記第2変換用
MOSFETは前記第2変換用抵抗と直列に接続され、
前記第1および第2変換用MOSFETは前記出力電圧
端子に接続され、前記第1変換用抵抗は前記グランド端
子に接続され、前記第1変換用MOSFETと前記第1
変換用抵抗との間の節点は前記第1および第2変換用M
OSFETのゲートに接続され、前記第2変換用MOS
FETと前記第2変換用抵抗との間の節点は前記第2制
御用MOSFETのゲートに接続され、前記第2変換用
抵抗を前記入力回路に結合する結合回路手段を有するこ
とを特徴とする回路。 - 【請求項8】 請求項7に記載の回路において、前記結
合回路手段は、前記Vcc端子に接続されたプルアップ抵
抗に直列に接続されたMOSFET手段を有し、前記M
OSFET手段のゲートは前記入力回路に接続され、前
記MOSFET手段と前記プルアップ抵抗との間の節点
はバイポーラ・トランジスタのベースに接続され、さら
に前記結合回路手段は、前記バイポーラ・トランジスタ
のエミッタと前記第2変換用抵抗との間に接続されたツ
ェナー・ダイオードを有することを特徴とする回路。 - 【請求項9】 請求項2ないし請求項8のいずれかに記
載の回路において、電流制限用抵抗を介して前記電力用
半導体素子のゲートと前記ロジック・グランド端子との
間に接続された第3MOSFET手段を備え、前記入力
回路は該第3MOSFET手段のゲートに接続されてい
ることを特徴とする回路。 - 【請求項10】 請求項7に記載の回路において、前記
結合回路手段は、前記Vcc端子に接続されたプルアップ
抵抗に直列に接続された第1MOSFET手段を有し、
前記第1MOSFET手段のゲートは前記入力回路に接
続され、前記第1MOSFET手段と前記プルアップ抵
抗との間の節点はバイポーラ・トランジスタのベースに
接続され、さらに前記結合回路手段は、前記バイポーラ
・トランジスタのエミッタと前記第2変換用抵抗との間
に接続された第2MOSFET手段を有し、該第2MO
SFET手段のゲートは該第2MOSFET手段のドレ
インに接続されている回路。
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