JPH0918138A - 受け基板上にチップを連結するための相互連結基板の作製方法 - Google Patents

受け基板上にチップを連結するための相互連結基板の作製方法

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JPH0918138A
JPH0918138A JP8155862A JP15586296A JPH0918138A JP H0918138 A JPH0918138 A JP H0918138A JP 8155862 A JP8155862 A JP 8155862A JP 15586296 A JP15586296 A JP 15586296A JP H0918138 A JPH0918138 A JP H0918138A
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パトリス・カイラ
David Henry
デヴィッド・アンリ
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Abstract

(57)【要約】 【課題】 従来は、連結すべき電子チップが多数である
場合には、構成が複雑となり、操作時間および操作コス
トが増大するという問題があった。 【解決手段】 ａ）基板１００上に溶融可能な材料層１
０２を形成し、ｂ）誘電性材料層１０４を形成し、開口
１０６を形成するために層１０４を彫刻し、ｃ）各開口
１０６内に金属ブロック１０８を形成し、ｄ）金属ブロ
ック１０８を被覆する金属層１１０を成膜し、ｅ）金属
層１１０を彫刻して導電性トラック１１２を形成し、
ｆ）導電性トラック１１２を被覆する誘電性材料層１１
４を形成し、そして、誘電性材料層１１４を彫刻するこ
とにより開口部をこの層１１４内に形成し、ｇ）誘電性
材料層１１４内の開口部内に金属ブロックを形成し、
ｈ）溶融可能な材料１０２を加熱して相互連結基板を、
基板１００から分離する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、受け基板上にチッ
プを連結するための相互連結基板の作製方法に関するも
のである。
【０００２】相互連結基板は、例えば、プリント回路基
板のような支持体上への、１つあるいは複数の電子チッ
プの搭載に対して、媒介部材として機能する。それらの
本質的な機能は、チップの入力・出力間の非常に狭いピ
ッチと、ずっと広い間隔でプリント回路基板上に作られ
た接続端子とを調和させることである。
【０００３】したがって、本発明は、とりわけ、通常の
プリント基板上においてＶＬＳＩが使用されているよう
なエレクトロニクスに対して応用可能である。
【０００４】
【従来の技術および発明が解決しようとする課題】上述
のように、相互連結基板の本質的な機能は、受け基板の
接続端子のピッチを、チップの入出力の非常に狭いピッ
チに、調和させることである。また、他の非常に重要な
機能は、チップと受け基板との間に発生する機械的応力
を吸収することである。この応力は、主に、チップとプ
リント基板との間の熱膨張率の差に起因するものであ
る。
【０００５】図１および図２において断面図で示すよう
に、相互連結基板１０は、面１２と、この面１２とは反
対側の面１８とを備えている。面１２には、１つあるい
は複数のチップ１６に接続された入力端子１４が設けら
れており、面１８には、受け基板２２に接続された出力
端子２０が設けられている。チップ１６は、”ワイヤボ
ンディング”（図１）と称されるワイヤ接続２４、ある
いは、”フリップ−チップ”（図２）として知られてい
る技法を使用した溶融可能なマイクロボール２６、のど
ちらかにより、入力端子１４に接続されることができ
る。チップ１６は、カバー１７により覆われていること
が有利である。
【０００６】相互連結基板１０は、受け基板２２上に、
ボール２８により取り付けられている。ボール２８は、
溶融可能な材料からなるもので、出力端子２０を図示し
ない受け基板の導電性トラックへと接続するものであ
る。
【０００７】相互連結基板を受け基板へと連結している
溶融可能なボール２８は、通常、チップを相互連結基板
へと連結するマイクロボール２６よりも大きなものであ
る。したがって、無用の混乱を避けるために、溶融可能
なボール２８のことを、この明細書においては、以
下、”マクロボール”と称す。典型的な直径は、２００
〜８００μｍのオーダーである。
【０００８】これらのマクロボールは、他のいかなるタ
イプのリンクの代わりに、例えば、ピンによるリンクの
代わりに、有効に使用されている。マクロボールは、チ
ップと受け基板との間の膨張率差をより良く吸収するこ
とができる。よって、チップに作用する応力を低減する
ことができる。
【０００９】マクロボールによる支持基板上における相
互結合基板間の結合は、ＢＧＡ（”ボールグリッドアレ
イ”）として公知である。これに関しては、後記の文献
（１）を参照することができる。
【００１０】文献（１）には、また、様々なタイプの相
互連結基板、および、ＢＧＡ相互連結のために使用され
るマイクロボールについて記載されている。
【００１１】一般に、相互連結基板は、ビマレイド−ト
リアジン（bimaleid-triazine 、ＢＴ）あるいはエポキ
シガラスをベースとしている。しかしながら、剛直な相
互連結基板上におけるＢＧＡと、フレキシブルな回路上
におけるＢＧＡとでは、差がある。
【００１２】剛直な相互連結基板は、剛直なエポキシお
よびガラスファイバボード上に、例えば、シルクスクリ
ーン印刷により形成された多層構造を有している。
【００１３】このタイプの構造においては、入力端子
は、メッキされたスルーホールを介して、出力端子に、
あるいは、相互連結基板内に形成された中間金属領域に
接続されている。メッキスルーホールというのは、通
常、機械的に形成されたスルーホールであって、表面・
裏面間の電気的コンタクト、あるいは、２つの金属領域
間の電気的なコンタクトを可能とするためにメッキされ
たもののことを意味する。
【００１４】図１および図２においては、メッキスルー
ホール、および、中間金属領域は、符号３０により同様
に示されている。これらの図が断面図であることによ
り、また、すべての端子が必ずしもこの断面内にあるわ
けではないことにより、いくつかのメッキスルーホール
だけが部分的に示されている。
【００１５】公知の相互連結基板は、主として、シルク
スクリーン印刷、電解成長、等の公知の作製方法を使用
する。
【００１６】ホットプレッシング（hot pressing）によ
り得られる多層セラミック構造から形成された剛直な基
板も、また公知である。このような構造は、例えば、文
献（１）の１２頁に記載されている。
【００１７】文献（１）の６５頁および６６頁には、フ
レキシブル回路上でのＢＧＡ技術が記載されている。相
互連結基板をなすフレキシブル回路は、ＴＡＢ（Tape A
uto-matic Bonding）技術において使用されているもの
と同様の銅−ポリイミド−銅型の構造を有している。こ
の銅−ポリイミド−銅型の構造においては、絶縁体とし
てカプトン（Kapton）の商品名で売買されている材料を
使用しており、フレキシブル回路の片面あるいは両面に
は、銅導電フィルムのシルクスクリーン印刷が施されて
いる。この場合、両面間の導通は、メッキスルーホール
によりなされている。
【００１８】フレキシブル回路ストリップ上にチップを
取り付け、これらチップをパッケージンングし、その
後、ストリップがカットされる。マクロボールが設けら
れた後、受け回路基板上に配置される。
【００１９】最後に、使用されている相互連結基板の構
造にかかわらず、相互連結基板は、シルクスクリーン印
刷、ローリング（rolling） 、およびスルーホールメッ
キ技術を使用して製作される。メッキスルーホールの使
用は、チップで処理された信号を入力端子から出力端子
に向けて伝達し得る唯一の公知手段である。
【００２０】公知の相互連結基板は、チップから受け基
板への、あるいは、チップ間での高周波信号の伝達に際
して、あまり良好な特性を有していない。
【００２１】チップ（あるいは、集積回路）が、通常１
μｍのオーダーの厚さのアルミニウムからなる金属トラ
ックを使用していることに注意されたい。これらのトラ
ックは、伝送ラインを形成しており、そして、例えば、
同じ厚さの無機絶縁体を使用して絶縁されている。これ
ら伝送ラインの電気伝達特性は、１５ｍｍの最大長さま
での高周波信号の伝達を可能とする。
【００２２】したがって、集積回路は、側部に沿った長
さがまず１５ｍｍを超えないように設計されている。し
かしながら、多数のチップ間を連結しなければならない
相互連結基板においては、周波数が制限されてしまうと
いう問題が発生する。したがって、相互連結基板の電気
的特性を改善するために、相互連結基板の導電性トラッ
クの抵抗値が低減されなければならない。抵抗値の低減
は、金属トラックの厚さを増大させることを意味し、ま
た、導電領域どうしを絶縁している誘電材料の厚さを増
大させることを意味する。これは、多層セラミクスを共
に焼結するというプリント回路のための通常の技術によ
り、あるいは、ポリイミド絶縁層の厚さ（１０μｍ）を
増大させるというフレキシブル回路のための通常の技術
により達成されることができる。しかしながら、このタ
イプの操作は、端子間のピッチ分解能を制限し、そし
て、チップの入出力密度を制限する。これは、相互連結
基板の第１の機能と矛盾することになる。
【００２３】したがって、さらなる中間相互連結基板
が、通常ＭＣＭ（マルチチップモジュール）相互連結基
板と称される、多数の基板を保持するために構成された
相互連結基板が使用される。
【００２４】図３に、ＭＣＭタイプの構造の一例を示
す。この構造は、図１および図２に示す構造と同様に、
マクロボール２８が設けられた受け基板２２を備えてい
る。しかしながら、複数のチップ１６、１６’は、受け
基板２２に対して接続される必要があるだけでなく、互
いに接続される必要さえもある。そして、この場合、複
数のチップ１６、１６’は、相互連結基板１０に直接接
続されるよりも、むしろ、さらなる中間相互連結基板３
１に接続される。
【００２５】中間相互連結基板３１は、シリコン基板上
に形成されており、ポリイミド絶縁層により絶縁された
３〜５個の銅導電領域を有している。中間基板の目的
は、高速信号（すなわち、高周波信号）を、チップ間に
おいて、かつ、チップと相互連結基板１０との間におい
て、交換することである。
【００２６】中間相互連結基板３１は、多数のチップを
高速に相互連結し得るための手段を与えるものではある
けれども、受け基板上の伝達チップにおいて高価なエレ
メントを付加してしまう。また、３つの相互連結動作、
すなわち、さらなる中間相互連結基板上へのチップの相
互連結、相互連結基板上への中間基板の相互連結、およ
び、受け基板上への中間基板の移送が必要である。これ
は、操作時間および操作コストを増大させる。
【００２７】薄膜ＭＣＭタイプの構造は、また、公知で
ある。このような構造の例は、例えば、後記の文献
（２）に記載されている。
【００２８】本発明の１つの目的は、上記欠点を有しな
いような、相互連結基板の作製方法を提供することであ
る。
【００２９】本発明の他の目的は、受け基板上の複数の
チップを相互連結することができ、また、高周波信号を
伝達し得る相互連結基板の作製方法を提供することであ
る。ここでの高周波信号というのは、５０ＭＨｚを超え
る信号のことを意味している。
【００３０】〔参考文献〕 （１）”Ball Grid Array” Tech Search Internationa
l, INC. 1994. （２）”Thin Film Transfer Process for Low Cost MC
M-D Fabrication” IEEETransactions on Components P
ackaging and Manufacturing Technology, PartB, vol.
18, No. 1, February 1995, pp 42 to 46.
【００３１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の格別の目的は、受け基板上に少なくとも１
つの電子チップを連結するための相互連結基板の作製方
法であって、相互連結基板は、チップに対して接続され
ることができる入力端子を備えた第１の側と、この第１
の側とは反対側に位置すると共に受け基板に対して接続
されることができる出力端子を備えた第２の側とを具備
してなり、この場合において、 ａ）いわゆる初期基板上に溶融可能な材料の層を形成す
る工程と、 ｂ）誘電性材料からなる第１の層を形成し、相互連結基
板の出力端子に対応する開口を形成するために第１の層
を彫刻する工程と、 ｃ）それぞれの開口内に出力端子をなす金属ブロックを
形成する工程と、 ｄ）金属ブロックを被覆する金属層を成膜する工程と、 ｅ）前記ｄ）工程において形成された金属層を彫刻する
ことにより、この金属層の下に位置する誘電体材料層内
に形成された開口に対して少なくとも一部が重なってい
る導電性トラックを形成する工程と、 ｆ）導電性トラックを被覆する誘電性材料層を形成し、
そして、この誘電性材料層を彫刻することにより、前記
ｅ）工程において形成された導電性トラックの少なくと
も一部に重なる開口部を誘電性材料層内に形成する工程
と、 ｇ）前記ｆ）工程において形成された誘電性材料層内に
形成された開口部内に金属ブロックを形成する工程と、 ｈ）溶融可能な材料をこの材料の溶融温度に等しいかあ
るいは溶融温度を超える温度にまで加熱することによ
り、相互連結基板を、初期基板から分離する工程とを具
備することを特徴としている。
【００３２】本発明の一形態においては、本発明の方法
は、さらに、前記ｇ）工程と前記ｈ）工程との間に、前
記ｇ）工程において形成された各金属ブロック上に入力
端子をなす取付スタッドを形成する工程を具備すること
ができる。
【００３３】本発明の範疇においては、分離操作に際し
て、相互連結基板および／またはチップに与えることが
ないように、溶融可能な材料としては、比較的低い溶融
温度を有する材料を意図している。例えば、溶融温度
は、１００℃〜３５０℃の範囲とすることができる。
【００３４】溶融可能な材料は、錫−鉛をベースとする
合金のような金属、あるいは、熱可塑性ポリマーとする
ことができる。
【００３５】本発明の一形態においては、前記ｃ）工程
において、ブロックは、溶融可能な材料層を電極として
使用した電解成長により形成することができる。この場
合、溶融可能な材料は、導電性を有していなければなら
ない。そして、溶融可能でありかつ導電性を有する材料
の層は、２つの機能を果たす。第１に、この層は、誘電
体からなる第１のマスクに基づく金属ブロックの電解成
長を制御するに際して、電気的な接触点を形成する。こ
れらブロックは、スパッタリングではなく、電解により
形成されることが、コスト的な理由から好ましい。第２
に、この層の溶融性の観点から、構造全体を溶融材料の
溶融温度を超える程度にまで加熱することによる相互連
結基板の初期基板からの分離に際して、有効に利用され
る。非導電性の溶融可能材料に対しては、金属ブロック
は、スパッタリング、あるいは、気相蒸着により形成さ
れる。
【００３６】誘電体材料層内に形成される導電性トラッ
クおよび開口（あるいは開口部）は、入力端子への接続
に際しては狭いピッチを有するパターンが、また、出力
端子への接続に際しては広いピッチを有するパターンが
それぞれ選択されて使用されることにより彫刻がなされ
る。端子間のピッチは、隣接する２つの端子間の平均間
隔に関連している。本方法における前記ｄ）、ｅ）、
ｆ）、およびｇ）工程は、入出力端子間のピッチに大き
な差がある場合、あるいは、チップ間の複雑な相互連結
が必要とされる場合には、複数回繰り返すことができ
る。例えば、５００あるいはそれ以上の入出力端子を有
するチップを連結することが要求された場合には、単一
の金属層では、不十分である。
【００３７】この場合、相互連結基板は、誘電体材料の
複数層および導電性トラックの複数層の交互の積み重ね
となる。
【００３８】本発明の特定の実施形態によれば、溶融可
能な材料が導電性を有する場合には、１回あるいは複数
回の前記ｇ）工程において、金属ブロックは、溶融可能
な材料の層、導電性ブロック、および導電性トラックを
電極として使用した電解成長により形成される。
【００３９】本発明の他の実施形態によれば、移送され
るべき１つあるいは複数のチップは、前記ｈ）工程の直
前に相互連結基板に搭載されることができる。
【００４０】さらに、集中的に製造される場合、およ
び、多数の個別の相互連結基板を同時に製造する場合に
は、相互連結基板および／または１つあるいは複数のチ
ップを個別の要素にカットする工程を付加的に備えるこ
とができる。
【００４１】さらに、前記ｈ）工程の後に、出力端子上
に、取付スタッド、および、溶融可能な材料のボール
を、配置することも、また、可能である。溶融可能な材
料が電気的導体である場合には、導体ブロックは、相互
連結基板が分離される際に、溶融可能な材料により被覆
されたままである。したがって、この材料は、スタッド
内の材料、および、ボールがコンパチブルである場合に
は、これらスタッドを形成するための付加的な工程を要
することなく、直接的に取付スタッドをなすことができ
る。そうでなければ、取付スタッドを形成するために、
適切な材料の成膜が必要とされることになる。溶融可能
な材料が非導電性である場合には、分離後において残留
する溶融可能材料を除去するために、取付スタッドの形
成前に、クリーニング工程を行う必要がある。
【００４２】本発明の他の特徴点および利点は、図示す
るためだけのものであって決して本発明を制限するもの
ではない添付図面を参照してなされる以下の説明によ
り、より明らかとなるであろう。
【００４３】
【発明の実施の形態】図１は、既述のもので、電子チッ
プを受け基板に対して接続する相互連結基板の公知のタ
イプの構造を示す概略的な断面図である。図２は、既述
のもので、同様に、相互連結基板の公知の他のタイプの
構造を示す概略的な断面図である。図３は、既述のもの
で、複数の電子チップを有する追加的な中間基板に適し
た相互連結基板を備えるＭＣＭ構造の公知のタイプを示
す概略的な断面図である。図４〜図９は、本発明の実施
形態による相互連結基板の作製を示す概略的な断面図で
ある。図１０および図１１は、相互連結基板への溶融可
能なボールの取付、および、相互連結基板の受け基板上
への移送を示す概略的な断面図である。
【００４４】図４に示すように、電気伝導性かつ溶融可
能な材料からなる層１０２が、例えば、シリコンからな
る初期基板１００上に形成される。連続するベースを形
成しているこの層は、例えば、スパッタリング、あるい
は、気相成膜により、１μｍの程度の厚さにまで成膜す
ることができる。この層として有利な材料は、溶融温度
の理由から、６０−４０ＳｎＰｂ（錫−鉛）合金であ
る。
【００４５】誘電性材料からなる層１０４は、例えば、
ポリイミドからなる層１０４は、５μｍの程度の厚さで
層１０２上に形成される。この層１０４は、相互連結基
板の出力端子に対応する開口１０６を形成するため
に、”開口”パターンに彫刻される。図５に示すよう
に、本方法の次なるステップは、マスク開口内において
電極として導体層１０２を使用した電気分解による金属
の成長、例えば、銅の電解成長である。ブロック１０８
は、このようにして形成される。
【００４６】ブロック１０８を被覆する金属層１１０、
例えば、銅からなる金属層１１０は、スパッタリングに
より、５μｍの程度の厚さに形成される。その後、この
金属層１１０は、図６に示すような導体トラック１１２
を形成するために、トラックパターンに従って、公知の
リソグラフィー法を使用して彫刻される。導体トラック
１１２は、ブロック１０８と電気的接触状態にあるよ
う、ブロック１０８に対して少なくとも一部が重なり合
うように形作られる。トラックの向きおよび形状は、本
質的に、相互連結基板の入力および出力端子のレイアウ
トおよびピッチにより決定される。そして、トラック１
１２は、誘電性材料１１４からなる層、例えば、約５μ
ｍ厚さのポリイミド層により被覆される。
【００４７】図７に示すように、本方法は、誘電体層１
１４内に開口１１６（開口部）を形成するために、誘電
体層１１４の彫刻へと続く。この場合、彫刻による開口
１１６は、少なくとも一部が、導体トラック１１２と重
なるようにする。例えば、銅からなる導体ブロック１１
８が、これらの開口１１６内に形成される。
【００４８】層１０２、ブロック１０８、およびトラッ
ク１１２が、ブロック１１８の電解成長のための電極を
形成することが有利である。
【００４９】説明した実施形態においては、図８に示す
構造を得るために、取付スタッド１２０が、ブロック上
にそれぞれ形成される。入力端子を形成する取付スタッ
ド１２０は、例えば、ＴｉＮｉＡｕ層の成膜、および、
引き続く適切なパターンにしたがったこの層のエッチン
グにより形成することができる。
【００５０】他の実施形態においては、内部に導電トラ
ックが彫刻され、誘電体層により絶縁され、金属ブロッ
クを介して電気的に接続されるような１つあるいは複数
の金属層を付加し得ることは、明らかである。この場
合、図６および図７において図示した操作が繰り返され
る。
【００５１】ブロック１１８および取付スタッド１２０
のピッチは、１つあるいは複数のチップ１３０の入出力
のピッチに適合するよう構成される。図９に示すよう
に、このようなチップ１３０は、溶融可能なマイクロボ
ール１３２を使用して相互連結基板に接続されることが
できる。このようなマイクロボールは、層１０２の溶融
温度よりも大きな溶融温度を有する溶融可能な導電性材
料から形成されている。
【００５２】したがって、層１０２が６０−４０ＳｎＰ
ｂ合金である場合には、例えば、５−９５ＳｎＰｂ合金
をマイクロボールとして使用することができる。
【００５３】有利には、さらに、チップ１３０を、”下
方充填”（Underfill） 型の樹脂１３４という手段によ
り相互連結基板１０１に堅固に取り付けることができ、
また、カバー１３６により保護することができる。
【００５４】プロセスは、相互連結基板１０１の初期基
板１００からの分離へと続く。分離は、構造全体を加熱
プレート上に配置することにより、容易に達成すること
ができる。この場合、加熱プレートは、構造を形成して
いる材料の溶融温度を超える温度にまで層１０２を加熱
し得るものである。しかしながら、加熱の温度は、マイ
クロボールの溶融温度よりも低いことが好ましい。上記
のように６０−４０ＳｎＰｂ合金が使用されている場合
には、加熱温度は、２００℃の程度である。
【００５５】出力端子を形成するブロック１０８は、例
えば、ＡｕＮｉ取付スタッド１３８により被覆されるこ
とができる。これらスタッド１３８は、例えば、化学的
成膜手法により形成することができる。
【００５６】その後、相互連結基板は、個々の相互連結
基板に分割されるようカットされる。そして、取付スタ
ッド１３８上にマクロボール１４０が設けられる。例え
ば、これらボール１４０は、６０−４０ＳｎＰｂ合金か
ら構成することができる。これらボールの配置方法とし
ては、前出の文献（１）の６２頁を参照することができ
る。
【００５７】図１１に示すように、マクロボールは、相
互連結層１０１を、受け基板１４２上へと移送するため
に使用される。受け基板１４２は、例えば、プリント回
路基板、あるいは、導電性トラック（図示せず）を備え
た多層セラミック構造とすることができる。受け基板１
４２は、また、上面への相互連結層１０１の受取という
目的のために、取付スタッド（図示せず）を備えるもの
であっても良い。
【００５８】上述のように、溶融可能な材料のボール
は、相互連結基板とプリント回路基板との間の電気的機
械的結合を提供するだけではなく、プリント回路と相互
連結基板との間の膨張率差に起因する機械的ストレスを
低減させることもできる。
【図面の簡単な説明】
【図１】電子チップを受け基板に対して接続する相互連
結基板の公知のタイプの構造を示す概略的な断面図であ
る。
【図２】図１と同様に、相互連結基板の公知の他のタイ
プの構造を示す概略的な断面図である。
【図３】複数の電子チップを有する追加的な中間基板に
適した相互連結基板を備えるＭＣＭ構造の公知のタイプ
を示す概略的な断面図である。
【図４】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
【図５】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
【図６】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
【図７】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
【図８】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
【図９】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
【図１０】相互連結基板への溶融可能なボールの取付を
示す概略的な断面図である。
【図１１】相互連結基板の受け基板上への移送を示す概
略的な断面図である。
【符号の説明】
１００ 初期基板 １０１ 相互連結基板 １０２ 溶融可能な材料の層 １０４ 誘電性材料層からなる第１の層 １０６ 開口 １０８ 金属ブロック １１０ 金属層 １１２ 導電性トラック １１４ 誘電性材料層 １１６ 開口（開口部） １１８ 金属ブロック １３０ 電子チップ １３４ 樹脂 １３８ 取付スタッド、出力端子 １４０ マクロボール（溶融可能な材料のボール） １４２ 受け基板

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 受け基板上に少なくとも１つの電子チッ
    プを連結するための相互連結基板の作製方法であって、 前記相互連結基板（１０１）は、前記チップ（１３０）
    に対して接続されることができる入力端子を備えた第１
    の側と、該第１の側とは反対側に位置すると共に前記受
    け基板（１４２）に対して接続されることができる出力
    端子を備えた第２の側とを具備してなり、この場合にお
    いて、 ａ）いわゆる初期基板（１００）上に溶融可能な材料の
    層（１０２）を形成する工程と、 ｂ）誘電性材料からなる第１の層（１０４）を形成し、
    相互連結基板の出力端子に対応する開口（１０６）を形
    成するために前記第１の層を彫刻する工程と、 ｃ）それぞれの前記開口（１０６）内に前記出力端子を
    なす金属ブロック（１０８）を形成する工程と、 ｄ）前記金属ブロックを被覆する金属層（１１０）を成
    膜する工程と、 ｅ）前記ｄ）工程において形成された前記金属層を彫刻
    することにより、該金属層（１１０）の下に位置する前
    記誘電体材料層（１０４）内に形成された前記開口（１
    ０６）に対して少なくとも一部が重なっている導電性ト
    ラック（１１２）を形成する工程と、 ｆ）前記導電性トラック（１１２）を被覆する誘電性材
    料層（１１４）を形成し、そして、該誘電性材料層を彫
    刻することにより、前記ｅ）工程において形成された前
    記導電性トラック（１１２）の少なくとも一部に重なる
    開口部（１１６）を前記誘電性材料層内に形成する工程
    と、 ｇ）前記ｆ）工程において形成された前記誘電性材料層
    （１１４）内に形成された前記開口部内に金属ブロック
    （１１８）を形成する工程と、 ｈ）前記溶融可能な材料（１０２）を該材料の溶融温度
    に等しいかあるいは溶融温度を超える温度にまで加熱す
    ることにより、前記相互連結基板を、前記初期基板から
    分離する工程とを具備することを特徴とする相互連結基
    板の作製方法。
  2. 【請求項２】 さらに、前記ｇ）工程と前記ｈ）工程と
    の間に、 前記ｇ）工程において形成された前記金属ブロック上に
    入力端子をなす取付スタッドを形成する工程を具備する
    ことを特徴とする請求項１記載の方法。
  3. 【請求項３】 前記溶融可能な材料からなる層（１０
    ２）の形成に際して、導電性材料が使用されることを特
    徴とする請求項１記載の方法。
  4. 【請求項４】 前記溶融可能な導電性材料として、錫−
    鉛合金が使用されることを特徴とする請求項３記載の方
    法。
  5. 【請求項５】 前記ｃ）工程における前記ブロックは、
    前記溶融可能な材料層（１０２）を電極として使用した
    電解成長により形成されることを特徴とする請求項３記
    載の方法。
  6. 【請求項６】 前記ｇ）工程において、前記金属ブロッ
    ク（１１８）は、前記溶融可能な材料層（１０２）およ
    び導電性トラック（１１２）を電極として使用した電解
    成長により形成されることを特徴とする請求項３記載の
    方法。
  7. 【請求項７】 前記ｄ）、ｅ）、ｆ）、およびｇ）工程
    は、複数回繰り返されることを特徴とする請求項１記載
    の方法。
  8. 【請求項８】 前記少なくとも１つの電子チップ（１３
    ０）は、前記ｈ）工程に先立って前記相互連結基板に接
    続されることを特徴とする請求項１記載の方法。
  9. 【請求項９】 前記チップ（１３０）は、樹脂（１３
    ４）により、前記基板にさらに固定されることを特徴と
    する請求項８記載の方法。
  10. 【請求項１０】 さらに、前記相互連結基板をカットす
    る工程を具備することを特徴とする請求項１記載の方
    法。
  11. 【請求項１１】 さらに、前記ｈ）工程の後に、出力端
    子（１３８）上に溶融可能な材料のボール（１４０）
    を、直接的に、または、取付スタッドを介して配置する
    ことを特徴とする請求項１記載の方法。
  12. 【請求項１２】 前記誘電性材料としてポリイミドが使
    用されることを特徴とする請求項１記載の方法。
  13. 【請求項１３】 前記開口または開口部内に前記金属ブ
    ロックを形成するために、また、前記導電性トラックを
    形成するために、銅が使用されることを特徴とする請求
    項１記載の方法。
JP8155862A 1995-06-30 1996-06-17 受け基板上にチップを連結するための相互連結基板の作製方法 Pending JPH0918138A (ja)

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100246333B1 (ko) * 1997-03-14 2000-03-15 김영환 비 지 에이 패키지 및 그 제조방법
US6120885A (en) * 1997-07-10 2000-09-19 International Business Machines Corporation Structure, materials, and methods for socketable ball grid
US6297559B1 (en) 1997-07-10 2001-10-02 International Business Machines Corporation Structure, materials, and applications of ball grid array interconnections
US6337522B1 (en) * 1997-07-10 2002-01-08 International Business Machines Corporation Structure employing electrically conductive adhesives
FR2767604B1 (fr) * 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
JP3147087B2 (ja) * 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US6673652B1 (en) * 1998-08-03 2004-01-06 Amic Technology, Inc. Underfilling method for a flip-chip packaging process
DE19846662A1 (de) * 1998-10-09 2000-04-20 Siemens Ag Elektronisches Modul, insbesondere Multichipmodul mit einer Mehrlagenverdrahtung und Verfahren zu seiner Herstellung
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique
US6790760B1 (en) * 2000-07-21 2004-09-14 Agere Systems Inc. Method of manufacturing an integrated circuit package
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
US6655965B2 (en) * 2001-11-28 2003-12-02 Fci Americas Technology, Inc. Interconnect device for electrically coupling a test system to a circuit board adapted for use with a ball-grid array connector
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
DE10237338A1 (de) * 2002-08-14 2004-03-11 Siemens Ag Herstellung einer Umverdrahtungslage auf einem Trägermaterial
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US20070246821A1 (en) * 2006-04-20 2007-10-25 Lu Szu W Utra-thin substrate package technology
US7804177B2 (en) 2006-07-26 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based thin substrate and packaging schemes
MY193261A (en) * 2015-07-01 2022-09-28 Qdos Interconnect Sdn Bhd Integrated circuit package

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS557022B1 (ja) * 1968-05-10 1980-02-21
JPS60115245A (ja) * 1983-11-28 1985-06-21 Toshiba Corp 半導体装置の製造方法
US5071787A (en) * 1989-03-14 1991-12-10 Kabushiki Kaisha Toshiba Semiconductor device utilizing a face-down bonding and a method for manufacturing the same
US5210014A (en) * 1991-03-28 1993-05-11 Eastman Kodak Company Mid-green sensitizing dyes for photographic materials
US5258236A (en) * 1991-05-03 1993-11-02 Ibm Corporation Multi-layer thin film structure and parallel processing method for fabricating same
US5151388A (en) * 1991-05-07 1992-09-29 Hughes Aircraft Company Flip interconnect
JPH0536756A (ja) * 1991-07-30 1993-02-12 Mitsubishi Electric Corp 半導体装置用テープキヤリア及びその製造方法
US5287619A (en) * 1992-03-09 1994-02-22 Rogers Corporation Method of manufacture multichip module substrate
JP3180863B2 (ja) * 1993-07-27 2001-06-25 富士電機株式会社 加圧接触形半導体装置およびその組立方法

Also Published As

Publication number Publication date
US5861322A (en) 1999-01-19
FR2736206B1 (fr) 1997-08-08
DE69630169T2 (de) 2004-07-22
EP0751556B1 (fr) 2003-10-01
EP0751556A1 (fr) 1997-01-02
FR2736206A1 (fr) 1997-01-03
DE69630169D1 (de) 2003-11-06

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