JPH0918138A - 受け基板上にチップを連結するための相互連結基板の作製方法 - Google Patents
受け基板上にチップを連結するための相互連結基板の作製方法Info
- Publication number
- JPH0918138A JPH0918138A JP8155862A JP15586296A JPH0918138A JP H0918138 A JPH0918138 A JP H0918138A JP 8155862 A JP8155862 A JP 8155862A JP 15586296 A JP15586296 A JP 15586296A JP H0918138 A JPH0918138 A JP H0918138A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- forming
- opening
- dielectric material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims description 121
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 230000008878 coupling Effects 0.000 title abstract description 5
- 238000010168 coupling process Methods 0.000 title abstract description 5
- 238000005859 coupling reaction Methods 0.000 title abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 38
- 239000003989 dielectric material Substances 0.000 claims abstract description 20
- 239000004020 conductor Substances 0.000 claims abstract description 13
- 239000000463 material Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 27
- 238000002844 melting Methods 0.000 claims description 9
- 230000008018 melting Effects 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 5
- 229920001721 polyimide Polymers 0.000 claims description 5
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims description 2
- 238000005520 cutting process Methods 0.000 claims description 2
- 229910000978 Pb alloy Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 3
- 239000011805 ball Substances 0.000 description 20
- 239000011806 microball Substances 0.000 description 7
- 239000000956 alloy Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910007116 SnPb Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910002711 AuNi Inorganic materials 0.000 description 1
- YXLXNENXOJSQEI-UHFFFAOYSA-L Oxine-copper Chemical compound [Cu+2].C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1 YXLXNENXOJSQEI-UHFFFAOYSA-L 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012768 molten material Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Combinations Of Printed Boards (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 従来は、連結すべき電子チップが多数である
場合には、構成が複雑となり、操作時間および操作コス
トが増大するという問題があった。 【解決手段】 a)基板100上に溶融可能な材料層1
02を形成し、b)誘電性材料層104を形成し、開口
106を形成するために層104を彫刻し、c)各開口
106内に金属ブロック108を形成し、d)金属ブロ
ック108を被覆する金属層110を成膜し、e)金属
層110を彫刻して導電性トラック112を形成し、
f)導電性トラック112を被覆する誘電性材料層11
4を形成し、そして、誘電性材料層114を彫刻するこ
とにより開口部をこの層114内に形成し、g)誘電性
材料層114内の開口部内に金属ブロックを形成し、
h)溶融可能な材料102を加熱して相互連結基板を、
基板100から分離する。
場合には、構成が複雑となり、操作時間および操作コス
トが増大するという問題があった。 【解決手段】 a)基板100上に溶融可能な材料層1
02を形成し、b)誘電性材料層104を形成し、開口
106を形成するために層104を彫刻し、c)各開口
106内に金属ブロック108を形成し、d)金属ブロ
ック108を被覆する金属層110を成膜し、e)金属
層110を彫刻して導電性トラック112を形成し、
f)導電性トラック112を被覆する誘電性材料層11
4を形成し、そして、誘電性材料層114を彫刻するこ
とにより開口部をこの層114内に形成し、g)誘電性
材料層114内の開口部内に金属ブロックを形成し、
h)溶融可能な材料102を加熱して相互連結基板を、
基板100から分離する。
Description
【0001】
【発明の属する技術分野】本発明は、受け基板上にチッ
プを連結するための相互連結基板の作製方法に関するも
のである。
プを連結するための相互連結基板の作製方法に関するも
のである。
【0002】相互連結基板は、例えば、プリント回路基
板のような支持体上への、1つあるいは複数の電子チッ
プの搭載に対して、媒介部材として機能する。それらの
本質的な機能は、チップの入力・出力間の非常に狭いピ
ッチと、ずっと広い間隔でプリント回路基板上に作られ
た接続端子とを調和させることである。
板のような支持体上への、1つあるいは複数の電子チッ
プの搭載に対して、媒介部材として機能する。それらの
本質的な機能は、チップの入力・出力間の非常に狭いピ
ッチと、ずっと広い間隔でプリント回路基板上に作られ
た接続端子とを調和させることである。
【0003】したがって、本発明は、とりわけ、通常の
プリント基板上においてVLSIが使用されているよう
なエレクトロニクスに対して応用可能である。
プリント基板上においてVLSIが使用されているよう
なエレクトロニクスに対して応用可能である。
【0004】
【従来の技術および発明が解決しようとする課題】上述
のように、相互連結基板の本質的な機能は、受け基板の
接続端子のピッチを、チップの入出力の非常に狭いピッ
チに、調和させることである。また、他の非常に重要な
機能は、チップと受け基板との間に発生する機械的応力
を吸収することである。この応力は、主に、チップとプ
リント基板との間の熱膨張率の差に起因するものであ
る。
のように、相互連結基板の本質的な機能は、受け基板の
接続端子のピッチを、チップの入出力の非常に狭いピッ
チに、調和させることである。また、他の非常に重要な
機能は、チップと受け基板との間に発生する機械的応力
を吸収することである。この応力は、主に、チップとプ
リント基板との間の熱膨張率の差に起因するものであ
る。
【0005】図1および図2において断面図で示すよう
に、相互連結基板10は、面12と、この面12とは反
対側の面18とを備えている。面12には、1つあるい
は複数のチップ16に接続された入力端子14が設けら
れており、面18には、受け基板22に接続された出力
端子20が設けられている。チップ16は、”ワイヤボ
ンディング”(図1)と称されるワイヤ接続24、ある
いは、”フリップ−チップ”(図2)として知られてい
る技法を使用した溶融可能なマイクロボール26、のど
ちらかにより、入力端子14に接続されることができ
る。チップ16は、カバー17により覆われていること
が有利である。
に、相互連結基板10は、面12と、この面12とは反
対側の面18とを備えている。面12には、1つあるい
は複数のチップ16に接続された入力端子14が設けら
れており、面18には、受け基板22に接続された出力
端子20が設けられている。チップ16は、”ワイヤボ
ンディング”(図1)と称されるワイヤ接続24、ある
いは、”フリップ−チップ”(図2)として知られてい
る技法を使用した溶融可能なマイクロボール26、のど
ちらかにより、入力端子14に接続されることができ
る。チップ16は、カバー17により覆われていること
が有利である。
【0006】相互連結基板10は、受け基板22上に、
ボール28により取り付けられている。ボール28は、
溶融可能な材料からなるもので、出力端子20を図示し
ない受け基板の導電性トラックへと接続するものであ
る。
ボール28により取り付けられている。ボール28は、
溶融可能な材料からなるもので、出力端子20を図示し
ない受け基板の導電性トラックへと接続するものであ
る。
【0007】相互連結基板を受け基板へと連結している
溶融可能なボール28は、通常、チップを相互連結基板
へと連結するマイクロボール26よりも大きなものであ
る。したがって、無用の混乱を避けるために、溶融可能
なボール28のことを、この明細書においては、以
下、”マクロボール”と称す。典型的な直径は、200
〜800μmのオーダーである。
溶融可能なボール28は、通常、チップを相互連結基板
へと連結するマイクロボール26よりも大きなものであ
る。したがって、無用の混乱を避けるために、溶融可能
なボール28のことを、この明細書においては、以
下、”マクロボール”と称す。典型的な直径は、200
〜800μmのオーダーである。
【0008】これらのマクロボールは、他のいかなるタ
イプのリンクの代わりに、例えば、ピンによるリンクの
代わりに、有効に使用されている。マクロボールは、チ
ップと受け基板との間の膨張率差をより良く吸収するこ
とができる。よって、チップに作用する応力を低減する
ことができる。
イプのリンクの代わりに、例えば、ピンによるリンクの
代わりに、有効に使用されている。マクロボールは、チ
ップと受け基板との間の膨張率差をより良く吸収するこ
とができる。よって、チップに作用する応力を低減する
ことができる。
【0009】マクロボールによる支持基板上における相
互結合基板間の結合は、BGA(”ボールグリッドアレ
イ”)として公知である。これに関しては、後記の文献
(1)を参照することができる。
互結合基板間の結合は、BGA(”ボールグリッドアレ
イ”)として公知である。これに関しては、後記の文献
(1)を参照することができる。
【0010】文献(1)には、また、様々なタイプの相
互連結基板、および、BGA相互連結のために使用され
るマイクロボールについて記載されている。
互連結基板、および、BGA相互連結のために使用され
るマイクロボールについて記載されている。
【0011】一般に、相互連結基板は、ビマレイド−ト
リアジン(bimaleid-triazine 、BT)あるいはエポキ
シガラスをベースとしている。しかしながら、剛直な相
互連結基板上におけるBGAと、フレキシブルな回路上
におけるBGAとでは、差がある。
リアジン(bimaleid-triazine 、BT)あるいはエポキ
シガラスをベースとしている。しかしながら、剛直な相
互連結基板上におけるBGAと、フレキシブルな回路上
におけるBGAとでは、差がある。
【0012】剛直な相互連結基板は、剛直なエポキシお
よびガラスファイバボード上に、例えば、シルクスクリ
ーン印刷により形成された多層構造を有している。
よびガラスファイバボード上に、例えば、シルクスクリ
ーン印刷により形成された多層構造を有している。
【0013】このタイプの構造においては、入力端子
は、メッキされたスルーホールを介して、出力端子に、
あるいは、相互連結基板内に形成された中間金属領域に
接続されている。メッキスルーホールというのは、通
常、機械的に形成されたスルーホールであって、表面・
裏面間の電気的コンタクト、あるいは、2つの金属領域
間の電気的なコンタクトを可能とするためにメッキされ
たもののことを意味する。
は、メッキされたスルーホールを介して、出力端子に、
あるいは、相互連結基板内に形成された中間金属領域に
接続されている。メッキスルーホールというのは、通
常、機械的に形成されたスルーホールであって、表面・
裏面間の電気的コンタクト、あるいは、2つの金属領域
間の電気的なコンタクトを可能とするためにメッキされ
たもののことを意味する。
【0014】図1および図2においては、メッキスルー
ホール、および、中間金属領域は、符号30により同様
に示されている。これらの図が断面図であることによ
り、また、すべての端子が必ずしもこの断面内にあるわ
けではないことにより、いくつかのメッキスルーホール
だけが部分的に示されている。
ホール、および、中間金属領域は、符号30により同様
に示されている。これらの図が断面図であることによ
り、また、すべての端子が必ずしもこの断面内にあるわ
けではないことにより、いくつかのメッキスルーホール
だけが部分的に示されている。
【0015】公知の相互連結基板は、主として、シルク
スクリーン印刷、電解成長、等の公知の作製方法を使用
する。
スクリーン印刷、電解成長、等の公知の作製方法を使用
する。
【0016】ホットプレッシング(hot pressing)によ
り得られる多層セラミック構造から形成された剛直な基
板も、また公知である。このような構造は、例えば、文
献(1)の12頁に記載されている。
り得られる多層セラミック構造から形成された剛直な基
板も、また公知である。このような構造は、例えば、文
献(1)の12頁に記載されている。
【0017】文献(1)の65頁および66頁には、フ
レキシブル回路上でのBGA技術が記載されている。相
互連結基板をなすフレキシブル回路は、TAB(Tape A
uto-matic Bonding)技術において使用されているもの
と同様の銅−ポリイミド−銅型の構造を有している。こ
の銅−ポリイミド−銅型の構造においては、絶縁体とし
てカプトン(Kapton)の商品名で売買されている材料を
使用しており、フレキシブル回路の片面あるいは両面に
は、銅導電フィルムのシルクスクリーン印刷が施されて
いる。この場合、両面間の導通は、メッキスルーホール
によりなされている。
レキシブル回路上でのBGA技術が記載されている。相
互連結基板をなすフレキシブル回路は、TAB(Tape A
uto-matic Bonding)技術において使用されているもの
と同様の銅−ポリイミド−銅型の構造を有している。こ
の銅−ポリイミド−銅型の構造においては、絶縁体とし
てカプトン(Kapton)の商品名で売買されている材料を
使用しており、フレキシブル回路の片面あるいは両面に
は、銅導電フィルムのシルクスクリーン印刷が施されて
いる。この場合、両面間の導通は、メッキスルーホール
によりなされている。
【0018】フレキシブル回路ストリップ上にチップを
取り付け、これらチップをパッケージンングし、その
後、ストリップがカットされる。マクロボールが設けら
れた後、受け回路基板上に配置される。
取り付け、これらチップをパッケージンングし、その
後、ストリップがカットされる。マクロボールが設けら
れた後、受け回路基板上に配置される。
【0019】最後に、使用されている相互連結基板の構
造にかかわらず、相互連結基板は、シルクスクリーン印
刷、ローリング(rolling) 、およびスルーホールメッ
キ技術を使用して製作される。メッキスルーホールの使
用は、チップで処理された信号を入力端子から出力端子
に向けて伝達し得る唯一の公知手段である。
造にかかわらず、相互連結基板は、シルクスクリーン印
刷、ローリング(rolling) 、およびスルーホールメッ
キ技術を使用して製作される。メッキスルーホールの使
用は、チップで処理された信号を入力端子から出力端子
に向けて伝達し得る唯一の公知手段である。
【0020】公知の相互連結基板は、チップから受け基
板への、あるいは、チップ間での高周波信号の伝達に際
して、あまり良好な特性を有していない。
板への、あるいは、チップ間での高周波信号の伝達に際
して、あまり良好な特性を有していない。
【0021】チップ(あるいは、集積回路)が、通常1
μmのオーダーの厚さのアルミニウムからなる金属トラ
ックを使用していることに注意されたい。これらのトラ
ックは、伝送ラインを形成しており、そして、例えば、
同じ厚さの無機絶縁体を使用して絶縁されている。これ
ら伝送ラインの電気伝達特性は、15mmの最大長さま
での高周波信号の伝達を可能とする。
μmのオーダーの厚さのアルミニウムからなる金属トラ
ックを使用していることに注意されたい。これらのトラ
ックは、伝送ラインを形成しており、そして、例えば、
同じ厚さの無機絶縁体を使用して絶縁されている。これ
ら伝送ラインの電気伝達特性は、15mmの最大長さま
での高周波信号の伝達を可能とする。
【0022】したがって、集積回路は、側部に沿った長
さがまず15mmを超えないように設計されている。し
かしながら、多数のチップ間を連結しなければならない
相互連結基板においては、周波数が制限されてしまうと
いう問題が発生する。したがって、相互連結基板の電気
的特性を改善するために、相互連結基板の導電性トラッ
クの抵抗値が低減されなければならない。抵抗値の低減
は、金属トラックの厚さを増大させることを意味し、ま
た、導電領域どうしを絶縁している誘電材料の厚さを増
大させることを意味する。これは、多層セラミクスを共
に焼結するというプリント回路のための通常の技術によ
り、あるいは、ポリイミド絶縁層の厚さ(10μm)を
増大させるというフレキシブル回路のための通常の技術
により達成されることができる。しかしながら、このタ
イプの操作は、端子間のピッチ分解能を制限し、そし
て、チップの入出力密度を制限する。これは、相互連結
基板の第1の機能と矛盾することになる。
さがまず15mmを超えないように設計されている。し
かしながら、多数のチップ間を連結しなければならない
相互連結基板においては、周波数が制限されてしまうと
いう問題が発生する。したがって、相互連結基板の電気
的特性を改善するために、相互連結基板の導電性トラッ
クの抵抗値が低減されなければならない。抵抗値の低減
は、金属トラックの厚さを増大させることを意味し、ま
た、導電領域どうしを絶縁している誘電材料の厚さを増
大させることを意味する。これは、多層セラミクスを共
に焼結するというプリント回路のための通常の技術によ
り、あるいは、ポリイミド絶縁層の厚さ(10μm)を
増大させるというフレキシブル回路のための通常の技術
により達成されることができる。しかしながら、このタ
イプの操作は、端子間のピッチ分解能を制限し、そし
て、チップの入出力密度を制限する。これは、相互連結
基板の第1の機能と矛盾することになる。
【0023】したがって、さらなる中間相互連結基板
が、通常MCM(マルチチップモジュール)相互連結基
板と称される、多数の基板を保持するために構成された
相互連結基板が使用される。
が、通常MCM(マルチチップモジュール)相互連結基
板と称される、多数の基板を保持するために構成された
相互連結基板が使用される。
【0024】図3に、MCMタイプの構造の一例を示
す。この構造は、図1および図2に示す構造と同様に、
マクロボール28が設けられた受け基板22を備えてい
る。しかしながら、複数のチップ16、16’は、受け
基板22に対して接続される必要があるだけでなく、互
いに接続される必要さえもある。そして、この場合、複
数のチップ16、16’は、相互連結基板10に直接接
続されるよりも、むしろ、さらなる中間相互連結基板3
1に接続される。
す。この構造は、図1および図2に示す構造と同様に、
マクロボール28が設けられた受け基板22を備えてい
る。しかしながら、複数のチップ16、16’は、受け
基板22に対して接続される必要があるだけでなく、互
いに接続される必要さえもある。そして、この場合、複
数のチップ16、16’は、相互連結基板10に直接接
続されるよりも、むしろ、さらなる中間相互連結基板3
1に接続される。
【0025】中間相互連結基板31は、シリコン基板上
に形成されており、ポリイミド絶縁層により絶縁された
3〜5個の銅導電領域を有している。中間基板の目的
は、高速信号(すなわち、高周波信号)を、チップ間に
おいて、かつ、チップと相互連結基板10との間におい
て、交換することである。
に形成されており、ポリイミド絶縁層により絶縁された
3〜5個の銅導電領域を有している。中間基板の目的
は、高速信号(すなわち、高周波信号)を、チップ間に
おいて、かつ、チップと相互連結基板10との間におい
て、交換することである。
【0026】中間相互連結基板31は、多数のチップを
高速に相互連結し得るための手段を与えるものではある
けれども、受け基板上の伝達チップにおいて高価なエレ
メントを付加してしまう。また、3つの相互連結動作、
すなわち、さらなる中間相互連結基板上へのチップの相
互連結、相互連結基板上への中間基板の相互連結、およ
び、受け基板上への中間基板の移送が必要である。これ
は、操作時間および操作コストを増大させる。
高速に相互連結し得るための手段を与えるものではある
けれども、受け基板上の伝達チップにおいて高価なエレ
メントを付加してしまう。また、3つの相互連結動作、
すなわち、さらなる中間相互連結基板上へのチップの相
互連結、相互連結基板上への中間基板の相互連結、およ
び、受け基板上への中間基板の移送が必要である。これ
は、操作時間および操作コストを増大させる。
【0027】薄膜MCMタイプの構造は、また、公知で
ある。このような構造の例は、例えば、後記の文献
(2)に記載されている。
ある。このような構造の例は、例えば、後記の文献
(2)に記載されている。
【0028】本発明の1つの目的は、上記欠点を有しな
いような、相互連結基板の作製方法を提供することであ
る。
いような、相互連結基板の作製方法を提供することであ
る。
【0029】本発明の他の目的は、受け基板上の複数の
チップを相互連結することができ、また、高周波信号を
伝達し得る相互連結基板の作製方法を提供することであ
る。ここでの高周波信号というのは、50MHzを超え
る信号のことを意味している。
チップを相互連結することができ、また、高周波信号を
伝達し得る相互連結基板の作製方法を提供することであ
る。ここでの高周波信号というのは、50MHzを超え
る信号のことを意味している。
【0030】〔参考文献〕 (1)”Ball Grid Array” Tech Search Internationa
l, INC. 1994. (2)”Thin Film Transfer Process for Low Cost MC
M-D Fabrication” IEEETransactions on Components P
ackaging and Manufacturing Technology, PartB, vol.
18, No. 1, February 1995, pp 42 to 46.
l, INC. 1994. (2)”Thin Film Transfer Process for Low Cost MC
M-D Fabrication” IEEETransactions on Components P
ackaging and Manufacturing Technology, PartB, vol.
18, No. 1, February 1995, pp 42 to 46.
【0031】
【課題を解決するための手段】上記目的を達成するため
に、本発明の格別の目的は、受け基板上に少なくとも1
つの電子チップを連結するための相互連結基板の作製方
法であって、相互連結基板は、チップに対して接続され
ることができる入力端子を備えた第1の側と、この第1
の側とは反対側に位置すると共に受け基板に対して接続
されることができる出力端子を備えた第2の側とを具備
してなり、この場合において、 a)いわゆる初期基板上に溶融可能な材料の層を形成す
る工程と、 b)誘電性材料からなる第1の層を形成し、相互連結基
板の出力端子に対応する開口を形成するために第1の層
を彫刻する工程と、 c)それぞれの開口内に出力端子をなす金属ブロックを
形成する工程と、 d)金属ブロックを被覆する金属層を成膜する工程と、 e)前記d)工程において形成された金属層を彫刻する
ことにより、この金属層の下に位置する誘電体材料層内
に形成された開口に対して少なくとも一部が重なってい
る導電性トラックを形成する工程と、 f)導電性トラックを被覆する誘電性材料層を形成し、
そして、この誘電性材料層を彫刻することにより、前記
e)工程において形成された導電性トラックの少なくと
も一部に重なる開口部を誘電性材料層内に形成する工程
と、 g)前記f)工程において形成された誘電性材料層内に
形成された開口部内に金属ブロックを形成する工程と、 h)溶融可能な材料をこの材料の溶融温度に等しいかあ
るいは溶融温度を超える温度にまで加熱することによ
り、相互連結基板を、初期基板から分離する工程とを具
備することを特徴としている。
に、本発明の格別の目的は、受け基板上に少なくとも1
つの電子チップを連結するための相互連結基板の作製方
法であって、相互連結基板は、チップに対して接続され
ることができる入力端子を備えた第1の側と、この第1
の側とは反対側に位置すると共に受け基板に対して接続
されることができる出力端子を備えた第2の側とを具備
してなり、この場合において、 a)いわゆる初期基板上に溶融可能な材料の層を形成す
る工程と、 b)誘電性材料からなる第1の層を形成し、相互連結基
板の出力端子に対応する開口を形成するために第1の層
を彫刻する工程と、 c)それぞれの開口内に出力端子をなす金属ブロックを
形成する工程と、 d)金属ブロックを被覆する金属層を成膜する工程と、 e)前記d)工程において形成された金属層を彫刻する
ことにより、この金属層の下に位置する誘電体材料層内
に形成された開口に対して少なくとも一部が重なってい
る導電性トラックを形成する工程と、 f)導電性トラックを被覆する誘電性材料層を形成し、
そして、この誘電性材料層を彫刻することにより、前記
e)工程において形成された導電性トラックの少なくと
も一部に重なる開口部を誘電性材料層内に形成する工程
と、 g)前記f)工程において形成された誘電性材料層内に
形成された開口部内に金属ブロックを形成する工程と、 h)溶融可能な材料をこの材料の溶融温度に等しいかあ
るいは溶融温度を超える温度にまで加熱することによ
り、相互連結基板を、初期基板から分離する工程とを具
備することを特徴としている。
【0032】本発明の一形態においては、本発明の方法
は、さらに、前記g)工程と前記h)工程との間に、前
記g)工程において形成された各金属ブロック上に入力
端子をなす取付スタッドを形成する工程を具備すること
ができる。
は、さらに、前記g)工程と前記h)工程との間に、前
記g)工程において形成された各金属ブロック上に入力
端子をなす取付スタッドを形成する工程を具備すること
ができる。
【0033】本発明の範疇においては、分離操作に際し
て、相互連結基板および/またはチップに与えることが
ないように、溶融可能な材料としては、比較的低い溶融
温度を有する材料を意図している。例えば、溶融温度
は、100℃〜350℃の範囲とすることができる。
て、相互連結基板および/またはチップに与えることが
ないように、溶融可能な材料としては、比較的低い溶融
温度を有する材料を意図している。例えば、溶融温度
は、100℃〜350℃の範囲とすることができる。
【0034】溶融可能な材料は、錫−鉛をベースとする
合金のような金属、あるいは、熱可塑性ポリマーとする
ことができる。
合金のような金属、あるいは、熱可塑性ポリマーとする
ことができる。
【0035】本発明の一形態においては、前記c)工程
において、ブロックは、溶融可能な材料層を電極として
使用した電解成長により形成することができる。この場
合、溶融可能な材料は、導電性を有していなければなら
ない。そして、溶融可能でありかつ導電性を有する材料
の層は、2つの機能を果たす。第1に、この層は、誘電
体からなる第1のマスクに基づく金属ブロックの電解成
長を制御するに際して、電気的な接触点を形成する。こ
れらブロックは、スパッタリングではなく、電解により
形成されることが、コスト的な理由から好ましい。第2
に、この層の溶融性の観点から、構造全体を溶融材料の
溶融温度を超える程度にまで加熱することによる相互連
結基板の初期基板からの分離に際して、有効に利用され
る。非導電性の溶融可能材料に対しては、金属ブロック
は、スパッタリング、あるいは、気相蒸着により形成さ
れる。
において、ブロックは、溶融可能な材料層を電極として
使用した電解成長により形成することができる。この場
合、溶融可能な材料は、導電性を有していなければなら
ない。そして、溶融可能でありかつ導電性を有する材料
の層は、2つの機能を果たす。第1に、この層は、誘電
体からなる第1のマスクに基づく金属ブロックの電解成
長を制御するに際して、電気的な接触点を形成する。こ
れらブロックは、スパッタリングではなく、電解により
形成されることが、コスト的な理由から好ましい。第2
に、この層の溶融性の観点から、構造全体を溶融材料の
溶融温度を超える程度にまで加熱することによる相互連
結基板の初期基板からの分離に際して、有効に利用され
る。非導電性の溶融可能材料に対しては、金属ブロック
は、スパッタリング、あるいは、気相蒸着により形成さ
れる。
【0036】誘電体材料層内に形成される導電性トラッ
クおよび開口(あるいは開口部)は、入力端子への接続
に際しては狭いピッチを有するパターンが、また、出力
端子への接続に際しては広いピッチを有するパターンが
それぞれ選択されて使用されることにより彫刻がなされ
る。端子間のピッチは、隣接する2つの端子間の平均間
隔に関連している。本方法における前記d)、e)、
f)、およびg)工程は、入出力端子間のピッチに大き
な差がある場合、あるいは、チップ間の複雑な相互連結
が必要とされる場合には、複数回繰り返すことができ
る。例えば、500あるいはそれ以上の入出力端子を有
するチップを連結することが要求された場合には、単一
の金属層では、不十分である。
クおよび開口(あるいは開口部)は、入力端子への接続
に際しては狭いピッチを有するパターンが、また、出力
端子への接続に際しては広いピッチを有するパターンが
それぞれ選択されて使用されることにより彫刻がなされ
る。端子間のピッチは、隣接する2つの端子間の平均間
隔に関連している。本方法における前記d)、e)、
f)、およびg)工程は、入出力端子間のピッチに大き
な差がある場合、あるいは、チップ間の複雑な相互連結
が必要とされる場合には、複数回繰り返すことができ
る。例えば、500あるいはそれ以上の入出力端子を有
するチップを連結することが要求された場合には、単一
の金属層では、不十分である。
【0037】この場合、相互連結基板は、誘電体材料の
複数層および導電性トラックの複数層の交互の積み重ね
となる。
複数層および導電性トラックの複数層の交互の積み重ね
となる。
【0038】本発明の特定の実施形態によれば、溶融可
能な材料が導電性を有する場合には、1回あるいは複数
回の前記g)工程において、金属ブロックは、溶融可能
な材料の層、導電性ブロック、および導電性トラックを
電極として使用した電解成長により形成される。
能な材料が導電性を有する場合には、1回あるいは複数
回の前記g)工程において、金属ブロックは、溶融可能
な材料の層、導電性ブロック、および導電性トラックを
電極として使用した電解成長により形成される。
【0039】本発明の他の実施形態によれば、移送され
るべき1つあるいは複数のチップは、前記h)工程の直
前に相互連結基板に搭載されることができる。
るべき1つあるいは複数のチップは、前記h)工程の直
前に相互連結基板に搭載されることができる。
【0040】さらに、集中的に製造される場合、およ
び、多数の個別の相互連結基板を同時に製造する場合に
は、相互連結基板および/または1つあるいは複数のチ
ップを個別の要素にカットする工程を付加的に備えるこ
とができる。
び、多数の個別の相互連結基板を同時に製造する場合に
は、相互連結基板および/または1つあるいは複数のチ
ップを個別の要素にカットする工程を付加的に備えるこ
とができる。
【0041】さらに、前記h)工程の後に、出力端子上
に、取付スタッド、および、溶融可能な材料のボール
を、配置することも、また、可能である。溶融可能な材
料が電気的導体である場合には、導体ブロックは、相互
連結基板が分離される際に、溶融可能な材料により被覆
されたままである。したがって、この材料は、スタッド
内の材料、および、ボールがコンパチブルである場合に
は、これらスタッドを形成するための付加的な工程を要
することなく、直接的に取付スタッドをなすことができ
る。そうでなければ、取付スタッドを形成するために、
適切な材料の成膜が必要とされることになる。溶融可能
な材料が非導電性である場合には、分離後において残留
する溶融可能材料を除去するために、取付スタッドの形
成前に、クリーニング工程を行う必要がある。
に、取付スタッド、および、溶融可能な材料のボール
を、配置することも、また、可能である。溶融可能な材
料が電気的導体である場合には、導体ブロックは、相互
連結基板が分離される際に、溶融可能な材料により被覆
されたままである。したがって、この材料は、スタッド
内の材料、および、ボールがコンパチブルである場合に
は、これらスタッドを形成するための付加的な工程を要
することなく、直接的に取付スタッドをなすことができ
る。そうでなければ、取付スタッドを形成するために、
適切な材料の成膜が必要とされることになる。溶融可能
な材料が非導電性である場合には、分離後において残留
する溶融可能材料を除去するために、取付スタッドの形
成前に、クリーニング工程を行う必要がある。
【0042】本発明の他の特徴点および利点は、図示す
るためだけのものであって決して本発明を制限するもの
ではない添付図面を参照してなされる以下の説明によ
り、より明らかとなるであろう。
るためだけのものであって決して本発明を制限するもの
ではない添付図面を参照してなされる以下の説明によ
り、より明らかとなるであろう。
【0043】
【発明の実施の形態】図1は、既述のもので、電子チッ
プを受け基板に対して接続する相互連結基板の公知のタ
イプの構造を示す概略的な断面図である。図2は、既述
のもので、同様に、相互連結基板の公知の他のタイプの
構造を示す概略的な断面図である。図3は、既述のもの
で、複数の電子チップを有する追加的な中間基板に適し
た相互連結基板を備えるMCM構造の公知のタイプを示
す概略的な断面図である。図4〜図9は、本発明の実施
形態による相互連結基板の作製を示す概略的な断面図で
ある。図10および図11は、相互連結基板への溶融可
能なボールの取付、および、相互連結基板の受け基板上
への移送を示す概略的な断面図である。
プを受け基板に対して接続する相互連結基板の公知のタ
イプの構造を示す概略的な断面図である。図2は、既述
のもので、同様に、相互連結基板の公知の他のタイプの
構造を示す概略的な断面図である。図3は、既述のもの
で、複数の電子チップを有する追加的な中間基板に適し
た相互連結基板を備えるMCM構造の公知のタイプを示
す概略的な断面図である。図4〜図9は、本発明の実施
形態による相互連結基板の作製を示す概略的な断面図で
ある。図10および図11は、相互連結基板への溶融可
能なボールの取付、および、相互連結基板の受け基板上
への移送を示す概略的な断面図である。
【0044】図4に示すように、電気伝導性かつ溶融可
能な材料からなる層102が、例えば、シリコンからな
る初期基板100上に形成される。連続するベースを形
成しているこの層は、例えば、スパッタリング、あるい
は、気相成膜により、1μmの程度の厚さにまで成膜す
ることができる。この層として有利な材料は、溶融温度
の理由から、60−40SnPb(錫−鉛)合金であ
る。
能な材料からなる層102が、例えば、シリコンからな
る初期基板100上に形成される。連続するベースを形
成しているこの層は、例えば、スパッタリング、あるい
は、気相成膜により、1μmの程度の厚さにまで成膜す
ることができる。この層として有利な材料は、溶融温度
の理由から、60−40SnPb(錫−鉛)合金であ
る。
【0045】誘電性材料からなる層104は、例えば、
ポリイミドからなる層104は、5μmの程度の厚さで
層102上に形成される。この層104は、相互連結基
板の出力端子に対応する開口106を形成するため
に、”開口”パターンに彫刻される。図5に示すよう
に、本方法の次なるステップは、マスク開口内において
電極として導体層102を使用した電気分解による金属
の成長、例えば、銅の電解成長である。ブロック108
は、このようにして形成される。
ポリイミドからなる層104は、5μmの程度の厚さで
層102上に形成される。この層104は、相互連結基
板の出力端子に対応する開口106を形成するため
に、”開口”パターンに彫刻される。図5に示すよう
に、本方法の次なるステップは、マスク開口内において
電極として導体層102を使用した電気分解による金属
の成長、例えば、銅の電解成長である。ブロック108
は、このようにして形成される。
【0046】ブロック108を被覆する金属層110、
例えば、銅からなる金属層110は、スパッタリングに
より、5μmの程度の厚さに形成される。その後、この
金属層110は、図6に示すような導体トラック112
を形成するために、トラックパターンに従って、公知の
リソグラフィー法を使用して彫刻される。導体トラック
112は、ブロック108と電気的接触状態にあるよ
う、ブロック108に対して少なくとも一部が重なり合
うように形作られる。トラックの向きおよび形状は、本
質的に、相互連結基板の入力および出力端子のレイアウ
トおよびピッチにより決定される。そして、トラック1
12は、誘電性材料114からなる層、例えば、約5μ
m厚さのポリイミド層により被覆される。
例えば、銅からなる金属層110は、スパッタリングに
より、5μmの程度の厚さに形成される。その後、この
金属層110は、図6に示すような導体トラック112
を形成するために、トラックパターンに従って、公知の
リソグラフィー法を使用して彫刻される。導体トラック
112は、ブロック108と電気的接触状態にあるよ
う、ブロック108に対して少なくとも一部が重なり合
うように形作られる。トラックの向きおよび形状は、本
質的に、相互連結基板の入力および出力端子のレイアウ
トおよびピッチにより決定される。そして、トラック1
12は、誘電性材料114からなる層、例えば、約5μ
m厚さのポリイミド層により被覆される。
【0047】図7に示すように、本方法は、誘電体層1
14内に開口116(開口部)を形成するために、誘電
体層114の彫刻へと続く。この場合、彫刻による開口
116は、少なくとも一部が、導体トラック112と重
なるようにする。例えば、銅からなる導体ブロック11
8が、これらの開口116内に形成される。
14内に開口116(開口部)を形成するために、誘電
体層114の彫刻へと続く。この場合、彫刻による開口
116は、少なくとも一部が、導体トラック112と重
なるようにする。例えば、銅からなる導体ブロック11
8が、これらの開口116内に形成される。
【0048】層102、ブロック108、およびトラッ
ク112が、ブロック118の電解成長のための電極を
形成することが有利である。
ク112が、ブロック118の電解成長のための電極を
形成することが有利である。
【0049】説明した実施形態においては、図8に示す
構造を得るために、取付スタッド120が、ブロック上
にそれぞれ形成される。入力端子を形成する取付スタッ
ド120は、例えば、TiNiAu層の成膜、および、
引き続く適切なパターンにしたがったこの層のエッチン
グにより形成することができる。
構造を得るために、取付スタッド120が、ブロック上
にそれぞれ形成される。入力端子を形成する取付スタッ
ド120は、例えば、TiNiAu層の成膜、および、
引き続く適切なパターンにしたがったこの層のエッチン
グにより形成することができる。
【0050】他の実施形態においては、内部に導電トラ
ックが彫刻され、誘電体層により絶縁され、金属ブロッ
クを介して電気的に接続されるような1つあるいは複数
の金属層を付加し得ることは、明らかである。この場
合、図6および図7において図示した操作が繰り返され
る。
ックが彫刻され、誘電体層により絶縁され、金属ブロッ
クを介して電気的に接続されるような1つあるいは複数
の金属層を付加し得ることは、明らかである。この場
合、図6および図7において図示した操作が繰り返され
る。
【0051】ブロック118および取付スタッド120
のピッチは、1つあるいは複数のチップ130の入出力
のピッチに適合するよう構成される。図9に示すよう
に、このようなチップ130は、溶融可能なマイクロボ
ール132を使用して相互連結基板に接続されることが
できる。このようなマイクロボールは、層102の溶融
温度よりも大きな溶融温度を有する溶融可能な導電性材
料から形成されている。
のピッチは、1つあるいは複数のチップ130の入出力
のピッチに適合するよう構成される。図9に示すよう
に、このようなチップ130は、溶融可能なマイクロボ
ール132を使用して相互連結基板に接続されることが
できる。このようなマイクロボールは、層102の溶融
温度よりも大きな溶融温度を有する溶融可能な導電性材
料から形成されている。
【0052】したがって、層102が60−40SnP
b合金である場合には、例えば、5−95SnPb合金
をマイクロボールとして使用することができる。
b合金である場合には、例えば、5−95SnPb合金
をマイクロボールとして使用することができる。
【0053】有利には、さらに、チップ130を、”下
方充填”(Underfill) 型の樹脂134という手段によ
り相互連結基板101に堅固に取り付けることができ、
また、カバー136により保護することができる。
方充填”(Underfill) 型の樹脂134という手段によ
り相互連結基板101に堅固に取り付けることができ、
また、カバー136により保護することができる。
【0054】プロセスは、相互連結基板101の初期基
板100からの分離へと続く。分離は、構造全体を加熱
プレート上に配置することにより、容易に達成すること
ができる。この場合、加熱プレートは、構造を形成して
いる材料の溶融温度を超える温度にまで層102を加熱
し得るものである。しかしながら、加熱の温度は、マイ
クロボールの溶融温度よりも低いことが好ましい。上記
のように60−40SnPb合金が使用されている場合
には、加熱温度は、200℃の程度である。
板100からの分離へと続く。分離は、構造全体を加熱
プレート上に配置することにより、容易に達成すること
ができる。この場合、加熱プレートは、構造を形成して
いる材料の溶融温度を超える温度にまで層102を加熱
し得るものである。しかしながら、加熱の温度は、マイ
クロボールの溶融温度よりも低いことが好ましい。上記
のように60−40SnPb合金が使用されている場合
には、加熱温度は、200℃の程度である。
【0055】出力端子を形成するブロック108は、例
えば、AuNi取付スタッド138により被覆されるこ
とができる。これらスタッド138は、例えば、化学的
成膜手法により形成することができる。
えば、AuNi取付スタッド138により被覆されるこ
とができる。これらスタッド138は、例えば、化学的
成膜手法により形成することができる。
【0056】その後、相互連結基板は、個々の相互連結
基板に分割されるようカットされる。そして、取付スタ
ッド138上にマクロボール140が設けられる。例え
ば、これらボール140は、60−40SnPb合金か
ら構成することができる。これらボールの配置方法とし
ては、前出の文献(1)の62頁を参照することができ
る。
基板に分割されるようカットされる。そして、取付スタ
ッド138上にマクロボール140が設けられる。例え
ば、これらボール140は、60−40SnPb合金か
ら構成することができる。これらボールの配置方法とし
ては、前出の文献(1)の62頁を参照することができ
る。
【0057】図11に示すように、マクロボールは、相
互連結層101を、受け基板142上へと移送するため
に使用される。受け基板142は、例えば、プリント回
路基板、あるいは、導電性トラック(図示せず)を備え
た多層セラミック構造とすることができる。受け基板1
42は、また、上面への相互連結層101の受取という
目的のために、取付スタッド(図示せず)を備えるもの
であっても良い。
互連結層101を、受け基板142上へと移送するため
に使用される。受け基板142は、例えば、プリント回
路基板、あるいは、導電性トラック(図示せず)を備え
た多層セラミック構造とすることができる。受け基板1
42は、また、上面への相互連結層101の受取という
目的のために、取付スタッド(図示せず)を備えるもの
であっても良い。
【0058】上述のように、溶融可能な材料のボール
は、相互連結基板とプリント回路基板との間の電気的機
械的結合を提供するだけではなく、プリント回路と相互
連結基板との間の膨張率差に起因する機械的ストレスを
低減させることもできる。
は、相互連結基板とプリント回路基板との間の電気的機
械的結合を提供するだけではなく、プリント回路と相互
連結基板との間の膨張率差に起因する機械的ストレスを
低減させることもできる。
【図1】電子チップを受け基板に対して接続する相互連
結基板の公知のタイプの構造を示す概略的な断面図であ
る。
結基板の公知のタイプの構造を示す概略的な断面図であ
る。
【図2】図1と同様に、相互連結基板の公知の他のタイ
プの構造を示す概略的な断面図である。
プの構造を示す概略的な断面図である。
【図3】複数の電子チップを有する追加的な中間基板に
適した相互連結基板を備えるMCM構造の公知のタイプ
を示す概略的な断面図である。
適した相互連結基板を備えるMCM構造の公知のタイプ
を示す概略的な断面図である。
【図4】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
示す概略的な断面図である。
【図5】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
示す概略的な断面図である。
【図6】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
示す概略的な断面図である。
【図7】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
示す概略的な断面図である。
【図8】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
示す概略的な断面図である。
【図9】本発明の実施形態による相互連結基板の作製を
示す概略的な断面図である。
示す概略的な断面図である。
【図10】相互連結基板への溶融可能なボールの取付を
示す概略的な断面図である。
示す概略的な断面図である。
【図11】相互連結基板の受け基板上への移送を示す概
略的な断面図である。
略的な断面図である。
100 初期基板 101 相互連結基板 102 溶融可能な材料の層 104 誘電性材料層からなる第1の層 106 開口 108 金属ブロック 110 金属層 112 導電性トラック 114 誘電性材料層 116 開口(開口部) 118 金属ブロック 130 電子チップ 134 樹脂 138 取付スタッド、出力端子 140 マクロボール(溶融可能な材料のボール) 142 受け基板
Claims (13)
- 【請求項1】 受け基板上に少なくとも1つの電子チッ
プを連結するための相互連結基板の作製方法であって、 前記相互連結基板(101)は、前記チップ(130)
に対して接続されることができる入力端子を備えた第1
の側と、該第1の側とは反対側に位置すると共に前記受
け基板(142)に対して接続されることができる出力
端子を備えた第2の側とを具備してなり、この場合にお
いて、 a)いわゆる初期基板(100)上に溶融可能な材料の
層(102)を形成する工程と、 b)誘電性材料からなる第1の層(104)を形成し、
相互連結基板の出力端子に対応する開口(106)を形
成するために前記第1の層を彫刻する工程と、 c)それぞれの前記開口(106)内に前記出力端子を
なす金属ブロック(108)を形成する工程と、 d)前記金属ブロックを被覆する金属層(110)を成
膜する工程と、 e)前記d)工程において形成された前記金属層を彫刻
することにより、該金属層(110)の下に位置する前
記誘電体材料層(104)内に形成された前記開口(1
06)に対して少なくとも一部が重なっている導電性ト
ラック(112)を形成する工程と、 f)前記導電性トラック(112)を被覆する誘電性材
料層(114)を形成し、そして、該誘電性材料層を彫
刻することにより、前記e)工程において形成された前
記導電性トラック(112)の少なくとも一部に重なる
開口部(116)を前記誘電性材料層内に形成する工程
と、 g)前記f)工程において形成された前記誘電性材料層
(114)内に形成された前記開口部内に金属ブロック
(118)を形成する工程と、 h)前記溶融可能な材料(102)を該材料の溶融温度
に等しいかあるいは溶融温度を超える温度にまで加熱す
ることにより、前記相互連結基板を、前記初期基板から
分離する工程とを具備することを特徴とする相互連結基
板の作製方法。 - 【請求項2】 さらに、前記g)工程と前記h)工程と
の間に、 前記g)工程において形成された前記金属ブロック上に
入力端子をなす取付スタッドを形成する工程を具備する
ことを特徴とする請求項1記載の方法。 - 【請求項3】 前記溶融可能な材料からなる層(10
2)の形成に際して、導電性材料が使用されることを特
徴とする請求項1記載の方法。 - 【請求項4】 前記溶融可能な導電性材料として、錫−
鉛合金が使用されることを特徴とする請求項3記載の方
法。 - 【請求項5】 前記c)工程における前記ブロックは、
前記溶融可能な材料層(102)を電極として使用した
電解成長により形成されることを特徴とする請求項3記
載の方法。 - 【請求項6】 前記g)工程において、前記金属ブロッ
ク(118)は、前記溶融可能な材料層(102)およ
び導電性トラック(112)を電極として使用した電解
成長により形成されることを特徴とする請求項3記載の
方法。 - 【請求項7】 前記d)、e)、f)、およびg)工程
は、複数回繰り返されることを特徴とする請求項1記載
の方法。 - 【請求項8】 前記少なくとも1つの電子チップ(13
0)は、前記h)工程に先立って前記相互連結基板に接
続されることを特徴とする請求項1記載の方法。 - 【請求項9】 前記チップ(130)は、樹脂(13
4)により、前記基板にさらに固定されることを特徴と
する請求項8記載の方法。 - 【請求項10】 さらに、前記相互連結基板をカットす
る工程を具備することを特徴とする請求項1記載の方
法。 - 【請求項11】 さらに、前記h)工程の後に、出力端
子(138)上に溶融可能な材料のボール(140)
を、直接的に、または、取付スタッドを介して配置する
ことを特徴とする請求項1記載の方法。 - 【請求項12】 前記誘電性材料としてポリイミドが使
用されることを特徴とする請求項1記載の方法。 - 【請求項13】 前記開口または開口部内に前記金属ブ
ロックを形成するために、また、前記導電性トラックを
形成するために、銅が使用されることを特徴とする請求
項1記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9507920 | 1995-06-30 | ||
FR9507920A FR2736206B1 (fr) | 1995-06-30 | 1995-06-30 | Procede de realisation d'un substrat d'interconnexion permettant de connecter une puce sur un substrat de reception |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0918138A true JPH0918138A (ja) | 1997-01-17 |
Family
ID=9480583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8155862A Pending JPH0918138A (ja) | 1995-06-30 | 1996-06-17 | 受け基板上にチップを連結するための相互連結基板の作製方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5861322A (ja) |
EP (1) | EP0751556B1 (ja) |
JP (1) | JPH0918138A (ja) |
DE (1) | DE69630169T2 (ja) |
FR (1) | FR2736206B1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100246333B1 (ko) * | 1997-03-14 | 2000-03-15 | 김영환 | 비 지 에이 패키지 및 그 제조방법 |
US6120885A (en) * | 1997-07-10 | 2000-09-19 | International Business Machines Corporation | Structure, materials, and methods for socketable ball grid |
US6297559B1 (en) | 1997-07-10 | 2001-10-02 | International Business Machines Corporation | Structure, materials, and applications of ball grid array interconnections |
US6337522B1 (en) * | 1997-07-10 | 2002-01-08 | International Business Machines Corporation | Structure employing electrically conductive adhesives |
FR2767604B1 (fr) * | 1997-08-19 | 2000-12-01 | Commissariat Energie Atomique | Procede de traitement pour le collage moleculaire et le decollage de deux structures |
JP3147087B2 (ja) * | 1998-06-17 | 2001-03-19 | 日本電気株式会社 | 積層型半導体装置放熱構造 |
US6673652B1 (en) * | 1998-08-03 | 2004-01-06 | Amic Technology, Inc. | Underfilling method for a flip-chip packaging process |
DE19846662A1 (de) * | 1998-10-09 | 2000-04-20 | Siemens Ag | Elektronisches Modul, insbesondere Multichipmodul mit einer Mehrlagenverdrahtung und Verfahren zu seiner Herstellung |
US6410415B1 (en) | 1999-03-23 | 2002-06-25 | Polymer Flip Chip Corporation | Flip chip mounting technique |
US6790760B1 (en) * | 2000-07-21 | 2004-09-14 | Agere Systems Inc. | Method of manufacturing an integrated circuit package |
US6627998B1 (en) * | 2000-07-27 | 2003-09-30 | International Business Machines Corporation | Wafer scale thin film package |
US6655965B2 (en) * | 2001-11-28 | 2003-12-02 | Fci Americas Technology, Inc. | Interconnect device for electrically coupling a test system to a circuit board adapted for use with a ball-grid array connector |
JP2003243604A (ja) * | 2002-02-13 | 2003-08-29 | Sony Corp | 電子部品及び電子部品の製造方法 |
DE10237338A1 (de) * | 2002-08-14 | 2004-03-11 | Siemens Ag | Herstellung einer Umverdrahtungslage auf einem Trägermaterial |
US6964881B2 (en) * | 2002-08-27 | 2005-11-15 | Micron Technology, Inc. | Multi-chip wafer level system packages and methods of forming same |
US20070246821A1 (en) * | 2006-04-20 | 2007-10-25 | Lu Szu W | Utra-thin substrate package technology |
US7804177B2 (en) | 2006-07-26 | 2010-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-based thin substrate and packaging schemes |
MY193261A (en) * | 2015-07-01 | 2022-09-28 | Qdos Interconnect Sdn Bhd | Integrated circuit package |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS557022B1 (ja) * | 1968-05-10 | 1980-02-21 | ||
JPS60115245A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置の製造方法 |
US5071787A (en) * | 1989-03-14 | 1991-12-10 | Kabushiki Kaisha Toshiba | Semiconductor device utilizing a face-down bonding and a method for manufacturing the same |
US5210014A (en) * | 1991-03-28 | 1993-05-11 | Eastman Kodak Company | Mid-green sensitizing dyes for photographic materials |
US5258236A (en) * | 1991-05-03 | 1993-11-02 | Ibm Corporation | Multi-layer thin film structure and parallel processing method for fabricating same |
US5151388A (en) * | 1991-05-07 | 1992-09-29 | Hughes Aircraft Company | Flip interconnect |
JPH0536756A (ja) * | 1991-07-30 | 1993-02-12 | Mitsubishi Electric Corp | 半導体装置用テープキヤリア及びその製造方法 |
US5287619A (en) * | 1992-03-09 | 1994-02-22 | Rogers Corporation | Method of manufacture multichip module substrate |
JP3180863B2 (ja) * | 1993-07-27 | 2001-06-25 | 富士電機株式会社 | 加圧接触形半導体装置およびその組立方法 |
-
1995
- 1995-06-30 FR FR9507920A patent/FR2736206B1/fr not_active Expired - Fee Related
-
1996
- 1996-06-05 US US08/658,684 patent/US5861322A/en not_active Expired - Fee Related
- 1996-06-17 JP JP8155862A patent/JPH0918138A/ja active Pending
- 1996-06-27 EP EP96401425A patent/EP0751556B1/fr not_active Expired - Lifetime
- 1996-06-27 DE DE69630169T patent/DE69630169T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5861322A (en) | 1999-01-19 |
FR2736206B1 (fr) | 1997-08-08 |
DE69630169T2 (de) | 2004-07-22 |
EP0751556B1 (fr) | 2003-10-01 |
EP0751556A1 (fr) | 1997-01-02 |
FR2736206A1 (fr) | 1997-01-03 |
DE69630169D1 (de) | 2003-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0918138A (ja) | 受け基板上にチップを連結するための相互連結基板の作製方法 | |
EP0863548B1 (en) | Mounting assembly of integrated circuit device and method for production thereof | |
US5281151A (en) | Semiconductor chip carrier, module having same chip carrier mounted therein, and electronic device incorporating same module | |
US4221047A (en) | Multilayered glass-ceramic substrate for mounting of semiconductor device | |
CN1716587B (zh) | 内插器及其制造方法以及使用该内插器的半导体器件 | |
US5106461A (en) | High-density, multi-level interconnects, flex circuits, and tape for tab | |
US6328201B1 (en) | Multilayer wiring substrate and method for producing the same | |
US7420127B2 (en) | Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate | |
US5401913A (en) | Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board | |
US6274404B1 (en) | Multilayered wiring structure and method of manufacturing the same | |
JPH11121897A (ja) | 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造 | |
KR20130143536A (ko) | 일체식 금속 코어를 갖는 다층 전자 구조체 | |
US4546406A (en) | Electronic circuit interconnection system | |
JPH07235768A (ja) | 薄膜多層配線基板の製造方法 | |
JPH1056101A (ja) | スルーホールおよびバイアの相互接続をもたないボール・グリッド・アレイ・パッケージ | |
US5675183A (en) | Hybrid multichip module and methods of fabricating same | |
US6627823B1 (en) | Multilayered connection plate | |
JP3408590B2 (ja) | 多層プリント基板の配線構造 | |
JP2717198B2 (ja) | プリント配線板におけるバンプの形成方法 | |
EP0318485B1 (en) | Apparatus and method for high density interconnection substrates using stacked modules | |
JPH0831976A (ja) | シリコン両面実装基板及びその製造方法 | |
JP2001320172A (ja) | 薄膜多層回路基板 | |
JPH05335633A (ja) | ジョセフソン素子モジュール用基板 | |
JPS6356925A (ja) | 集積回路 | |
CN117751448A (zh) | 复合基板及其制备方法、电子设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051129 |