JPH09178407A - 静電容量式変位検出装置 - Google Patents
静電容量式変位検出装置Info
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- JPH09178407A JPH09178407A JP35020495A JP35020495A JPH09178407A JP H09178407 A JPH09178407 A JP H09178407A JP 35020495 A JP35020495 A JP 35020495A JP 35020495 A JP35020495 A JP 35020495A JP H09178407 A JPH09178407 A JP H09178407A
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Abstract
であると共に、耐ノイズ性能を大幅に向上させる。 【解決手段】 静電容量式センサ1から出力されるセン
サ出力信号を復調回路2でサンプリングする際のサンプ
リング制御回路3は、遅延ロックループ(DLL)回路
41を備えている。DLL回路41は、システムクロッ
ク信号CKをn段の可変遅延回路421 〜42n で遅延
させると共に、その遅延クロック信号CK′とシステム
クロック信号CKとを位相同期させる。このDLL回路
41のループの外側には、可変遅延回路421 〜42n
と同一の遅延制御を施される1段の可変遅延回路46が
設けられる。この可変遅延回路46での短い遅延時間を
復調回路2のサンプリング時間として与えることによ
り、外部ノイズによるサンプリングノイズの影響を受け
る前にサンプリングを終了させる。
Description
を使用したディジタル式のマイクロメータ、ノギス及び
ハイトゲージ等の静電容量式変位検出装置に関する。
存在しないため、消費電流が小さく、C−MOSのテク
ノロジーを使用して復調回路を構成できるため、処理系
を含めたシステム全体をコンパクト且つ安価に構成する
ことが可能である。そのためにディジタル式のノギス、
マイクロメータ等に広く採用されている。
きなメリットを持つ反面、検出器のインピーダンスが高
いため、装置内のシステムクロック信号やシステムクロ
ック信号を基準として生成される信号群の影響、及び5
0Hz(60Hz)の誘導ノイズ、その他のノイズとい
った外部ノイズの影響を受けやすく、その結果、復調信
号精度の劣化や復調信号にジッタが発生するといった問
題点が発生する。
問題点を解決するためになされたもので、耐ノイズ性能
を向上させることができる静電容量式変位検出装置を提
供することを目的とする。
安定したサンプリングが可能であると共に、耐ノイズ性
能を大幅に向上させることができる静電容量式変位検出
装置を提供することを目的とする。
変位検出装置は、相対移動可能に対向配置された第1の
要素及び第2の要素にそれぞれ異なるピッチで形成され
た第1の電極及び第2の電極が容量結合され、前記第1
の電極に印加された駆動信号を前記第2の電極を介して
受信すると共に、前記第1の要素と前記第2の要素との
変位に応じて前記第2の電極を介して受信される受信信
号の位相が変化する静電容量式検出器と、この静電容量
式検出器から出力される受信信号をサンプリングして前
記第1の要素と前記第2の要素との変位を示す信号を出
力する復調手段と、この復調手段における前記受信信号
のサンプリングタイミング及びサンプリング時間を決定
するサンプリング制御手段とを備え、前記サンプリング
制御手段は、前記復調手段及びサンプリング制御手段を
制御するシステムクロック信号の変化タイミングからず
れたタイミングで前記受信信号をサンプリングするもの
であり、且つ外部ノイズによるサンプリングレベルの変
動の影響を受ける前に前記サンプリングを終了させるよ
うに前記サンプリング時間を決定するものであることを
特徴とする。
ング制御手段が、前記システムクロック信号をn(nは
2以上の整数)段の第1の可変遅延手段で遅延させると
共に、前記第1の可変遅延手段からの遅延クロック信号
と前記システムクロック信号とを位相同期させる遅延ロ
ックループと、この遅延ロックループの前記第1の可変
遅延手段と同一の遅延制御を施され前記第1の可変遅延
制御手段よりも段数が少ない第2の可変遅延制御手段と
を備え、前記第2の可変遅延制御手段で得られた遅延時
間を前記復調手段でのサンプリング時間として与えるも
のであることを特徴とする。
グ制御手段は、例えば、前記復調手段でのサンプリング
値をディスチャージするディスチャージパルスと、この
ディスチャージパルスの少なくとも後端エッジを前記第
2の可変遅延手段で遅延させたサンプリングパルスとを
前記復調手段に出力するものである。
出装置によれば、電極又は電極配線に、システムクロッ
ク信号又はシステムクロック信号を基準として生成され
る信号群によるノイズが混入しても、サンプリングのタ
イミングがシステムクロック信号の変化タイミングとず
れているため、その影響を受けることがない。また、こ
の発明によれば、誘導ノイズ、その他のノイズ等の外部
ノイズによる受信信号のレベル変動の影響を受ける前に
サンプリングを完了してしまうようにしているので、種
々のノイズの影響も受けにくい。このため、装置内部及
び装置外部からのノイズに対する耐性を向上させること
ができる。
ング時間tsを、例えば、数μs程度に設定すると、5
0Hz(60Hz)の誘導ノイズの影響を1/1000
以下とすることができる。但し、このサンプリング時間
をシステムクロックで生成しようとすると、システムク
ロックの周波数は、数百K〜1MHzに設定しなければ
ならず、消費電流が大きくなってしまう。即ち、ディジ
タルノギスやマイクロメータといった小型の測定器で
は、通常、ボタン電池等が使用され、消費電流を十分に
抑えなくてはならないため、システムクロックを数10
K〜200KHz程度に設定せざるを得ず、特に数10
KHzとすることが望ましい。更に、システムクロック
及びシステムクロックを基準とした信号群の変化点にお
いては、検出器に対するノイズとなるため、サンプリン
グのタイミングは、システムクロック変化点とはずらす
必要がある。このため、システムクロックで上述したサ
ンプリングタイミングを生成することはできない。
数回路で上述したサンプリング時間を設定することも考
えられるが、この場合には、部品のバラツキ、電圧変動
及び温度変動等により、時定数回路の遅延時間が大きく
ばらつくため、数μsというサンプリング時間を正確に
作り出すことは困難である。このため、復調回路として
動作しなかったり、有効なノイズ対策とはならないとい
う問題がある。
出装置によれば、システムクロック信号をn段の第1の
可変遅延手段によって遅延させた遅延クロック信号が、
遅延ロックループによってシステムクロック信号に正確
に同期するので、例えばシステムクロック信号と遅延ク
ロック信号との位相差がシステムクロック信号の1周期
分Tであるとすると、第1の可変遅延手段の各段での遅
延時間は、正確にシステムクロック周期Tの1/nに設
定される。そこで、遅延ロックループ外に配置された第
2の可変遅延手段に対しても、遅延ロックループ内の第
1の可変遅延制御手段と同様の遅延制御を施すことによ
り、第2の可変遅延手段に入力される所定の信号をシス
テムクロック周期よりも短い時間だけ正確に遅延させる
ことができる。
た遅延時間を復調手段におけるサンプリング時間として
使用することにより、システムクロック信号の周波数を
増さずに、ノイズの影響がでない程度の極めて短いサン
プリング時間を正確に作ることができ、これによって消
費電流の低減及び耐ノイズ性能の向上を図ることができ
る。
明の実施例について説明する。
変位検出装置の要部を示すブロック図である。図には、
変位検出装置のうち、静電容量式センサ1、復調回路2
及びサンプリング制御回路3の部分が示されている。
うに構成されている。第1の要素であるスライダ11
は、例えばマイクロメータであればフレーム側、ノギス
であればスライダ側に設けられるものである。第2の要
素であるスケール12は、例えばマイクロメータであれ
ばスピンドル側、ノギスであれば本尺側に設けられるも
のである。スライダ11とスケール12とは、僅かのギ
ャップを介して対向配置され、スケール12に沿ってそ
の相対位置を変化させる。スライダ11には、複数の供
給電極13(第1の電極)が所定ピッチで形成されてい
る。スケール12には、供給電極13の幅及びピッチの
例えば3倍の幅及びピッチで複数の検出電極14(第2
の電極)が形成されている。更にスライダ11には、検
出電極14と容量結合された受信電極15が、供給電極
13とは絶縁された状態で配置されている。供給電極1
3は、例えば2つおきに共通接続されて3つの電極群を
形成している。これらの電極群には、図示しないディジ
タル信号処理回路から、図3に示すようなチョッピング
された3相の駆動信号R,S,Tがそれぞれ供給されて
いる。供給電極13に加えられた駆動信号R,S,T
は、検出電極14を介して受信電極15に受信される。
受信電極15で受信された受信信号は、センサ出力信号
として復調回路2に出力されている。この静電容量式セ
ンサ1を等価回路で記述すると、図1に示すような回路
となる。
る。静電容量式センサ1からのセンサ出力信号が入力さ
れるアナログ入力端子21は、アナログスイッチ22を
介して基準電圧回路23の出力端に接続されている。ま
た、アナログ入力端子21から入力されるセンサ出力信
号は、アナログスイッチ24及び容量25を介してボル
テージフォロワの演算増幅器26に入力されると共に、
アナログスイッチ27及び容量28を介して演算増幅器
29に入力される。アナログスイッチ22は、入力に同
期したDIS(ディスチャージ)信号によってオンオフ
制御され、アナログスイッチ24,27は、DIS信号
に交互に同期し、且つDIS信号の後端エッジを所定時
間tsだけ遅延させたサンプリング信号であるSMP
1,SMP2信号によってオンオフ制御される。これに
より、アナログスイッチ22,24,27及び容量2
5,28でサンプル回路が形成され、入力されるセンサ
出力信号を適当なタイミングで適当な時間だけ交互にサ
ンプリングする。
路30で差動合成され、LPF(ローパスフィルタ)回
路31にて滑らかなアナログ信号にされる。この信号
は、コンパレータを構成する演算増幅器32に入力さ
れ、ここで所定の基準電圧Refと比較される。そし
て、この演算増幅器32の出力が、位相信号CMPとし
て出力される。
サンプリングタイミング及びサンプリング時間を与える
回路で、遅延ロックループ(以下、DLLと呼ぶ)回路
41を主体に構成されている。DLL回路41は、シス
テムクロックCKを、縦続接続されたn段の可変遅延回
路(第1の可変遅延手段)421 ,422 ,…,42n
によって1周期分だけ遅延させて遅延クロック信号C
K′を生成すると共に、これらシステムクロック信号C
Kと遅延クロック信号CK′とを位相比較器43で位相
比較し、両者の位相の進み、遅れに応じてチャージポン
プ44を駆動してキャパシタ45に保持される可変遅延
回路421 〜42n の制御電圧VBBを制御することによ
り、両クロックCK,CK′を1周期ずらして位相同期
させるようにしたものである。
構成となっており、例えば図4に示すように構成され
る。即ち、入力信号INは、PチャネルMOSトランジ
スタ51及びNチャネルMOSトランジスタ52からな
るCMOSインバータ53とPチャネルMOSトランジ
スタ54及びNチャネルMOSトランジスタ55からな
るCMOSインバータ56とを介して出力信号OUTと
して出力される。入力段のCMOSインバータ53のト
ランジスタ51と電源端子との間には、電流制御用のP
チャネルMOSトランジスタ57が接続されており、そ
の実効抵抗値が制御電圧VBBで制御される。CMOSイ
ンバータ53の出力端及びCMOSインバータ56の入
力端の接続部と接地端子との間には、キャパシタ58が
接続されている。そして、このキャパシタ58の容量と
トランジスタ51及び57の実効抵抗値とで決まる時定
数によって入力信号INの入力から出力信号OUTの出
力までの遅延時間が決定される。
遅延回路421 〜42n とは別個にこれらと同一の構成
の1つの可変遅延回路46(第2の可変遅延回路)が設
けられており、その制御入力にも可変遅延回路421 〜
42n に与えられるのと同一の制御電圧VBBが与えられ
ている。タイミング発生回路47からは、例えばDIS
信号がこの可変遅延回路46に供給されており、この可
変遅延回路46でDIS信号を遅延して得られたDI
S′信号が再びタイミング発生回路47に供給されてい
る。タイミング発生回路47は、上記DIS信号を復調
回路2のスイッチ22に供給すると共に、DIS信号と
DIS′信号とでサンプリング信号SMP1,SMP2
を生成し、これらを復調回路2のスイッチ24,27に
それぞれ供給する。
位検出装置の動作について説明する。静電容量式センサ
1の供給電極13に図3に示すような3相の駆動信号
R,S,Tを供給すると、スライダ11が停止状態のと
きには、駆動信号と同一でその長い周期の成分が駆動信
号に対し供給電極13と検出電極14との相対位置によ
って決定される位相だけずれたセンサ出力信号が受信電
極15から出力される。また、スライダ11を移動させ
ると、供給電極13と検出電極14との相対位置が変化
するので、これに伴ってセンサ出力信号の位相も変化す
る。この信号は、復調回路2に入力される。
ミングとサンプリング時間とを示すタイミングチャート
である。DIS信号がハイレベルになるとアナログスイ
ッチ22がオン状態となり、復調回路2の入力端子21
が基準電圧回路23の基準電圧Refに接続されるの
で、入力端子21がディスチャージされる。このとき、
SMP1信号も同時にオン状態になるが、ディスチャー
ジの期間では、センサ出力信号(受信信号)は検出され
ない。DIS信号が立ち下がると、アナログスイッチ2
2がオフ状態となるので、アナログスイッチ24を介し
てセンサ出力信号が容量25に供給される。SMP1信
号が立ち下がると、アナログスイッチ24がオフ状態と
なるので、容量25には、サンプリングされたセンサ出
力信号が保持される。同様の操作で、SMP1信号とS
MP2信号とを交互にオン状態にして、図3のチョッピ
ング周波数に対応した180°位相が異なるセンサ出力
信号が容量25,28にサンプリングされることにな
る。
値をそれぞれ出力する。これらの出力は、MIX回路3
0によって差動合成されることにより、信号振幅が倍に
増幅される。そして、ローパスフィルタ31によって滑
らかな正弦波状のアナログ値に変換されたのち、演算増
幅器32で所定の基準電圧Refと比較されて位相信号
CMPとなって出力される。
等にノイズが混入すると、サンプリングする信号レベル
が正確な値ではなくなってしまう。例えば図6に示すよ
うなノイズが混入すると、同図(a)に示すように、受
信信号は大きく影響を受けてしまう。但し、同図(b)
に示すように、ノイズに対して十分に短い時間tsでサ
ンプリング動作を終了してしまえば、ノイズの影響を排
除することができる。サンプリング時間tsを、数μs
程度に設定すれば、50Hz(60Hz)の誘導ノイズ
であれば、その影響を1/1000以下とすることがで
きる。また、このサンプリングタイミングは、システム
クロックCK及びシステムクロックCKを基準として生
成される信号群の変化点ともずれているため、それらの
影響も排除することができる。このサンプリング時間t
sは、図5におけるDIS信号の立ち下がりから、SM
P1信号及びSMP2信号の立ち下がりまでの時間に相
当する。
プリング制御回路3によって生成される。即ち、サンプ
リング制御回路3における可変遅延回路421 〜42n
への入出力信号であるシステムクロックCKとシステム
クロックCK′とは、正確に1周期分Tだけずれるの
で、可変遅延回路421 〜42n が全て同一の構成であ
れば、各段当たりの遅延時間は、T/nとなる。そこ
で、システムクロックCKの周波数を32KHz(T=
31.25μs)とし、n=15とすれば、各段当たり
の遅延時間は、31.25μs/15 2μsとなる。
従って、可変遅延回路46でも、約2μsの遅延時間を
作ることができる。そこで、DIS信号を可変遅延回路
46で遅延させ、タイミング発生回路47の内部におい
て、遅延される前後のDIS信号の論理和出力を交互に
SMP1信号及びSMP2信号としてピックアップすれ
ば、サンプリング時間tsを約2μsに設定することが
可能になる。
時間tsは、DLL回路41の位相同期動作により正確
に制御されることになるので、種々の外部要因の影響を
受けず、その安定性と精度は、事実上、水晶発振器にの
み依存することになり、高い安定性と精度とを確保する
ことができる。しかも、この構成によれば、システムク
ロック信号CKの周波数は32KHz程度で十分である
ため、消費電流を抑制することができ、小型の電池式の
計測器などには、極めて有利である。
のインクリメンタル式の検出器を例に挙げたが、送信信
号の位相は特に3相に限定されるものでもないし、アブ
ソリュート型の検出器にも本発明は適用可能である。ま
た、位相法に限らず、零位法等にも適用可能である。
置内のシステムクロックに起因するノイズ及び装置外部
からのノイズ双方に対しての耐性を向上させることがで
きる。
信号をn段の第1の可変遅延手段によって遅延させた遅
延クロック信号が、遅延ロックループによってシステム
クロック信号に正確に同期するので、例えばシステムク
ロック信号と遅延クロック信号との位相差がシステムク
ロック信号の1周期分Tであるとすると、第1の可変遅
延手段の各段での遅延時間は、正確にシステムクロック
周期Tの1/nに設定され、且つ遅延ロックループ外に
配置された第2の可変遅延手段に対しても、遅延ロック
ループ内の第1の可変遅延制御手段と同様の遅延制御を
施すことにより、第2の可変遅延手段に入力される所定
の信号をシステムクロック周期よりも短い時間だけ正確
に遅延させることができる。
た遅延時間を復調手段におけるサンプリング時間として
使用することにより、システムクロック信号の周波数を
増さずに、ノイズの影響を排除可能な極めて短いサンプ
リング時間を正確に作ることができ、これによって消費
電流の低減及び耐ノイズ性能の向上を図ることができ
る。
置の要部を示すブロック図である。
構成を示す図である。
られる駆動信号の一例を示す図である。
路の構成を示す回路図である。
生成されるサンプリング用の制御信号を示すタイミング
チャートである。
めの図である。
グ制御回路、11…スライダ、12…スケール、13…
供給電極、14…検出電極、15…受信電極、41…遅
延ロックループ回路、421 〜42n ,46…可変遅延
回路。
Claims (3)
- 【請求項1】 相対移動可能に対向配置された第1の要
素及び第2の要素にそれぞれ異なるピッチで形成された
第1の電極及び第2の電極が容量結合され、前記第1の
電極に印加された駆動信号を前記第2の電極を介して受
信すると共に、前記第1の要素と前記第2の要素との変
位に応じて前記第2の電極を介して受信される受信信号
の位相が変化する静電容量式検出器と、 この静電容量式検出器から出力される受信信号をサンプ
リングして前記第1の要素と前記第2の要素との変位を
示す信号を出力する復調手段と、 この復調手段における前記受信信号のサンプリングタイ
ミング及びサンプリング時間を決定するサンプリング制
御手段とを備え、 前記サンプリング制御手段は、前記復調手段及びサンプ
リング制御手段を制御するシステムクロック信号の変化
タイミングからずれたタイミングで前記受信信号をサン
プリングするものであり、且つ外部ノイズによるサンプ
リングレベルの変動の影響を受ける前に前記サンプリン
グを終了させるように前記サンプリング時間を決定する
ものであることを特徴とする静電容量式変位検出装置。 - 【請求項2】 前記サンプリング制御手段は、 前記システムクロック信号をn(nは2以上の整数)段
の第1の可変遅延手段で遅延させると共に、前記第1の
可変遅延手段からの遅延クロック信号と前記システムク
ロック信号とを位相同期させる遅延ロックループと、 この遅延ロックループの前記第1の可変遅延手段と同一
の遅延制御を施され前記第1の可変遅延制御手段よりも
段数が少ない第2の可変遅延制御手段とを備え、 前記
第2の可変遅延制御手段で得られた遅延時間を前記復調
手段でのサンプリング時間として与えるものであること
を特徴とする請求項1記載の静電容量式変位検出装置。 - 【請求項3】 前記サンプリング制御手段は、 前記復調手段でのサンプリング値をディスチャージする
ディスチャージパルスと、このディスチャージパルスの
少なくとも後端エッジを前記第2の可変遅延手段で遅延
させたサンプリングパルスとを前記復調手段に出力する
ものであることを特徴とする請求項2記載の静電容量式
変位検出装置。
Priority Applications (1)
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---|---|---|---|
JP35020495A JP3243407B2 (ja) | 1995-12-22 | 1995-12-22 | 静電容量式変位検出装置 |
Applications Claiming Priority (1)
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JPH09178407A true JPH09178407A (ja) | 1997-07-11 |
JP3243407B2 JP3243407B2 (ja) | 2002-01-07 |
Family
ID=18408927
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