JPH0917799A - Method of preparing substrate surface for semiconductor device - Google Patents

Method of preparing substrate surface for semiconductor device

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JPH0917799A
JPH0917799A JP7261375A JP26137595A JPH0917799A JP H0917799 A JPH0917799 A JP H0917799A JP 7261375 A JP7261375 A JP 7261375A JP 26137595 A JP26137595 A JP 26137595A JP H0917799 A JPH0917799 A JP H0917799A
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Abstract

PROBLEM TO BE SOLVED: To provide a method of preparing the surface of a semiconductor substrate for manufacturing a semiconductor device. SOLUTION: When a field oxide film 42 is formed on the surface 14 of a semiconductor substrate 12, contaminant such as silicon nitride may be left unremoved on the surface 14 of the substrate 14. Therefore, sacrificing oxide layers 46 and 48 are formed on the surface 14 of the substrate 12 to take in the contaminants, then the sacrificing oxide layers are removed for preparation of manufacturing a semiconductor device.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明は、一般に半導体装
置、そして詳しく言えば電界効果素子例えばランダムア
クセスメモリー(RAM)(随時書込み呼出し記憶素
子)集積回路に使用するための電界効果トランジスター
(FET)および、メモリーセルに関するものである。
The present invention relates generally to semiconductor devices and, more particularly, to field effect transistors (FETs) for use in field effect devices such as random access memory (RAM) (random access memory) integrated circuits. , Memory cells.

【0002】[0002]

【従来の技術】集積回路技術においては、回路素子のサ
イズを縮小し且つ装置の歩留まりを良くするための製造
技術を改善しようとする努力がされている。この発明は
高密度RAMを製造にするのに特有の多くの関連する問
題に向けられている。
2. Description of the Related Art In integrated circuit technology, efforts are being made to improve the manufacturing technology for reducing the size of circuit elements and improving the yield of devices. The present invention addresses a number of related problems that are unique to making high density RAM.

【0003】[0003]

【発明が解決しようとする課題】特に、従来のアイソプ
レーナ技術を使用して、基板の選択された部分に厚いフ
ィールド酸化物層を形成することは、フィールド酸化物
の成長を設計するために使用されている窒化シリコン層
から、基板の一部への窒化シリコンの不所望な移行を起
こさせることがわかった。この発明は、基板の、このよ
うな窒化シリコンの汚染を軽減するものを提供する。
In particular, forming a thick field oxide layer on selected portions of a substrate using conventional isoplanar techniques is used to design field oxide growth. It has been found that this causes an undesired migration of silicon nitride from the silicon nitride layer to a portion of the substrate. The present invention provides for reducing such silicon nitride contamination of the substrate.

【0004】半導体チップ上での単位面積当たりの素子
数に制限がある従来技術による方法の一つは、下層をエ
ッチングするマスクとして被着酸化物を使用することで
ある。被着酸化物は凹凸形状をして、その厚さが不均一
となる傾向があり、このことは正確なマスクを形成する
のを阻害し、それによって公差に悪影響を与えるととも
に、素子の密度を限定する。この発明によれば、この被
着酸化物によるマスク形成の諸制限が克服される。
One prior art method that limits the number of elements per unit area on a semiconductor chip is to use a deposited oxide as a mask to etch the underlying layer. The deposited oxide tends to be uneven and have a non-uniform thickness, which hinders the formation of an accurate mask, thereby adversely affecting tolerances and reducing device density. limit. According to the present invention, the limitations on mask formation by the deposited oxide are overcome.

【0005】更に、この発明によって解決される従来技
術の面倒な問題は、基板に拡散用窓を開けることに付随
する、多結晶シリコンゲート層の下の酸化物層の横方向
エッチングである。そのようなゲート層の酸化物アンダ
ーカットは、ゲート層と基板との間の短絡によって装置
を故障させることがある。このアンダーカット部分を充
填するために酸化物を被着する従来方法は、信頼できな
いことがわかった。
[0005] A further complication of the prior art solved by the present invention is the lateral etching of the oxide layer underneath the polysilicon gate layer, which is associated with opening a diffusion window in the substrate. Such gate layer oxide undercuts can cause the device to fail due to a short circuit between the gate layer and the substrate. Conventional methods of depositing oxide to fill this undercut have proven unreliable.

【0006】また、この発明により解決される厄介な従
来技術上の問題は、安定化層を使用して半導体装置中に
接点窓を開けることに付随する、安定化層酸化物につい
ての大きい横方向エッチングである。例えばナトリウム
のような汚染物が基板に移動するのを阻止するという既
知の目的のために、本質的にドーピングされていない熱
的に成長された酸化物の比較的薄い層上に、ドーピング
された酸化物の比較的厚い層を被着することが従来技術
で実施されている。次いで、ホトレジストマスクを通し
てエッチングすることによって接点窓が開けられると、
このドーピングされた酸化物(すなわち安定化層)は、
ドーピングされた被着酸化物とドーピングされていない
成長酸化物とのエッチング速度の不一致ために、マスク
の下で横方向にかなりエッチングされる。ドーピングさ
れた被着酸化物(特に約400℃で被着された「低温」
のもの)は、典型的には、ドーピングされていない成長
酸化物よりも約10倍程度速い速度でエッチングされ
る。このエッチング処理の持続時間は、下にある成長酸
化物層を通って浸透するのに充分長くなくてはならない
ことから、マスクの下のドーピングされた被着酸化物の
横方向エッチングの大きさは、典型的には、ドーピング
されていない成長酸化物の厚さの10倍よりもいくらか
大きい。このエッチング処理が持続している間に生じる
過剰なエッチングは、上記の問題を更に解決困難にする
ことが理解される。チップの単位面積当たりの素子の密
度は、このように大きい横方向エッチングによって悪影
響をうけることは明らかである。この問題を実質的に除
去したものがこの発明によって提供される。
[0006] Also, a troubling prior art problem solved by the present invention is the large lateral orientation of the stabilizing layer oxide associated with opening a contact window in a semiconductor device using the stabilizing layer. Etching. Doped on a relatively thin layer of essentially undoped thermally grown oxide for the known purpose of preventing contaminants such as sodium from migrating to the substrate Depositing a relatively thick layer of oxide has been practiced in the prior art. The contact window is then opened by etching through a photoresist mask,
This doped oxide (ie, stabilizing layer)
Due to the mismatch in etch rates between the doped deposited oxide and the undoped grown oxide, there is considerable etching laterally under the mask. Doped oxides (especially "cold" deposited at about 400 ° C.)
Are typically etched at a rate about 10 times faster than undoped grown oxide. Since the duration of this etch process must be long enough to penetrate through the underlying grown oxide layer, the magnitude of the lateral etch of the doped deposited oxide under the mask is , Typically somewhat greater than ten times the thickness of the undoped grown oxide. It is understood that excessive etching that occurs during the duration of this etching process makes the above problem more difficult to solve. It is clear that the density of devices per unit area of the chip is adversely affected by such a large lateral etch. A substantial elimination of this problem is provided by the present invention.

【0007】[0007]

【課題を解決するための手段】この発明によれば、高素
子密度の集積回路を製造するのに有利に適用することの
できる一連の製造工程によって種々のタイプの電界効果
素子を同時に製造することができる半導体装置が開示さ
れる。
According to the present invention, various types of field effect elements are simultaneously manufactured by a series of manufacturing steps which can be advantageously applied to manufacture an integrated circuit having a high element density. Is disclosed.

【0008】その重要な実施例によれば、二つの基本的
な電界効果素子(メモリーセルおよび電界効果トランジ
スター)が、この発明の半導体装置における一連の工程
で並置的に示されている。
According to its important embodiment, two basic field effect elements (memory cells and field effect transistors) are shown side by side in a series of steps in a semiconductor device according to the invention.

【0009】この発明の別の重要な特色によれば、基板
内に活性部分を定め、基板表面の損傷をなくすのに充分
な厚さまで活性部分に薄い酸化物層を成長させ、そし
て、この薄い酸化物層を除去して活性部分内のクリーン
な基板表面を有することを含む、半導体装置が開示され
る。
According to another important feature of the invention, an active portion is defined in the substrate, a thin oxide layer is grown on the active portion to a thickness sufficient to eliminate damage to the substrate surface, and A semiconductor device is disclosed that includes removing an oxide layer to have a clean substrate surface in an active portion.

【0010】この発明のその他の重要な特色によれば、
半導体基板上の正確な位置に、正確なパターンで多結晶
シリコン(この明細書中では以下「ポリシリコン」と云
う)の層が形成されているものが開示される。そして、
この装置は、ポリシリコン層を一部酸化し、得られたポ
リオキサイド層の一部を除去して、その下にあるポリシ
リコン層をエッチングするためのマスクを形成すること
を含む。この明細書において、「ポリオキサイド」と
は、ポリシリコンの酸化によって形成された物質を云う
ために使用される。
According to another important feature of the invention,
A structure is disclosed in which a layer of polycrystalline silicon (hereinafter, referred to as "polysilicon" in this specification) is formed at a precise position on a semiconductor substrate in a precise pattern. And
The apparatus includes partially oxidizing the polysilicon layer, removing a portion of the resulting polyoxide layer, and forming a mask for etching the underlying polysilicon layer. In this specification, "polyoxide" is used to refer to a substance formed by oxidation of polysilicon.

【0011】[0011]

【発明の実施の形態】図1について説明すると、ここに
は、製造過程の初期段階におけるこの発明の半導体装置
10の一部の断面図が示されている。この半導体装置1
0は、当技術分野では良く知られているように、通常の
結晶配向の単結晶シリコンである基板12を備えてい
る。当業者には理解されるように、この発明の多くの特
徴は、シリコン以外の半導体物質例えばゲルマニウムを
使用した半導体装置にも適用できる。基板12はP型の
ものでも良いしN型のものでも良いが、ここでは、一例
としてP型のものが使用されている。そして、この基板
12の望ましい抵抗率は約5〜25Ω・cmである。基
板12の頂面14には、約600オングストロームの厚
さの二酸化シリコン層16を熱成長させられている。約
600オングストロームの厚さの窒化シリコン層18
は、既知の方法により、反応器中の二酸化シリコン層1
6上に被着される、約1000オングストロームの厚さ
を有するポリシリコン層20は、既知の被着技術を使用
して、窒化シリコン層18上に被着される。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG. 1, there is shown a sectional view of a part of a semiconductor device 10 of the present invention at an early stage of a manufacturing process. This semiconductor device 1
O comprises a substrate 12 which is a single crystal silicon of normal crystal orientation, as is well known in the art. As will be appreciated by those skilled in the art, many features of the present invention can be applied to semiconductor devices using semiconductor materials other than silicon, such as germanium. The substrate 12 may be a P-type substrate or an N-type substrate. Here, a P-type substrate is used as an example. The desirable resistivity of the substrate 12 is about 5 to 25 Ω · cm. On top surface 14 of substrate 12, a silicon dioxide layer 16 about 600 angstroms thick is thermally grown. Silicon nitride layer 18 approximately 600 Å thick
Is a method known in the art for the silicon dioxide layer 1 in the reactor.
Polysilicon layer 20 having a thickness of about 1000 angstroms, deposited on 6, is deposited on silicon nitride layer 18 using known deposition techniques.

【0012】次いで図1のポリシリコン層20を完全に
酸化するのに十分な時間、好ましくは約900℃〜10
00℃の蒸気中の酸化性雰囲気に半導体装置10を曝す
ことにより、図2に示したポリオキサイド層22を生成
する。このポリオキサイド層22は約2000オングス
トロームの厚さであり、これは酸化中の成長のせいで最
初のポリシリコン層20の厚さの約2倍となっている。
Next, a time sufficient to completely oxidize polysilicon layer 20 of FIG.
By exposing the semiconductor device 10 to an oxidizing atmosphere in steam at 00 ° C., the polyoxide layer 22 shown in FIG. 2 is generated. This poly oxide layer 22 is about 2000 Angstroms thick, which is about twice the thickness of the first polysilicon layer 20 due to growth during oxidation.

【0013】図3について説明すると、中間の数工程を
実施した後での半導体装置10の代表的な部分がここに
は示されている。二つの構成要素セグメントすなわち素
子部位24および26が図3には明示されているが、以
下に述べるこの発明の半導体装置の製造方法によって同
様な素子が同時に作られる場合にはそれらは非常に多数
の同様な部位(図示しない)を表すことを理解すべきで
ある。両部位24および26において、標準的ホトマス
ク技術を使用してポリオキサイド層22上にホトレジス
トパターン28および30を被着し、その後、酸化物を
選択的にアタックするエッチング剤を使用してポリオキ
サイド層22のマスクされなかった部分をエッチングで
取り去ることにより図示のようなポリオキサイド部分3
2および34が残る。このエッチング工程の次に好まし
くはボロンを使用して矢印で示したように既知の方法で
イオン注入工程を実施することによりP+ 領域36をつ
くる。このP+ 領域36は、ポリオキサイド部分によっ
て被覆されていない基板部分[これはまた半導体装置1
0の「フィールド区域」とも呼ばれる]約2000オン
グストロームの深さまで浸透する。イオンのエネルギー
は、二酸化シリコン層16および窒化シリコン層18
の、ホトレジストおよびポリオキサイドによって被覆さ
れていない部分を通してのみ浸透するように選ばれてい
る。既知の技術例えば米国特許第3,898,105号
明細書に記載の技術によって、好ましくは約1.6×1
13ボロンイオン/cm3 の濃度が使用される。しか
し、どの技術が使用されても、P+ 領域36は最終装置
中の最高不純物濃度部分において、約1Ω・cmの抵抗
率を有していることが好ましい。
Referring to FIG. 3, a representative portion of semiconductor device 10 after several intermediate steps have been performed is shown. Although the two component segments, element sites 24 and 26, are clearly shown in FIG. 3, if a similar element is made simultaneously by the method of manufacturing a semiconductor device of the present invention described below, they will be very numerous. It should be understood that similar parts (not shown) are represented. At both sites 24 and 26, photoresist patterns 28 and 30 are deposited on polyoxide layer 22 using standard photomask techniques, and then the polyoxide layer is etched using an etchant that selectively attacks the oxide. By removing the unmasked portion 22 by etching, the polyoxide portion 3 as shown in the figure is removed.
2 and 34 remain. Subsequent to this etching step, a P + region 36 is created by performing an ion implantation step in a known manner, as indicated by the arrows, preferably using boron. This P + region 36 is formed on a substrate portion not covered by the polyoxide portion [this is also a semiconductor device 1
Also referred to as a "field area" of 0], it penetrates to a depth of about 2000 Angstroms. The energy of the ions is controlled by the silicon dioxide layer 16 and the silicon nitride layer 18.
Is selected to penetrate only through portions not covered by photoresist and polyoxide. Known techniques, such as those described in U.S. Pat. No. 3,898,105, are preferably about 1.6.times.1.
A concentration of 0 13 boron ions / cm 3 is used. However, whatever technique is used, P + region 36 preferably has a resistivity of about 1 ohm-cm at the highest impurity concentration in the final device.

【0014】次にホトレジスト層28および30を除去
し、そして窒化シリコン層18の、ポリオキサイド層部
分32および34によって被覆されていない部分を既知
の技術を使用して選択的にエッチングすることにより、
図4に示したように窒化シリコン部分38および40を
残す。
Next, by removing the photoresist layers 28 and 30 and selectively etching portions of the silicon nitride layer 18 not covered by the polyoxide layer portions 32 and 34 using known techniques,
The silicon nitride portions 38 and 40 are left as shown in FIG.

【0015】図5に関しては、酸化は約6〜8時間約1
000℃の蒸気中で実施され、これは基板12の窒化シ
リコンによって被覆されていない部分中に比較的厚い
(好ましくは約14,000オングストローム)「アイ
ソプレーナ」フィールド酸化物層42を成長させること
になる。フィールド酸化物42は基板12中に約7,0
00オングストロームの深さまで浸透し、そしてこの酸
化工程はボロンの注入によって形成されたP+ 領域36
をその下方のより深いところまで押し込める。P+ 領域
36はその抵抗率を小さくすることによって一層薄いフ
ィールド酸化物層42を使用させる。
Referring to FIG. 5, the oxidation takes about 6-8 hours to about 1 hour.
Performed in steam at 000 ° C., which involves growing a relatively thick (preferably about 14,000 Å) “isoplanar” field oxide layer 42 in the portion of substrate 12 not covered by silicon nitride. Become. Field oxide 42 is approximately 7.0 in substrate 12.
00 Angstroms deep, and this oxidation step involves a P + region 36 formed by boron implantation.
To the deeper below. The P + region 36 allows the use of a thinner field oxide layer 42 by reducing its resistivity.

【0016】次に、ポリオキサイド部分32および34
を既知の方法での弗化水素酸によるエッチングで除去す
るが、その際フィールド酸化物層42もわずかだけ薄く
される。次いで窒化シリコン部分38および40並びに
二酸化シリコン層16の残存部分を通常の技術を使用し
て除去する。これは図6に示した構造を作る。
Next, the polyoxide portions 32 and 34
Is removed by etching with hydrofluoric acid in a known manner, with the field oxide layer 42 also being slightly thinned. The silicon nitride portions 38 and 40 and the remaining portion of the silicon dioxide layer 16 are then removed using conventional techniques. This creates the structure shown in FIG.

【0017】装置の活性区域の表面損傷をなくすため
に、従来技術においてはこの時点で種々の表面「清浄
化」工程が通常使用される。「活性区域」とはフィール
ド酸化物が成長されなかった装置部分を意味している。
しかしながら、頂面14に沿って基板12のいくらかを
エッチングすることによる単なる清浄化は、フィールド
酸化物42の近くの基板12の端縁44に沿って存在す
る窒化シリコン汚染を除去するには不充分であることが
見出された。窒化シリコン部分38および40からの少
量の窒化シリコンはフィールド酸化物層42を作る化学
過程に付随してフィールド酸化物層42の端縁において
基板12の頂面14に移送される。従って、好ましくは
塩化水素と酸素との周囲雰囲気中で酸化工程を実施して
図2に示したような熱酸化物層46および48を作り、
これによって端縁44における窒化物不純物を基板12
から酸化物中にその成長の間に集める。酸化物層46お
よび48の厚さは、約300オングストロームで充分で
あるが、好ましくは300〜1000オングストローム
の間である。
To eliminate surface damage to the active area of the device, various surface "cleaning" steps are commonly used in the prior art at this point. "Active area" means the portion of the device where the field oxide has not been grown.
However, mere cleaning by etching some of the substrate 12 along the top surface 14 is not sufficient to remove the silicon nitride contamination present along the edge 44 of the substrate 12 near the field oxide 42. Was found. A small amount of silicon nitride from the silicon nitride portions 38 and 40 is transferred to the top surface 14 of the substrate 12 at the edges of the field oxide layer 42 in conjunction with the chemistry for forming the field oxide layer 42. Therefore, an oxidation step is preferably performed in an ambient atmosphere of hydrogen chloride and oxygen to form thermal oxide layers 46 and 48 as shown in FIG.
As a result, the nitride impurities at the edge 44 are removed from the substrate 12
Collected during its growth into oxides. Oxide layers 46 and 48 have a thickness of about 300 Angstroms is sufficient, but preferably between 300 and 1000 Angstroms.

【0018】次に熱酸化物層46および48をエッチン
グにより取り去って図8の構造を作る。電界効果素子の
動作、特にエンハンスメント型FETのチャンネルにお
いて重要なのは良好な表面条件であるということは当業
者により理解されるであろう。この発明の重要な特性に
よれば、図7および図8の酸化工程およびエッチング工
程は、表面損傷(一般に基板12の頂部20〜30オン
グストロームの所に生じる)ならびに窒化シリコン汚染
の除去に有効であり、それによって図8に示したような
不純物のないかつクリーンな頂面14を生じる。
Next, the thermal oxide layers 46 and 48 are etched away to produce the structure of FIG. It will be appreciated by those skilled in the art that good surface conditions are important in the operation of a field effect device, particularly in the channel of an enhancement FET. According to an important feature of the present invention, the oxidation and etching steps of FIGS. 7 and 8 are effective in removing surface damage (generally occurring at the top 20-30 angstroms of substrate 12) and silicon nitride contamination. This results in a clean and clean top surface 14 as shown in FIG.

【0019】図5〜図8に示した工程での酸化物層1
6,32,34,46および48を除去するための次々
のエッチング工程の結果として、フィールド酸化物層4
2はその厚さがいくらか減らされる。図8に示した製造
工程においては、フィールド酸化物層42はその全厚さ
が約10,000オングストロームであり、そのうち約
7,000オングストロームが頂面14より下に延びて
おりそして約3,000オングストロームが頂面14よ
り上に延びている。
The oxide layer 1 in the steps shown in FIGS.
As a result of successive etching steps to remove 6, 32, 34, 46 and 48, the field oxide layer 4
2 has its thickness reduced somewhat. In the fabrication process shown in FIG. 8, field oxide layer 42 has a total thickness of about 10,000 Å, of which about 7,000 Å extends below top surface 14 and about 3,000 Å. Angstrom extends above top surface 14.

【0020】次に、熱酸化物層50および52を、図9
に示したように約900オングストロームの厚さまで成
長させる。その後に部位24および26中に形成される
電界効果素子の閾値電圧を調整するために、既知の技術
を使用して矢印で示したように少量のボロンイオン注入
を実施する。
Next, the thermal oxide layers 50 and 52 are
And grow to a thickness of about 900 Angstroms as shown in FIG. Thereafter, in order to adjust the threshold voltage of the field effect element formed in the portions 24 and 26, a small amount of boron ion implantation is performed using a known technique as indicated by arrows.

【0021】図10に関しては、半導体装置10全体
に、既知の技術を使用してポリシリコン層54を約6,
000オングストロームの厚さまで図示のように被着さ
せる。ポリシリコン層54を高導電性とするために、N
型に濃くドーピングする。この場合図11のポリシリコ
ン層54の点画で示されているように燐の拡散を使用す
るのが好ましい。
Referring to FIG. 10, a polysilicon layer 54 is formed over the entire semiconductor device 10 using known techniques.
Deposit as shown to a thickness of 000 Angstroms. In order to make the polysilicon layer 54 highly conductive, N
Heavily doping the mold. In this case, it is preferable to use the diffusion of phosphorus as shown by the stippling of the polysilicon layer 54 in FIG.

【0022】次いでポリシリコン層54の頂部56を酸
化して図12に示した構造を作る。ポリオキサイド層5
6は約2,500〜5,000オングストロームの間の
好ましい厚さを有しているが、このポリオキサイド層5
6の形成によりポリシリコン層54は約3,500〜
4,800オングストロームの間まで減厚される。しか
しながら、ポリシリコン層54およびポリオキサイド層
56は両者共約4,000オングストロームの厚さであ
ることが好ましい。
Next, the top portion 56 of the polysilicon layer 54 is oxidized to form the structure shown in FIG. Polyoxide layer 5
6 has a preferred thickness of between about 2,500 and 5,000 Angstroms,
6, the polysilicon layer 54 becomes approximately 3,500-
It is reduced to between 4,800 angstroms. However, the polysilicon layer 54 and the polyoxide layer 56 are both preferably about 4,000 angstroms thick.

【0023】図13はマスキング工程およびエッチング
工程が実施された後での半導体装置10を示しており、
ここではホトレジストパターン58および60が形成さ
れ、そしてポリオキサイド層56の、ホトレジストによ
って被覆されていない部分がエッチングで取り去られ、
ポリオキサイド部分62および64が残っている。部位
24中に形成されるべき電界効果素子の閾値の微調整の
ために、この段階において少量のイオン注入を実施して
も良い。
FIG. 13 shows the semiconductor device 10 after the masking step and the etching step have been carried out.
Here, photoresist patterns 58 and 60 are formed, and portions of the polyoxide layer 56 that are not covered by the photoresist are etched away,
Polyoxide portions 62 and 64 remain. At this stage, a small amount of ion implantation may be performed for fine adjustment of the threshold value of the field effect element to be formed in the portion 24.

【0024】図14に関しては、ホトレジストを除去
し、ポリシリコン層54の一部をエッチングするための
マスクとしてポリオキサイド部分62および64を残
す。半導体装置10の部位24および26と同様な部位
においても同様なポリオキサイドマスクを残し、エッチ
ングにより半導体装置10中に複数のポリシリコン層
(層66および68がその例である)を別々に作る。ポ
リシリコン層66は、熱酸化物層50の一部の上に在
り、そして部位24に示されたようにフィールド酸化物
層42の隣接部分上に延びている。ポリシリコン層68
は、図14に示したように、部位26中の熱酸化物層5
2の中心部分の上に在る。
Referring to FIG. 14, the photoresist is removed, leaving polysilicon portions 62 and 64 as a mask for etching a portion of polysilicon layer 54. A plurality of polysilicon layers (layers 66 and 68 are examples) are separately formed in the semiconductor device 10 by etching while leaving the same polyoxide mask in the same portions as the portions 24 and 26 of the semiconductor device 10. Polysilicon layer 66 overlies a portion of thermal oxide layer 50 and extends over an adjacent portion of field oxide layer 42 as shown at location 24. Polysilicon layer 68
Is the thermal oxide layer 5 in site 26, as shown in FIG.
It is on the central part of 2.

【0025】下層のポリシリコンをエッチングするため
のマスクとしてポリオキサイド部分62および64を使
用することは、ポリオキサイドの成長が一層遅くそして
一層制御可能なエッチング速度を有する高度に均一な層
を作るという点で、従来技術の被着酸化物マスクに比べ
て有利である。ポリオキサイドのそのような性質は、ホ
トレジストマスク(図13のホトレジストパターン58
および60)からポリオキサイドマスク(図14のポリ
オキサイド部分62および64)まで高度のマスク規制
を可能にする。この高度のマスク規制は、更にポリシリ
コン層66および68の形成にも引きつがれる。「高度
の規制」とは、被着酸化物マスクを使用した従来技術に
比べて、「より高い精度で位置決めされている」ことを
意味している。ポリシリコン層68は、下層の酸化物層
をエッチングするためのマスクとして更に役立ち、これ
によって電界効果トランジスターのチャンネル領域の上
にそれ自体を整合させることが後でわかる。
Using the polyoxide portions 62 and 64 as a mask to etch the underlying polysilicon creates a highly uniform layer with slower growth of the polyoxide and a more controllable etch rate. In that respect, it is advantageous over prior art deposited oxide masks. Such a property of the polyoxide is based on the photoresist mask (the photoresist pattern 58 in FIG. 13).
And 60) to a poly oxide mask (poly oxide portions 62 and 64 in FIG. 14). This high level of mask regulation also leads to the formation of polysilicon layers 66 and 68. "High regulation" means "positioned with higher accuracy" compared to the prior art using a deposited oxide mask. It will be seen later that the polysilicon layer 68 further serves as a mask for etching the underlying oxide layer, thereby aligning itself over the channel region of the field effect transistor.

【0026】自己整合ゲートFETを作るためのマスク
としてポリシリコン層を使用する技術は既知である。こ
の構造はまた、当技術分野では「シリコンゲート」FE
Tとも云われている。ポリシリコン層66および68を
位置決めする際の精度(または許容度)は、半導体装置
10中に形成できる素子密度の程度に直接関係してい
る。
Techniques for using a polysilicon layer as a mask to make a self-aligned gate FET are known. This structure is also known in the art as "silicon gate" FE
Also called T. The accuracy (or tolerance) in positioning the polysilicon layers 66 and 68 is directly related to the degree of element density that can be formed in the semiconductor device 10.

【0027】ここで図14の構造に酸化工程を実施し、
ポリシリコン層66および68の露出された端縁を、図
15に示すようにポリオキサイド部分で被覆する。熱酸
化物層50および52は約900オングストロームの厚
さに留まるが、被覆されていない熱酸化物部分70およ
び72はその厚さを約1,500〜2,000オングス
トロームまで増加する。ポリオキサイド部分62および
64は、2,500オングストロームの最小値から少な
くとも約3,000オングストロームの厚さまで成長す
る。これはまたポリシリコン層66および68の厚さを
わずか薄くする。
Here, an oxidation step is performed on the structure of FIG.
The exposed edges of the polysilicon layers 66 and 68 are covered with a polyoxide portion as shown in FIG. Thermal oxide layers 50 and 52 remain at a thickness of about 900 angstroms, while uncoated thermal oxide portions 70 and 72 increase their thickness to about 1,500-2,000 angstroms. Polyoxide portions 62 and 64 grow from a minimum of 2,500 Å to a thickness of at least about 3,000 Å. This also slightly reduces the thickness of polysilicon layers 66 and 68.

【0028】ここで、図10の被着工程と同様に既知の
被着技術を使用して、図16に示したような半導体装置
10上に新しいポリシリコン層74を被着する。このポ
リシリコン層74は約4,000オングストロームの好
ましい厚さを有している。
Here, a new polysilicon layer 74 is deposited on the semiconductor device 10 as shown in FIG. 16 by using a known deposition technique similarly to the deposition step of FIG. This polysilicon layer 74 has a preferred thickness of about 4,000 angstroms.

【0029】次いでポリシリコン層74の部分酸化を実
施し、図17に示したように、約1,000オングスト
ロームの厚さを有するポリオキサイド層76を作る。酸
化はポリシリコン層74を約3,500オングストロー
ムの厚さまで薄くする。
Next, the polysilicon layer 74 is partially oxidized to form a polyoxide layer 76 having a thickness of about 1,000 angstroms, as shown in FIG. Oxidation thins polysilicon layer 74 to a thickness of about 3,500 angstroms.

【0030】図18には、ホトレジストパターン78を
使用してポリオキサイド層76をマスクし、このポリオ
キサイド層76を部位26では完全にそして部位24で
は一部エッチングにより取り去った後での半導体装置1
0が示されている。残ったポリオキサイド層76は、部
位24では、ポリシリコン層74の下側部分80と上側
部分82の両方の上に在る。
In FIG. 18, the semiconductor device 1 after the polyoxide layer 76 is masked by using the photoresist pattern 78 and the polyoxide layer 76 is completely etched away at the portion 26 and partially removed at the portion 24.
0 is shown. The remaining polyoxide layer 76 is on site 24 over both the lower portion 80 and upper portion 82 of the polysilicon layer 74.

【0031】図19では、ホトレジストは除去され、残
ったポリオキサイド層76はポリシリコン層74のエッ
チングのためのマスクとして使用されており、これによ
ってポリシリコン層74が部位26からは完全にそして
部位24からは一部除去されて図示の構造を作る。
In FIG. 19, the photoresist has been removed and the remaining polyoxide layer 76 has been used as a mask for etching the polysilicon layer 74 so that the polysilicon layer 74 is completely and partially removed from the portion 26. 24 are partially removed to form the structure shown.

【0032】図16〜図19に示されたように第2のポ
リシリコン層74を作るための製造工程は、図10〜図
14に示したような第1のポリシリコン層66を作るた
めの製造工程と実質的には同じである(厚さの違う)図
19の製造工程ではポリシリコン層74が非ドーピング
状態のままである。この明細書では、用語「非ドーピン
グ」は、燐(N型)、ボロン(P型)および既知のそれ
らの機能的等価物のような「導電率に影響する不純物が
事実上ない」ということを意味している。また、ポリシ
リコン層66および74を設けることは、部位24に示
されているタイプの素子を半導体装置10中に密に配置
させうることが理解されるであろう。特に、フィールド
酸化物層42をポリシリコン層66と重層し、そして同
様にポリシリコン層66をポリシリコン層74と重層す
ることにより、隣接セル間の相互接続(図示しない)が
容易となる。そして以後の工程での接点の形成は、部位
24に割りあてられた活性頂面14の量を選択する際の
制限的な要因ではない。
The manufacturing process for forming the second polysilicon layer 74 as shown in FIGS. 16 to 19 is performed for forming the first polysilicon layer 66 as shown in FIGS. In the manufacturing process of FIG. 19, which is substantially the same as the manufacturing process (different in thickness), the polysilicon layer 74 remains undoped. As used herein, the term "undoped" refers to "substantially no impurities affecting conductivity", such as phosphorus (N-type), boron (P-type), and their functional equivalents known. Means. It will also be appreciated that the provision of polysilicon layers 66 and 74 allows elements of the type shown at site 24 to be closely spaced in semiconductor device 10. In particular, layering field oxide layer 42 with polysilicon layer 66, and similarly layering polysilicon layer 66 with polysilicon layer 74, facilitates interconnection (not shown) between adjacent cells. The formation of contacts in subsequent steps is not a limiting factor in selecting the amount of active top surface 14 allocated to site 24.

【0033】次に、エッチングを実施することにより熱
酸化物層70の一部を選択的に除去して部位24の、ポ
リシリコンによって被覆されていない区域において頂面
14の一部を露出させ、且つ熱酸化物層72を除去して
部位26の、ポリシリコンによって被覆されていない区
域において頂面14の一部を露出させる。その後、既知
の技術を使用してN型のドープ剤好ましくは燐を拡散さ
せる。その場合熱酸化物層50,52および70は、図
20の構造では頂面14の下約15,000オングスト
ロームの深さまで基板12中にN+ 領域86,88およ
び90を作る際の拡散マスクとして働く。燐はまた、ポ
リシリコン層74(点描により示されている)中にも拡
散し、これはポリシリコン層74を濃くドーピングされ
たN型従って高導電性にする。N型基板を使用する他の
実施例では、典型的にはボロンを使用するP型拡散をこ
の段階で実施し、ここに示されたものとは相補的な導電
型の構造を作る。
Next, a portion of the thermal oxide layer 70 is selectively removed by performing an etch to expose a portion of the top surface 14 in the portion of the portion 24 that is not covered by polysilicon, And the thermal oxide layer 72 is removed to expose a portion of the top surface 14 in the portion 26 of the area not covered by polysilicon. The N-type dopant, preferably phosphorus, is then diffused using known techniques. In that case, thermal oxide layers 50, 52 and 70 serve as diffusion masks in making N + regions 86, 88 and 90 in substrate 12 to a depth of about 15,000 angstroms below top surface 14 in the structure of FIG. work. The phosphorus also diffuses into the polysilicon layer 74 (shown by stippling), which makes the polysilicon layer 74 heavily doped N-type and thus highly conductive. In other embodiments using an N-type substrate, a P-type diffusion, typically using boron, is performed at this stage to create a structure of conductivity type complementary to that shown here.

【0034】拡散を実施すべき頂面14上に熱酸化物が
確実に残らないようにするために、いくらか過剰なエッ
チングを行ってかなりの量の横方向エッチングまたはア
ンダーカッティングを行うことが一般に実施されている
が、これは区域84において諸問題の原因となりうる。
エッチングの継続を正確に制御するとアンダーカッティ
ングの量が最少になるが、これは図20に示されている
ように、少量のポリオキサイド部分62および64をポ
リシリコン層66および68上に残すこととなる。どの
場合にも、N型のドープ剤を拡散させるためには、エッ
チングの継続時間はポリシリコン層74からかつN+
散領域86,88および90の上の頂面14部分から全
ての酸化物を除去するに充分長くなくてはならない。
In order to ensure that no thermal oxide remains on the top surface 14 where diffusion is to be performed, it is common practice to perform some excessive etching with a significant amount of lateral etching or undercutting. However, this can cause problems in area 84.
Precise control of the continuation of the etch minimizes the amount of undercutting, but leaves a small amount of polyoxide portions 62 and 64 on the polysilicon layers 66 and 68, as shown in FIG. Become. In all cases, to diffuse the N-type dopant, the duration of the etch is to remove all oxide from the polysilicon layer 74 and from the top 14 portion over the N + diffusion regions 86, 88 and 90. Must be long enough to remove.

【0035】図21の拡大図は、典型的なアンダーカッ
ト区域84例えばポリシリコン層68の下の区域を詳細
に示しており、ここでは熱酸化物層52はポリシリコン
層68の周辺縁92からある距離まで横方向にエッチン
グされておりそしてこの距離は典型的には熱酸化物層5
2の厚さよりもいくらかより大きい。
The enlarged view of FIG. 21 details a typical undercut area 84, for example, the area under the polysilicon layer 68, where the thermal oxide layer 52 is removed from a peripheral edge 92 of the polysilicon layer 68. It has been laterally etched to a certain distance and this distance is typically
Somewhat larger than the thickness of 2.

【0036】図22および図23について述べると、半
導体装置10は乾燥酸素または水蒸気が入れられかつ約
900℃〜1,000℃にある炉の中に置かれているの
で、約2,000オングストロームの酸化物層94が種
々のポリシリコン層上にかつ約2,000オングストロ
ームの酸化物層96が基板12中の種々のN+ 領域上に
成長させられる。この酸化は図23の拡大図においてよ
り明白に例示されているように、アンダーカット区域8
4を充填するのに有効である。酸化前のポリシリコン層
68の周辺縁の位置は破線92′で示されている。酸化
物層例えばポリオキサイド層94の成長は、図23にお
いては、ポリシリコン層68の周辺縁92をわずかに左
へ移動させる効果を有している。更に、酸化物層96の
成長は、その最初の位置14′から頂面14を下に移動
させる。
Referring to FIGS. 22 and 23, the semiconductor device 10 is placed in a furnace containing dry oxygen or steam and at about 900 ° C. to 1,000 ° C., so that the semiconductor device 10 has a capacity of about 2,000 Å. An oxide layer 94 is grown on the various polysilicon layers and an oxide layer 96 of about 2,000 angstroms is grown on the various N + regions in the substrate 12. This oxidation is more clearly illustrated in the enlarged view of FIG.
4 is effective for filling. The position of the peripheral edge of the polysilicon layer 68 before oxidation is indicated by a broken line 92 '. The growth of the oxide layer, eg, the poly oxide layer 94, has the effect of moving the peripheral edge 92 of the polysilicon layer 68 slightly to the left in FIG. Further, the growth of oxide layer 96 moves top surface 14 down from its initial location 14 '.

【0037】図24において、「高温」非ドーピング酸
化物層98は既知の方法で好ましくはSiH4 およびC
2 を使用して、600℃〜1,000℃の間の温度で
好ましくは約6,000オングストロームの厚さまで被
着される。この工程に相当する従来工程では、典型的に
は350℃〜450℃範囲の「低温」酸化物を被着させ
るが、これは比較的速いエッチング速度を有しているの
で前述したような広範囲アンダーカッティング問題を生
じる。この発明は、下層の酸化物層94および96のエ
ッチング速度と匹敵しうるエッチング速度を有する非ド
ーピング酸化物層98を提供する。最も好ましいのは、
半導体装置10を通常の高周波加熱炉中に入れて、約9
00℃または950℃に加熱し、SiH4 +2CO2
SiO2+2CO+2H2 の反応を起こさせることによ
って非トーピング酸化物層98を被着することである。
In FIG. 24, the "hot" undoped oxide layer 98 is formed in a known manner, preferably with SiH 4 and C
It is deposited using O 2 at a temperature between 600 ° C. and 1,000 ° C., preferably to a thickness of about 6,000 Å. In a conventional process corresponding to this process, a "low temperature" oxide, typically in the range of 350 ° C. to 450 ° C., is deposited, but because of its relatively fast etch rate, a wide range of under- This causes cutting problems. The present invention provides an undoped oxide layer 98 having an etch rate comparable to that of the underlying oxide layers 94 and 96. Most preferably,
Put the semiconductor device 10 in a normal high-frequency heating furnace, and
Heated to 00 ° C or 950 ° C, and SiH 4 + 2CO 2
Depositing the non-toping oxide layer 98 by inducing a reaction of SiO 2 + 2CO + 2H 2 .

【0038】この発明の別な特色によれば、非ドーピン
グ酸化物層98は下層酸化物層94または96中の「ピ
ンホール」のような欠陥を被覆する冗長酸化物層である
ことが理解される。
In accordance with another aspect of the present invention, it is understood that undoped oxide layer 98 is a redundant oxide layer that covers defects such as "pinholes" in underlying oxide layer 94 or 96. You.

【0039】次いでホトレジスト層100をこの非ドー
ピング酸化物層98上に形成する。次いで非ドーピング
酸化物層98の、ホトレジストマスク100によって被
覆されていない部分をエッチングし、そして図25に示
したように下層の酸化物層94および96もエッチング
し続けることによって接点窓102を開ける。ある量の
横方向エッチングは、図26のような典型的な仕方でホ
トレジスト層100をアンダーカットするが、このアン
ダーカットの量は「高温」非ドーピング酸化物層98
と、その下層の酸化物層94および96との密接に合致
したエッチング速度のせいで最少になっている。従っ
て、以下の説明からわかるようにこの発明によって非常
に小さい接点が作られる。
Next, a photoresist layer 100 is formed on this undoped oxide layer 98. The contact window 102 is then opened by etching portions of the undoped oxide layer 98 not covered by the photoresist mask 100 and continuing to etch the underlying oxide layers 94 and 96 as shown in FIG. A certain amount of lateral etching undercuts photoresist layer 100 in a typical manner as in FIG. 26, but the amount of this undercut is a "hot" undoped oxide layer 98.
And the closely matched etch rates of the underlying oxide layers 94 and 96 are minimized. Thus, very small contacts are made by the present invention, as can be seen from the following description.

【0040】次に、ホトレジスト層100を除去し、そ
して図27および拡大した図28に示された露出酸化物
表面に沿った点画で示されているように好ましくは燐の
拡散を使用して安定化工程を行う。この燐による安定化
は厚さ約20〜100オングストロームの非常に薄い酸
化物層104を露出シリコン表面上に作ることになる
(図28中に一例として明白に示されている)。
Next, the photoresist layer 100 is removed and stabilized, preferably using phosphorus diffusion, as shown by the stipples along the exposed oxide surface shown in FIG. Performing the conversion step. This phosphorous stabilization results in a very thin oxide layer 104 about 20-100 angstroms thick on the exposed silicon surface (which is clearly shown by way of example in FIG. 28).

【0041】安定化と同時に半導体装置10をゲッター
化するのが便利であるが、これは接点窓102を開けた
後にホトレジストで裏側以外の全部[例えば基板12の
底面(図示しない)]を被覆し、次いで裏側をクリーン
なシリコンのところまでストリッピングすることによっ
て達成できる。次いで、ホトレジストを除去しそして半
導体装置10に燐を拡散することによって前述した安定
化を実施する。これは金属不純物を裏側にゲッター化
し、それによって好都合にも漏洩電流を低減させる。
It is convenient to make the semiconductor device 10 a getter at the same time as stabilization, but this is done by opening the contact window 102 and then covering the entire surface (eg, the bottom surface of the substrate 12 (not shown)) with a photoresist after the contact window 102 is opened. And then stripping the backside to clean silicon. The above-described stabilization is then performed by removing the photoresist and diffusing phosphorus into the semiconductor device 10. This will getter the metal impurities to the backside, thereby advantageously reducing the leakage current.

【0042】燐安定化工程の後で、酸化物層104に再
び接点窓102を開けることが必要である。ホトレジス
ト層(図示しない)は、ホトレジスト層100を作った
のと同じマスクでの感光を使用して再び適用される。次
いで酸化物層104を下のシリコンまでエッチングして
接点窓102を再び開け、そしてそのホトレジストを除
去して典型的には図29に示された接点窓102を作
る。図29に示されている頂面14の接点窓102は直
径5ミクロン以下に制御することができる。これに対し
て既知の従来技術ではこれまでは約8ミクロンに限定さ
れていた。
After the phosphorus stabilization step, it is necessary to reopen the contact window 102 in the oxide layer 104. The photoresist layer (not shown) is reapplied using exposure with the same mask that created photoresist layer 100. The oxide layer 104 is then etched down to the silicon to reopen the contact window 102 and the photoresist is removed to create the contact window 102, typically shown in FIG. The contact window 102 on the top surface 14 shown in FIG. 29 can be controlled to a diameter of 5 microns or less. In contrast, the known prior art has heretofore been limited to about 8 microns.

【0043】従って、この発明は非常に小さい窓を製造
する技術を提供し、その結果接点を接点窓中に正確に位
置決めすることができる。この発明のこの重要な特徴
は、安定化の前に、非ドーピング酸化物層をエッチング
して接点窓を作る一連の工程によって達成される。この
明細書に記載されている半導体装置は、接点に対して割
りあてられている表面積を既知の最良の従来技術に比べ
て約40%だけ減少することがわかった。
Thus, the present invention provides a technique for manufacturing very small windows, so that the contacts can be accurately positioned in the contact windows. This important feature of the present invention is achieved by a series of steps of etching the undoped oxide layer to create a contact window before stabilization. It has been found that the semiconductor device described in this specification reduces the surface area allocated to the contacts by about 40% compared to the best known prior art.

【0044】最後に、金属化(メタリゼーション)工程
を使用して、接点窓102中に接点106,108,1
10,112,114および116を形成し、これによ
り図30に示した半導体装置10を完成する。これらの
接点は、アルミニウムを真空蒸着し、アルミニウムの一
部をホトマスクし、そしてアルミニウムを選択的にアタ
ックするがその下層の酸化物層98をアタックしないエ
ッチング剤を使用してマスクされていないアルミニウム
部分をエッチングすることによって形成されるのが好ま
しい。
Finally, the contacts 106, 108, 1 are formed in the contact window 102 using a metallization (metallization) process.
10, 112, 114, and 116 are formed, thereby completing the semiconductor device 10 shown in FIG. These contacts are made by vacuum-depositing the aluminum, photomasking a portion of the aluminum, and unmasked aluminum portions using an etchant that selectively attacks the aluminum but does not attack the underlying oxide layer 98. Is preferably formed by etching.

【0045】当業者は、部位24での素子が電荷蓄積セ
ルまたはメモリーセルとして働きそして部位26での素
子が電界効果トランジスターとして働くような図30に
示した素子構造の有用性を認識するであろう。
Those skilled in the art will recognize the utility of the device structure shown in FIG. 30 such that the device at site 24 serves as a charge storage cell or memory cell and the device at site 26 serves as a field effect transistor. Would.

【0046】特に、部位26での素子は米国特許第3,
898,105号明細書に記載されたのと同様な自己整
合シリコンゲートを有するN−チャンネルエンハンスメ
ントモードFETであって、ここで接点114はポリシ
リコン層68へのゲート接点として働き、そして接点1
12および116はN+ 領域88および90へのソース
接点およびドレイン接点として働く。この発明はまた前
記米国特許の教示に従ってこの明細書に詳しく述べられ
ている製造工程を変更することによってN−チャンネル
デプリーションモードFET並びに両モードのP−チャ
ンネルFETの製造にも適用することができる。
In particular, the device at site 26 is disclosed in US Pat.
No. 898,105, an N-channel enhancement mode FET with a self-aligned silicon gate similar to that described in US Pat. No. 8,985,105, wherein contact 114 serves as the gate contact to polysilicon layer 68 and contact 1
12 and 116 serve as source and drain contacts to N + regions 88 and 90. The present invention is also applicable to the fabrication of N-channel depletion mode FETs as well as both modes of P-channel FETs by altering the fabrication process detailed in this specification in accordance with the teachings of the aforementioned U.S. Patents. it can.

【0047】部位24での素子は単一トランジスターお
よび単一コンデンサーを有する当技術分野では既知の破
壊的読取り型の小面積メモリーセルである。当業者には
理解されるように、図30の部位24に詳しく示されて
いるものとは逆の導電型を有する相補メモリーセルを製
造することができる。
The device at site 24 is a destructive read small area memory cell known in the art having a single transistor and a single capacitor. As will be appreciated by those skilled in the art, complementary memory cells having a conductivity type opposite to that shown in detail at portion 24 of FIG. 30 can be manufactured.

【0048】例えば図30の部位24でのようなメモリ
ーセルの動作は当技術分野では既知である。簡単に言え
ば、接点106は頂面14に沿った区域118(導電性
ポリシリコン層66が非常に近接している)において基
板12中に少数キャリア蓄積するのに充分な電圧のバイ
アスがかけられている。ポリシリコン層66とそのすぐ
下の電荷蓄積区域118との間の誘電体として働く酸化
物層50によってコンデンサーが形成される。電荷蓄積
区域118に電荷が存在するかしかないかが2進数情報
を表す。この情報はゲート信号が接点108に与えられ
るたびに、N+領域86および接点110によって検知
され且つ変更される。当技術分野で既知の充分高い電圧
を有する接点108に与えられたゲート信号は導電性ポ
リシリコン層74によって伝達され、それによって酸化
物層70の直下の頂面14に近い区域120に沿って基
板12中にチャンネルを誘起する。区域120中に誘起
されたそのようなチャンネルは、データ伝達領域86と
電荷蓄積区域118との間で電気的通信を可能にする。
区域120はFET中のチャンネル領域の回路等価物で
あり、このFETはこの実施例においてはN−チャンネ
ルエンハンスメントモードFETである。従って、部位
24でのメモリーセルはその構造のすべての付随する静
電容量および抵抗を無視しうるものとして無視し、基本
的機能における単一トランジスターおよび単一コンデン
サーを備えたものとみなすことができる。
The operation of a memory cell, such as at location 24 in FIG. 30, is known in the art. Briefly, contacts 106 are biased at a voltage 118 sufficient to accumulate minority carriers in substrate 12 in area 118 along top surface 14 (very close to conductive polysilicon layer 66). ing. A capacitor is formed by the oxide layer 50 acting as a dielectric between the polysilicon layer 66 and the charge storage area 118 immediately below. The presence or absence of charge in charge storage area 118 represents binary information. This information is sensed and modified by N + region 86 and contact 110 each time a gating signal is applied to contact 108. A gate signal applied to a contact 108 having a sufficiently high voltage as known in the art is carried by the conductive polysilicon layer 74, thereby causing the substrate along an area 120 near the top surface 14 directly below the oxide layer 70. Induce a channel in 12. Such channels induced in area 120 allow for electrical communication between data transfer area 86 and charge storage area 118.
Area 120 is the circuit equivalent of the channel region in the FET, which in this embodiment is an N-channel enhancement mode FET. Thus, the memory cell at site 24 can be regarded as having a single transistor and a single capacitor in its basic function, ignoring all the associated capacitance and resistance of the structure as negligible. .

【0049】この発明の利点は、適正な装置機能に対し
て重要な種々の厚さを有する絶縁層50,62および7
0が形成されていることである。上述したように、この
発明は約900オングストロームの好ましい厚さを有す
る比較的薄い酸化物層50、約1,500〜2,000
オングストロームの好ましい厚さを有するわずかにより
厚い酸化物層70、および3,000オングストローム
以上の厚さを有する実質的により厚い酸化物層62を上
手く作る。理想的には、酸化物層62をできるだけ厚く
してポリシリコン層66および74の間に存在するどん
な寄生キャパシタンスも無視しうるようにすべきであ
る。ポリオキサイド部分62はポリシリコン層66を作
った6,000オングストロームのポリシリコンから成
長させられたポリオキサイドであるから、ポリオキサイ
ド部分62の厚さは実際問題として最大値約8,000
オングストロームまでに限定されている。これはポリシ
リコン層66用になお充分な厚さのポリシリコンを残
す。この実施例では、ポリオキサイド部分62は約4,
000オングストロームであるが、3,000〜6,0
00オングストロームの厚さは許容しうる。
An advantage of the present invention is that insulating layers 50, 62 and 7 having various thicknesses are important for proper device function.
0 is formed. As noted above, the present invention provides a relatively thin oxide layer 50 having a preferred thickness of about 900 Angstroms, about 1,500-2,000.
It works well with a slightly thicker oxide layer 70 having a preferred thickness of Å and a substantially thicker oxide layer 62 having a thickness of 3,000 Å or more. Ideally, oxide layer 62 should be as thick as possible so that any parasitic capacitance present between polysilicon layers 66 and 74 is negligible. Since the poly oxide portion 62 is a poly oxide grown from 6,000 Angstroms of polysilicon forming the polysilicon layer 66, the thickness of the poly oxide portion 62 is practically a maximum value of about 8,000.
Limited to Angstrom. This leaves polysilicon still thick enough for polysilicon layer 66. In this embodiment, the polyoxide portion 62 is about 4,
3,000 angstroms, but 3,000-6.0
A thickness of 00 Angstroms is acceptable.

【0050】[0050]

【発明の効果】前述の記載から、この発明は商業的半導
体装置に対して広い適用性を有していることが明白であ
る。特に、この発明は、高密度RAMの製造に大いなる
有用性を有しており且つ「16KRAM」(即ち16,
384個のメモリーセルを有するランダムアクセスメモ
リー装置)の製造を容易にした。
From the foregoing, it is apparent that the present invention has wide applicability to commercial semiconductor devices. In particular, the present invention has great utility in the manufacture of high density RAM and "16K RAM" (ie, 16,
(Random access memory device having 384 memory cells).

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
FIG. 1 is a cross-sectional view showing a part of a semiconductor device of the present invention in various manufacturing steps thereof.

【図2】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
FIG. 2 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図3】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
FIG. 3 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図4】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
FIG. 4 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図5】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
FIG. 5 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図6】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
FIG. 6 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図7】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
FIG. 7 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps thereof.

【図8】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
FIG. 8 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図9】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
FIG. 9 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps thereof.

【図10】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 10 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps thereof.

【図11】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 11 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図12】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 12 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps thereof.

【図13】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 13 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図14】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 14 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図15】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 15 is a sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps thereof.

【図16】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 16 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図17】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 17 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図18】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 18 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps.

【図19】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 19 is a sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps thereof.

【図20】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
FIG. 20 is a cross-sectional view showing a part of the semiconductor device of the present invention in various manufacturing steps thereof.

【図21】 図20の代表的な部分の拡大図である。FIG. 21 is an enlarged view of a representative portion of FIG.

【図22】 次の製造工程を示す断面図である。FIG. 22 is a cross-sectional view showing the next manufacturing process.

【図23】 図22の代表的な部分の拡大図である。FIG. 23 is an enlarged view of a representative portion of FIG. 22.

【図24】 後続の製造工程を示す断面図である。FIG. 24 is a cross-sectional view showing a subsequent manufacturing step.

【図25】 後続の製造工程を示す断面図である。FIG. 25 is a cross-sectional view showing a subsequent manufacturing step.

【図26】 図25の代表的な部分の拡大図である。FIG. 26 is an enlarged view of a representative portion of FIG. 25.

【図27】 後続の製造工程を示す断面図である。FIG. 27 is a cross-sectional view showing a subsequent manufacturing step.

【図28】 図27の代表的な部分の拡大図である。FIG. 28 is an enlarged view of a representative portion of FIG. 27.

【図29】 図28と同様な拡大図である。FIG. 29 is an enlarged view similar to FIG. 28.

【図30】 最終の製造工程を示す断面図である。FIG. 30 is a cross-sectional view showing a final manufacturing step.

【符号の説明】[Explanation of symbols]

12 半導体基板 14 半導体基板の表面 36 ドーピング部分 42 フィールド酸化物層 50,52 熱酸化物層 66,68 ポリシリコン層 94,96 酸化物層 98 非ドーピング酸化物層 Reference Signs List 12 semiconductor substrate 14 surface of semiconductor substrate 36 doping portion 42 field oxide layer 50, 52 thermal oxide layer 66, 68 polysilicon layer 94, 96 oxide layer 98 undoped oxide layer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャオ・マイ アメリカ合衆国、テキサス州、ダラス郡、 ダラス、ラカベサドライブ 7815番 (72)発明者 ミント・スウイー アメリカ合衆国、テキサス州、ダラス郡、 ダラス、ラマンガドライブ 7715番 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Chao Mai, La Cabeza Drive, Dallas, Texas, Texas, USA 7815 (72) Inventor Mint Swee, Dallas, La Manga, Texas, United States, Texas Drive 7715

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 (a)シリコンは半導体基板上に第1酸
化物層を形成し、 (b)活性区域を画定する前記基板の部分の上の前記第
1酸化物層上に窒化シリコンパターンを形成し、 (c)前記窒化シリコンパターンによって被覆されてい
ない前記基板の部分にフィールド酸化膜を成長させ、 (d)前記窒化シリコンパターン及びその下側に存在す
る前記第1酸化物層を除去して前記活性区域における前
記シリコン半導体基板の表面を露出させ、 (e)前記活性区域に第2酸化物層を形成して残存する
窒化シリコン汚染物等の汚染物を実質的に前記第2酸化
物層内に回収させ、 (f)前記第2酸化物層を除去する、上記各ステップを
有することを特徴とする半導体装置用基板表面を用意す
る方法。
1. A silicon forms a first oxide layer on a semiconductor substrate, and a silicon nitride pattern is formed on the first oxide layer on a portion of the substrate defining an active area. And (c) growing a field oxide film on a portion of the substrate not covered by the silicon nitride pattern, and (d) removing the silicon nitride pattern and the first oxide layer existing thereunder. Exposing the surface of the silicon semiconductor substrate in the active area, and (e) forming a second oxide layer in the active area to substantially remove remaining contaminants such as silicon nitride contaminants. A method of preparing a surface of a substrate for a semiconductor device, comprising the steps of: (f) removing the second oxide layer by recovering the second oxide layer.
【請求項2】 請求項1において、前記ステップ(e)
において、前記第2酸化物層を約300乃至1,000
Åの間の厚さに成長させることを特徴とする半導体装置
用基板表面を用意する方法。
2. The method according to claim 1, wherein step (e) is performed.
Forming the second oxide layer in a thickness of about 300 to 1,000.
A method for preparing a substrate surface for a semiconductor device, wherein the substrate surface is grown to a thickness of Å.
【請求項3】 請求項1において、更に、ステップ
(f)の後に、 (g)電界効果集積回路装置の絶縁層を形成するために
前記活性区域に新たに別の酸化物層を成長させる、ステ
ップを有することを特徴とする半導体装置用基板表面を
用意する方法。
3. The method of claim 1, further comprising after step (f): (g) growing another oxide layer in the active area to form an insulating layer of a field effect integrated circuit device. A method of preparing a substrate surface for a semiconductor device, comprising the steps of:
【請求項4】 請求項1において、前記ステップ(b)
における前記窒化シリコンパターンを形成する場合に、
窒化シリコン層の一部の上にポリオキサイドマスクを形
成し、次いで前記ポリオキサイドマスクによって被覆さ
れていない前記窒化シリコン層の部分をエッチング除去
することを特徴とする半導体装置用基板表面を用意する
方法。
4. The method according to claim 1, wherein the step (b) is performed.
When forming the silicon nitride pattern in
A method for preparing a surface of a substrate for a semiconductor device, comprising: forming a polyoxide mask on a portion of a silicon nitride layer; and then etching away a portion of the silicon nitride layer that is not covered by the polyoxide mask. .
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