JPH09172560A - 水平周波数および垂直周波数のパルスを導出する回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 全部のタイミング制御されるモジュールに同
期信号のデジタル処理の際同一のクロックが供給され
る、同期信号から水平周波数および垂直周波数のパルス
を導出する回路装置を提供する。 【解決手段】 Ｈパルス導出のため、同期信号とタイミ
ング制御された同期信号から導出されるマスキングパル
ス信号とを論理結合する回路２が設けられ、Ｖパルス信
号を導出するために、計数フリップフロップ１４が障害
パルス抑圧回路１０を介してＶパルス信号との論理結合
の後タイミング制御された同期信号によって制御され、
２Ｖパルス信号を導出するために、Ｖパルス信号をタイ
ミング制御された同期信号から導出されるパルス信号と
論理結合する論理回路１７が設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号が供
給されてテレビジョン同期信号から水平周波数および垂
直周波数のパルスを導出するための回路装置に関する。

【０００２】

【従来の技術】ビデオ技術設備および装置において、ビ
デオ技術において普通使用されておりかつ水平および垂
直周波数成分を含んでいる同期信号から水平および垂直
周波数のパルスを導出することがしばしば必要である。
公知の回路装置において（米国特許第４６００９４４号
明細書）、これら成分を分離するために、例えば単安定
マルチバイブレータのような種々の、時定数を持った素
子が使用されている。しかしこれらは、それぞれの実例
の時定数のばらつきに関する調整および例えば６２５本
の走査線および５２５本の走査線を使用したシステムの
ような異なったテレビジョンシステムに対する場合によ
り存在する異なったレイアウトを必要とする。

【０００３】更に、ヨーロッパ特許出願公開第０４６１
８９７号公報には、水平および垂直周波数の成分を含ん
でいる同期信号から水平周波数同期成分を分離するため
の回路が開示されており、この場合水平周波数パルス信
号における障害を回避するために、タイミング制御され
るカウンタ、デコーダおよび別のデジタル構成要素を用
いたデジタル同期信号処理が行われる。実際に、水平同
期パルス間のパルス障害は大幅に抑圧されるが、回路内
ではクロック同期されていない信号によって動作する。

【０００４】

【発明が解決しようとする課題】従って本発明の課題
は、商用のＦＰＧＡまたはＥＰＬＤアーキテクチャにお
いて満足に実現することができる、ビデオ同期信号から
ライン周波数、フィールド周波数およびフレーム周波数
の情報を導出するための回路装置を提供することであ
る。

【０００５】

【課題を解決するための手段】この課題は、請求項１の
特徴部分に記載の構成によって解決される。

【０００６】本発明の回路装置は、すべてタイミング制
御される構成要素に同一のクロックが供給されるという
純然たるデジタル動作する装置であるので、設計が厳格
にクロック同期されているという利点を有している。更
に、本発明の回路装置は、同一のレイアウトによって、
６２５本または５２５本の走査線規格に従った信号双方
に適用可能である。更に、本発明の回路装置が、標準
（例えばＶＣＲまたはコンピュータのような）に厳密に
従っていない同期信号によっても動作するということは
有利である。本発明の回路装置が、プログラミング可能
なデジタル構成要素（小量生産）および高集積回路（大
量生産）双方に非常に簡単に実現することができること
は別の利点である。本発明の回路装置は、障害に対して
高度な排除性を有しており、一方において構成要素の数
を変えることによってこの度合いに影響を及ぼすことが
できる。

【０００７】請求項１に記載の本発明の別の有利な実施
例および改良例はその他の請求項に記載の手段を用いて
実現可能である。

【０００８】

【発明の実施の形態】次に本発明を図示の実施例に付き
図面を用いて詳細に説明する。

【０００９】水平周波数および垂直周波数の成分を含ん
でいる、図２のａに示されているような同期信号が、端
子１を介して図１の回路装置に供給される。分離される
Ｈパルスの位相位置は（回避し得ない遅延時間を除い
て）入力同期信号の位相位置に相応しているべきである
ので、能動側縁はレジスタを介して供給することは許さ
れない。それ故にこの入力同期信号は直接、論理回路２
（ＮＯＲ）の一方の入力側に供給される。論理回路の他
方の入力側には、この論理回路２の制御のために用いら
れる、図２のｅに示されているマスキングパルス信号が
加えられる。それから論理回路２の反転出力側にて、図
２のｆに示されている反転された水平周波数パルス信号
Ｈを取り出し可能である。従って、入力側１からＨパル
スに対する出力側までに、１つの組み合わせ論理結合、
例えばＮＯＲ論理結合だけを有するパスが存在する。

【００１０】本発明の回路装置の集積能力に基づいて、
実質的に同期をとられた信号処理が行われるようにした
いので、すべての別のパスはクロック同期されて実現さ
れている。それ故に入力同期信号はＤレジスタ３を有す
る別のパスにおいて次のようにしてクロックパターンを
とられた状態に制御される。即ち、Ｄ入力側に同期信号
が加えられるＤレジスタがクロック信号Ｔ（例えば１
３.５ＭＨｚのクロック周波数）によってタイミング制
御される。その場合Ｄレジスタ３の反転出力側に、図２
のｂに示されているタイミング制御されかつ反転された
同期信号が取り出し可能である。この同期信号は、同様
にクロック同期をとられているＲＳフリップフロップ４
を、Ｈ同期信号の負の側縁から導出された、反転され
た、従って正のＨ側縁によってセットする。ＲＳフリッ
プフロップ４の出力信号は、論理回路２を介して入力同
期信号に結合されており、その際結果は直接、水平周波
数のパルス信号を形成する。即ち、水平周波数の入力同
期信号の能動側縁が直接現れる。正確な時間は入力同期
信号とクロック信号Ｔとの間の位相関係に依存してい
る、１ないし２クロックサイクル後、ＲＳフリップフロ
ップ４の出力側は再び非活性状態になり、即ちこれによ
り論理回路は阻止状態になる。

【００１１】図２のｃに示されているＲＳフリップフロ
ップ４の出力信号の能動側縁によって同時に、同様にク
ロック信号Ｔによってタイミングをとられているカウン
タ６がスタートされる。１３.５ＭＨｚのクロック周波
数の場合、ＣＣＩＲ勧告によれば、５２５本の走査線規
格の１走査線は８５８個のクロックから成り、６２５本
の走査線規格の１走査線は８６４個のクロックから成っ
ている。従って、カウンタ６の出力側に接続されている
デコーダ７（Ｄｅｃ）から、図２のｄに示されているリ
セットパルスが、カウンタ６がリセットされてから約８
５３クロック後に、ＲＳフリップフロップ４に対して発
生される。図２のｄに示されているリセットパルスの長
さはクリチカルではない。それは、少なくともそれがＲ
Ｓフリップフロップ４によって確実に受け取られ（即ち
約１クロックサイクル）程度の長さでなければならずか
つ最長でも、それが最も不都合な場合に図２のｂに示さ
れているセット信号と交差する可能性がない程度の長さ
であった方がよい。この偏差は、デコーダ７の回路コス
トを低減するために利用することができる。従ってリセ
ットパルスは、約５ないし１０クロックの間持続する可
能性がありかつＲＳフリップフロップ４の出力側にその
阻止によってＮＯＲ論理結合を開放するパルスが現れ
る。

【００１２】ＲＳフリップフロップ４の出力側において
取り出し可能な、図２のｅに示されている所謂マスキン
グパルスは、論理回路２に対する約８５３クロックの阻
止時間および約５ないし１０クロックの開放時間によっ
て、ＲＳフリップフロップ４のリセット時点のため、次
のＨパルスの直前に漸く、入力同期信号におけるすべて
のレベル変化がこの中間時間において抑圧されるように
作用する。その際これらレベル変化は、垂直帰線消去期
間Ｖ（Ｖギャップ）における裾引きパルスまたはノッチ
パルス或いは障害である可能性がある。

【００１３】ＣＣＩＲレポート６２４に従った５２５本
または６２５本の走査線を有する規格通りの同期信号に
おいて、垂直周波数成分は、第１フィールドの開始であ
るかまたは第２フィールドの開始であるかに応じて、走
査線の第１半部または第２半部において始まる。それ故
に、フレーム情報を喪失しないようにするために、両方
の走査線半部において垂直周波数パルスの開始を探さな
ければならない。

【００１４】（１０ビット）カウンタ６の出力が供給さ
れる第２のデコーダ８は、第１の出力側においてその都
度、図２ｇに示されている３つのパルス群を、走査線の
第１半部並びに第２半部において発生する。第２の出力
側にはその都度、図２のｈに示されている個別パルスが
両走査線半部において発生される。これらの個別パルス
は時間的に、第１出力側に現れるパルス群の後に生じ
る。

【００１５】図２ｉの垂直周波数出力信号Ｖは、論理回
路９においてクロック同期をとられかつ反転された入力
同期信号とＥＸＯＲ（排他的論理和）結合され、即ち垂
直周波数出力信号および入力同期信号が同じレベルを有
するとき、論理結合の結果は０であるが、これらが等し
くなければ、結果は１である。それからこの論理結合の
結果は、デコーダ８の第１の出力側の出力信号（図２の
ｇ）と、障害パルス抑圧回路１１に設けられている論理
回路１１においてＡＮＤ結合される。図２のｇの信号の
パルス群の時点において入力同期信号および垂直周波数
出力信号がレベルが一致しているならば、このＡＮＤ結
合の結果は零であり、即ち垂直周波数出力信号はその状
態を維持する。しかし、例えば垂直周波数パルスの開始
時または終了時において、入力同期信号および垂直周波
数出力信号のレベルが異なっているならば、論理回路１
１の出力側にパルスが生成される、これらのパルスは、
同様にクロック信号Ｔが供給される２ビット計数器１２
のクロックイネーブル入力側に導かれる。３つすべての
パルスが到来したとき、計数器は状態３に達する。この
状態は別のＡＮＤゲート１３によってデコード化されか
つ、同様にクロック信号Ｔによってタイミング制御され
る計数フリップフロップ１４のＴ入力側に供給される。
その際計数フリップフロップ１４はその都度別の位置に
切り換えられる。計数フリップフロップ１４の切り替わ
りと同時に、計数器１２は論理回路１５を介してデコー
ダ８の第２出力側における図２のｈの出力信号とのＮＯ
Ｒ論理結合によってリセットパルスが発生されて、再び
出発位置に戻される。

【００１６】ところで入力同期信号における垂直周波数
成分ではなくて、障害が扱われているとき、デコーダ８
の第１出力側の３つすべてのパルスが計数器１２に達す
ることは尤もらしくない。この場合計数器１２は最高の
計数状態には達しずかつ計数フリップフロップ１４はそ
の位置を変えない。その場合次のパルス群が発生する可
能性が生じる前に、計数器１２はデコーダ８の第２の出
力側における個別パルスによってリセットされる。

【００１７】図２のｇに図示の信号がそれぞれ３つのパ
ルスから成る群ではなく、複数のパルスからなる群を有
するようにすれば、 Ｖパルスの導出の際の障害信号排
除性を改善することができる。相応に、計数器１２の語
幅を高めなければならず、論理結合部１３も変えなけれ
ばならない。その際、所定の語幅によって前以て決めら
れている計数器状態に基づいて選定するようにすれば好
適である。即ち、計数１２は２ビットから３ビットに変
えることができる。これにより、（必ずしも必要という
ことではないが）図２のｇの信号を７つのパルスから形
成し、かつ論理結合部１３を３つの入力側を有するＡＮ
Ｄゲートに変えることが効果的である。その際この措置
によって、Ｖパルスの交代を実現するために、その都度
７つの標本値が同じ結果を有していなければならない。

【００１８】フレーム周波数のパルス２Ｖは、垂直周波
数パルスＶから次のようにして簡単に導出することがで
きる。即ち、垂直周波数パルスを微分回路１６におい
て、垂直周波数パルスの正の側縁に代わって、図２のｌ
に示されているように、垂直周波数パルスの開始時に狭
いパルスが生じるように微分する。このようにして得ら
れたパルスは論理回路１７を介して、図２のｋに示され
ている、第３のデコーダ１８の出力信号と論理回路１７
を介してＡＮＤ結合され、その際走査線の第１半部にお
いてのみ論理１である信号が生じる。垂直周波数数パル
スの開始が走査線の第１半部にあるとき、即ち第１のフ
ィールドの開始が問題になっているならば、フレーム周
波数のパルス２Ｖが発生され、その他の場合にはパルス
は発生されない。

【図面の簡単な説明】

【図１】本発明の回路装置のブロック線図である。

【図２】図１の回路装置において生じるパルス信号のい
くつかを示す線図である。

【符号の説明】

２，１３，１５，１７ 論理回路、 ３，４ フリップ
フロップ、 ５，１６微分素子、 ６ カウンタ、
７，８，１８ デコーダ、 １０ 障害パルス抑圧回
路、 １２ 計数器、 １４ 計数フリップフロップ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 クロック信号が供給されてテレビジョン
   同期信号から水平周波数および垂直周波数のパルスを導
   出するための回路装置において、論理回路（２）を備
   え、該論理回路の第１入力側には、テレビジョン同期信
   号を供給することができ、第２入力側には、タイミング
   制御された同期信号から導出されたマスキングパルス信
   号が入力され、かつ出力側からは、水平周波数パルス信
   号（Ｈ）をクロックパターンにおいて導出することがで
   き、タイミング制御されるパルス形成器（４）を備え、
   該パルス形成器には、前記タイミング制御された同期信
   号を供給することができかつ出力側から、前記マスキン
   グパルス信号を導出することができ、カウンタ（６）を
   備え、該カウンタはクロック信号（Ｔ）および前記パル
   ス形成器（４）によって発生される、該カウンタ（６）
   が計数をスタートすることができるようにする水平周波
   数リセットパルスを受信し、第１のデコーダ（７）を備
   え、該デコーダは前記カウンタ（６）の出力側に接続さ
   れておりかつ各走査線の終了間際の所定の計数状態にお
   いて１つのパルスを前記パルス形成器（４）に供給し、
   その結果前記マスキングパルス信号が、前記論理回路
   （２）がイネーブル化される状態をとるようにし、第２
   のデコーダ（８）を備え、該デコーダは前記カウンタ
   （６）の出力側に接続されており該デコーダの第１出力
   側は、走査線期間の第１半部においても第２半部におい
   てもパルス群を送出しかつ第２出力側は、該パルス群の
   直後に単一パルスを送出し、これら出力側は、タイミン
   グ制御される障害パルス抑圧回路（１０）の入力側に接
   続されており、別の論理回路（９）を備え、該論理回路
   には、前記タイミング制御されかつ反転された同期信号
   および垂直周波数パルス信号を供給することができ、か
   つ該論理回路の出力側は、前記障害パルス抑圧回路（１
   ０）の別の入力側に接続されており、タイミング制御さ
   れる計数回路（１４）を備え、該計数回路には、前記障
   害パルス抑圧回路（１０）の出力信号を供給することが
   できかつ該計数回路の出力側からクロックパターンある
   垂直周波数パルス信号（Ｖ）を導出することができ、第
   ３のデコーダ（１８）を備え、該デコーダは前記カウン
   タ（６）の出力側に接続されており、該デコーダの出力
   信号は、フレーム周波数パルス信号（２Ｖ）を発生する
   ために垂直周波数パルス信号とＡＮＤ結合されることを
   特徴とする水平周波数および垂直周波数のパルスを導出
   する回路装置。
2. 【請求項２】 前記タイミング制御されかつ反転された
   同期信号は、前記クロック信号（Ｔ）によってタイミン
   グ制御されるＤフリップフロップを用いて入力同期信号
   から導出される請求項１記載の装置。
3. 【請求項３】 前記パルス形成器（４）は、タイミング
   制御されるＲＳフリップフロップから成り、該フリップ
   フロップは、前記タイミング制御されかつ反転された同
   期信号が供給されるセット入力側および前記第１デコー
   ダ（７）の出力側に接続されているリセット入力側を有
   し、かつ非反転出力側は前記論理回路（２）の第２入力
   側に接続されている請求項１記載の装置。
4. 【請求項４】 前記障害パルス抑圧回路（１０）は、計
   数器（１２）から成り、該計数器は、入力側が前記第２
   のデコーダ（８）の第１出力側と前記別の論理回路
   （９）の出力側とに接続されているＡＮＤ回路（１１）
   の出力側に接続されているセット入力側と、入力側が前
   記第２のデコーダ（８）の第２出力側と該障害パルス抑
   圧回路（１０）の出力側とに接続されている論理回路
   （１５）の出力側に接続されているリセット入力側とを
   有しており、かつ該計数器の出力側は別の論理回路（１
   ３）を介して前記タイミング制御される計数回路（１
   ４）の入力側に接続されている請求項１記載の装置。
5. 【請求項５】 前記タイミング制御される計数回路（１
   ４）の出力側は、微分回路（１６）を介して更に別の論
   理回路（１７）の入力側に接続されており、該論理回路
   の別の入力側は、前記第３のデコーダ（１８）の出力側
   に接続されている請求項１記載の装置。
6. 【請求項６】 別の微分回路（５）が、前記パルス形成
   器（４）の出力側と前記カウンタ（６）のリセット入力
   側との間に配置されている請求項１記載の装置。