JPH09162728A - Phase comparator - Google Patents
Phase comparatorInfo
- Publication number
- JPH09162728A JPH09162728A JP8260815A JP26081596A JPH09162728A JP H09162728 A JPH09162728 A JP H09162728A JP 8260815 A JP8260815 A JP 8260815A JP 26081596 A JP26081596 A JP 26081596A JP H09162728 A JPH09162728 A JP H09162728A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase difference
- difference detection
- input
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
内蔵されるＰＬＬ回路等に用いられる位相比較器に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase comparator used in a PLL circuit or the like built in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】半導体集積回路において、一つの半導体
基板上にフェーズ・ロック・ループ回路（以下ＰＬＬ回
路と称する）を組み込むことにより、半導体集積回路の
内部と外部とのクロックスキューの低減及び各回路に供
給するクロックの逓倍化を実現している。2. Description of the Related Art In a semiconductor integrated circuit, by incorporating a phase-locked loop circuit (hereinafter referred to as a PLL circuit) on one semiconductor substrate, the clock skew between the inside and the outside of the semiconductor integrated circuit is reduced, and each circuit is reduced. It realizes the multiplication of the clock supplied to.
【０００３】図７はＰＬＬ回路内蔵の半導体集積回路の
構成例を示すブロック図である。図７において、５０は
ＰＬＬ回路であり、位相比較器５１、ループフィルタ５
２、電圧制御発振器５３、及びプログラマブル分周器５
４により構成されている。６０はクロックバッファであ
り、電圧制御発振器５３から出力されるクロック信号を
半導体集積回路内の機能ブロックＡ６１及び機能ブロッ
クＢ６２に伝達する。機能ブロックＡ６１に伝達された
クロック信号はプログラマブル分周器５４にフィードバ
ックされ、プログラマブル分周器５４は位相比較対象の
参照クロック信号Ｆr を位相比較器５１に入力する。ま
た、外部の水晶発振器が発生した方形波を分周器で分周
することにより作られた基準クロック信号Ｆp も、位相
比較器５１に入力される。FIG. 7 is a block diagram showing a configuration example of a semiconductor integrated circuit incorporating a PLL circuit. In FIG. 7, reference numeral 50 is a PLL circuit, which is a phase comparator 51 and a loop filter 5.
2, voltage-controlled oscillator 53, and programmable frequency divider 5
4. Reference numeral 60 denotes a clock buffer, which transmits the clock signal output from the voltage controlled oscillator 53 to the functional block A61 and the functional block B62 in the semiconductor integrated circuit. The clock signal transmitted to the functional block A61 is fed back to the programmable frequency divider 54, and the programmable frequency divider 54 inputs the reference clock signal F r to be subjected to the phase comparison to the phase comparator 51. Further, the reference clock signal F p generated by dividing the square wave generated by the external crystal oscillator by the frequency divider is also input to the phase comparator 51.
【０００４】図７に示すＰＬＬ回路内蔵の半導体集積回
路の動作について説明する。位相比較器５１に入力され
る基準クロック信号Ｆp の周波数をｆ1 とし、機能ブロ
ックＡ６１からプログラマブル分周器５４にフィードバ
ックされるクロック信号の周波数をｆ2 とする。電圧制
御発振器５３は、基準クロック信号Ｆp のＮ倍（Ｎは任
意の自然数）の周波数をもつクロック信号を出力する。
すなわち、電圧制御発振器５３からクロックバッファ６
０に出力されるクロック信号の周波数はｆ1 ×Ｎとな
る。プログラマブル分周器５４は、機能ブロックＡ６１
から出力されるクロック信号の周波数ｆ2 を１／Ｎに分
周し、参照クロック信号Ｆr として位相比較器５１に出
力する。The operation of the semiconductor integrated circuit incorporating the PLL circuit shown in FIG. 7 will be described. The frequency of the reference clock signal F p input to the phase comparator 51 is f 1, and the frequency of the clock signal fed back from the functional block A61 to the programmable frequency divider 54 is f 2 . The voltage controlled oscillator 53 outputs a clock signal having a frequency N times (N is an arbitrary natural number) the reference clock signal F p .
That is, from the voltage controlled oscillator 53 to the clock buffer 6
The frequency of the clock signal output to 0 is f 1 × N. The programmable frequency divider 54 includes a functional block A61.
The frequency f 2 of the clock signal output from is divided into 1 / N and output to the phase comparator 51 as the reference clock signal F r .
【０００５】基準クロック信号Ｆp （周波数ｆ1 ）と参
照クロック信号Ｆr （周波数ｆ2 ／Ｎ）とに位相差のな
い場合は、電圧制御発振器５３はそのままの周波数（ｆ
1 ×Ｎ）で発振を続ける。基準クロック信号Ｆp と参照
クロック信号Ｆr との位相が異なる場合は、位相比較器
５１は２つの信号の位相差に応じた差信号電圧を出力す
る。この差信号電圧はループフィルタ５２により高周波
成分が取り除かれた後電圧制御発振器５３に入力され、
電圧制御発振器５３の発振周波数を制御する。ＰＬＬ回
路５０が正常に動作している限り、電圧制御発振器５３
から出力されるクロック信号の周波数はｆ1 ×Ｎで一定
に保たれる。これをＰＬＬ回路がロックした状態とい
う。When there is no phase difference between the standard clock signal F p (frequency f 1 ) and the reference clock signal F r (frequency f 2 / N), the voltage controlled oscillator 53 keeps the same frequency (f
Oscillation continues at 1 × N). When the standard clock signal F p and the reference clock signal F r have different phases, the phase comparator 51 outputs a difference signal voltage according to the phase difference between the two signals. This difference signal voltage is input to the voltage controlled oscillator 53 after the high frequency component is removed by the loop filter 52,
The oscillation frequency of the voltage controlled oscillator 53 is controlled. As long as the PLL circuit 50 is operating normally, the voltage controlled oscillator 53
The frequency of the clock signal output from is kept constant at f 1 × N. This is called the state where the PLL circuit is locked.
【０００６】電圧制御発振器５３から出力されるクロッ
ク信号はクロックバッファ６０を介して各機能ブロック
に伝達される。すなわち、半導体集積回路は外部から供
給される基準クロック信号Ｆp のＮ倍の周波数を持つク
ロック信号によって動作することになる。また、外部か
ら入力される基準クロック信号Ｆp の遅延時間と参照ク
ロック信号Ｆr が位相比較器５１に入力されるまでの遅
延時間とを等しくすることにより、クロックスキューの
低減が実現される。The clock signal output from the voltage controlled oscillator 53 is transmitted to each functional block via the clock buffer 60. That is, the semiconductor integrated circuit operates with a clock signal having a frequency N times the reference clock signal F p supplied from the outside. Further, the clock skew can be reduced by equalizing the delay time of the standard clock signal F p input from the outside and the delay time until the reference clock signal F r is input to the phase comparator 51.
【０００７】従来の位相比較器は、入力される２つのパ
ルス信号の位相差を進み遅れ別に検出するディジタル位
相比較器とディジタル位相比較器の検出結果を基に出力
電圧を変化させるチャージポンプ回路とによって構成す
ることができる（例えば、平成６年７月１０日総合電子
出版社発行の「ＰＬＬ応用回路」第１３６〜１３９頁参
照）。The conventional phase comparator includes a digital phase comparator that detects the phase difference between two input pulse signals according to whether the phase difference is advance or delay, and a charge pump circuit that changes the output voltage based on the detection result of the digital phase comparator. (See, for example, "PLL Application Circuit", pages 136 to 139, published by Sogo Denshi Publishing Co., Ltd., July 10, 1994).
【０００８】図８は従来の位相比較器の構成を示す回路
図である。図８において、３０はディジタル位相比較
器、４０はチャージポンプ回路である。FIG. 8 is a circuit diagram showing the structure of a conventional phase comparator. In FIG. 8, 30 is a digital phase comparator and 40 is a charge pump circuit.
【０００９】ディジタル位相比較器３０は、リセット回
路３１、第１のフリップ・フロップ３２、第２のフリッ
プ・フロップ３３、第１の３入力ＮＡＮＤ回路３４、第
２の３入力ＮＡＮＤ回路３５、第１のインバータ３６、
第１のＮＡＮＤ回路３７、第２のインバータ３８、及び
第２のＮＡＮＤ回路３９により構成される。The digital phase comparator 30 includes a reset circuit 31, a first flip-flop 32, a second flip-flop 33, a first 3-input NAND circuit 34, a second 3-input NAND circuit 35 and a first flip-flop. Inverter 36,
It is composed of a first NAND circuit 37, a second inverter 38, and a second NAND circuit 39.
【００１０】基準クロック信号Ｆp は第１のインバータ
３６を介して第１のＮＡＮＤ回路３７に入力される一
方、参照クロック信号Ｆr は第２のインバータ３８を介
して第２のＮＡＮＤ回路３９に入力される。第１のＮＡ
ＮＤ回路３７の出力信号は第１のフリップ・フロップ３
２及び第１の３入力ＮＡＮＤ回路３４に入力され、第２
のＮＡＮＤ回路３９の出力信号は第２のフリップ・フロ
ップ３３及び第２の３入力ＮＡＮＤ回路３５に入力され
る。第１のフリップ・フロップ３２の出力信号は第１の
３入力ＮＡＮＤ回路３４に入力され、第２のフリップ・
フロップ３３の出力信号は第２の３入力ＮＡＮＤ回路３
５に入力される。The reference clock signal F p is input to the first NAND circuit 37 via the first inverter 36, while the reference clock signal F r is input to the second NAND circuit 39 via the second inverter 38. Is entered. First NA
The output signal of the ND circuit 37 is the first flip-flop 3
The second and first 3-input NAND circuits 34 are input to the second
The output signal of the NAND circuit 39 is input to the second flip-flop 33 and the second 3-input NAND circuit 35. The output signal of the first flip-flop 32 is input to the first 3-input NAND circuit 34, and the second flip-flop 32 is input.
The output signal of the flop 33 is the second 3-input NAND circuit 3
5 is input.
【００１１】リセット回路３１は、第１のフリップ・フ
ロップ３２及び第２のフリップ・フロップ３３の出力信
号と第１のＮＡＮＤ回路３７及び第２のＮＡＮＤ回路３
９の出力信号とを入力とする４入力ＮＡＮＤ回路３１ａ
からなり、この出力信号は第１のフリップ・フロップ３
２及び第２のフリップ・フロップ３３にリセット信号と
して入力されると共に第１の３入力ＮＡＮＤ回路３４及
び第２の３入力ＮＡＮＤ回路３５に入力される。The reset circuit 31 outputs the output signals of the first flip-flop 32 and the second flip-flop 33 and the first NAND circuit 37 and the second NAND circuit 3.
9-output signal and 4-input NAND circuit 31a
The output signal of the first flip-flop 3
It is input as a reset signal to the second and second flip-flops 33 and is also input to the first 3-input NAND circuit 34 and the second 3-input NAND circuit 35.
【００１２】第１の３入力ＮＡＮＤ回路３４からは、通
常は“Ｈ”であり、基準クロック信号Ｆp の位相が参照
クロック信号Ｆr より進んでいる間“Ｌ”となる第１の
位相差検出信号Ｐu が出力される。第２の３入力ＮＡＮ
Ｄ回路３５からは、通常は“Ｈ”であり、基準クロック
信号Ｆp の位相が参照クロック信号Ｆr より遅れている
間“Ｌ”となる第２の位相差検出信号Ｐd が出力され
る。From the first 3-input NAND circuit 34, the first phase difference which is normally "H" and becomes "L" while the phase of the standard clock signal F p is ahead of the reference clock signal F r. The detection signal P u is output. Second 3-input NAN
The D circuit 35 outputs a second phase difference detection signal P d which is normally “H” and which is “L” while the phase of the standard clock signal F p is delayed from the reference clock signal F r. .
【００１３】チャージポンプ回路４０は、Ｐ型ＭＯＳト
ランジスタ４１、Ｎ型ＭＯＳトランジスタ４２及びイン
バータ４３により構成される。Ｐ型ＭＯＳトランジスタ
４１のソースは電源に接続されており、ドレインはＮ型
ＭＯＳトランジスタ４２のソースと接続されている。ま
た、Ｎ型ＭＯＳトランジスタ４２のドレインは接地され
ている。Ｐ型ＭＯＳトランジスタ４１のゲートには第１
の３入力ＮＡＮＤ回路３４から出力される第１の位相差
検出信号Ｐu が入力される一方、Ｎ型ＭＯＳトランジス
タ４２のゲートには第２の３入力ＮＡＮＤ回路３５から
出力される第２の位相差検出信号Ｐd がインバータ４３
により反転されて入力される。Ｐ型ＭＯＳトランジスタ
４１のドレイン（Ｎ型ＭＯＳトランジスタ４２のソー
ス）が、出力端子ＯＵＴに接続されている。The charge pump circuit 40 comprises a P-type MOS transistor 41, an N-type MOS transistor 42 and an inverter 43. The source of the P-type MOS transistor 41 is connected to the power supply, and the drain is connected to the source of the N-type MOS transistor 42. The drain of the N-type MOS transistor 42 is grounded. The gate of the P-type MOS transistor 41 has a first
While the first phase difference detection signal P u output from the 3-input NAND circuit 34 is input, the gate of the N-type MOS transistor 42 receives the second potential output from the second 3-input NAND circuit 35. The phase difference detection signal P d is the inverter 43
It is inverted and input by. The drain of the P-type MOS transistor 41 (the source of the N-type MOS transistor 42) is connected to the output terminal OUT.
【００１４】第１の位相差検出信号Ｐu が“Ｌ”のと
き、Ｐ型ＭＯＳトランジスタ４１が導通状態となるので
Ｐ型ＭＯＳトランジスタ４１のドレインの電位（出力端
子ＯＵＴの電位）は上昇する。また、第２の位相差検出
信号Ｐd が“Ｌ”のとき、インバータ４３の出力信号が
“Ｈ”となりＮ型ＭＯＳトランジスタ４２が導通状態と
なるのでＮ型ＭＯＳトランジスタ４２のソースの電位
（出力端子ＯＵＴの電位）は低下する。すなわち、出力
端子ＯＵＴの電位は、基準クロック信号Ｆp の位相が参
照クロック信号Ｆr よりも進んでいるときは上昇し遅れ
ているときは低下することになる。したがって、この位
相比較器の出力電圧によって、図７における電圧制御発
振器５３の発振周波数を制御することができる。When the first phase difference detection signal P u is "L", the P-type MOS transistor 41 becomes conductive, so that the potential of the drain of the P-type MOS transistor 41 (potential of the output terminal OUT) rises. Further, when the second phase difference detection signal P d is “L”, the output signal of the inverter 43 becomes “H” and the N-type MOS transistor 42 becomes conductive, so that the source potential (output of the N-type MOS transistor 42 (output The potential of the terminal OUT) decreases. That is, the potential of the output terminal OUT increases when the phase of the standard clock signal F p leads the reference clock signal F r and decreases when it is delayed. Therefore, the oscillation frequency of the voltage controlled oscillator 53 in FIG. 7 can be controlled by the output voltage of this phase comparator.
【００１５】[0015]
【発明が解決しようとする課題】しかしながら、従来の
位相比較器には以下のような問題がある。However, the conventional phase comparator has the following problems.
【００１６】図９は位相比較器の入出力特性を示すグラ
フである。位相比較器では、図９（ａ）に示すように、
入力される２つの信号の位相差と出力される電圧との関
係には線形性があることが望ましい。ところが実際に
は、図９（ｂ）に示すように微小な位相差を検出するこ
とができず位相差の不感帯が存在したり、図９（ｃ）に
示すように感度が高すぎるために不連続点が存在する場
合がある。FIG. 9 is a graph showing the input / output characteristics of the phase comparator. In the phase comparator, as shown in FIG.
It is desirable that the relationship between the phase difference between two input signals and the output voltage has linearity. However, in reality, as shown in FIG. 9B, a minute phase difference cannot be detected and a dead zone of the phase difference exists, or as shown in FIG. 9C, the sensitivity is too high. There may be continuous points.
【００１７】位相比較器の入出力特性には、リセット回
路における遅延時間の長さが大きな影響を及ぼすことが
すでにわかっている。言い換えると、位相比較器の入出
力特性を改善するためには、リセット回路における遅延
時間の適正化が必要となる。ところが図８に示す従来の
位相比較器では、リセット回路３１が１つの４入力ＮＡ
ＮＤ回路３１ａにより構成されているため遅延時間が適
正値よりも短くなり、図９（ｂ）のような入出力特性を
示してしまう。It has been already known that the input / output characteristics of the phase comparator are greatly influenced by the length of the delay time in the reset circuit. In other words, in order to improve the input / output characteristics of the phase comparator, it is necessary to optimize the delay time in the reset circuit. However, in the conventional phase comparator shown in FIG. 8, the reset circuit 31 has one 4-input NA.
Since it is configured by the ND circuit 31a, the delay time becomes shorter than the appropriate value, and the input / output characteristic as shown in FIG.
【００１８】リセット回路の遅延時間を適正化するため
にすでに様々な改良がなされている。例えば、特開昭６
３−１１９３１８に開示された発明によると、４入力Ｎ
ＡＮＤ回路を構成するトランジスタのチャネル幅を狭く
することによりリセット信号の出力を遅延させている。
また、米国特許第３６１０９５４に開示された発明によ
ると、リセット信号の出力を遅延させる手段としてコン
デンサを複数個使用している。しかし、前者の場合、ト
ランジスタのゲート幅がμｍ以下になった昨今では、チ
ャネル幅のばらつき等による歩留まりの悪化は必至であ
る。また、後者の場合、位相比較器の回路規模が大きく
なってしまうという問題がある。Various improvements have already been made to optimize the delay time of the reset circuit. For example, JP
According to the invention disclosed in 3-119318, 4-input N
The output of the reset signal is delayed by narrowing the channel width of the transistors forming the AND circuit.
Further, according to the invention disclosed in US Pat. No. 3,610,954, a plurality of capacitors are used as means for delaying the output of the reset signal. However, in the former case, in recent years when the gate width of a transistor has become less than or equal to μm, the yield is inevitably deteriorated due to variations in channel width and the like. Further, in the latter case, there is a problem that the circuit scale of the phase comparator becomes large.
【００１９】また、従来の位相比較器ではリセット信号
を生成するために４入力ＮＡＮＤ回路を使用しているた
め、低い電源電圧によって安定動作させることが困難で
あるという問題があった。例えば、電流源となるＮＭＯ
Ｓのしきい値電圧を０．７Ｖとすると、４入力ＮＡＮＤ
回路を安定動作させるためには電源電圧は（０．７＋
Δ）×４＝（２．８＋４Δ）Ｖ以上必要となる（Δは微
小値）。これ以下の電源電圧ではＮＭＯＳは非飽和領域
にあり抵抗成分となるので、リセット回路の遅延時間が
非常に大きくなってしまう。このため、電源電圧が低い
とき、図９（ｃ）のような入出力特性を示してしまう。Further, since the conventional phase comparator uses the 4-input NAND circuit for generating the reset signal, there is a problem that it is difficult to operate stably with a low power supply voltage. For example, NMO that is a current source
If the threshold voltage of S is 0.7V, 4-input NAND
The power supply voltage is (0.7+
Δ) × 4 = (2.8 + 4Δ) V or more is required (Δ is a minute value). If the power supply voltage is lower than this, the NMOS is in the non-saturation region and becomes a resistance component, so that the delay time of the reset circuit becomes very long. Therefore, when the power supply voltage is low, the input / output characteristics shown in FIG.
【００２０】また、チャージポンプ回路にも入出力特性
を悪化させる要因がある。図１０は基準クロック信号Ｆ
p の位相が参照クロック信号Ｆr よりもわずかに遅れた
ときの、インバータ４３の入出力電圧を示すグラフであ
る。図１０に示すように、インバータ４３の入力電圧Ａ
は、参照クロック信号Ｆr が立ち上がってから基準クロ
ック信号Ｆp が立ち上がるまでの間低下するが、２つの
信号の位相差がごくわずかであるためインバータ４３の
しきい値電圧Ｖthに達する前に再び上昇する。このと
き、インバータ４３の出力電圧Ｂは０Ｖのままであるの
で、入力される２つの信号に位相差があるにもかかわら
ず位相比較器の出力電圧は変化しない。すなわち、微小
な位相差を検出できないことになる。しかも、基準クロ
ック信号Ｆp の位相が参照クロック信号Ｆr よりも進ん
だときにはこのような問題は生じないので、位相の進み
遅れによって検出精度が異なることになり好ましくな
い。The charge pump circuit also has a factor that deteriorates the input / output characteristics. FIG. 10 shows the reference clock signal F
9 is a graph showing the input / output voltage of the inverter 43 when the phase of p is slightly delayed from the reference clock signal F r . As shown in FIG. 10, the input voltage A of the inverter 43
Decreases from the rise of the reference clock signal F r to the rise of the standard clock signal F p, but before the threshold voltage V th of the inverter 43 is reached because the phase difference between the two signals is very small. Rise again. At this time, since the output voltage B of the inverter 43 remains 0V, the output voltage of the phase comparator does not change although the two input signals have a phase difference. That is, a minute phase difference cannot be detected. Moreover, such a problem does not occur when the phase of the standard clock signal F p leads the phase of the reference clock signal F r, so that the detection accuracy varies depending on whether the phase is advanced or delayed, which is not preferable.
【００２１】前記の問題に鑑み、本発明は、位相差の不
感帯が小さく入出力特性が優れており且つ低い電源電圧
でも安定動作可能な位相比較器を提供することを目的と
する。In view of the above problems, it is an object of the present invention to provide a phase comparator having a small dead zone of phase difference, excellent input / output characteristics, and capable of stable operation even at a low power supply voltage.
【００２２】[0022]
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、複数の論理ゲートを接続してリセット回
路を構成することによりその遅延時間を適正化すると共
に、前記複数の論理ゲートの入力数がいずれも３以下で
あることにより従来より低い電源電圧で安定動作可能に
するものである。In order to achieve the above object, the present invention optimizes the delay time by connecting a plurality of logic gates to form a reset circuit, and at the same time, the plurality of logic gates. Since the number of inputs is 3 or less, stable operation is possible with a power supply voltage lower than the conventional one.
【００２３】また、本発明は、２つの制御端子に位相差
検出信号とその反転信号とがそれぞれ入力される相補型
の伝送ゲートをチャージポンプ回路に用いることによ
り、微小な位相差の検出を可能にすると共に位相の進み
及び遅れの検出精度を同等にするものである。The present invention can detect a minute phase difference by using a complementary transmission gate in which the phase difference detection signal and its inverted signal are input to the two control terminals in the charge pump circuit. In addition, the detection accuracy of phase lead and phase delay is made equal.
【００２４】具体的に請求項１の発明が講じた解決手段
は、外部から入力される第１のパルス信号を入力とし第
１の状態信号を出力する第１の状態保持回路と、外部か
ら入力される第２のパルス信号を入力とし第２の状態信
号を出力する第２の状態保持回路と、前記第１及び第２
のパルス信号並びに前記第１及び第２の状態信号を基に
してリセット信号を生成し、生成したリセット信号を前
記第１及び第２の状態保持回路に出力するリセット回路
と、前記第１のパルス信号、第１の状態信号及びリセッ
ト信号を入力とし、前記第１のパルス信号の位相が前記
第２のパルス信号の位相よりも進んでいることを示す第
１の位相差検出信号を出力する第１の位相差検出回路
と、前記第２のパルス信号、第２の状態信号及びリセッ
ト信号を入力とし、前記第１のパルス信号の位相が前記
第２のパルス信号の位相よりも遅れていることを示す第
２の位相差検出信号を出力する第２の位相差検出回路と
を備えた位相比較器において、前記リセット回路は、入
力数が３以下である複数段の論理ゲートによって構成さ
れているものとする。Specifically, the solution means taken by the invention of claim 1 is a first state holding circuit which receives a first pulse signal input from the outside as an input and outputs a first state signal, and inputs from the outside. A second state holding circuit that receives the second pulse signal that is input and outputs a second state signal, and the first and second
Reset signal for generating a reset signal based on the pulse signal and the first and second state signals, and outputting the generated reset signal to the first and second state holding circuits; and the first pulse. A signal, a first state signal, and a reset signal as input, and outputting a first phase difference detection signal indicating that the phase of the first pulse signal is ahead of the phase of the second pulse signal 1. The phase difference detection circuit of No. 1 and the second pulse signal, the second state signal and the reset signal are input, and the phase of the first pulse signal is delayed from the phase of the second pulse signal. And a second phase difference detection circuit that outputs a second phase difference detection signal indicating that the reset circuit is configured by a plurality of stages of logic gates having three or less inputs. To assume
【００２５】請求項１の発明によると、リセット信号を
生成し出力するリセット回路が複数の論理ゲートによっ
て実現されているので、位相比較器の入出力特性を決定
するリセット回路の遅延時間が適正化される。また、従
来は１つの４入力ＮＡＮＤ回路によって実現されていた
リセット回路の論理を３入力以下の論理ゲートによって
実現しているので、安定動作するのに最低限必要な電源
電圧が従来よりも低くなる。According to the first aspect of the invention, since the reset circuit for generating and outputting the reset signal is realized by a plurality of logic gates, the delay time of the reset circuit for determining the input / output characteristics of the phase comparator is optimized. To be done. Further, since the logic of the reset circuit, which is conventionally realized by one 4-input NAND circuit, is realized by the logic gate having 3 inputs or less, the minimum power supply voltage required for stable operation becomes lower than the conventional one. .
【００２６】そして、請求項２の発明では、前記請求項
１の位相比較器におけるリセット回路は、前記第１及び
第２の状態保持回路の出力信号を入力とする第１の論理
ゲートと、前記第１の論理ゲートの出力信号並びに前記
第１及び第２のパルス信号を入力とし、前記リセット信
号を出力する第２の論理ゲートとを備えているものとす
る。According to a second aspect of the present invention, the reset circuit in the phase comparator according to the first aspect includes a first logic gate which receives the output signals of the first and second state holding circuits, and A second logic gate that receives the output signal of the first logic gate and the first and second pulse signals and outputs the reset signal is provided.
【００２７】さらに、請求項３の発明では、前記請求項
１の位相比較器におけるリセット回路は、前記第１の状
態信号の反転信号及び前記第２の状態信号の反転信号を
入力とする２入力ＮＯＲ回路と、前記２入力ＮＯＲ回路
の出力信号と前記第１及び第２のパルス信号とを入力と
し、前記リセット信号を出力する３入力ＮＡＮＤ回路と
を備えているものとする。Further, in the invention of claim 3, the reset circuit in the phase comparator of claim 1 has two inputs which receive an inverted signal of the first state signal and an inverted signal of the second state signal. A NOR circuit and a 3-input NAND circuit that receives the output signal of the 2-input NOR circuit and the first and second pulse signals and outputs the reset signal are provided.
【００２８】また、請求項４の発明では、前記請求項１
の位相比較器において、前記第１及び第２の位相差検出
信号を入力とし、前記第１及び第２のパルス信号の位相
の進み遅れを示す電圧を出力するチャージポンプ回路を
備えているものとする。Further, in the invention of claim 4, the invention according to claim 1
And a charge pump circuit for receiving the first and second phase difference detection signals as inputs and outputting a voltage indicating the lead or lag of the phases of the first and second pulse signals. To do.
【００２９】そして、請求項５の発明では、前記請求項
４の位相比較器におけるチャージポンプ回路は、一の端
子が電源に接続され、かつ一の制御端子に前記第１の位
相差検出信号が入力されると共に他の制御端子に前記第
１の位相差検出信号の反転信号が入力される相補型の第
１の伝送ゲートと、一の端子が前記第１の伝送ゲートの
他の端子に接続されていると共に他の端子が接地され、
かつ一の制御端子に前記第２の位相差検出信号が入力さ
れると共に他の制御端子に前記第２の位相差検出信号の
反転信号が入力される相補型の第２の伝送ゲートとを備
え、前記第１の伝送ゲートの他の端子と前記第２の伝送
ゲートの一の端子との接続点の電圧を出力とするものと
する。Further, in the invention of claim 5, in the charge pump circuit in the phase comparator of claim 4, one terminal is connected to a power source and one control terminal receives the first phase difference detection signal. A complementary first transmission gate, which receives the inverted signal of the first phase difference detection signal and is input to another control terminal, and one terminal connected to another terminal of the first transmission gate And the other terminals are grounded,
And a complementary second transmission gate to which the second phase difference detection signal is input to one control terminal and an inverted signal of the second phase difference detection signal is input to the other control terminal. , The voltage at the connection point between the other terminal of the first transmission gate and the one terminal of the second transmission gate is output.
【００３０】請求項５の発明によると、第１のパルス信
号の位相が第２のパルス信号よりも進んでいるときは、
第１の位相差検出信号及びその反転信号によって相補型
の第１の伝送ゲートが導通状態となりチャージポンプ回
路の出力電圧は上昇する。また、第１のパルス信号の位
相が第２のパルス信号よりも遅れているときは、第２の
位相差検出信号及びその反転信号によって相補型の第２
の伝送ゲートが導通状態となりチャージポンプ回路の出
力電圧は低下する。各伝送ゲートは位相差検出信号及び
その反転信号により制御されるので、位相差がわずかで
あり第１及び第２の位相差検出信号の変化が少なくて
も、チャージポンプ回路の出力電圧は変化する。また、
入力される第１のパルス信号及び第２のパルス信号の位
相の進み遅れを同等に検出することができる。According to the invention of claim 5, when the phase of the first pulse signal leads the phase of the second pulse signal,
The complementary first transmission gate is rendered conductive by the first phase difference detection signal and its inverted signal, and the output voltage of the charge pump circuit rises. Further, when the phase of the first pulse signal lags behind the second pulse signal, the complementary second signal is generated by the second phase difference detection signal and its inverted signal.
The transmission gate becomes conductive and the output voltage of the charge pump circuit decreases. Since each transmission gate is controlled by the phase difference detection signal and its inverted signal, the output voltage of the charge pump circuit changes even if the phase difference is small and the first and second phase difference detection signals change little. . Also,
It is possible to detect the lead and lag of the phases of the input first pulse signal and the second pulse signal equally.
【００３１】さらに、請求項６の発明では、前記請求項
５の位相比較器におけるチャージポンプ回路は、前記第
１の位相差検出信号が前記第１の位相差検出回路から出
力されてから前記第１の伝送ゲートの一の制御端子に入
力されるまでに要する時間が、前記第１の位相差検出信
号が前記第１の位相差検出回路から出力されてから反転
されて前記第１の伝送ゲートの他の制御端子に入力され
るまでに要する時間と等しくなるよう、前記第１の位相
差検出回路と前記第１の伝送ゲートの一の制御端子との
間に設けられた第１の遅延時間調整手段と、前記第２の
位相差検出信号が前記第２の位相差検出回路から出力さ
れてから前記第２の伝送ゲートの一の制御端子に入力さ
れるまでに要する時間が、前記第２の位相差検出信号が
前記第２の位相差検出回路から出力されてから反転され
て前記第２の伝送ゲートの他の制御端子に入力されるま
でに要する時間と等しくなるよう、前記第２の位相差検
出回路と前記第２の伝送ゲートの一の制御端子との間に
設けられた第２の遅延時間調整手段とを備えているもの
とする。Further, in the invention of claim 6, in the charge pump circuit in the phase comparator of claim 5, the first phase difference detection signal is output from the first phase difference detection circuit, and then the first phase difference detection signal is output. The first transmission gate is inverted after the first phase difference detection signal is output from the first phase difference detection circuit. A first delay time provided between the first phase difference detection circuit and the one control terminal of the first transmission gate so as to be equal to the time required to be input to the other control terminal. The time required from the output of the adjusting means and the second phase difference detection signal from the second phase difference detection circuit to the input to the one control terminal of the second transmission gate is the second Of the phase difference detection signal of the second phase difference The second phase difference detection circuit and the second transmission gate are arranged so as to have a time equal to the time required from being output from the output circuit to being inverted and being input to the other control terminal of the second transmission gate. The second delay time adjusting means provided between the first control terminal and the second control terminal is provided.
【００３２】請求項６の発明によると、伝送ゲートの一
の制御端子に入力される位相差検出信号が変化するタイ
ミングと伝送ゲートの他の制御端子に入力される位相差
検出信号の反転信号が変化するタイミングとが一致する
ので、チャージポンプ回路が駆動されるときに発生する
出力電圧のリップルを防止することができる。According to the invention of claim 6, the timing at which the phase difference detection signal input to one control terminal of the transmission gate changes and the inverted signal of the phase difference detection signal input to the other control terminal of the transmission gate are determined. Since the timings of change coincide with each other, it is possible to prevent the ripple of the output voltage generated when the charge pump circuit is driven.
【００３３】また、請求項７の発明が講じた解決手段
は、位相比較器として、各々外部から入力される第１の
パルス信号と第２のパルス信号との位相を比較し、前記
第１のパルス信号の位相が前記第２のパルス信号の位相
よりも進んでいることを示す第１の位相差検出信号及び
前記第１のパルス信号の位相が前記第２のパルス信号の
位相よりも遅れていることを示す第２の位相差検出信号
を出力するディジタル位相比較器と、前記第１及び第２
の位相差検出信号を入力とし、前記第１及び第２のパル
ス信号の位相の進み遅れを示す電圧を出力するチャージ
ポンプ回路を備え、前記チャージポンプ回路は、一の端
子が電源に接続され、かつ一の制御端子に前記第１の位
相差検出信号が入力されると共に他の制御端子に前記第
１の位相差検出信号の反転信号が入力される相補型の第
１の伝送ゲートと、一の端子が前記第１の伝送ゲートの
他の端子に接続されていると共に他の端子が接地され、
かつ一の制御端子に前記第２の位相差検出信号が入力さ
れると共に他の制御端子に前記第２の位相差検出信号の
反転信号が入力される相補型の第２の伝送ゲートとを備
え、前記第１の伝送ゲートの他の端子と前記第２の伝送
ゲートの一の端子との接続点の電圧を出力とするもので
あるものとする。Further, the solving means devised by the invention of claim 7 is, as a phase comparator, comparing the phases of a first pulse signal and a second pulse signal which are respectively inputted from the outside, and the first pulse signal is compared. The first phase difference detection signal indicating that the phase of the pulse signal leads the phase of the second pulse signal, and the phase of the first pulse signal is delayed from the phase of the second pulse signal. And a digital phase comparator for outputting a second phase difference detection signal indicating that
And a charge pump circuit that outputs a voltage indicating the lead or lag of the phases of the first and second pulse signals, the charge pump circuit having one terminal connected to a power supply, And a complementary first transmission gate in which the first phase difference detection signal is input to one control terminal and an inverted signal of the first phase difference detection signal is input to the other control terminal, Is connected to the other terminal of the first transmission gate and the other terminal is grounded,
And a complementary second transmission gate to which the second phase difference detection signal is input to one control terminal and an inverted signal of the second phase difference detection signal is input to the other control terminal. , The voltage at the connection point between the other terminal of the first transmission gate and the one terminal of the second transmission gate is output.
【００３４】請求項７の発明により、第１のパルス信号
の位相が第２のパルス信号よりも進んでいるときは第１
の位相差検出信号及びその反転信号によって相補型の第
１の伝送ゲートが導通状態となり、チャージポンプ回路
の出力電圧は上昇する。また、第１のパルス信号の位相
が記第２のパルス信号よりも遅れているときは第２の位
相差検出信号及びその反転信号によって相補型の第２の
伝送ゲートが導通状態となり、チャージポンプ回路の出
力電圧は低下する。各伝送ゲートは位相差検出信号及び
その反転信号により制御されるので、位相差がわずかで
あり位相差検出信号の変化が少なくてもチャージポンプ
回路の出力電圧は変化する。また、入力される第１のパ
ルス信号及び第２のパルス信号の位相の進み遅れを同等
に検出することができる。According to the invention of claim 7, when the phase of the first pulse signal leads the phase of the second pulse signal, the first pulse signal
By the phase difference detection signal and the inversion signal thereof, the complementary first transmission gate becomes conductive, and the output voltage of the charge pump circuit rises. When the phase of the first pulse signal lags the second pulse signal, the second phase difference detection signal and its inverted signal cause the complementary second transmission gate to become conductive, and the charge pump The output voltage of the circuit drops. Since each transmission gate is controlled by the phase difference detection signal and its inverted signal, the output voltage of the charge pump circuit changes even if the phase difference is small and the phase difference detection signal changes little. In addition, it is possible to detect the lead and lag of the phases of the first pulse signal and the second pulse signal that are input in the same manner.
【００３５】そして、請求項８の発明では、前記請求項
７の位相比較器におけるチャージポンプ回路は、前記第
１の位相差検出信号が前記第１の位相差検出回路から出
力されてから前記第１の伝送ゲートの一の制御端子に入
力されるまでに要する時間が、前記第１の位相差検出信
号が前記第１の位相差検出回路から出力されてから反転
されて前記第１の伝送ゲートの他の制御端子に入力され
るまでに要する時間と等しくなるよう、前記第１の位相
差検出回路と前記第１の伝送ゲートの一の制御端子との
間に設けられた第１の遅延時間調整手段と、前記第２の
位相差検出信号が前記第２の位相差検出回路から出力さ
れてから前記第２の伝送ゲートの一の制御端子に入力さ
れるまでに要する時間が、前記第２の位相差検出信号が
前記第２の位相差検出回路から出力されてから反転され
て前記第２の伝送ゲートの他の制御端子に入力されるま
でに要する時間と等しくなるよう、前記第２の位相差検
出回路と前記第２の伝送ゲートの一の制御端子との間に
設けられた第２の遅延時間調整手段とを備えているもの
とする。According to the invention of claim 8, in the charge pump circuit in the phase comparator of claim 7, the first phase difference detection signal is output from the first phase difference detection circuit, and then the first phase difference detection signal is output. The first transmission gate is inverted after the first phase difference detection signal is output from the first phase difference detection circuit. A first delay time provided between the first phase difference detection circuit and the one control terminal of the first transmission gate so as to be equal to the time required to be input to the other control terminal. The time required from the output of the adjusting means and the second phase difference detection signal from the second phase difference detection circuit to the input to the one control terminal of the second transmission gate is the second Of the phase difference detection signal of the second phase difference The second phase difference detection circuit and the second transmission gate are arranged so as to have a time equal to the time required from being output from the output circuit to being inverted and being input to the other control terminal of the second transmission gate. The second delay time adjusting means provided between the first control terminal and the second control terminal is provided.
【００３６】請求項８の発明によると、伝送ゲートの一
の制御端子に入力される位相差検出信号が変化するタイ
ミングと伝送ゲートの他の制御端子に入力される位相差
検出信号の反転信号が変化するタイミングとが一致する
ので、チャージポンプ回路が駆動されるときに発生する
出力電圧のリップルを防止することができる。According to the present invention, the timing at which the phase difference detection signal input to one control terminal of the transmission gate changes and the inverted signal of the phase difference detection signal input to the other control terminal of the transmission gate are determined. Since the timings of change coincide with each other, it is possible to prevent the ripple of the output voltage generated when the charge pump circuit is driven.
【００３７】[0037]
【発明の実施の形態】本発明の一実施形態に係る位相比
較器について、図面を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION A phase comparator according to an embodiment of the present invention will be described with reference to the drawings.
【００３８】図１は、本実施形態に係る位相比較器を構
成するディジタル位相比較器を示す回路図である。図１
に示すように、ディジタル位相比較器は、リセット回路
１１、第１の状態保持回路としての第１のフリップ・フ
ロップ１２、第２の状態保持回路としての第２のフリッ
プ・フロップ１３、第１の位相差検出回路としての第１
の３入力ＮＡＮＤ回路１４、第２の位相差検出回路とし
ての第２の３入力ＮＡＮＤ回路１５、第１のインバータ
１６、第１のＮＡＮＤ回路１７、第２のインバータ１
８、及び第２のＮＡＮＤ回路１９により構成される。従
来のディジタル位相比較器と異なるのは、リセット回路
１１が２入力ＮＯＲ回路１１ａ及び３入力ＮＡＮＤ回路
１１ｂにより構成されている点である。FIG. 1 is a circuit diagram showing a digital phase comparator which constitutes the phase comparator according to this embodiment. FIG.
As shown in FIG. 2, the digital phase comparator includes a reset circuit 11, a first flip-flop 12 as a first state holding circuit, a second flip-flop 13 as a second state holding circuit, and a first flip-flop 13. First as a phase difference detection circuit
3-input NAND circuit 14, a second 3-input NAND circuit 15 as a second phase difference detection circuit, a first inverter 16, a first NAND circuit 17, a second inverter 1
8 and a second NAND circuit 19. The difference from the conventional digital phase comparator is that the reset circuit 11 is composed of a 2-input NOR circuit 11a and a 3-input NAND circuit 11b.
【００３９】第１のパルス信号としての基準クロック信
号Ｆp は第１のインバータ１６を介して第１のＮＡＮＤ
回路１７に入力される一方、第２のパルス信号としての
参照クロック信号Ｆr は第２のインバータ１８を介して
第２のＮＡＮＤ回路１９に入力される。第１のＮＡＮＤ
回路１７の出力信号（基準クロック信号Ｆp と実質上同
一である）は第１のフリップ・フロップ１２及び第１の
３入力ＮＡＮＤ回路１４に入力される一方、第２のＮＡ
ＮＤ回路１９の出力信号（参照クロック信号Ｆr と実質
上同一である）は第２のフリップ・フロップ１３及び第
２の３入力ＮＡＮＤ回路１５に入力される。第１のフリ
ップ・フロップ１２の出力信号Ｓ1 （第１の状態信号）
は第１の３入力ＮＡＮＤ回路１４に入力される一方、第
２のフリップ・フロップ１３の出力信号Ｓ2 （第２の状
態信号）は第２の３入力ＮＡＮＤ回路１５に入力され
る。リセット回路１１は、第１のフリップ・フロップ１
２及び第２のフリップ・フロップ１３の反転出力信号／
Ｓ1 ，／Ｓ2 を入力とする２入力ＮＯＲ回路１１ａと、
２入力ＮＯＲ回路１１ａの出力信号と第１のＮＡＮＤ回
路１７及び第２のＮＡＮＤ回路１９の出力信号とを入力
とする３入力ＮＡＮＤ回路１１ｂとからなり、この出力
信号Ｓr は第１のフリップ・フロップ１２及び第２のフ
リップ・フロップ１３にリセット信号として入力される
と共に第１の３入力ＮＡＮＤ回路１４及び第２の３入力
ＮＡＮＤ回路１５に入力される。The reference clock signal F p as the first pulse signal is passed through the first inverter 16 to the first NAND.
While being input to the circuit 17, the reference clock signal F r as the second pulse signal is input to the second NAND circuit 19 via the second inverter 18. First NAND
The output signal of the circuit 17 (which is substantially the same as the reference clock signal F p ) is input to the first flip-flop 12 and the first 3-input NAND circuit 14, while the second NA is input.
The output signal of the ND circuit 19 (which is substantially the same as the reference clock signal F r ) is input to the second flip-flop 13 and the second 3-input NAND circuit 15. Output signal S 1 of the first flip-flop 12 (first state signal)
Is input to the first 3-input NAND circuit 14, while the output signal S 2 (second state signal) of the second flip-flop 13 is input to the second 3-input NAND circuit 15. The reset circuit 11 includes the first flip-flop 1
2 and the inverted output signal of the second flip-flop 13 /
A two-input NOR circuit 11a having S 1 and / S 2 as inputs,
It is composed of a 3-input NAND circuit 11b which receives the output signals of the 2-input NOR circuit 11a and the output signals of the first NAND circuit 17 and the second NAND circuit 19, and the output signal S r is the first flip-flop. The reset signal is input to the flop 12 and the second flip-flop 13, and is also input to the first 3-input NAND circuit 14 and the second 3-input NAND circuit 15.
【００４０】第１の３入力ＮＡＮＤ回路１４からは、通
常は“Ｈ”であり基準クロック信号Ｆp が参照クロック
信号Ｆr よりも位相が進んでいる間“Ｌ”となる第１の
位相差検出信号Ｐu が出力される。第２の３入力ＮＡＮ
Ｄ回路１５からは、通常は“Ｈ”であり基準クロック信
号Ｆp が参照クロック信号Ｆr よりも位相が遅れている
間“Ｌ”となる第２の位相差検出信号Ｐd が出力され
る。The first phase difference from the first 3-input NAND circuit 14 is normally "H" and is "L" while the standard clock signal F p leads the reference clock signal F r in phase. The detection signal P u is output. Second 3-input NAN
The D circuit 15 outputs a second phase difference detection signal P d which is normally "H" and is "L" while the standard clock signal F p is delayed in phase from the reference clock signal F r. .
【００４１】図１に示すディジタル位相比較器は、入力
される２つの信号の立ち上がりエッジに応じて内部回路
が動作し、デューティサイクルや振幅には依存しない。
また、記憶回路を含む順序回路であるので、出力信号
は、入力信号と入力信号が与えられる前の内部回路の状
態によって決定される。In the digital phase comparator shown in FIG. 1, the internal circuit operates according to the rising edges of the two input signals and does not depend on the duty cycle or the amplitude.
Further, since it is a sequential circuit including a memory circuit, the output signal is determined by the input signal and the state of the internal circuit before the input signal is given.
【００４２】[0042]
【表１】 [Table 1]
【００４３】表１は、図１に示すディジタル位相比較器
の動作を示すフローテーブルである。表１におい
て、［］付きの数字は安定状態を示している。例えば、
Ｆp −Ｆrが１−１のとき（すなわち基準クロック信号
Ｆp 及び参照クロック信号Ｆr が共に“Ｈ”であると
き）、ディジタル位相比較器は［１］、［５］又は
［９］のいずれかの状態で安定する。状態［１］のとき
（Ｐu ，Ｐd ）＝（０，１）となり、第１の位相差検出
信号Ｐu が“Ｌ”であり第２の位相差検出信号Ｐd が
“Ｈ”となる。同様に、状態［５］のとき（Ｐu ，
Ｐd ）＝（１，１）となり、状態［９］のとき（Ｐu ，
Ｐd ）＝（１，０）となる。また、［］なしの数字は不
安定状態を示しており、このとき縦方向に移動して［］
付きの同じ数字の安定状態に移行する。Table 1 is a flow table showing the operation of the digital phase comparator shown in FIG. In Table 1, numbers in brackets [] indicate stable states. For example,
F (i.e. if the reference clock signal F p and the reference clock signal F r are both "H") p -F when r is 1-1, the digital phase comparator [1], [5] or [9] Be stable in any of the states. In the state [1], (P u , P d ) = (0, 1), the first phase difference detection signal P u is “L”, and the second phase difference detection signal P d is “H”. Become. Similarly, in the state [5] (P u ,
P d ) = (1,1), and in the state [9] (P u ,
P d ) = (1,0). Also, the numbers without [] indicate an unstable state. At this time, move vertically to [].
Move to a stable state with the same number.
【００４４】また同様に、Ｆp −Ｆr が１−０のとき
（すなわち基準クロック信号Ｆp が“Ｈ”であり参照ク
ロック信号Ｆr が“Ｌ”であるとき）、ディジタル位相
比較器は［２］、［６］又は［１０］のいずれかの状態
で安定し、Ｆp −Ｆr が０−０のとき（すなわち基準ク
ロック信号Ｆp 及び参照クロック信号Ｆr が共に“Ｌ”
であるとき）、［３］、［７］又は［１１］のいずれか
の状態で安定し、Ｆp −Ｆr が０−１のとき（すなわち
基準クロック信号Ｆp が“Ｌ”であり参照クロック信号
Ｆr が“Ｈ”であるとき）［４］、［８］又は［１２］
のいずれかの状態で安定する。状態［２］〜［４］のと
き（Ｐu ，Ｐd ）＝（０，１）となり、状態［６］〜
［８］のとき（Ｐu ，Ｐd ）＝（１，１）となり、状態
［１０］〜［１２］のとき（Ｐu ，Ｐd ）＝（１，０）
となる。Similarly, when F p -F r is 1-0 (that is, when the standard clock signal F p is "H" and the reference clock signal F r is "L"), the digital phase comparator is [2], [6] or stable in one of two states: [10], F p -F when r is 0-0 (i.e. the reference clock signal F p and the reference clock signal F r are both "L"
Is stable in any one of [3], [7] or [11], and when F p −F r is 0-1 (that is, the reference clock signal F p is “L”, refer to When the clock signal F r is “H”) [4], [8] or [12]
Be stable in any of the states. In the states [2] to [4], (P u , P d ) = (0, 1), and the states [6] to
In the case of [8], (P u , P d ) = (1, 1), and in the case of states [10] to [12] (P u , P d ) = (1, 0)
Becomes
【００４５】図２はディジタル位相比較器の動作を示す
タイミングチャートである。図２（ａ）を例にとって、
ディジタル位相比較器の動作を説明する。FIG. 2 is a timing chart showing the operation of the digital phase comparator. Taking FIG. 2 (a) as an example,
The operation of the digital phase comparator will be described.
【００４６】まず、入力Ｆp −Ｆr が０−０であり状態
［７］で安定しているとする。このとき出力（Ｐu ，Ｐ
d ）＝（１，１）となる。基準クロック信号Ｆp が立ち
上がると入力Ｆp −Ｆr が１−０に変化し、表１におい
て左に移動し状態２となるが、状態２は不安定なため縦
方向に移動して安定状態［２］に移行する。このため、
出力（Ｐu ，Ｐd ）＝（０，１）となり、第１の位相差
検出信号Ｐu のみが立ち下がる。続いて参照クロック信
号Ｆr が立ち上がると入力Ｆp −Ｆr が１−１に変化
し、表１において左に移動し状態５となるが、状態５は
不安定なため縦方向に移動して安定状態［５］に移行す
る。このため、出力（Ｐu ，Ｐd ）＝（１，１）とな
り、第１の位相差検出信号Ｐu が再び立ち上がる。First, it is assumed that the input F p -F r is 0-0 and is stable in the state [7]. At this time, output (P u , P
d ) = (1,1). When the reference clock signal F p rises, the input F p -F r changes to 1-0 and moves to the left in Table 1 to state 2, but since state 2 is unstable, it moves vertically and is stable. Move to [2]. For this reason,
The output becomes (P u , P d ) = (0, 1), and only the first phase difference detection signal P u falls. Then, when the reference clock signal F r rises, the input F p -F r changes to 1-1, and moves to the left in Table 1 to state 5, but since state 5 is unstable, it moves vertically. Transition to stable state [5]. Therefore, the output (P u , P d ) = (1, 1), and the first phase difference detection signal P u rises again.
【００４７】次に、基準クロック信号Ｆp が立ち下がる
と入力Ｆp −Ｆr が０−１に変化し、表１において右に
移動し状態８となるが、状態８は不安定なため縦方向に
移動して安定状態［８］に移行する。このため、出力
（Ｐu ，Ｐd ）＝（１，１）となり変化しない。続いて
参照クロック信号Ｆr が立ち下がると入力Ｆp −Ｆr が
０−０に変化し、表１において左に移動し状態７となる
が、状態７は不安定なため縦方向に移動して安定状態
［７］に移行する。このため、出力（Ｐu ，Ｐd ）＝
（１，１）となり変化しない。Next, when the reference clock signal F p falls, the input F p -F r changes to 0-1 and moves to the right in Table 1 to state 8, which is unstable because the state 8 is unstable. Move to the stable direction [8]. Therefore, the output (P u , P d ) = (1, 1) and does not change. Then, when the reference clock signal F r falls, the input F p −F r changes to 0−0 and moves to the left in Table 1 to state 7, but since state 7 is unstable, it moves vertically. The stable state [7]. Therefore, output (P u , P d ) =
It becomes (1, 1) and does not change.
【００４８】この結果、図２（ａ）に示すように、基準
クロック信号Ｆp の位相が参照クロック信号Ｆr より進
んでいる間のみ、第１の位相差検出信号Ｐu は“Ｌ”に
なる。第２の位相差検出信号Ｐd は常に“Ｈ”のままで
ある。したがって、第１の位相差検出信号Ｐu により、
基準クロック信号Ｆp の位相が参照クロック信号Ｆrよ
り進んでいるか否かを検出できることになる。As a result, as shown in FIG. 2A, the first phase difference detection signal P u becomes "L" only while the phase of the standard clock signal F p leads the reference clock signal F r. Become. The second phase difference detection signal P d remains “H” at all times. Therefore, according to the first phase difference detection signal P u ,
It is possible to detect whether or not the phase of the standard clock signal F p leads the reference clock signal F r .
【００４９】また、図２（ｂ）に示すように、基準クロ
ック信号Ｆp の位相が参照クロック信号Ｆr より遅れて
いる間のみ第２の位相差検出信号Ｐd は“Ｌ”になるの
で、第２の位相差検出信号Ｐd により、基準クロック信
号Ｆp の位相が参照クロック信号Ｆr より遅れているか
否かを検出できる。さらに、図２（ｃ）に示すように、
基準クロック信号Ｆp の周波数が参照クロック信号Ｆr
より高いときも、第１の位相差検出信号Ｐu により検出
することができる。Further, as shown in FIG. 2B, the second phase difference detection signal P d becomes "L" only while the phase of the standard clock signal F p is delayed from the reference clock signal F r . , The second phase difference detection signal P d makes it possible to detect whether or not the phase of the standard clock signal F p is behind the reference clock signal F r . Further, as shown in FIG.
The frequency of the standard clock signal F p is the reference clock signal F r.
Even when it is higher, it can be detected by the first phase difference detection signal P u .
【００５０】ここで、本実施形態では、リセット回路１
１が２入力ＮＯＲ回路１１ａ及び３入力ＮＡＮＤ回路１
１ｂにより構成されている。課題の項で説明したよう
に、位相比較器の入出力特性にはリセット回路における
遅延時間が大きな影響を与えるのだが、ここでは２段の
論理回路によって従来例の４入力ＮＡＮＤ回路と同じ論
理を実現することにより、遅延時間の適性化を実現して
いる。このため、位相差の不感帯が小さく入出力特性に
優れた位相比較器を実現することができる。しかも、従
来の改良のようにトランジスタのチャネル幅を狭める必
要がないのでチャネル幅のばらつき等による歩留まりの
悪化は生じないし、複数個のコンデンサを用いる必要が
ないので位相比較器の回路規模が大きくなることはな
い。Here, in the present embodiment, the reset circuit 1
1 is a 2-input NOR circuit 11a and a 3-input NAND circuit 1
1b. As described in the section of the problem, the delay time in the reset circuit has a great influence on the input / output characteristics of the phase comparator. Here, the same logic as that of the conventional 4-input NAND circuit is used by the two-stage logic circuit. By realizing it, the delay time is optimized. Therefore, it is possible to realize a phase comparator having a small dead zone of phase difference and excellent input / output characteristics. Moreover, unlike the conventional improvement, it is not necessary to narrow the channel width of the transistor, so that the yield is not deteriorated due to the variation of the channel width and the circuit scale of the phase comparator is increased because it is not necessary to use a plurality of capacitors. There is no such thing.
【００５１】また、リセット回路に４入力ＮＡＮＤ回路
を用いていないので、従来よりも低い電源電圧で位相比
較器を安定動作させることができる。例えば、従来の位
相比較器を安定動作させるための電源電圧は、電流源と
なるＮＭＯＳのしきい値電圧を０．７Ｖとすると（０．
７＋Δ）×４＝（２．８＋４Δ）Ｖ以上必要であった
が、本実施形態では、３入力ＮＡＮＤ回路を正常に駆動
するための電源電圧すなわち（０．７＋Δ）×３＝
（２．１＋３Δ）Ｖ以上の電源電圧を供給すれば位相比
較器を安定動作させることができる。Further, since the 4-input NAND circuit is not used for the reset circuit, the phase comparator can be stably operated with a power supply voltage lower than that of the conventional one. For example, the power supply voltage for stably operating the conventional phase comparator is (0.
7 + Δ) × 4 = (2.8 + 4Δ) V or more was required, but in the present embodiment, the power supply voltage for normally driving the 3-input NAND circuit, that is, (0.7 + Δ) × 3 =
If the power supply voltage of (2.1 + 3Δ) V or more is supplied, the phase comparator can be operated stably.
【００５２】なお、本発明に係る位相比較器におけるリ
セット回路１１は、図１に示す構成に限られるものでな
く、回路の論理が等しく、かつ入力数が３以下である複
数段の論理ゲートによって構成されたものであればどの
ようなものでもかまわない。図３は本発明に係る位相比
較器におけるリセット回路１１の構成の例を示す図であ
り、（ａ）は図１に示したものと同じ回路、（ｂ）〜
（ｄ）はその変形例の回路である。図３に示すように、
位相比較器の入出力特性が適正になるよう、遅延時間が
適当なリセット回路を構成すればよい。The reset circuit 11 in the phase comparator according to the present invention is not limited to the configuration shown in FIG. 1, and is composed of a plurality of stages of logic gates having the same circuit logic and three or less inputs. It does not matter as long as it is configured. FIG. 3 is a diagram showing an example of the configuration of the reset circuit 11 in the phase comparator according to the present invention, in which (a) is the same circuit as that shown in FIG.
(D) is a circuit of the modification. As shown in FIG.
A reset circuit having an appropriate delay time may be configured so that the input / output characteristics of the phase comparator are appropriate.
【００５３】図４は、本実施形態に係る位相比較器を構
成するチャージポンプ回路を示す回路図である。図４に
おいて、２１は相補型の第１の伝送ゲート、２２は相補
型の第２の伝送ゲートであり、第１の伝送ゲート２１の
一の端子は電源に接続される一方、他の端子は第２の伝
送ゲート２２の一の端子に接続されると共にチャージポ
ンプ回路の出力端子ＯＵＴに接続される。第２の伝送ゲ
ート２２の他の端子は接地されている。FIG. 4 is a circuit diagram showing a charge pump circuit constituting the phase comparator according to this embodiment. In FIG. 4, 21 is a complementary first transmission gate, 22 is a complementary second transmission gate, and one terminal of the first transmission gate 21 is connected to a power source while the other terminal is It is connected to one terminal of the second transmission gate 22 and also to the output terminal OUT of the charge pump circuit. The other terminal of the second transmission gate 22 is grounded.
【００５４】ディジタル位相比較器から出力される第１
の位相差検出信号Ｐu は、第１の遅延時間調整手段とし
ての第３の伝送ゲート２３を介して第１の伝送ゲート２
１のＰchゲートに入力される。第３の伝送ゲート２３
は、Ｎchゲートが電源に接続されＰchゲートが接地され
ているので常に導通状態である。また、第１の位相差検
出信号Ｐu は、インバータ２５によって反転され第２の
伝送ゲート２１のＮchゲートに入力される。First output from digital phase comparator
The phase difference detection signal P u of the first transmission gate 2 is transmitted through the third transmission gate 23 as the first delay time adjusting means.
1 is input to the Pch gate. Third transmission gate 23
Is always conductive because the Nch gate is connected to the power supply and the Pch gate is grounded. Further, the first phase difference detection signal P u is inverted by the inverter 25 and input to the Nch gate of the second transmission gate 21.
【００５５】ディジタル位相比較器から出力される第２
の位相差検出信号Ｐd は、インバータ２６によって反転
され第２の伝送ゲート２２のＮchゲートに入力される。
また、第２の遅延時間調整手段としての第４の伝送ゲー
ト２４を介して第２の伝送ゲート２２のＰchゲートにも
入力される。第４の伝送ゲート２４は、Ｎchゲートが電
源に接続されＰchゲートが接地されているので常に導通
状態である。Second output from digital phase comparator
The phase difference detection signal P d is inverted by the inverter 26 and input to the Nch gate of the second transmission gate 22.
Further, it is also input to the Pch gate of the second transmission gate 22 via the fourth transmission gate 24 as the second delay time adjusting means. The fourth transmission gate 24 is always in the conductive state because the Nch gate is connected to the power source and the Pch gate is grounded.
【００５６】図４に示すチャージポンプ回路について、
その動作を説明する。Regarding the charge pump circuit shown in FIG.
The operation will be described.
【００５７】基準クロック信号Ｆp の位相が参照クロッ
ク信号Ｆr より進んだとき、第１の位相差検出信号Ｐu
は“Ｌ”となる。このとき、第１の伝送ゲート２１のＰ
chゲートには“Ｌ”レベルの電圧が印加され、Ｎchゲー
トには“Ｈ”レベルの電圧が印加される。このため第１
の伝送ゲート２１は導通状態となるので、出力端子ＯＵ
Ｔの電位は上昇する。When the phase of the standard clock signal F p leads the reference clock signal F r , the first phase difference detection signal P u
Becomes "L". At this time, P of the first transmission gate 21
The "L" level voltage is applied to the ch gate, and the "H" level voltage is applied to the Nch gate. Therefore, the first
Of the output terminal OU
The potential of T rises.
【００５８】また、基準クロック信号Ｆp の位相が参照
クロック信号Ｆr より遅れたとき、第２の位相差検出信
号Ｐd は“Ｌ”となる。このとき、第１の伝送ゲート２
２のＰchゲートには“Ｌ”レベルの電圧が印加され、Ｎ
chゲートには“Ｈ”レベルの電圧が印加される。このた
め第２の伝送ゲート２２は導通状態となるので、出力端
子ＯＵＴの電位は低下する。When the phase of the standard clock signal F p lags the reference clock signal F r , the second phase difference detection signal P d becomes "L". At this time, the first transmission gate 2
The voltage of "L" level is applied to the Pch gate of 2
The "H" level voltage is applied to the ch gate. Therefore, the second transmission gate 22 becomes conductive, and the potential of the output terminal OUT decreases.
【００５９】本実施形態によると、第１の位相差検出信
号Ｐu 及びその反転信号を制御信号とする第１の伝送ゲ
ート２１と第２の位相差検出信号Ｐd 及びその反転信号
を制御信号とする第２の伝送ゲート２２とによりチャー
ジポンプ回路を構成しているので、位相の進み遅れによ
って検出精度が異なることがない。According to the present embodiment, the first transmission gate 21 using the first phase difference detection signal P u and its inverted signal as the control signal and the second phase difference detection signal P d and its inverted signal as the control signal. Since the charge pump circuit is constituted by the second transmission gate 22 which is defined as follows, the detection accuracy does not differ depending on the phase lead / lag.
【００６０】また、基準クロック信号Ｆp と参照クロッ
ク信号Ｆr との位相差が極めて小さいときでもその位相
差を検出することができる。例えば、基準クロック信号
Ｆpの位相が参照クロック信号Ｆr よりわずかに遅れた
とき、第２の位相差検出信号Ｐd の変化が小さくインバ
ータ２６のしきい値電圧Ｖthに達しない場合がある。こ
の場合、インバータ２６の出力電圧は変化しないが、第
２の伝送ゲート２２のＰchゲートには第２の位相差検出
信号Ｐd が第４の伝送ゲート２４を介して伝達されるの
で、第２の伝送ゲート２２は導通状態となり出力端子Ｏ
ＵＴの電位は低下することになる。Further, even when the phase difference between the standard clock signal F p and the reference clock signal F r is extremely small, the phase difference can be detected. For example, when the phase of the standard clock signal F p lags slightly behind the reference clock signal F r , the change in the second phase difference detection signal P d may be small and may not reach the threshold voltage V th of the inverter 26. . In this case, the output voltage of the inverter 26 does not change, but the second phase difference detection signal P d is transmitted to the Pch gate of the second transmission gate 22 via the fourth transmission gate 24. Transmission gate 22 becomes conductive and output terminal O
The potential of the UT will drop.
【００６１】図４に示す本実施形態に係るチャージポン
プ回路による効果を、シミュレーション結果を用いて具
体的に説明する。図５は、第２の位相差検出信号Ｐd の
パルス幅が微小であるときの本実施形態及び従来のチャ
ージポンプ回路の出力電圧のシミュレーション結果を示
すグラフである。同図中、（ａ）はパルス幅が１００ｐ
ｓ程度の第２の位相差検出信号Ｐd （すなわち基準クロ
ック信号Ｆp の位相が参照クロック信号Ｆr の位相より
も約１００ｐｓ遅れている場合）を、（ｂ）は（ａ）に
示す第２の位相差検出信号Ｐd が入力されたときの図４
に示す本実施形態に係るチャージポンプ回路の出力電圧
を、（ｃ）は（ａ）に示す第２の位相差検出信号Ｐd が
入力されたときの図８に示す従来のチャージポンプ回路
の出力電圧を示している。シミュレーションの条件は、
以下の通りである。 Ｐ型ＭＯＳトランジスタ … ドレイン電流Ｉd ＝１５０μＡ （Ｐchゲートを含む） ゲート幅 Ｗ ＝８μｍ ゲート長 Ｌ ＝０．５μｍ Ｎ型ＭＯＳトランジスタ … ドレイン電流Ｉd ＝３００μＡ （Ｎchゲートを含む） ゲート幅 Ｗ ＝４μｍ ゲート長 Ｌ ＝０．５μｍ トランジスタのしきい値電圧 … ０．７ＶThe effect of the charge pump circuit according to this embodiment shown in FIG. 4 will be specifically described by using simulation results. FIG. 5 is a graph showing simulation results of output voltages of the present embodiment and the conventional charge pump circuit when the pulse width of the second phase difference detection signal P d is very small. In the figure, (a) shows a pulse width of 100p.
The second phase difference detection signal P d of about s (that is, when the phase of the standard clock signal F p lags behind the phase of the reference clock signal F r by about 100 ps) is shown in (b) to (a). FIG. 4 when the phase difference detection signal P d of 2 is input.
The output voltage of the charge pump circuit according to the present embodiment shown in FIG. 8C is the output of the conventional charge pump circuit shown in FIG. 8 when the second phase difference detection signal P d shown in FIG. 8A is input. It shows the voltage. The simulation conditions are
It is as follows. P-type MOS transistor ... Drain current I d = 150 μA (including Pch gate) Gate width W = 8 μm Gate length L = 0.5 μm N-type MOS transistor… Drain current I d = 300 μA (including Nch gate) Gate width W = 4 μm gate length L = 0.5 μm threshold voltage of transistor ... 0.7 V
【００６２】図５から分かるように、本実施形態による
と、従来では検出されなかった１００ｐｓ程度の微小な
位相差を検出することが可能になる。位相比較器の性能
はＰＬＬ回路の位相誤差に反映し、位相比較器の不感帯
をａ（ｐｓ）、電圧制御発振器のジッタをｂ（ｐｓ）と
するとＰＬＬ回路の位相誤差は（ａ＋ｂ）となる。この
ＰＬＬ回路の位相誤差に従ってチップ内部と外部デバイ
スとのセットアップマージンが設定されるが、クロック
周波数が数十〜数百ＭＨｚ以上のときはクロック周期は
数ｎｓ程度の値となるので、本実施形態のように１００
ｐｓ程度の位相差が検出可能になると、内部チップ及び
外部チップの動作マージンを相対的に大幅に低減するこ
とができる。As can be seen from FIG. 5, according to the present embodiment, it is possible to detect a minute phase difference of about 100 ps which has not been detected by the conventional technique. The performance of the phase comparator is reflected in the phase error of the PLL circuit. If the dead band of the phase comparator is a (ps) and the jitter of the voltage controlled oscillator is b (ps), the phase error of the PLL circuit is (a + b). The setup margin between the inside of the chip and the external device is set according to the phase error of the PLL circuit. However, when the clock frequency is several tens to several hundreds MHz or more, the clock cycle has a value of about several ns, and therefore, the present embodiment. Like 100
When the phase difference of about ps can be detected, the operation margin of the internal chip and the external chip can be relatively significantly reduced.
【００６３】さらに、第３の伝送ゲート２３によって、
第１の位相差検出信号Ｐu が第１の伝送ゲート２１の一
の制御端子に入力されるまでに要する時間が第１の位相
差検出信号Ｐu が反転されて前記第１の伝送ゲート２１
の他の制御端子に入力されるまでに要する時間と等しく
なるようにすると共に、第４の伝送ゲート２４によっ
て、第２の位相差検出信号Ｐd が第１の伝送ゲート２２
の一の制御端子に入力されるまでに要する時間が第２の
位相差検出信号Ｐd が反転されて前記第２の伝送ゲート
２２の他の制御端子に入力されるまでに要する時間と等
しくなるようにしている。これによって、出力端子ＯＵ
Ｔの電位のリップルを防止することができる。Further, by the third transmission gate 23,
The first phase difference detection signal P u is first one of the control time required for the input to the terminal a first transmission gate 21 of the phase difference detection signal P u is inverted the first transmission gate 21
Of the second phase difference detection signal P d by the fourth transmission gate 24.
Of the second phase difference detection signal P d is inverted and input to the other control terminal of the second transmission gate 22. I am trying. As a result, the output terminal OU
Ripple of the potential of T can be prevented.
【００６４】なお、図４は、第１の位相差検出信号Ｐu
及び第２の位相差検出信号Ｐd が通常は“Ｈ”であり位
相差を検出したとき“Ｌ”になるものである場合のチャ
ージポンプ回路を示したが、第１の位相差検出信号Ｐu
及び第２の位相差検出信号Ｐd が共に、あるいはいずれ
か一方が通常は“Ｌ”であり位相差を検出したとき
“Ｈ”になるものであっても、もちろん本発明は実現可
能である。図６は、第１の位相差検出信号Ｐu 及び第２
の位相差検出信号Ｐd が共に、通常は“Ｌ”であり位相
差を検出したとき“Ｈ”になる場合の本発明に係るチャ
ージポンプ回路の構成を示す回路図である。図６に示す
ように、この場合は、第１の位相差検出信号Ｐu が第３
の伝送ゲート２３を介して第１の伝送ゲート２１のＮch
ゲートに入力される一方，第１の位相差検出信号Ｐu の
反転信号が第１の伝送ゲート２１のＰchゲートに入力さ
れると共に、第２の位相差検出信号Ｐd が第４の伝送ゲ
ート２４を介して第２の伝送ゲート２２のＮchゲートに
入力される一方，第２の位相差検出信号Ｐd の反転信号
が第２の伝送ゲート２２のＰchゲートに入力されるよう
に、チャージポンプ回路を構成すればよい。Incidentally, FIG. 4 shows the first phase difference detection signal P u.
Also, the charge pump circuit in the case where the second phase difference detection signal P d is normally "H" and becomes "L" when the phase difference is detected is shown, but the first phase difference detection signal P d u
Of course, the present invention can be realized even if both and / or the second phase difference detection signal P d is normally “L” and becomes “H” when the phase difference is detected. . FIG. 6 shows the first phase difference detection signal P u and the second phase difference detection signal P u .
2 is a circuit diagram showing a configuration of a charge pump circuit according to the present invention in the case where both of the phase difference detection signals P d are normally “L” and become “H” when the phase difference is detected. As shown in FIG. 6, in this case, the first phase difference detection signal P u is the third
Nch of the first transmission gate 21 via the transmission gate 23 of
While being input to the gate, the inverted signal of the first phase difference detection signal P u is input to the Pch gate of the first transmission gate 21, and the second phase difference detection signal P d is input to the fourth transmission gate. The charge pump so that the inverted signal of the second phase difference detection signal P d is input to the Pch gate of the second transmission gate 22 while being input to the Nch gate of the second transmission gate 22 via 24. A circuit may be configured.
【００６５】以上説明したように、本実施形態に係る位
相比較器によると、ディジタル位相比較器のリセット回
路が２入力ＮＯＲ回路及び３入力ＮＡＮＤ回路により構
成されているので、遅延時間の適正化が実現され、従来
よりも位相差の不感帯が小さくなり入出力特性が改善さ
れる。さらに、ディジタル位相比較器全体が３入力以下
の論理回路によって構成されるので、従来よりも低い電
源電圧において安定動作させることが可能となる。As described above, according to the phase comparator of this embodiment, since the reset circuit of the digital phase comparator is composed of the 2-input NOR circuit and the 3-input NAND circuit, the delay time can be optimized. This is realized, and the dead zone of the phase difference becomes smaller than in the past, and the input / output characteristics are improved. Further, since the entire digital phase comparator is composed of a logic circuit having 3 inputs or less, it becomes possible to perform stable operation at a power supply voltage lower than the conventional one.
【００６６】また、チャージポンプ回路が位相差検出信
号及びその反転信号を制御信号とする伝送ゲートにより
構成されるので、微小な位相差を検出できると共に位相
の進み及び遅れに対して同等の検出精度を得ることがで
きる。このような位相比較器を用いることにより、ジッ
タの小さなＰＬＬ回路を実現することができる。Further, since the charge pump circuit is composed of the transmission gate which uses the phase difference detection signal and its inverted signal as the control signal, it is possible to detect a minute phase difference and to detect the advance and delay of the phase with the same detection accuracy. Can be obtained. By using such a phase comparator, a PLL circuit with small jitter can be realized.
【００６７】なお、図１に示す本実施形態に係るディジ
タル位相比較器は、単独で位相比較器としても利用可能
である。The digital phase comparator according to this embodiment shown in FIG. 1 can be used alone as a phase comparator.
【００６８】[0068]
【発明の効果】以上のように本発明によると、位相比較
器の入出力特性を決定するリセット回路の遅延時間が適
正化されるので位相差の不感帯が小さくなり入出力特性
の線形性が改善される。また、リセット回路が３入力以
下の論理回路によって構成されるので、従来よりも低い
電源電圧でも安定して動作させることができる。As described above, according to the present invention, since the delay time of the reset circuit that determines the input / output characteristics of the phase comparator is optimized, the dead zone of the phase difference is reduced and the linearity of the input / output characteristics is improved. To be done. Further, since the reset circuit is composed of a logic circuit having three inputs or less, it is possible to stably operate even at a power supply voltage lower than the conventional one.
【００６９】また、第１及び第２の位相差検出信号の変
化が少なくてもチャージポンプ回路の出力電圧は変化す
るので、微小な位相差でも検出することができ、しか
も、入力される第１及び第２のパルス信号の位相の進み
及び遅れを同等に検出することができる。Further, since the output voltage of the charge pump circuit changes even if the change in the first and second phase difference detection signals is small, even a minute phase difference can be detected, and the first input Also, the lead and lag of the phase of the second pulse signal can be detected equally.
【００７０】さらに、チャージポンプ回路が駆動される
ときに発生する出力電圧のリップルを防止することがで
きる。Further, it is possible to prevent the ripple of the output voltage generated when the charge pump circuit is driven.
【図１】本発明の一実施形態に係るディジタル位相比較
器の回路図である。FIG. 1 is a circuit diagram of a digital phase comparator according to an embodiment of the present invention.
【図２】本発明の一実施形態に係るディジタル位相比較
器の動作を示すタイミングチャートである。FIG. 2 is a timing chart showing an operation of the digital phase comparator according to the embodiment of the present invention.
【図３】リセット回路の構成の例を示す回路図である。FIG. 3 is a circuit diagram showing an example of a configuration of a reset circuit.
【図４】本発明の一実施形態に係るチャージポンプ回路
の回路図である。FIG. 4 is a circuit diagram of a charge pump circuit according to an embodiment of the present invention.
【図５】図４に示すチャージポンプ回路による効果を示
すグラフであり、（ａ）は第２の位相差検出信号Ｐd の
変化を示すグラフ、（ｂ）は（ａ）に示す第２の位相差
検出信号Ｐd が入力されたときの図４に示すチャージポ
ンプ回路の出力電圧の変化を示すグラフ、（ｃ）は
（ａ）に示す第２の位相差検出信号Ｐd が入力されたと
きの従来のチャージポンプ回路の出力電圧の変化を示す
グラフである。5A and 5B are graphs showing the effect of the charge pump circuit shown in FIG. 4, where FIG. 5A is a graph showing changes in the second phase difference detection signal P d , and FIG. 5B is the second graph shown in FIG. graph showing changes in the output voltage of the charge pump circuit shown in Figure 4 when the phase difference detection signal P d is inputted, (c) has been entered a second phase difference detection signal P d shown in (a) 8 is a graph showing changes in the output voltage of the conventional charge pump circuit at this time.
【図６】本発明の一実施形態に係るチャージポンプ回路
の他の構成例を示す回路図である。FIG. 6 is a circuit diagram showing another configuration example of the charge pump circuit according to the embodiment of the present invention.
【図７】一般的なＰＬＬ回路の構成を示すブロック図で
ある。FIG. 7 is a block diagram showing a configuration of a general PLL circuit.
【図８】従来の位相比較器の回路図である。FIG. 8 is a circuit diagram of a conventional phase comparator.
【図９】位相比較器の入出力特性を示すグラフである。FIG. 9 is a graph showing the input / output characteristics of the phase comparator.
【図１０】従来の位相比較器の問題を説明するためのタ
イミングチャートである。FIG. 10 is a timing chart for explaining a problem of the conventional phase comparator.
１１ リセット回路 １１ａ ２入力ＮＯＲ回路 １１ｂ ３入力ＮＡＮＤ回路 １２ 第１のフリップ・フロップ（第１の状態保持回
路） １３ 第２のフリップ・フロップ（第２の状態保持回
路） １４ 第１の３入力ＮＡＮＤ回路（第１の位相差検出回
路） １５ 第２の３入力ＮＡＮＤ回路（第２の位相差検出回
路） Ｆp 基準クロック信号（第１のパルス信号） Ｆr 参照クロック信号（第２のパルス信号） Ｐu 第１の位相差検出信号 Ｐd 第２の位相差検出信号 Ｓr リセット信号 Ｓ1 第１の状態信号 Ｓ2 第２の状態信号 ２１ 第１の伝送ゲート ２２ 第２の伝送ゲート ２３ 第３の伝送ゲート（第１の遅延時間調整手段） ２４ 第４の伝送ゲート（第２の遅延時間調整手段） ２５，２６ インバータReference Signs List 11 reset circuit 11a 2-input NOR circuit 11b 3-input NAND circuit 12 first flip-flop (first state holding circuit) 13 second flip-flop (second state holding circuit) 14 first 3-input NAND Circuit (first phase difference detection circuit) 15 Second 3-input NAND circuit (second phase difference detection circuit) F p Reference clock signal (first pulse signal) F r Reference clock signal (second pulse signal) ) P u first phase difference detection signal P d second phase difference detection signal S r reset signal S 1 first state signal S 2 second state signal 21 first transmission gate 22 second transmission gate 23 Third transmission gate (first delay time adjusting means) 24 Fourth transmission gate (second delay time adjusting means) 25, 26 Inverter
Claims (8)
入力とし、第１の状態信号を出力する第１の状態保持回
路と、 外部から入力される第２のパルス信号を入力とし、第２
の状態信号を出力する第２の状態保持回路と、 前記第１及び第２のパルス信号並びに前記第１及び第２
の状態信号を基にしてリセット信号を生成し、生成した
リセット信号を前記第１及び第２の状態保持回路に出力
するリセット回路と、 前記第１のパルス信号、第１の状態信号及びリセット信
号を入力とし、前記第１のパルス信号の位相が前記第２
のパルス信号の位相よりも進んでいることを示す第１の
位相差検出信号を出力する第１の位相差検出回路と、 前記第２のパルス信号、第２の状態信号及びリセット信
号を入力とし、前記第１のパルス信号の位相が前記第２
のパルス信号の位相よりも遅れていることを示す第２の
位相差検出信号を出力する第２の位相差検出回路とを備
えた位相比較器において、 前記リセット回路は、 入力数が３以下である複数段の論理ゲートによって構成
されていることを特徴とする位相比較器。1. A first state holding circuit, which receives a first pulse signal input from the outside and outputs a first state signal, and a second pulse signal input from the outside, Two
Second state holding circuit for outputting the state signal of the above, the first and second pulse signals, and the first and second pulse signals
A reset circuit for generating a reset signal on the basis of the state signal and outputting the generated reset signal to the first and second state holding circuits, the first pulse signal, the first state signal and the reset signal Is input, and the phase of the first pulse signal is the second pulse signal.
A first phase difference detection circuit that outputs a first phase difference detection signal that indicates that the phase of the pulse signal is advanced, and the second pulse signal, the second state signal, and the reset signal as inputs. , The phase of the first pulse signal is the second
A phase comparator provided with a second phase difference detection circuit that outputs a second phase difference detection signal indicating that it is delayed from the phase of the pulse signal of A phase comparator comprising a plurality of stages of logic gates.
る第１の論理ゲートと、 前記第１の論理ゲートの出力信号並びに前記第１及び第
２のパルス信号を入力とし、前記リセット信号を出力す
る第２の論理ゲートとを備えていることを特徴とする位
相比較器。2. The phase comparator according to claim 1, wherein the reset circuit includes a first logic gate that receives the output signals of the first and second state holding circuits, and the first logic. A phase comparator comprising: a second logic gate that receives the output signal of the gate and the first and second pulse signals and outputs the reset signal.
の反転信号を入力とする２入力ＮＯＲ回路と、 前記２入力ＮＯＲ回路の出力信号と前記第１及び第２の
パルス信号とを入力とし、前記リセット信号を出力する
３入力ＮＡＮＤ回路とを備えていることを特徴とする位
相比較器。3. The phase comparator according to claim 1, wherein the reset circuit is a 2-input NOR circuit that receives an inverted signal of the first state signal and an inverted signal of the second state signal as inputs. A phase comparator comprising: a 3-input NAND circuit which receives an output signal of the 2-input NOR circuit and the first and second pulse signals and outputs the reset signal.
１及び第２のパルス信号の位相の進み遅れを示す電圧を
出力するチャージポンプ回路を備えていることを特徴と
する位相比較器。4. The phase comparator according to claim 1, wherein the first and second phase difference detection signals are input, and a voltage indicating a phase lead or lag of the first and second pulse signals is output. A phase comparator comprising a charge pump circuit for
１の位相差検出信号が入力されると共に他の制御端子に
前記第１の位相差検出信号の反転信号が入力される相補
型の第１の伝送ゲートと、 一の端子が前記第１の伝送ゲートの他の端子に接続され
ていると共に他の端子が接地され、かつ一の制御端子に
前記第２の位相差検出信号が入力されると共に他の制御
端子に前記第２の位相差検出信号の反転信号が入力され
る相補型の第２の伝送ゲートとを備え、 前記第１の伝送ゲートの他の端子と前記第２の伝送ゲー
トの一の端子との接続点の電圧を出力とすることを特徴
とする位相比較器。5. The phase comparator according to claim 4, wherein the charge pump circuit has one terminal connected to a power supply and the one control terminal to which the first phase difference detection signal is input. A complementary first transmission gate to which an inverted signal of the first phase difference detection signal is input to another control terminal; and one terminal connected to another terminal of the first transmission gate. The other terminal is grounded, and the second phase difference detection signal is input to one control terminal and the inverted signal of the second phase difference detection signal is input to the other control terminal. 2. A phase comparator, comprising: two transmission gates, wherein a voltage at a connection point between the other terminal of the first transmission gate and one terminal of the second transmission gate is output.
から出力されてから前記第１の伝送ゲートの一の制御端
子に入力されるまでに要する時間が、前記第１の位相差
検出信号が前記第１の位相差検出回路から出力されてか
ら反転されて前記第１の伝送ゲートの他の制御端子に入
力されるまでに要する時間と等しくなるよう、前記第１
の位相差検出回路と前記第１の伝送ゲートの一の制御端
子との間に設けられた第１の遅延時間調整手段と、 前記第２の位相差検出信号が前記第２の位相差検出回路
から出力されてから前記第２の伝送ゲートの一の制御端
子に入力されるまでに要する時間が、前記第２の位相差
検出信号が前記第２の位相差検出回路から出力されてか
ら反転されて前記第２の伝送ゲートの他の制御端子に入
力されるまでに要する時間と等しくなるよう、前記第２
の位相差検出回路と前記第２の伝送ゲートの一の制御端
子との間に設けられた第２の遅延時間調整手段とを備え
ていることを特徴とする位相比較器。6. The phase comparator according to claim 5, wherein the charge pump circuit includes the first transmission gate after the first phase difference detection signal is output from the first phase difference detection circuit. Of the first phase difference detection signal from the first phase difference detection circuit after being output from the first phase difference detection circuit to control the other of the first transmission gate. The first time should be equal to the time required to input to the terminal.
A first delay time adjusting means provided between the phase difference detection circuit and the one control terminal of the first transmission gate, and the second phase difference detection signal is the second phase difference detection circuit. From the output of the second phase difference detection circuit to the one of the control terminals of the second transmission gate. The second control gate of the second transmission gate to be equal to the time required to be input to the other control terminal of the second transmission gate.
And a second delay time adjusting means provided between the phase difference detection circuit and the one control terminal of the second transmission gate.
号と第２のパルス信号との位相を比較し、前記第１のパ
ルス信号の位相が前記第２のパルス信号の位相よりも進
んでいることを示す第１の位相差検出信号及び前記第１
のパルス信号の位相が前記第２のパルス信号の位相より
も遅れていることを示す第２の位相差検出信号を出力す
るディジタル位相比較器と、 前記第１及び第２の位相差検出信号を入力とし、前記第
１及び第２のパルス信号の位相の進み遅れを示す電圧を
出力するチャージポンプ回路とを備え、 前記チャージポンプ回路は、 一の端子が電源に接続され、かつ一の制御端子に前記第
１の位相差検出信号が入力されると共に他の制御端子に
前記第１の位相差検出信号の反転信号が入力される相補
型の第１の伝送ゲートと、 一の端子が前記第１の伝送ゲートの他の端子に接続され
ていると共に他の端子が接地され、かつ一の制御端子に
前記第２の位相差検出信号が入力されると共に他の制御
端子に前記第２の位相差検出信号の反転信号が入力され
る相補型の第２の伝送ゲートとを備え、 前記第１の伝送ゲートの他の端子と前記第２の伝送ゲー
トの一の端子との接続点の電圧を出力とするものである
ことを特徴とする位相比較器。7. The phase of a first pulse signal and the phase of a second pulse signal which are respectively input from the outside are compared, and the phase of the first pulse signal leads the phase of the second pulse signal. And a first phase difference detection signal indicating that
A digital phase comparator for outputting a second phase difference detection signal indicating that the phase of the pulse signal is delayed from the phase of the second pulse signal, and the first and second phase difference detection signals. And a charge pump circuit that outputs a voltage indicating the lead or lag of the phases of the first and second pulse signals as an input, wherein the charge pump circuit has one terminal connected to a power supply and one control terminal. To the first phase difference detection signal and a control terminal to which an inverted signal of the first phase difference detection signal is input, and a complementary first transmission gate One of the transmission gates is connected to the other terminal, the other terminal is grounded, the second phase difference detection signal is input to one control terminal, and the second position is connected to the other control terminal. Inverted signal of phase difference detection signal is input A complementary second transmission gate, wherein a voltage at a connection point between the other terminal of the first transmission gate and one terminal of the second transmission gate is output. Phase comparator to do.
から出力されてから前記第１の伝送ゲートの一の制御端
子に入力されるまでに要する時間が、前記第１の位相差
検出信号が前記第１の位相差検出回路から出力されてか
ら反転されて前記第１の伝送ゲートの他の制御端子に入
力されるまでに要する時間と等しくなるよう、前記第１
の位相差検出回路と前記第１の伝送ゲートの一の制御端
子との間に設けられた第１の遅延時間調整手段と、 前記第２の位相差検出信号が前記第２の位相差検出回路
から出力されてから前記第２の伝送ゲートの一の制御端
子に入力されるまでに要する時間が、前記第２の位相差
検出信号が前記第２の位相差検出回路から出力されてか
ら反転されて前記第２の伝送ゲートの他の制御端子に入
力されるまでに要する時間と等しくなるよう、前記第２
の位相差検出回路と前記第２の伝送ゲートの一の制御端
子との間に設けられた第２の遅延時間調整手段とを備え
ていることを特徴とする位相比較器。8. The phase comparator according to claim 7, wherein the charge pump circuit includes the first transmission gate after the first phase difference detection signal is output from the first phase difference detection circuit. Of the first phase difference detection signal from the first phase difference detection circuit after being output from the first phase difference detection circuit to control the other of the first transmission gate. The first time should be equal to the time required to input to the terminal.
A first delay time adjusting means provided between the phase difference detection circuit and the one control terminal of the first transmission gate, and the second phase difference detection signal is the second phase difference detection circuit. From the output of the second phase difference detection circuit to the one of the control terminals of the second transmission gate. The second control gate of the second transmission gate to be equal to the time required to be input to the other control terminal of the second transmission gate.
And a second delay time adjusting means provided between the phase difference detection circuit and the one control terminal of the second transmission gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260815A JP2928485B2 (en) | 1995-10-03 | 1996-10-01 | Phase comparator |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25596695 | 1995-10-03 | ||
| JP7-255966 | 1995-10-03 | ||
| JP8260815A JP2928485B2 (en) | 1995-10-03 | 1996-10-01 | Phase comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162728A true JPH09162728A (en) | 1997-06-20 |
| JP2928485B2 JP2928485B2 (en) | 1999-08-03 |
Family
ID=26542497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260815A Expired - Fee Related JP2928485B2 (en) | 1995-10-03 | 1996-10-01 | Phase comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2928485B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365486B1 (en) * | 2000-02-16 | 2002-12-18 | 가부시끼가이샤 도시바 | Phase comparating circuit, pll circuit, television broadcasting receiver and phase comparating method |
| CN110208603A (en) * | 2019-06-05 | 2019-09-06 | 江南大学 | A kind of transformer voltage phase difference measuring apparatus and measurement method |
-
1996
- 1996-10-01 JP JP8260815A patent/JP2928485B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365486B1 (en) * | 2000-02-16 | 2002-12-18 | 가부시끼가이샤 도시바 | Phase comparating circuit, pll circuit, television broadcasting receiver and phase comparating method |
| CN110208603A (en) * | 2019-06-05 | 2019-09-06 | 江南大学 | A kind of transformer voltage phase difference measuring apparatus and measurement method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2928485B2 (en) | 1999-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6380783B1 (en) | Cyclic phase signal generation from a single clock source using current phase interpolation | |
| US6292040B1 (en) | Internal clock signal generating circuit having function of generating internal clock signals which are multiplication of an external clock signal | |
| KR100326213B1 (en) | High-speed and high-precision phase locked loop | |
| KR100200892B1 (en) | Clock generating circuit pll circuit semiconductor device, and method for designing and making the clock generating circuit | |
| US7239189B2 (en) | Clock generating circuit | |
| US5815042A (en) | Duty cycled control implemented within a frequency synthesizer | |
| JPH0645883A (en) | Analogue timing generator | |
| JP2002025259A (en) | Register control delay fixed loop utilizing ring delay and counter | |
| JPH0661808A (en) | Cmos pulse delay circuit | |
| US6441662B2 (en) | DLL circuit that can prevent erroneous operation | |
| US5230013A (en) | PLL-based precision phase shifting at CMOS levels | |
| US6937073B2 (en) | Frequency multiplier with phase comparator | |
| US6774679B2 (en) | Semiconductor integrated circuit | |
| US6918050B2 (en) | Delay adjustment circuit and a clock generating circuit using the same | |
| US6967512B2 (en) | Multiphase-clock processing circuit and clock multiplying circuit | |
| US7952413B2 (en) | Clock generating circuit and clock generating method thereof | |
| JP4000215B2 (en) | Charge / discharge current generation circuit, charge pump circuit, PLL circuit, and pulse width modulation circuit | |
| US20040027181A1 (en) | Clock multiplying PLL circuit | |
| US6208179B1 (en) | Dividing circuit and transistor stage therefor | |
| JPH09162728A (en) | Phase comparator | |
| US7135901B2 (en) | Data recovery device using a sampling clock with a half frequency of data rate | |
| US6900684B2 (en) | Pulse processing circuit and frequency multiplier circuit | |
| US6222401B1 (en) | Phase locked loop using gear shifting algorithm | |
| US9735786B2 (en) | Apparatus and methods for single phase spot circuits | |
| JP3783072B2 (en) | Reference pulse generator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |