JPH09162724A - Field programmable gate array - Google Patents

Abstract

PROBLEM TO BE SOLVED: To improve the operating efficiency of components in use such as transistors(TRs) and switch elements and to improve the operating speed. SOLUTION: A P-channel MOS TR M3 is connected in parallel with an N-channel MOS TR M1 being a pass TR to form a 1st unit path gate and a P-channel MOS TR M4 is connected in parallel with an N-channel MOS TR M2 being a pass TR to form a 2nd unit pass gate to increase an H level of an output signal U. The operating speed is improved by increasing the H level. Furthermore, an inverter I is used for the unit pass gates to form a pair pass gate circuit TU. The pair pass gate circuit TU is used with a high frequency of use to realize a general logic circuit.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、ユーザが内部の多
数のスイッチ素子のオン状態あるいはオフ状態を書き込
むことで、所望のユーザ論理回路を定義できるようにし
たフィールドプログラマブルゲートアレイに係り、特
に、備えられているトランジスタやスイッチ素子などの
諸素子の使用効率を向上させて、より規模が大きなユー
ザ論理回路を定義できるようにすると共に、パストラン
ジスタのみで構成される論理回路の論理演算系統のトラ
ンジスタ段数をより抑えることで、動作速度を向上させ
ると共に、容量が大きな外部配線要素へ出力する場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら消費電力を抑えるようにすることがで
き、低電源電圧においても正常動作し、更に、比較的複
雑な論理も実現可能とし、特に従来のパストランジスタ
のみで構成される論理回路では苦手な論理も、より容易
に実現可能とすることができるフィールドプログラマブ
ルゲートアレイに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field programmable gate array that allows a user to define a desired user logic circuit by writing on or off states of a large number of internal switch elements, and more particularly, to a field programmable gate array. Improves the efficiency of use of various elements such as transistors and switch elements that are provided so that a larger-scale user logic circuit can be defined, and a transistor in the logic operation system of a logic circuit that is composed of only pass transistors By further reducing the number of stages, it is possible to improve the operating speed and to suppress or reduce the power consumption while maintaining or improving the operating speed even when outputting to an external wiring element with a large capacitance or when the fanout is large. It can operate normally even at low power supply voltage, and can realize relatively complex logic. Particularly weak logic in the logic circuit constituted only by the conventional pass transistor also relates to a field programmable gate array that can be more easily realized.

【０００２】[0002]

【従来の技術】従来から、用いる素子の数を低減するこ
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、ＮチャネルＭＯＳトラン
ジスタやＰチャネルＭＯＳトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。2. Description of the Related Art Conventionally, a so-called pass transistor logic circuit has been provided for the purpose of reducing the number of elements used and improving the operating speed. This pass-transistor logic circuit is configured by connecting a plurality of pass transistors, such as N-channel MOS transistors and P-channel MOS transistors, whose outputs are turned on / off according to the input logical value, in series or in parallel, thereby performing a logical product operation or a logical sum. A circuit for performing arithmetic operations is configured to obtain a desired logic circuit.

【０００３】このようなパストランジスタ論理回路に
は、ＣＶＳＬ（cascode voltage switch logic）として
知られるパストランジスタ論理回路や、ＣＰＬ（comple
mentary pass-transistor logic ）として知られるパス
トランジスタ論理回路、又、ＳＲＰＬ（swing restored
pass-transistor logic）として知られるパストランジ
スタ論理回路がある。更に、このようなパストランジス
タ論理回路には、ＤＳＬ（differential split-level C
MOS logic ）として知られるパストランジスタ論理回路
や、ＤＰＬ（double pass-transistor logic）として知
られるパストランジスタ論理回路、又、ＤＣＶＳＰＧ
（differential cascode voltage switch with the pas
s-gate）として知られるパストランジスタ論理回路があ
る。Such pass-transistor logic circuits include pass-transistor logic circuits known as CVSL (cascode voltage switch logic) and CPL (completion circuit).
mentary pass-transistor logic), also known as SRPL (swing restored)
There is a pass transistor logic circuit known as pass-transistor logic). Further, such a pass transistor logic circuit has a DSL (differential split-level C
Pass transistor logic circuit known as MOS logic), pass transistor logic circuit known as DPL (double pass-transistor logic), or DCVSPG
(Differential cascode voltage switch with the pas
There is a pass transistor logic circuit known as s-gate).

【０００４】又、このようなパストランジスタ論理回路
を用いたフィールドプログラマブルゲートアレイ（fiel
d programmable gate array ：以降、ＦＰＧＡと称す
る）も提供されている。このＦＰＧＡは、ユーザが内部
の多数のスイッチ素子のオン状態やオフ状態を書き込む
ことで、所望のユーザ論理回路を定義できるようにされ
ている。又、近年では、このようなＦＰＧＡにも、前述
のようなパストランジスタ論理回路を備えたものが見ら
れる。A field programmable gate array (fiel) using such a pass transistor logic circuit is also available.
d programmable gate array: hereinafter referred to as FPGA) is also provided. This FPGA is designed so that a user can define a desired user logic circuit by writing ON states and OFF states of a large number of switch elements inside. Further, in recent years, such FPGAs are also provided with the above-described pass transistor logic circuit.

【０００５】例えば、Ａｃｔｅｌ社から図１に示される
ようなプログラマブル論理ブロックを有するＦＰＧＡが
提供されている。この図１に示される論理ブロックＧ１
及びＯＲ論理ゲートＧ２及びＡＮＤ論理ゲートＧ３で
は、次式に示されるような論理演算がなされている。な
お、以降、「バー」は負論理を示す。For example, Actel Corporation has provided an FPGA having a programmable logic block as shown in FIG. The logic block G1 shown in FIG.
And, the OR logic gate G2 and the AND logic gate G3 perform a logical operation as shown by the following equation. In the following, "bar" indicates negative logic.

【０００６】 Ｙ＝（Ｓ１バー）・（Ｓ０バー）・Ｄ００＋（Ｓ１バー）・Ｓ０・Ｄ０１ ＋Ｓ１・（Ｓ０バー）・Ｄ１０＋Ｓ１・Ｓ０・Ｄ１１ …（１）Y = (S1 bar) / (S0 bar) / D00 + (S1 bar) / S0 / D01 + S1 / (S0 bar) / D10 + S1 / S0 / D11 (1)

【０００７】なお、上記の（１）式において、Ｓ０及び
Ｓ１は、それぞれ次の通りである。In the above equation (1), S0 and S1 are as follows.

【０００８】 Ｓ０＝Ａ０・Ｂ０ …（２） Ｓ１＝Ａ１＋Ｂ１ …（３）S0 = A0 · B0 (2) S1 = A1 + B1 (3)

【０００９】ここで、図２の符号Ｂで示されるように、
ＰチャネルＭＯＳトランジスタＴＰとＮチャネルＭＯＳ
トランジスタＴＮとで構成されるパスゲートを、作図の
便宜上、同２図符号Ａのように定義する。このパスゲー
トは図３中のパスゲートＴ１〜Ｔ６である。すると、前
述の（１）式の演算を行う、図１のプログラマブル論理
ブロック全体の内部回路構成は、公表されてはいない
が、ほぼ図３に示されるものと考えられる。この図３に
示されるプログラマブル論理ブロックは、１系統の２段
構成である。Here, as indicated by reference numeral B in FIG.
P-channel MOS transistor TP and N-channel MOS
A pass gate composed of the transistor TN is defined as indicated by symbol A in FIG. 2 for convenience of drawing. This pass gate is the pass gates T1 to T6 in FIG. Then, although the internal circuit configuration of the entire programmable logic block of FIG. 1 for performing the operation of the above-mentioned expression (1) has not been published, it is considered to be almost shown in FIG. The programmable logic block shown in FIG. 3 has a one-system, two-stage configuration.

【００１０】なお、ＦＰＧＡには、ＱｕｉｃｋＬｏｇｉ
ｃ社による、２個の６入力ＡＮＤ論理ゲートと４個の２
入力ＡＮＤとを使用した、図４に示されるようなプログ
ラマブル論理ブロックのものが、ＵＳＰ５１２２６８５
に開示されている。Note that the FPGA has QuickLogi.
Company c has two 6-input AND logic gates and four 2
A programmable logic block, such as that shown in FIG. 4, using the input AND is USP5122685.
Is disclosed.

【００１１】又、Ｘｉｌｉｎｘ社の「プログラマブル・
ロジック・データブック」1994/1995 P2-12,13には、ル
ックアップテーブル方式のＦＰＧＡが開示されている。Also, Xilinx's "programmable
Logic Data Book "1994/1995 P2-12, 13 discloses a look-up table type FPGA.

【００１２】[0012]

【発明が解決しようとする課題】しかしながら、パスト
ランジスタ論理回路を備えた従来のＦＰＧＡは、使用す
るトランジスタ数の割に、実現できる回路規模が小さく
なってしまうという問題がある。パストランジスタ論理
回路では、実現しようとする論理回路によっては必要と
するトランジスタ等の素子数を抑え、トランジスタ等の
素子の使用効率を向上することができるものがある。一
方、実現しようとする論理回路によっては逆に、このよ
うな素子の使用効率が低下してしまうものがあるという
問題がある。例えば、Ｘｉｌｉｎｘ社のものは、冗長な
アーキテクチャで、使用されないトランジスタが多い。
又、Ａｃｔｅｌ社やＱｕｉｃｋＬｏｇｉｃ社等のもの
は、トランジスタの使用効率は良くても、プログラマブ
ル論理ブロック１個あたりの使用効率が低い。However, the conventional FPGA provided with the pass transistor logic circuit has a problem that the circuit scale that can be realized becomes small for the number of transistors used. Some pass transistor logic circuits can reduce the number of elements such as transistors required depending on the logic circuit to be realized and can improve the efficiency of use of elements such as transistors. On the other hand, depending on the logic circuit to be realized, conversely, there is a problem that the use efficiency of such an element is reduced. For example, Xilinx's has a redundant architecture and many unused transistors.
Further, those of Actel and QuickLogic have good use efficiency of transistors, but low use efficiency per programmable logic block.

【００１３】一般に、比較的基本的な論理演算、例えば
２入力のＮＡＮＤ論理回路やＮＯＲ論理回路等といった
ものでは、このような傾向が強く、従来のパストランジ
スタ論理回路を備えたＦＰＧＡでは、トランジスタ等の
素子の使用効率が低下してしまう傾向がある。従って、
このように使用効率が低下してしまうと、使用するトラ
ンジスタ数の割に、実現できる回路規模が小さくなって
しまう。Generally, such a tendency is strong in a relatively basic logic operation, such as a 2-input NAND logic circuit or a NOR logic circuit, and in a conventional FPGA having a pass transistor logic circuit, a transistor or the like is used. There is a tendency that the efficiency of use of the element is lowered. Therefore,
If the use efficiency is reduced in this way, the circuit scale that can be realized becomes small for the number of transistors used.

【００１４】又、パストランジスタ論理回路で多変数の
多積項演算を行うためには、複数のパスゲートをカスコ
ード接続する。このため、論理段数が深くなって、信号
のパス段数が深くなってしまい遅延時間が長くなってし
まうという問題を生じてしまう。Further, in order to perform multi-variable multi-product term operation in the pass transistor logic circuit, a plurality of pass gates are connected in cascode. As a result, the number of logic stages becomes deeper, the number of signal pass stages becomes deeper, and the delay time becomes longer.

【００１５】又、パストランジスタ論理回路のパスゲー
トにおいて、入力信号のＨレベルが電源ＶＤＤの電圧で
あったとしても、パスゲートを通過した信号のＨレベル
は、ＮチャネルＭＯＳトランジスタのスレッショルド電
圧程度低下してしまう。Ｈレベルの低下を防ぐために、
２個のＰチャネルＭＯＳトランジスタをカスコード接続
してＨレベルをプルアップする方法や、低下したＨレベ
ルのインバート信号をＰチャネルＭＯＳトランジスタの
ゲートにフィードバックしてＨレベルを電源ＶＤＤにプ
ルアップする方法がある。Further, in the pass gate of the pass transistor logic circuit, even if the H level of the input signal is the voltage of the power supply VDD, the H level of the signal passing through the pass gate is lowered by about the threshold voltage of the N channel MOS transistor. I will end up. To prevent the H level from decreasing,
There are a method of cascode-connecting two P-channel MOS transistors to pull up the H level, and a method of feeding back a lowered H level invert signal to the gate of the P channel MOS transistor to pull up the H level to the power supply VDD. is there.

【００１６】しかしながら、まず、カスコード接続する
方法は、常に信号とその反転信号の両極信号をパストラ
ンジスタ論理回路で作らなければならないためにトラン
ジスタ数が多くなり、チップ面積が増大してしまうとい
う問題がある。又、両極信号を送受するので、ＦＰＧＡ
に用いる場合はプログラマブル論理ブロック間を接続す
る外部配線要素が片極信号方式の約２倍必要になり、チ
ップ面積が増大してしまう。However, first, the cascode connection method has a problem that the number of transistors increases and the chip area increases because the bipolar signal of the signal and its inverted signal must always be produced by the pass transistor logic circuit. is there. Also, because it sends and receives bipolar signals, the FPGA
In this case, the external wiring elements for connecting the programmable logic blocks are required to be about twice as large as those in the one-pole signal system, and the chip area is increased.

【００１７】一方、低下したＨレベルのインバート信号
をＰチャネルＭＯＳトランジスタでプルアップする前述
の方法は、電源ＶＤＤが低い電圧の場合にインバータが
反転せず、回路が機能しないという問題がある。例え
ば、電源ＶＤＤが０．８Ｖで、低下したＨレベルが０．
３Ｖで、インバータの論理閾値が０．４Ｖの場合、イン
バータの出力はＨレベルのままであり、プルアップ用の
ＰチャネルＭＯＳトランジスタはオンにならない。結果
として、インバータには不要な貫通電流が流れて消費電
力の増大となる上、回路は動作しなくなる。On the other hand, the above-described method of pulling up the lowered H level invert signal by the P channel MOS transistor has a problem that the inverter does not invert when the power supply VDD is a low voltage and the circuit does not function. For example, when the power supply VDD is 0.8 V and the lowered H level is 0.
When the logic threshold value of the inverter is 0.4V at 3V, the output of the inverter remains at the H level and the P-channel MOS transistor for pull-up does not turn on. As a result, unnecessary through current flows through the inverter, power consumption increases, and the circuit does not operate.

【００１８】ＮチャネルＭＯＳトランジスタとＰチャネ
ルＭＯＳトランジスタを用いたトランスファゲートは、
片極でよく、ＨレベルもＶＤＤまで上昇する。しかし、
ＰチャネルＭＯＳトランジスタのドライブ能力はＮチャ
ネルＭＯＳトランジスタの約１／３であるにもかかわら
ず、ＮチャネルＭＯＳトランジスタのサイズと同程度で
あり、不必要にチップ面積を増大させているという問題
がある。A transfer gate using an N-channel MOS transistor and a P-channel MOS transistor is
One pole is sufficient, and the H level also rises to VDD. But,
Although the drive capability of the P-channel MOS transistor is about 1/3 that of the N-channel MOS transistor, it is about the same size as the N-channel MOS transistor, and there is a problem that the chip area is unnecessarily increased. .

【００１９】又、ＦＰＧＡにおいてプログラマブル論理
ブロック間の配線は一般に容量が大きい。このため、消
費電力が大きくなる傾向がある。又、このような容量の
ある配線を、パストランジスタ論理回路のパスゲートの
みで構成された論理回路では駆動することができないた
め、何等かの工夫が必要である。Further, in the FPGA, the wiring between the programmable logic blocks generally has a large capacity. Therefore, power consumption tends to increase. Further, since such a wiring having a large capacity cannot be driven by a logic circuit composed only of pass gates of a pass transistor logic circuit, some kind of ingenuity is required.

【００２０】特に、ＦＰＧＡでは、プログラマブル論理
ブロックを接続する外部配線要素には、１００〜３００
個の多数のアンチヒューズ等の、論理回路をプログラム
するためのスイッチ素子が必要である。この様なスイッ
チ素子は容量が大きいので、外部配線要素に信号を出力
するための出力回路の負荷が増大し、消費電力が大きく
なってしまう。又、プルアップ用ＰチャネルＭＯＳトラ
ンジスタを備える回路へ出力する場合等、ファンアウト
が大きく負荷が大きい場合にも、消費電力が増大してし
まう。又、これらの消費電力が増大する場合には、動作
速度も低下する傾向がある。更には負荷が大き過ぎる
と、信号が伝わらなくなってしまう場合もある。Particularly, in the FPGA, the external wiring elements connecting the programmable logic blocks are 100 to 300.
Switch elements for programming logic circuits, such as multiple antifuses, are needed. Since such a switching element has a large capacitance, the load of the output circuit for outputting a signal to the external wiring element increases, resulting in a large power consumption. In addition, power consumption increases even when the fanout is large and the load is large, such as when outputting to a circuit including a pull-up P-channel MOS transistor. Further, when the power consumption of these increases, the operation speed tends to decrease. Furthermore, if the load is too large, the signal may not be transmitted.

【００２１】本発明は、前記従来の問題点を解決するべ
くなされたもので、備えられているトランジスタやスイ
ッチ素子などの諸素子の使用効率を向上させて、より規
模が大きなユーザ論理回路を定義できるようにすると共
に、パストランジスタのみで構成される論理回路の論理
演算系統のトランジスタ段数をより抑えることで、動作
速度を向上させると共に、容量が大きな外部配線要素へ
出力する場合や、ファンアウトが大きい場合にも動作速
度を維持ないし向上しながら消費電力を抑えるようにす
ることができ、低電源電圧においても正常動作し、更
に、比較的複雑な論理も実現可能とし、特に従来のパス
トランジスタのみで構成される論理回路では苦手な論理
も、より容易に実現可能とすることができるパストラン
ジスタ論理回路を提供することを目的とする。The present invention has been made to solve the above-mentioned conventional problems, and improves the use efficiency of various elements such as transistors and switch elements provided to define a user logic circuit having a larger scale. In addition to improving the operation speed by suppressing the number of transistor stages in the logic operation system of the logic circuit that is composed of only pass transistors, output to external wiring elements with large capacitance and fanout Power consumption can be suppressed while maintaining or improving the operating speed even when it is large, and it can operate normally even at low power supply voltage, and can realize relatively complicated logic. A pass transistor logic circuit that makes it easier to implement logic that is difficult to implement with An object of the present invention is to.

【００２２】[0022]

【課題を解決するための手段】本発明は、ユーザが内部
の多数のスイッチ素子のオン状態あるいはオフ状態を書
き込むことで、所望のユーザ論理回路を定義できるよう
にしたフィールドプログラマブルゲートアレイにおい
て、パストランジスタとして用いる２つのＮチャネルＭ
ＯＳトランジスタと、該ＮチャネルＭＯＳトランジスタ
より小さな、パストランジスタとして用いる２つのＰチ
ャネルＭＯＳトランジスタと、インバータとを備え、前
記ＮチャネルＭＯＳトランジスタの１つ、及び前記Ｐチ
ャネルＭＯＳトランジスタの１つがソース／ドレインで
並列接続されて、第１単位パスゲートを構成し、別の前
記ＮチャネルＭＯＳトランジスタ及び別の前記Ｐチャネ
ルＭＯＳトランジスタがソース／ドレインで並列接続さ
れて、第２単位パスゲートを構成し、前記第１単位パス
ゲートのソース／ドレインの一方には、入力信号Ａが入
力され、前記第２単位パスゲートのソース／ドレインの
一方には、入力信号Ｂが入力され、前記第１単位パスゲ
ートの他方のソース／ドレイン及び前記第２単位パスゲ
ートの他方のソース／ドレインが相互に接続されて、出
力信号Ｕを出力し、入力信号Ｐを前記インバータへ入力
することで、該インバータの出力から信号Ｑを得、同一
信号で正論理又は負論理となる２つの入力信号Ｐ及び信
号Ｑ（＝Ｐバー）について、前記第１単位パスゲートの
ＮチャネルＭＯＳトランジスタのゲート及び前記第２単
位パスゲートのＰチャネルＭＯＳトランジスタのゲート
には、前記入力信号Ｐが入力され、前記第１単位パスゲ
ートのＰチャネルＭＯＳトランジスタのゲート及び前記
第２単位パスゲートのＮチャネルＭＯＳトランジスタの
ゲートには、前記信号Ｑが入力され、このように接続さ
れた前記第１単位パスゲート及び前記第２単位パスゲー
トで構成されたペアパスゲート回路を用い、入力の論理
値に応じて動作する該ペアパスゲート回路の直列接続の
定義、あるいは並列接続の定義を前記スイッチ素子で行
うことで、論理積演算や論理和演算等を行なう、ある論
理値を出力するまでの経路として定義される論理演算系
統を複数形成し、これら論理演算系統から得られる、複
数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理
回路を備えたことにより、前記課題を解決したものであ
る。SUMMARY OF THE INVENTION The present invention is a field programmable gate array that allows a user to define a desired user logic circuit by writing the ON state or OFF state of a large number of switch elements inside. Two N-channel M used as transistors
An OS transistor, two P-channel MOS transistors smaller than the N-channel MOS transistor and used as pass transistors, and an inverter, wherein one of the N-channel MOS transistors and one of the P-channel MOS transistors are source / drain. Are connected in parallel to form a first unit pass gate, and the other N-channel MOS transistor and another P-channel MOS transistor are connected in parallel at the source / drain to form a second unit pass gate. The input signal A is input to one of the source / drain of the unit pass gate, the input signal B is input to one of the source / drain of the second unit pass gate, and the other source / drain of the first unit pass gate is input. And the other saw of the second unit passgate / Drains are connected to each other to output an output signal U and input an input signal P to the inverter, thereby obtaining a signal Q from the output of the inverter, and two signals having positive logic or negative logic with the same signal. Regarding the input signal P and the signal Q (= P bar), the input signal P is input to the gate of the N-channel MOS transistor of the first unit pass gate and the gate of the P-channel MOS transistor of the second unit pass gate, and The signal Q is input to the gate of the P-channel MOS transistor of the first unit pass gate and the gate of the N-channel MOS transistor of the second unit pass gate, and the first unit pass gate and the second unit are connected in this way. Using a pair pass gate circuit composed of pass gates, the pair pass gate circuit operates according to the input logical value. By defining the series connection or the parallel connection of the circuits with the switch element, a plurality of logical operation systems defined as paths for performing a logical product operation, a logical sum operation, etc. and outputting a certain logical value The above problem is solved by providing a multi-input CMOS logic circuit which is formed and individually inputs a plurality of outputs obtained from these logic operation systems.

【００２３】又、前記ＦＰＧＡにおいて、前記ペアパス
ゲート回路を多段の、直列接続の論理演算系統として定
義することを前記スイッチ素子で行うことができ、単段
の前記ペアパスゲート回路を用いた論理演算系統の出
力、又は／及び、多段の前記ペアパスゲート回路を用い
た論理演算系統の出力を、それぞれ個別に前記多入力Ｃ
ＭＯＳ論理回路へ入力することができるようにしたこと
により、前記課題を解決すると共に、前記ユーザ論理回
路での前記ペアパスゲート回路の使用効率を向上させた
ものである。In the FPGA, the pair pass gate circuit can be defined as a multi-stage, serially connected logical operation system by the switch element, and a logic using the single stage pair pass gate circuit can be defined. The output of the operation system and / or the output of the logic operation system using the multi-stage pair pass gate circuits are individually input to the multi-input C
By making it possible to input to the MOS logic circuit, it is possible to solve the above-mentioned problems and improve the use efficiency of the pair pass gate circuit in the user logic circuit.

【００２４】又、前記ＦＰＧＡにおいて、前記単位パス
ゲートのＰチャネルＭＯＳトランジスタの大きさが、共
に用いられるＮチャネルＭＯＳトランジスタの大きさの
（１／２）〜（１／１０）とされていることにより前記
課題を解決すると共に、前記ペアパスゲート回路のＮチ
ャネルＭＯＳトランジスタの大きさに対するＰチャネル
ＭＯＳトランジスタの大きさの最適化を図り、これによ
って該ペアパスゲート回路の信号伝達特性向上と集積回
路の集積度向上とをバランス良く図ったものである。In the FPGA, the size of the P channel MOS transistor of the unit pass gate is set to (1/2) to (1/10) of the size of the N channel MOS transistor used together. In addition to solving the above problems, the size of the P channel MOS transistor is optimized with respect to the size of the N channel MOS transistor of the pair pass gate circuit, thereby improving the signal transfer characteristics of the pair pass gate circuit and improving the integrated circuit. This is a well-balanced attempt to improve the degree of integration.

【００２５】ここで、本発明ではＭＯＳトランジスタの
大きさとは、出力駆動能力の大きさや、オン状態でのソ
ース・ドレイン間の抵抗の大きさに影響を与える諸パラ
メータである。該パラメータは、例えばＭＯＳトランジ
スタのゲート幅である。Here, in the present invention, the size of the MOS transistor is a parameter that affects the size of the output drive capability and the size of the resistance between the source and drain in the ON state. The parameter is, for example, the gate width of the MOS transistor.

【００２６】又、前記ＦＰＧＡにおいて、前記多入力Ｃ
ＭＯＳ論理回路の少なくとも一部の入力に、該入力が未
使用となった場合に電源ＶＤＤにプルアップあるいはグ
ランドＧＮＤにプルダウンの少なくともいずれか一方の
設定をするための前記スイッチ素子が接続されているこ
とにより、前記課題を解決すると共に、ＦＰＧＡのプロ
グラマブル論理ブロックにおけるユーザ論理回路の定義
をより柔軟に行えるようにしたものである。Further, in the FPGA, the multi-input C
At least a part of the inputs of the MOS logic circuit is connected with the switch element for setting at least one of pull-up to the power supply VDD and pull-down to the ground GND when the input is unused. As a result, the above problem is solved and the definition of the user logic circuit in the programmable logic block of the FPGA can be performed more flexibly.

【００２７】更に、前記ＦＰＧＡにおいて、前記多入力
ＣＭＯＳ論理回路の出力にドライブ能力が大きいインバ
ータを設け、プログラマブル論理ブロックの外部への信
号出力を考慮するようにしたことにより、前記課題を解
決すると共に、ＦＰＧＡにおけるプログラマブル論理ブ
ロックから他のプログラマブル論理ブロックへの、一般
に負荷が大きくなる傾向のある信号出力をより容易に行
えるようにしたものである。Further, in the FPGA, an inverter having a large drive capacity is provided at the output of the multi-input CMOS logic circuit, and the signal output to the outside of the programmable logic block is taken into consideration to solve the above-mentioned problems. , A programmable logic block in an FPGA to another programmable logic block, which generally makes it easier to output a signal that tends to have a large load.

【００２８】又、前記ＦＰＧＡにおいて、複数の前記論
理演算系統に対して、複数の前記多入力ＣＭＯＳ論理回
路を備えるようにし、これら論理演算系統の内で少なく
とも一部のものの出力が、複数の前記多入力ＣＭＯＳ論
理回路の、いずれの任意のものにも入力できるようにさ
れていることにより、前記課題を解決すると共に、パス
トランジスタで未使用となるものを減少し、トランジス
タ等の素子の使用効率を更に向上したものである。Further, in the FPGA, a plurality of the multi-input CMOS logic circuits are provided for a plurality of the logical operation systems, and at least a part of the outputs of the logical operation systems has a plurality of outputs. By allowing input to any arbitrary one of the multi-input CMOS logic circuits, the above problem is solved and the number of unused pass transistors is reduced, and the use efficiency of elements such as transistors is reduced. Is further improved.

【００２９】又、前記ＦＰＧＡにおいて、複数の前記多
入力ＣＭＯＳ論理回路の出力あるいは外部配線要素のい
ずれか１つを選択する前記スイッチ素子を経由してフリ
ップフロップを接続し、選択的に該フリップフロップを
用いて、前記ユーザ論理回路を定義できるようにしたこ
とにより、前記課題を解決すると共に、プログラマブル
論理ブロックにおけるフリップフロップを用いたユーザ
論理回路の定義の便宜を図り、更に、トランジスタ等の
素子数が多いフリップフロップの使用効率を向上できる
ようにしたものである。In the FPGA, flip-flops are connected via the switch element that selects one of the outputs of the plurality of multi-input CMOS logic circuits or external wiring elements, and the flip-flops are selectively connected. By making it possible to define the user logic circuit by using, it is possible to solve the above-mentioned problems and to facilitate the definition of the user logic circuit using the flip-flop in the programmable logic block. This is to improve the usage efficiency of flip-flops, which are often used.

【００３０】又、前記ＦＰＧＡにおいて、前記論理演算
系統の入力にインバータ及び前記スイッチ素子を設け、
該スイッチ素子によって、当該論理演算系統の入力の信
号の非反転あるいは反転を選択定義できるようにしたこ
とにより、前記課題を解決すると共に、ＦＰＧＡのプロ
グラマブル論理ブロックへ入力された信号の非反転ある
いは反転の設定をより自由に行えるようにしたものであ
る。In the FPGA, an inverter and the switch element are provided at the input of the logical operation system,
By enabling the switch element to selectively define non-inversion or inversion of the input signal of the logical operation system, the above-mentioned problem is solved and the non-inversion or inversion of the signal input to the programmable logic block of the FPGA is solved. This allows you to set up more freely.

【００３１】以下、本発明の作用について簡単に説明す
る。The operation of the present invention will be briefly described below.

【００３２】ここで、１つ以上の入力の論理値に基づい
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力ＣＭＯＳ論理回路を備える
ようにしている。この多入力ＣＭＯＳ論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
ＣＭＯＳ論理回路は多入力のＮＡＮＤ論理回路やＮＯＲ
論理回路等を用いることができる。Here, a logical operation based on logical values of one or more inputs is performed using a logical circuit in which pass transistors are connected in series or in parallel, and a logical operation is performed on a path until a certain logical value is output. Define as systematic. In the present invention, a plurality of such logic operation systems are formed, and a multi-input CMOS logic circuit for individually inputting a plurality of outputs obtained from these logic operation systems is provided. Although the present invention does not specifically limit the multi-input CMOS logic circuit, for example, the multi-input CMOS logic circuit is a multi-input NAND logic circuit or NOR.
A logic circuit or the like can be used.

【００３３】このように、本発明では、より前段側にパ
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力ＣＭＯＳ論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とＣＭＯＳ論理回路との複合的な構成の特徴を有し
ている。As described above, according to the present invention, the logic circuit mainly including the pass transistor is provided on the front side, and this output is received by the multi-input CMOS logic circuit on the rear stage. That is, the present invention has a feature of a composite configuration of the pass transistor logic circuit and the CMOS logic circuit.

【００３４】このような構成によれば、パストランジス
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力ＣＭＯＳ論理回路で構成すること
ができる。又、後段（最終段）にはこのような多入力Ｃ
ＭＯＳ論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段（多入力ＣＭＯＳ論理
回路よりも更に後段）に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力ＣＭＯ
Ｓ論理回路における貫通電流をより低減することができ
る。According to such a configuration, the logic which can be more advantageously realized by the pass transistor logic circuit is configured by using the pass transistor on the preceding stage side, while the pass transistor logic circuit called multi-variable multi-logical product term operation is used. However, the logic which is not good can be configured by a multi-input CMOS logic circuit in the subsequent stage. Also, in the latter stage (final stage), such a multi-input C
Since the MOS logic circuit is provided, the rising speed and the falling speed of the signal to the subsequent stage (further to the later stage than the multi-input CMOS logic circuit) of the pass transistor logic circuit of the present invention are improved, and the logical value judgment of the signal is performed. Since the time near the threshold is shortened, the multi-input CMO of the present invention is
The through current in the S logic circuit can be further reduced.

【００３５】更に、本発明では、以下のような単位パス
ゲートの作用も有する。Furthermore, the present invention also has the following function of a unit pass gate.

【００３６】即ち、本発明は、パストランジスタ論理回
路の上述のようなパストランジスタとして、単位パスゲ
ートを用いている。That is, according to the present invention, the unit pass gate is used as the pass transistor of the pass transistor logic circuit as described above.

【００３７】この単位パスゲートは、ＮチャネルＭＯＳ
トランジスタ、及び該ＮチャネルＭＯＳトランジスタよ
りも小さなＰチャネルＭＯＳトランジスタがソース／ド
レインで並列接続されている。又、該単位パスゲートで
は、同一信号で正論理又は負論理となる２つの入力信号
Ｐ及びＱ（＝Ｐバー）が、それぞれ、これらＮチャネル
ＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ
のゲートに入力されて、これらＮチャネルＭＯＳトラン
ジスタ及びＰチャネルＭＯＳトランジスタが同時にオン
オフするようにされている。This unit pass gate is an N channel MOS.
A transistor and a P-channel MOS transistor smaller than the N-channel MOS transistor are connected in parallel at the source / drain. Further, in the unit pass gate, two input signals P and Q (= P bar) which are positive logic or negative logic with the same signal are inputted to the gates of these N channel MOS transistor and P channel MOS transistor, respectively, The N-channel MOS transistor and the P-channel MOS transistor are turned on / off at the same time.

【００３８】このような単位パスゲートでは、Ｈレベル
を伝達する場合も、Ｌレベルを伝達する場合も、基本的
にはＮチャネルＭＯＳトランジスタがドライブする。従
って、まず、このような単位パスゲートでは、Ｌレベル
を伝達する際には、該ＬレベルをグランドＧＮＤ（Ｖｓ
ｓ）まで十分下げることができる。一方、Ｈレベルを伝
達する場合にも、ＰチャネルＭＯＳトランジスタが作動
するため、該Ｈレベルが電源ＶＤＤまで十分上昇され
る。In such a unit pass gate, the N-channel MOS transistor is basically driven both when transmitting the H level and when transmitting the L level. Therefore, first, in such a unit pass gate, when transmitting the L level, the L level is set to the ground GND (Vs
s) can be sufficiently lowered. On the other hand, even when transmitting the H level, the P channel MOS transistor operates, so that the H level is sufficiently raised to the power supply VDD.

【００３９】なお、本発明で用いられる単位パスゲート
においては、用いられるＮチャネルＭＯＳトランジスタ
の大きさに比べＰチャネルＭＯＳトランジスタの大きさ
が小さくされていることが特徴である。例えば、このよ
うな単位パスゲートに用いられるＰチャネルＭＯＳトラ
ンジスタのトランジスタサイズは、共に用いられるＮチ
ャネルＭＯＳトランジスタの（１／２）〜（１／１０）
程度である。The unit pass gate used in the present invention is characterized in that the size of the P-channel MOS transistor is smaller than the size of the N-channel MOS transistor used. For example, the transistor size of the P-channel MOS transistor used for such a unit pass gate is (1/2) to (1/10) of the N-channel MOS transistor used together.
It is about.

【００４０】通常、このような単位パスゲートの出力
は、次段のパストランジスタや単位パスゲートあるいは
論理ゲートに隣接して設けられている。又、単位パスゲ
ートに用いられるＰチャネルＭＯＳトランジスタは、共
に用いられるＮチャネルＭＯＳトランジスタの動作を若
干補うことが主な目的である。従って、単位パスゲート
に用いられるＰチャネルＭＯＳトランジスタのトランジ
スタサイズがこのように小さくされていても、前述のよ
うなＨレベルの上昇の作用や、Ｌレベルの下降の作用を
十分得ることができる。Normally, the output of such a unit pass gate is provided adjacent to the pass transistor of the next stage, the unit pass gate, or the logic gate. The main purpose of the P-channel MOS transistor used for the unit pass gate is to supplement the operation of the N-channel MOS transistor used together. Therefore, even if the transistor size of the P-channel MOS transistor used for the unit pass gate is reduced in this way, it is possible to sufficiently obtain the action of increasing the H level and the action of decreasing the L level as described above.

【００４１】更に、本発明では、以下のようなペアパス
ゲート回路の作用も有する。Further, the present invention also has the operation of the following pair pass gate circuit.

【００４２】従来のパストランジスタ論理回路におい
て、パストランジスタは、図５に示されるような形態で
利用されることが比較的多い。本発明では、このような
点に着目している。In the conventional pass transistor logic circuit, the pass transistor is relatively often used in the form as shown in FIG. The present invention pays attention to such a point.

【００４３】この図５において、ＮチャネルＭＯＳトラ
ンジスタＭ１及びＭ２の２つのパストランジスタが示さ
れる。これらのパストランジスタには、それぞれ異なる
入力信号ＡあるいはＢが入力され、一方、共通の出力信
号Ｕを出力する。又、同一信号で正論理又は負論理とな
る２つの入力信号Ｐ及びＱ（＝Ｐバー）が、それぞれ、
これらパストランジスタ１つずつのゲートに入力されて
いる。ここで、この図５の１点鎖線内にあるこのような
回路を、以降、ペアパスゲート回路ＴＵＡと称する。In FIG. 5, two pass transistors of N channel MOS transistors M1 and M2 are shown. Different input signals A or B are input to these pass transistors, and a common output signal U is output. Further, two input signals P and Q (= P bar) which are positive logic or negative logic with the same signal are respectively
It is input to the gate of each of these pass transistors. Here, such a circuit within the one-dot chain line in FIG. 5 is hereinafter referred to as a pair pass gate circuit TUA.

【００４４】このような図５のペアパスゲート回路ＴＵ
Ａと同等の論理機能を有するよう、前述の単位パスゲー
トを用いて構成すると、図６の１点鎖線内に示されるよ
うな回路（以降、ペアパスゲート回路ＴＵと称する）と
なる。ここで、この図６のＮチャネルＭＯＳトランジス
タＭ１及びＰチャネルＭＯＳトランジスタＭ３の単位パ
スゲートは、図５のＮチャネルＭＯＳトランジスタＭ１
に相当する。図６のＮチャネルＭＯＳトランジスタＭ２
及びＰチャネルＭＯＳトランジスタＭ４の単位パスゲー
トは、図５のＮチャネルＭＯＳトランジスタＭ２に相当
する。Such a pair pass gate circuit TU of FIG.
If the above-mentioned unit pass gate is used to have the same logical function as A, the circuit shown in the alternate long and short dash line in FIG. 6 (hereinafter referred to as the pair pass gate circuit TU) is obtained. Here, the unit pass gates of the N-channel MOS transistor M1 and the P-channel MOS transistor M3 in FIG. 6 are the same as the N-channel MOS transistor M1 in FIG.
Is equivalent to N-channel MOS transistor M2 of FIG.
A unit pass gate of the P-channel MOS transistor M4 corresponds to the N-channel MOS transistor M2 of FIG.

【００４５】本発明で用いる単位パスゲートに用いるＮ
チャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトラ
ンジスタのオンオフを同時に行うためには、同一信号で
正論理又は負論理となる一対の信号を要する。ここで、
相互に相補的に動作する、このような単位パスゲートを
一対有する、利用頻度の高い図５に示されるようなペア
パスゲート回路ＴＵＡに着目し、このようなものに対し
て本発明のペアパスゲート回路ＴＵを用いれば、このよ
うな相補的な動作に必要な、同一信号で正論理又は負論
理となる２つの信号等に関して、回路構成を有機的に成
すことができる。即ち、元々必要となっていた、同一信
号で正論理又は負論理となる一対の信号を一つのインバ
ータを用いて入力信号Ｐから効果的に生成することがで
きるだけでなく、回路構成を有機的に成すことができ
る。N used for the unit pass gate used in the present invention
In order to turn on / off the channel MOS transistor and the P-channel MOS transistor at the same time, a pair of signals having positive logic or negative logic with the same signal is required. here,
Attention is paid to a pair pass gate circuit TUA as shown in FIG. 5 that has a pair of such unit pass gates that operate in a mutually complementary manner and that is frequently used. By using the circuit TU, it is possible to organically configure the circuit configuration with respect to two signals or the like that are the same signal and have positive logic or negative logic, which are necessary for such complementary operations. That is, it is possible to effectively generate a pair of signals, which have the same signal and are positive logic or negative logic, from the input signal P using one inverter, which is originally required, and organically improve the circuit configuration. Can be made.

【００４６】従って、本発明によれば、まず単位パスゲ
ートを用いることで、プルアップ回路を利用せずともＨ
レベルを改善し、あるいは、プルダウン回路を利用せず
ともＬレベルを改善することができる。又、このように
出力側のＨレベルやＬレベルを改善しながらも、プルア
ップ回路やプルダウン回路が用いられていないため、前
段の出力回路の負荷を軽減することができる。従って、
本発明によれば、パストランジスタ論理回路全体の小型
化や、同一出力駆動能力での動作速度の向上を図ること
ができる。Therefore, according to the present invention, the unit pass gate is used first, so that the H level can be obtained without using the pull-up circuit.
The level can be improved, or the L level can be improved without using a pull-down circuit. Further, while improving the H level and the L level on the output side in this way, the load of the output circuit in the preceding stage can be reduced because the pull-up circuit and the pull-down circuit are not used. Therefore,
According to the present invention, it is possible to reduce the size of the entire pass transistor logic circuit and improve the operation speed with the same output drive capability.

【００４７】又、本発明のペアパスゲート回路ＴＵは、
利用頻度が高いだけでなく、このように集積回路パター
ン化という点でも有利である。即ち、比較的単純な集積
回路パターンで構成することができる。The pair pass gate circuit TU of the present invention is
Not only is it frequently used, but it is also advantageous in terms of integrated circuit patterning. That is, it can be configured with a relatively simple integrated circuit pattern.

【００４８】以上説明したとおり、本発明によれば、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるパストランジスタ論理回路を提供す
ることを目的とする。As described above, according to the present invention, it is possible to improve the use efficiency of various elements such as transistors and switch elements provided so that a user logic circuit having a larger scale can be defined, and the path can be defined. By reducing the number of transistor stages in the logical operation system of a logic circuit that consists of only transistors, the operating speed is improved, and the operating speed is improved even when output to external wiring elements with large capacitance or when fanout is large. Power consumption can be suppressed while maintaining or improving, normal operation can be achieved even at low power supply voltage, and relatively complex logic can be realized. Especially, in the conventional logic circuit composed of only pass transistors. It is an object of the present invention to provide a pass-transistor logic circuit that can easily realize even weak logic. .

【００４９】なお、本発明においては、原理的には、単
位パスゲートはパスゲート（トランスファゲート）と類
似している。しかしながら、本発明はあくまでＮチャネ
ルＭＯＳトランジスタで構成するパストランジスタ論理
回路を前提としている。従って、単位パスゲートに用い
るＰチャネルＭＯＳトランジスタは、出力のＨレベルの
上昇を補うことが目的であり、本発明においては該Ｐチ
ャネルＭＯＳトランジスタの大きさが小さくされている
ことが特徴となっている。In the present invention, the unit pass gate is similar to the pass gate (transfer gate) in principle. However, the present invention is premised on a pass transistor logic circuit composed of N channel MOS transistors. Therefore, the purpose of the P-channel MOS transistor used for the unit pass gate is to compensate for the increase in the H level of the output, and the feature of the present invention is that the size of the P-channel MOS transistor is reduced. .

【００５０】なお、後述する図８以降の各図におけるペ
アパスゲート回路ＴＵ１〜ＴＵ７は、いずれも、図６に
示される構成となっており、本発明が適用されている。The pair pass gate circuits TU1 to TU7 in each of FIGS. 8 and subsequent figures, which will be described later, have the configuration shown in FIG. 6 and the present invention is applied.

【００５１】[0051]

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings.

【００５２】図７は、本発明が適用された第１実施形態
のＦＰＧＡのプログラマブル論理ブロックの構成を示す
ブロック図である。FIG. 7 is a block diagram showing the configuration of the programmable logic block of the FPGA of the first embodiment to which the present invention is applied.

【００５３】本実施形態のプログラマブル論理ブロック
は、この図７に示される如く、論理回路部分Ｄ１〜Ｄ５
によって構成されている。論理回路部分Ｄ１は図８に、
論理回路部分Ｄ２は図９に、論理回路部分Ｄ３は図１０
に、論理回路部分Ｄ４は図１１に、又、論理回路部分Ｄ
５は図１２に、それぞれの内部のより詳細な回路構成が
示される。The programmable logic block of this embodiment has logic circuit portions D1 to D5 as shown in FIG.
It is constituted by. The logic circuit portion D1 is shown in FIG.
The logic circuit portion D2 is shown in FIG. 9, and the logic circuit portion D3 is shown in FIG.
The logic circuit portion D4 is shown in FIG.
5 shows a more detailed circuit configuration inside each of them.

【００５４】又、図７に示される如く、論理回路部分Ｄ
１は論理回路部分Ｄ３に、配線Ｎ１及びＮ２によって接
続されている。論理回路部分Ｄ２及び論理回路部分Ｄ３
は、配線Ｎ３及びＮ４によって接続されている。又、論
理回路部分Ｄ４に対して、論理回路部分Ｄ１〜Ｄ３はそ
れぞれ、配線Ｎ５〜Ｎ７によって接続されている。又、
論理回路部分Ｄ３及び論理回路部分Ｄ５は、配線Ｎ８〜
Ｎ１０によって接続されている。Further, as shown in FIG. 7, the logic circuit portion D
1 is connected to the logic circuit portion D3 by wirings N1 and N2. Logic circuit portion D2 and logic circuit portion D3
Are connected by wires N3 and N4. The logic circuit portions D1 to D3 are connected to the logic circuit portion D4 by wirings N5 to N7, respectively. or,
The logic circuit portion D3 and the logic circuit portion D5 have wirings N8 to
It is connected by N10.

【００５５】ここで、外部配線要素Ｌ０〜Ｌｋ、又外部
配線要素Ｓ０〜Ｓｎは、この図７にその全体が示される
プログラマブル論理ブロックが、外部に対して信号の入
力、あるいは出力、更には双方向での入出力を行うため
のものであり、都合（ｋ＋ｎ）本設けられている。又、
論理回路部分Ｄ１〜Ｄ５は、図８〜図１２等にも示され
る如く、電源ＶＤＤ及びグランドＧＮＤを用いて電源が
供給されているが、この図７ではプルアップに用いる電
源ＶＤＤ及びプルダウンに用いるグランドＧＮＤを明瞭
とするため、論理回路部分Ｄ１〜Ｄ３に対して、電源Ｖ
ＤＤの配線及びグランドＧＮＤの配線が図示されてい
る。The external wiring elements L0 to Lk and the external wiring elements S0 to Sn are programmable logic blocks, the entirety of which is shown in FIG. It is for inputting / outputting data in a desired direction, and (k + n) lines are provided for convenience. or,
The logic circuit portions D1 to D5 are supplied with power using the power supply VDD and the ground GND as shown in FIGS. 8 to 12, but in FIG. 7, they are used for the power supply VDD used for pull-up and the pull-down. In order to clarify the ground GND, the power supply V is applied to the logic circuit portions D1 to D3.
The DD wiring and the ground GND wiring are shown.

【００５６】まず、論理回路部分Ｄ１は図８に、論理回
路部分Ｄ２は図９に示される如く、これら論理回路部分
Ｄ１及びＤ２は、同一の回路構成となっている。即ち、
論理回路部分Ｄ１は、合計６個のインバータＩ１〜Ｉ６
と、合計３個のペアパスゲート回路ＴＵ１〜ＴＵ３とに
より構成されている。一方、論理回路部分Ｄ２について
も、合計６個のインバータＩ１０〜Ｉ１５と、合計３個
のペアパスゲート回路ＴＵ４〜ＴＵ６とにより構成され
ている。なお、本実施形態のペアパスゲート回路ＴＵ１
〜ＴＵ６は全て図６に示した通りである。First, as shown in FIG. 8 for the logic circuit portion D1 and FIG. 9 for the logic circuit portion D2, the logic circuit portions D1 and D2 have the same circuit configuration. That is,
The logic circuit portion D1 includes a total of six inverters I1 to I6.
And a total of three pair pass gate circuits TU1 to TU3. On the other hand, the logic circuit portion D2 also includes a total of six inverters I10 to I15 and a total of three pair pass gate circuits TU4 to TU6. The pair pass gate circuit TU1 of the present embodiment
-TU6 are all as shown in FIG.

【００５７】なお、これら図８及び図９において、又こ
れ以降の各図においても、それぞれの図中で直交する配
線に付与された○印は、アンチヒューズである。該アン
チヒューズは、図中で直交する該当する配線間に対して
所定以上の電圧を印加することで、これら配線間の絶縁
膜に対してストレスを加え、元々オフ状態であったこれ
ら配線間に対してオン状態を書き込むものである。本実
施形態のＦＰＧＡでは、このようなアンチヒューズを多
数備えており、ユーザはこのような内部の多数のアンチ
ヒューズ（スイッチ素子）に対して選択的にオン状態を
書き込むことで所望のユーザ論理回路を定義する。In FIGS. 8 and 9, and also in each of the subsequent figures, the circles given to the wirings orthogonal to each other are antifuses. The antifuse applies a voltage of a predetermined value or more between corresponding wirings orthogonal to each other in the figure, thereby applying stress to the insulating film between these wirings, and between the wirings originally in the off state. On the other hand, the ON state is written. The FPGA of the present embodiment is provided with a large number of such antifuses, and the user selectively writes an ON state to a large number of such antifuses (switch elements) inside so as to obtain a desired user logic circuit. Is defined.

【００５８】図１３は、本実施形態で用いられるペアパ
スゲート回路のフレキシブル構成を示す回路図である。FIG. 13 is a circuit diagram showing a flexible structure of the pair pass gate circuit used in this embodiment.

【００５９】この図１３では、特に、図８の論理回路部
分Ｄ１の３つのペアパスゲート回路ＴＵ１〜ＴＵ３、更
にはアンチヒューズＦ１１、Ｆ１２、Ｆ２１及びＦ２２
による、フレキシブル構成が示される。なお、論理回路
部分Ｄ２についても、３つのペアパスゲート回路ＴＵ４
〜ＴＵ６、又４つのアンチヒューズによって、同様のフ
レキシブル構成がなされている。In FIG. 13, in particular, the three pair pass gate circuits TU1 to TU3 of the logic circuit portion D1 of FIG. 8, and further the antifuses F11, F12, F21 and F22.
Shows a flexible configuration. The logic circuit portion D2 also includes three pair pass gate circuits TU4.
~ TU6 and four antifuses provide a similar flexible configuration.

【００６０】ここで、この図１３のフレキシブル構成に
おいて、アンチヒューズＦ１１及びＦ２２を共にオン状
態とすることによって、下記の（４）式の論理演算を行
う構成とすることができる。あるいは、アンチヒューズ
Ｆ１２及びＦ２１を共にオン状態とすることによって、
入力信号名は異なるものの、下記の（４）式と同様の論
理演算の構成を得ることができる。Here, in the flexible structure of FIG. 13, by turning on both the antifuses F11 and F22, the logical operation of the following formula (4) can be performed. Alternatively, by turning on both antifuses F12 and F21,
Although the input signal name is different, it is possible to obtain the same logical operation configuration as the following equation (4).

【００６１】 Ｚ＝ｊ・（ａ・ｃ＋ｂ・（ｃバー）） ＋（ｊバー）・（ｄ・ｆ＋ｅ・（ｆバー）） ＝ａ・ｃ・ｊ＋ｂ・（ｃバー）・ｊ＋ｄ・ｆ・（ｊバー） ＋ｅ・（ｆバー）・（ｊバー） …（４）Z = j · (a · c + b · (c bar)) + (j bar) · (d · f + e · (f bar)) = a · c · j + b · (c bar) · j + d · f · ( (j bar) + e ・ (f bar) ・ (j bar) (4)

【００６２】又、この図１３において、信号ｈと信号ｉ
とのいずれか一方を、外部配線要素から入力した信号と
すれば、パストランジスタ論理回路２段とパストランジ
スタ論理回路１段を合成したような論理回路を構成する
こともできる。ここで、アンチヒューズＦ２２だけオン
状態とした場合、下記の（５）式の論理演算を行う構成
となる。Further, in FIG. 13, the signal h and the signal i are
If one of the two is used as the signal input from the external wiring element, a logic circuit can be constructed such that two stages of the pass transistor logic circuit and one stage of the pass transistor logic circuit are combined. Here, when only the anti-fuse F22 is turned on, the logical operation of the following formula (5) is performed.

【００６３】 Ｚ＝ｈ・ｊ＋（ｊバー）・（ｄ・ｆ＋ｅ・（ｆバー）） ＝ｈ・ｊ＋ｄ・ｆ・（ｊバー）＋ｅ・（ｆバー）・（ｊバー） …（５）Z = h.j + (j bar). (D.f + e. (F bar)) = h.j + d.f. (J bar) + e. (F bar). (J bar) (5)

【００６４】このような図１３のフレキシブル構成によ
れば、多様なユーザ論理回路の定義が可能となる。例え
ば、ペアパスゲート回路ＴＵ３を用いて、出力Ｚを得る
ための１段構成のパストランジスタ論理回路とすること
もできる。あるいは、ペアパスゲート回路ＴＵ１とペア
パスゲート回路ＴＵ３とを用いて２段構成のパストラン
ジスタ論理回路を定義することもできる。又、ペアパス
ゲート回路ＴＵ２と、ペアパスゲート回路ＴＵ３とを用
いて２段構成のパストランジスタ論理回路を定義するこ
ともできる。あるいは、これらを組合せ、一部１段構成
で一部２段構成のパストランジスタ論理回路を定義する
ことも可能である。According to the flexible configuration shown in FIG. 13, various user logic circuits can be defined. For example, the pair pass gate circuit TU3 may be used to form a one-stage pass transistor logic circuit for obtaining the output Z. Alternatively, the pair pass gate circuit TU1 and the pair pass gate circuit TU3 may be used to define a two-stage pass transistor logic circuit. Further, the pair pass gate circuit TU2 and the pair pass gate circuit TU3 can be used to define a pass transistor logic circuit having a two-stage configuration. Alternatively, it is also possible to combine these to define a pass transistor logic circuit having a partial one-stage configuration and a partial two-stage configuration.

【００６５】図１４は、本実施形態に用いられる３入力
ＮＡＮＤ論理ゲートの回路図である。FIG. 14 is a circuit diagram of a 3-input NAND logic gate used in this embodiment.

【００６６】この図１４では、ＰチャネルＭＯＳトラン
ジスタＴＰ１１〜ＴＰ１３及びＮチャネルＭＯＳトラン
ジスタＴＮ１１〜ＴＮ１３で構成される３入力ＮＡＮＤ
論理ゲートが示される。該論理ゲートは、（Ｚ＝（Ｗ・
Ｘ・Ｙ）バー）の論理演算を行うものであり、図１４中
の符号Ｇ１の図記号や、符号Ｇ２で示される図記号で示
すこととする。又、このような３入力ＮＡＮＤ論理ゲー
トは、本実施形態においては、図１１に示される如く論
理回路部分Ｄ４で用いられ、図１２で示される如く論理
回路部分Ｄ５に用いられている。In FIG. 14, a 3-input NAND circuit composed of P-channel MOS transistors TP11-TP13 and N-channel MOS transistors TN11-TN13 is used.
Logic gates are shown. The logic gate is (Z = (W
(X / Y) bar), which is shown by the symbol G1 in FIG. 14 and the symbol G2 in FIG. In addition, such a 3-input NAND logic gate is used in the logic circuit portion D4 as shown in FIG. 11 and is used in the logic circuit portion D5 as shown in FIG. 12 in the present embodiment.

【００６７】図１５は、本実施形態のプログラマブル論
理ブロックの第１出力経路の一部を示す論理回路図であ
る。FIG. 15 is a logic circuit diagram showing a part of the first output path of the programmable logic block of this embodiment.

【００６８】この図１５では、論理回路部分Ｄ１のペア
パスゲート回路ＴＵ３と、論理回路部分Ｄ２のペアパス
ゲート回路ＴＵ６と、論理回路部分Ｄ３からの配線Ｎ７
の回路と、論理回路部分Ｄ４の３入力ＮＡＮＤ論理ゲー
トＧとが示されている。ここで、この３入力ＮＡＮＤ論
理ゲートには、図１６、又前述の図１１にも示されるよ
うに、ドライブ能力が大きなＰチャネルＭＯＳトランジ
スタＴＰ１７及びＮチャネルＭＯＳトランジスタＴＮ１
４で構成されるインバータが設けられている。該インバ
ータは、本実施形態のプログラマブル論理ブロックの外
部への信号出力について考慮して設けられており、プロ
グラマブル論理ブロック間の比較的容量が大きな配線で
もより容易に駆動できるように考慮されている。ここ
で、本実施形態では論理回路部分Ｄ４が備える３入力Ｎ
ＡＮＤ論理ゲート及びドライブ能力が大きくされたイン
バータを経て信号を出力する経路を第１出力経路とし、
その出力を出力０１としている。In FIG. 15, the pair pass gate circuit TU3 of the logic circuit portion D1, the pair pass gate circuit TU6 of the logic circuit portion D2, and the wiring N7 from the logic circuit portion D3.
And the 3-input NAND logic gate G of the logic circuit portion D4. Here, in this 3-input NAND logic gate, as shown in FIG. 16 and also in FIG. 11 described above, a P-channel MOS transistor TP17 and an N-channel MOS transistor TN1 having a large drive capability are provided.
An inverter composed of 4 is provided. The inverter is provided in consideration of the signal output to the outside of the programmable logic block of this embodiment, and is considered so that it can be easily driven even by a wiring having a relatively large capacity between the programmable logic blocks. Here, in this embodiment, the 3-input N provided in the logic circuit portion D4 is used.
A path for outputting a signal through an AND logic gate and an inverter having a large drive capability is defined as a first output path,
The output is output 01.

【００６９】ＰチャネルＭＯＳトランジスタＴＰ１７及
びＮチャネルＭＯＳトランジスタＴＮ１４によるインバ
ータを用いないで、３入力ＮＡＮＤ論理ゲートＧ自体の
出力駆動能力を大きくすることも考えられる。しかしな
がら、この場合、図１４に示したＰチャネルＭＯＳトラ
ンジスタＴＰ１１〜ＴＰ１３及びＮチャネルＭＯＳトラ
ンジスタＴＮ１１〜ＴＮ１３の、合計６個のトランジス
タすべての大きさを増大させる必要がある。又、Ｎチャ
ネルＭＯＳトランジスタＴＮ１１〜ＴＮ１３はソース及
びドレインで直列接続されており、インピーダンスが高
くなる傾向があるため、出力駆動能力を高めるためには
トランジスタサイズを格段に増大させる必要がある。こ
のような点を考えると、図１６や図１１に示される如
く、又後述する図１２及び図１７のＰチャネルＭＯＳト
ランジスタＴＰ２７及びＮチャネルＭＯＳトランジスタ
ＴＮ２４の如く、ドライブ能力の大きなインバータを備
えることは、限られた集積回路面積で外部配線要素等を
効果的に駆動する点で非常に優れている。It is also possible to increase the output drive capability of the 3-input NAND logic gate G itself without using the inverter formed by the P-channel MOS transistor TP17 and the N-channel MOS transistor TN14. However, in this case, it is necessary to increase the size of all six transistors of P channel MOS transistors TP11 to TP13 and N channel MOS transistors TN11 to TN13 shown in FIG. Further, since the N-channel MOS transistors TN11 to TN13 are connected in series by the source and the drain and the impedance tends to increase, it is necessary to significantly increase the transistor size in order to increase the output drive capability. Considering such a point, it is not possible to provide an inverter having a large driving capability as shown in FIGS. 16 and 11, and like the P-channel MOS transistor TP27 and the N-channel MOS transistor TN24 of FIGS. 12 and 17 described later. , Is extremely excellent in effectively driving external wiring elements and the like with a limited integrated circuit area.

【００７０】ここで、この図１５におけるユーザ論理回
路の定義について簡単に説明する。まず、３入力ＮＡＮ
Ｄ論理ゲートＧに対して信号Ｎ５を入力しない場合、ア
ンチヒューズＦ６１及びＦ８２をオン状態とすればよ
い。すると、信号Ｎ５は常にＨ状態となり、該信号Ｎ５
の入力は、３入力ＮＡＮＤ論理ゲートの動作に対して影
響を及ぼさなくなる。Here, the definition of the user logic circuit in FIG. 15 will be briefly described. First, 3-input NAN
When the signal N5 is not input to the D logic gate G, the antifuses F61 and F82 may be turned on. Then, the signal N5 is always in the H state, and the signal N5
Input has no effect on the operation of the 3-input NAND logic gate.

【００７１】同様に、信号Ｎ６の３入力ＮＡＮＤ論理ゲ
ートＧへの入力を使用しない場合は、アンチヒューズＦ
６４及びＦ８４をオン状態にすればよい。又、信号Ｎ７
の３入力ＮＡＮＤ論理ゲートＧへの入力を使用しない場
合は、アンチヒューズＦ８５をオン状態にすれば、信号
Ｎ７は電源電圧ＶＤＤにプルアップされ、Ｈ状態とな
り、該信号Ｎ７は３入力ＮＡＮＤ論理ゲートＧの動作に
影響を及ぼさなくなる。Similarly, when the input of the signal N6 to the 3-input NAND logic gate G is not used, the antifuse F
It is sufficient to turn on 64 and F84. Also, signal N7
When the input to the 3-input NAND logic gate G is not used, the signal N7 is pulled up to the power supply voltage VDD by turning on the anti-fuse F85, and the signal N7 becomes the H state. It does not affect the operation of G.

【００７２】次に、３入力ＮＡＮＤ論理ゲートＧ全体の
動作を無効とし、出力Ｚから常時Ｈ状態が出力されるよ
うにする場合を考える。この場合、まず、アンチヒュー
ズＦ６１及びＦ６４をオン状態にする。このようにアン
チヒューズＦ６１及びＦ６４をオン状態にするのは、ペ
アパスゲート回路ＴＵ３及びＴＵ６それぞれが内蔵する
インバータの入力を安定させて、これらインバータの不
安定動作を防ぐためである。更に、アンチヒューズＦ６
３、Ｆ６６あるいはＦ６７の少なくともいずれか１つを
オン状態とすれば、出力Ｚは常時Ｈ状態とすることがで
き、３入力ＮＡＮＤ論理ゲートの動作を無効とすること
ができる。Next, consider the case where the operation of the entire 3-input NAND logic gate G is invalidated so that the output Z always outputs the H state. In this case, first, the antifuses F61 and F64 are turned on. The reason why the antifuses F61 and F64 are turned on in this way is to stabilize the inputs of the inverters incorporated in the pair pass gate circuits TU3 and TU6 and prevent unstable operation of these inverters. Furthermore, antifuse F6
When at least one of 3, F66 and F67 is turned on, the output Z can always be in the H state and the operation of the 3-input NAND logic gate can be invalidated.

【００７３】図１７は、本実施形態のパストランジスタ
論理回路のプログラマブル論理ブロックの第２出力経路
を示す論理回路図である。FIG. 17 is a logic circuit diagram showing the second output path of the programmable logic block of the pass transistor logic circuit of this embodiment.

【００７４】この図１７では、まず、論理回路部分Ｄ１
にある、ペアパスゲート回路ＴＵ１及びＴＵ２が示され
ている。又、論理回路部分Ｄ２にある、ペアパスゲート
回路ＴＵ４及びＴＵ５が示される。論理回路部分Ｄ３が
備えるインバータＩ２０が示される。更に、論理回路部
分Ｄ５にある、３入力ＮＡＮＤ論理ゲートＧと、Ｐチャ
ネルＭＯＳトランジスタＴＰ２７及びＮチャネルＭＯＳ
トランジスタＴＮ２４で構成されるインバータとが示さ
れる。In FIG. 17, first, the logic circuit portion D1
Of paired pass gate circuits TU1 and TU2 are shown. Also shown are the pair pass gate circuits TU4 and TU5 in the logic circuit portion D2. An inverter I20 included in the logic circuit portion D3 is shown. Further, the 3-input NAND logic gate G, the P-channel MOS transistor TP27 and the N-channel MOS in the logic circuit portion D5 are provided.
An inverter composed of the transistor TN24 is shown.

【００７５】ここで、本実施形態では、論理回路部分Ｄ
５にある３入力ＮＡＮＤ論理ゲートＧと、ＰチャネルＭ
ＯＳトランジスタＴＰ２７及びＮチャネルＭＯＳトラン
ジスタＴＮ２４で構成されるインバータとを経て本プロ
グラマブル論理ブロック外部へ信号を出力する経路を、
第２出力経路とし、その出力を出力０２としている。こ
のＰチャネルＭＯＳトランジスタＴＰ２７及びＮチャネ
ルＭＯＳトランジスタＴＮ２４によるインバータは、図
１６を用いて前述したＰチャネルＭＯＳトランジスタＴ
Ｐ１７及びＮチャネルＭＯＳトランジスタＴＮ１４によ
って構成されるインバータと同様、プログラマブル論理
ブロックの外部の、容量が大きな配線要素等の比較的負
荷が大きいものを効果的に駆動するために備えられるも
ので、比較的大きなトランジスタが用いられている。Here, in the present embodiment, the logic circuit portion D
3 input NAND logic gate G and P channel M
A path for outputting a signal to the outside of the programmable logic block via an inverter composed of an OS transistor TP27 and an N-channel MOS transistor TN24,
The output path is the second output path, and the output is the output 02. The P-channel MOS transistor TP27 and the N-channel MOS transistor TN24 form an inverter, and
Similar to the inverter constituted by the P17 and the N-channel MOS transistor TN14, it is provided for effectively driving a relatively large load such as a wiring element having a large capacity outside the programmable logic block. Large transistors are used.

【００７６】本実施形態では、論理回路部分Ｄ１及び論
理回路部分Ｄ２が備える複数のペアパスゲート回路によ
る複数の論理演算系統に対して、論理回路部分Ｄ４が備
える３入力ＮＡＮＤ論理ゲートと、論理回路部分Ｄ５が
備える３入力ＮＡＮＤ論理ゲートとの、複数の多入力Ｃ
ＭＯＳ論理回路を備えるようにしている。又、このよう
に複数の論理演算系統に対して、前述の第１出力経路及
び第２出力経路というように、複数の出力経路を備えて
いるとも言うことができる。In this embodiment, for a plurality of logical operation systems formed by a plurality of pair pass gate circuits included in the logic circuit portion D1 and the logic circuit portion D2, a 3-input NAND logic gate included in the logic circuit portion D4 and a logic circuit are provided. Multiple multi-input C with 3-input NAND logic gate provided in part D5
A MOS logic circuit is provided. It can also be said that a plurality of logical operation systems are provided with a plurality of output paths such as the above-mentioned first output path and second output path.

【００７７】このように本実施形態では、複数の論理演
算系統に対して、複数の多入力ＣＭＯＳ論理回路を備
え、複数の出力経路を備えることで、一方の多入力ＣＭ
ＯＳ論理回路や出力経路で用いられないペアパスゲート
回路を、別の多入力ＣＭＯＳ論理回路や出力経路に用い
ることができる。従って、このように複数の多入力ＣＭ
ＯＳ論理回路間でペアパスゲート回路が融通され、又複
数の出力経路間でペアパスゲート回路が融通されるた
め、該ペアパスゲート回路の使用効率を向上することが
でき、無駄に使われずに残ってしまうペアパスゲート回
路を減少することができている。As described above, in the present embodiment, one multi-input CM is provided by providing a plurality of multi-input CMOS logic circuits for a plurality of logic operation systems and a plurality of output paths.
A pair pass gate circuit that is not used in the OS logic circuit or output path can be used in another multi-input CMOS logic circuit or output path. Therefore, a plurality of multi-input CMs are
Since the pair pass gate circuit is accommodated between the OS logic circuits and the pair pass gate circuit is accommodated among a plurality of output paths, the efficiency of use of the pair pass gate circuit can be improved and it is not wastefully used. It is possible to reduce the number of remaining pair pass gate circuits.

【００７８】ここで、この図１７において、最大で３系
統の論理演算系統のパストランジスタ論理回路１段を構
成でき、資源の有効活用ができている。又、３入力ＮＡ
ＮＤ論理ゲートＧの入力Ｙについては、前述の第１出力
経路と同様、外部配線要素からの入力が可能である。Here, in FIG. 17, one stage of the pass transistor logic circuit of the logical operation system of up to three systems can be constructed, and the resources can be effectively utilized. Also, 3 input NA
The input Y of the ND logic gate G can be input from an external wiring element as in the case of the first output path described above.

【００７９】なお、本実施形態については、論理回路部
分Ｄ４及び論理回路部分Ｄ５にフリップフロップＦ１及
びＦ２を備えていることが特徴である。このようにフリ
ップフロップＦ１及びＦ２を備えることで、本実施形態
のプログラマブル論理ブロックでは、組合せ回路のみな
らず、順序回路をもユーザ論理回路中に定義することが
できるようになっている。The present embodiment is characterized in that the logic circuit portion D4 and the logic circuit portion D5 are provided with flip-flops F1 and F2. By thus providing the flip-flops F1 and F2, in the programmable logic block of this embodiment, not only the combinational circuit but also the sequential circuit can be defined in the user logic circuit.

【００８０】ここで、図１８は、本実施形態のフリップ
フロップＦ１及びＦ２に関する変形例の回路図である。Here, FIG. 18 is a circuit diagram of a modification of the flip-flops F1 and F2 of this embodiment.

【００８１】ＦＰＧＡで定義される一般的なユーザ論理
回路では、組合せ回路だけではなく、フリップフロップ
やレジスタ、ラッチ等を用いる順序回路が必ず存在する
ものである。このような順序回路がある割合は、アプリ
ケーション毎に異なるが、経験的には「４〜８変数の多
積項演算当たりフリップフロップ１個」である。しかし
ながら、複数のプログラマブル論理ブロックでフリップ
フロップやレジスタ、ラッチを相互に融通することがで
きれば、それぞれのプログラマブル論理ブロックが備え
るこのようなフリップフロップやレジスタ、ラッチ等の
個数を低減することができる。In a general user logic circuit defined by FPGA, not only a combinational circuit but also a sequential circuit using a flip-flop, a register, a latch and the like is always present. The ratio of such a sequential circuit is different for each application, but is empirically "1 flip-flop per multi-product term operation of 4 to 8 variables". However, if the flip-flops, registers, and latches can be interchanged with each other in a plurality of programmable logic blocks, the number of such flip-flops, registers, latches and the like provided in each programmable logic block can be reduced.

【００８２】ここで、図１８においては、前述のような
第１出力経路に該当する３入力ＮＡＮＤ論理ゲートＧ１
と共に、第２出力経路に相当する別の３入力ＮＡＮＤ論
理ゲートＧ２の出力、更には外部配線要素、又は外部配
線要素に入力が接続されるインバータＩの出力のいずれ
か１つを選択して、フリップフロップＦ１の入力Ｄへ入
力することができるようになっている。即ち、フリップ
フロップＦ１の入力Ｄの前方に３つのアンチヒューズが
備えられることで、該入力Ｄへ入力する信号を選択でき
るようになっている。Here, in FIG. 18, the 3-input NAND logic gate G1 corresponding to the first output path as described above is used.
At the same time, one of the output of another 3-input NAND logic gate G2 corresponding to the second output path, the external wiring element, or the output of the inverter I whose input is connected to the external wiring element is selected, Input can be made to the input D of the flip-flop F1. That is, three antifuses are provided in front of the input D of the flip-flop F1 so that the signal input to the input D can be selected.

【００８３】図１９は、本実施形態のプログラマブル論
理ブロックの入力部分の回路図である。FIG. 19 is a circuit diagram of the input portion of the programmable logic block of this embodiment.

【００８４】この図１９に示されるように、論理回路部
分Ｄ１のペアパスゲート回路ＴＵ１の入力信号ａ及びｂ
は、それぞれ、インバータＩ１及びＩ２とアンチヒュー
ズによって非反転あるいは反転を選択定義できるように
なっている。又、ペアパスゲート回路ＴＵ１の入力部分
だけでなく、論理回路部分Ｄ１〜論理回路部分Ｄ３の信
号入力部分には、同様にインバータ及びアンチヒューズ
（スイッチ素子）が設けられ、該アンチヒューズによっ
て、入力の信号の非反転あるいは反転を選択定義できる
ようになっている。この図１９のペアパスゲート回路
は、信号ａ及びｂをインバータＩ１あるいはＩ２で反転
しない場合、（Ｚ＝ａ・ｃ＋ｂ・（ｃバー））の論理演
算を行う。As shown in FIG. 19, the input signals a and b of the pair pass gate circuit TU1 of the logic circuit portion D1.
Can selectively define non-inversion or inversion by the inverters I1 and I2 and the antifuse. Further, not only the input portion of the pair pass gate circuit TU1 but also the signal input portions of the logic circuit portion D1 to the logic circuit portion D3 are similarly provided with an inverter and an anti-fuse (switch element), and the anti-fuse allows inputting. The non-inversion or inversion of the signal of can be selectively defined. The pair pass gate circuit of FIG. 19 performs a logical operation of (Z = a.c + b. (C bar)) when the signals a and b are not inverted by the inverter I1 or I2.

【００８５】ある信号を受ける複数のプログラマブル論
理ブロックにおいて、２つの信号が相互に反転の逆位相
の関係にある場合、信号送信側からこれら２つの信号を
別々に送ると、受信側までの外部配線要素を２系統占有
してしまう。これに対して、図１９に示すように入力信
号の反転の有無を選択定義できるようにしておけば、必
要に応じて受信側で入力信号を反転することが容易にで
き、外部配線要素の使用を節約できる。In a plurality of programmable logic blocks that receive a certain signal, when the two signals are in opposite phase to each other, if these two signals are sent separately from the signal transmitting side, external wiring to the receiving side is performed. The system occupies two systems. On the other hand, if it is possible to selectively define the presence or absence of inversion of the input signal as shown in FIG. 19, it is possible to easily invert the input signal on the receiving side as necessary, and it is possible to use an external wiring element. Can save

【００８６】ここで、この図１９においてインバータＩ
１及びＩ２が、入力信号を反転するためのインバータで
ある。又、図１９の入力信号ｃを反転する必要がある場
合（Ｚ＝ａ・（ｃバー）＋ｂ・ｃ）は、外部配線要素か
ら信号を選択するときに、入力信号ａとｂとを入れ替え
ればよい。Here, in FIG. 19, the inverter I
1 and I2 are inverters for inverting the input signal. Further, when the input signal c in FIG. 19 needs to be inverted (Z = a · (c bar) + b · c), the input signals a and b should be exchanged when selecting the signal from the external wiring element. Good.

【００８７】以上、その全体が図７に示される本実施形
態のプログラマブル論理ブロックについて説明したが、
以下に、このようなプログラマブル論理ブロックで定義
することができるユーザ論理回路の例を説明する。ここ
で、プログラマブル論理ブロックの入力信号の反転のバ
リエーションは考慮せず、すべて正論理の信号として扱
う。The programmable logic block of this embodiment, which is shown in FIG. 7 in its entirety, has been described above.
An example of a user logic circuit that can be defined by such a programmable logic block will be described below. Here, the inversion variation of the input signal of the programmable logic block is not taken into consideration, and all signals are treated as positive logic signals.

【００８８】図２０は、本実施形態で定義することがで
きるユーザ論理回路の第１例の論理回路図である。FIG. 20 is a logic circuit diagram of a first example of a user logic circuit that can be defined in this embodiment.

【００８９】ここで、図２０、又後述する図２２及び図
２３又図３０に示されるペアパスゲート回路ＴＵ１〜Ｔ
Ｕ６では、図２１に示されるように、図６に示した前述
のペアパスゲートＴＵの符号Ａ、Ｂ、Ｐ及びＵを省略す
る。Here, the pair pass gate circuits TU1 to TU shown in FIG. 20, and also in FIGS. 22, 23 and 30 which will be described later.
In U6, as shown in FIG. 21, reference numerals A, B, P and U of the pair pass gate TU shown in FIG. 6 are omitted.

【００９０】まず、図２０の出力０１からは、次の
（６）式に示される論理演算結果が出力される。該論理
演算では、扱える変数が合計１５個であり、７変数の積
項を合計１６個まで扱うことができる。First, the output 01 of FIG. 20 outputs the logical operation result shown in the following equation (6). The logical operation can handle a total of 15 variables, and can handle a total of 16 product terms of 7 variables.

【００９１】 ０１＝ａ・ｃ・ｉ・ｊ・ｌ・ｒ・ｓ ＋ａ・ｃ・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ａ・ｃ・ｉ・ｍ・ｏ・（ｒバー）・ｓ ＋ａ・ｃ・ｉ・ｎ・（ｏバー）・（ｒバー）・ｓ ＋ｂ・（ｃバー）・ｉ・ｊ・ｌ・ｒ・ｓ ＋ｂ・（ｃバー）・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ｂ＋（ｃバー）・ｉ・ｍ・ｏ・（ｒバー）・ｓ ＋ｂ・（ｃバー）・ｉ・ｎ・（ｏバー）・（ｒバー）・ｓ ＋ｄ・ｆ・（ｉバー）・ｊ・ｌ・ｒ・ｓ ＋ｄ・ｆ・（ｉバー）・ｋ・（ｌバー）・ｒ・ｓ ＋ｄ・ｆ・（ｉバー）・ｍ・ｏ・（ｒバー）・ｓ ＋ｄ・ｆ・（ｉバー）・ｎ・（ｏバー）・（ｒバー）・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｊ・ｌ・ｒ・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｋ・（ｌバー）・ｒ・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｍ・ｏ・（ｒバー）・ｓ ＋ｅ・（ｆバー）・（ｉバー）・ｎ・（ｏバー）・（ｒバー）・ｓ …（６）01 = a • c • i • j • l • r • s + a • c • i • k • (l bar) • r • s + a • c • i • m • o • (r bar) • s + A ・ c ・ i ・ n ・ (o bar) ・ (r bar) ・ s + b ・ (c bar) ・ i ・ j ・ l ・ r ・ s + b ・ (c bar) ・ i ・ k ・ (l bar) * R * s + b + (c bar) * i * m * o * (r bar) * s + b * (c bar) * i * n * (o bar) * (r bar) * s + d * f * (i Bar), j, l, r, s + d, f, (i bar), k, (l bar), r, s + d, f, (i bar), m, o, (r bar), s + d, f · (i bar) · n · (o bar) · (r bar) · s + e · (f bar) · (i bar) · j · l · r · s + e · (f bar) · (i bar)・ K ・ (l bar) ・ r ・ s + e ・ (f bar) ・ (i bar) ・ m ・ o ・ (r bar) s + e · (f bar) · (i bar) · n · (o bar) · (r bar) · s ... (6)

【００９２】又、この図２０の出力０２からは、次の
（７）式に示されるような論理演算結果が出力される。
ここで、この論理演算では、扱える変数が合計７個であ
り、５変数の積項を合計４個まで扱うことができる。From the output 02 of FIG. 20, the logical operation result as shown in the following expression (7) is output.
Here, in this logical operation, a total of 7 variables can be handled, and a total of 4 product terms of 5 variables can be handled.

【００９３】 ０２＝ｄ・ｆ・ｍ・ｏ・ｔ ＋ｄ・ｆ・ｎ・（ｏバー）・ｔ ＋ｅ・（ｆバー）・ｍ・ｏ・ｔ ＋ｅ・（ｆバー）・ｎ・（ｏバー）・ｔ …（７）02 = d.f.m.o.t + d.f.n. (O bar) .t + e. (F bar) .m.o.t + e. (F bar) .n. (O bar ) ・ T… (7)

【００９４】図２２は、本実施形態のＦＰＧＡで定義す
ることができるユーザ論理回路の第２例の回路図であ
る。FIG. 22 is a circuit diagram of a second example of the user logic circuit that can be defined by the FPGA of this embodiment.

【００９５】この図２２の出力０１からは、次の（８）
式で示されるような論理演算結果が出力される。なお、
この論理演算において、扱える変数は合計１１個であ
り、７変数の積項を合計４個扱うことができ、６変数の
積項を合計４個扱うことができ、５変数の積項を１個扱
うことができる。From the output 01 of FIG. 22, the following (8)
The logical operation result as shown by the formula is output. In addition,
In this logical operation, 11 variables can be handled in total, 7 variable product terms can be handled in total 4, 6 variable product terms can be handled in total 4, and 5 variable product terms can be handled in 1 Can handle.

【００９６】 ０１＝ａ・ｃ・ｉ・ｊ・ｌ・ｒ・ｓ ＋ａ・ｃ・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ａ・ｃ・ｉ・ｑ・（ｒバー）・ｓ ＋ｂ・（ｃバー）・ｉ・ｊ・ｌ・ｒ・ｓ ＋ｂ・（ｃバー）・ｉ・ｋ・（ｌバー）・ｒ・ｓ ＋ｂ・（ｃバー）・ｉ・ｑ・（ｒバー）・ｓ ＋ｈ・（ｉバー）・ｊ・ｌ・ｒ・ｓ ＋ｈ・（ｉバー）・ｋ・（ｌバー）・ｒ・ｓ ＋ｈ・（ｉバー）・ｑ・（ｒバー）・ｓ …（８）01 = a.c.i.j.l.r.s + a.c.i.k. (L bar) .r.s + a.c.i.q. (R bar) .s + b. (C bar), i, j, l, r, s + b, (c bar), i, k, (l bar), r, s + b, (c bar), i, q, (r bar), s + H. (I bar) .j.l.r.s + h. (I bar) .k. (L bar) .r.s + h. (I bar) .q. (R bar) .s (8)

【００９７】又、この図２２の出力０２からは、次の
（９）式で示される論理演算結果が示される。又、この
論理演算において、扱える変数は合計７個であり、５変
数の積項を合計４個まで扱うことができる。The output 02 of FIG. 22 shows the result of the logical operation represented by the following equation (9). Further, in this logical operation, a total of 7 variables can be handled, and a total of 4 product terms of 5 variables can be handled.

【００９８】 ０２＝ｄ・ｆ・ｍ・ｏ・ｔ ＋ｄ・ｆ・ｎ・（ｏバー）・ｔ ＋ｅ・（ｆバー）・ｍ・ｏ・ｔ ＋ｅ・（ｆバー）・ｎ・（ｏバー）・ｔ …（９）02 = d.f.m.o.t + d.f.n. (O bar) .t + e. (F bar) .m.o.t + e. (F bar) .n. (O bar ) ・ T… (9)

【００９９】次に、図２３は、本実施形態のＦＰＧＡで
定義することができるユーザ論理回路の第３例の回路図
である。Next, FIG. 23 is a circuit diagram of a third example of a user logic circuit that can be defined by the FPGA of this embodiment.

【０１００】この図２３の出力０１からは、次の（１
０）式に示される論理演算結果を出力することができ
る。この論理演算において、扱える変数は合計９個であ
り、６変数の積項を合計８個まで扱うことができる。From the output 01 of FIG. 23, the following (1
It is possible to output the logical operation result represented by the expression (0). In this logical operation, a total of 9 variables can be handled, and a total of 8 product terms of 6 variables can be handled.

【０１０１】 ０１＝ａ・ｃ・ｇ・ｉ・ｐ・ｒ ＋ａ・ｃ・ｇ・ｉ・ｑ・（ｒバー） ＋ａ・ｃ・ｈ・（ｉバー）・ｐ・ｒ ＋ａ・ｃ・ｈ・（ｉバー）・ｑ・（ｒバー） ＋ｂ・（ｃバー）・ｇ・ｉ・ｐ・ｒ ＋ｂ・（ｃバー）・ｇ・ｉ・ｑ・（ｒバー） ＋ｂ・（ｃバー）・ｈ・（ｉバー）・ｐ・ｒ ＋ｂ・（ｃバー）・ｈ・（ｉバー）・ｑ・（ｒバー） …（１０）01 = a.c.g.i.p.r + a.c.g.i.q. (R bar) + a.c.h. (I bar) .p.r + a.c.h. (I bar), q, (r bar) + b, (c bar), g, i, p, r + b, (c bar), g, i, q, (r bar) + b, (c bar), h・ (I bar) ・ p ・ r + b ・ (c bar) ・ h ・ (i bar) ・ q ・ (r bar) (10)

【０１０２】次に、この図２３の出力０２からは、次の
（１１）式で示される論理演算結果が出力される。又、
この論理演算において、扱える変数は合計９個であり、
６変数の積項を合計８個まで扱うことができる。Next, from the output 02 of FIG. 23, the logical operation result represented by the following expression (11) is output. or,
In this logical operation, the total number of variables that can be handled is 9,
A total of 8 product terms of 6 variables can be handled.

【０１０３】 ０２＝ｄ・ｆ・ｊ・ｌ・ｍ・ｏ ＋ｄ・ｆ・ｊ・ｌ・ｎ・（ｏバー） ＋ｄ・ｆ・ｋ・（ｌバー）・ｍ・ｏ ＋ｄ・ｆ・ｋ・（ｌバー）・ｎ・（ｏバー） ＋ｅ・（ｆバー）・ｊ・ｌ・ｍ・ｏ ＋ｅ・（ｆバー）・ｊ・ｌ・ｎ・（ｏバー） ＋ｅ・（ｆバー）・ｋ・（ｌバー）・ｍ・ｏ ＋ｅ・（ｆバー）・ｋ・（ｌバー）・ｎ・（ｏバー） …（１１）02 = d · f · j · l · m · o + d · f · j · n · (o bar) + d · f · k · (l bar) · m · o + d · f · k · (L bar), n, (o bar) + e, (f bar), j, l, m, o + e, (f bar), j, l, n, (o bar) + e, (f bar), k・ (L bar) ・ m ・ o + e ・ (f bar) ・ k ・ (l bar) ・ n ・ (o bar) (11)

【０１０４】以上説明した通り、本実施形態によれば、
本発明を適用して、ＦＰＧＡにおいてパストランジスタ
論理回路を用いながら効果的にユーザ論理回路を定義で
きるようにすることができる。従って、本実施形態によ
れば、備えられているトランジスタやスイッチ素子など
の諸素子の使用効率を向上させて、より規模が大きなユ
ーザ論理回路を定義できるようにすると共に、パストラ
ンジスタのみで構成される論理回路の論理演算系統のト
ランジスタ段数をより抑えることで、動作速度を向上さ
せると共に、容量が大きな外部配線要素へ出力する場合
や、ファンアウトが大きい場合にも動作速度を維持ない
し向上しながら消費電力を抑えるようにすることがで
き、低電源電圧でも正常動作し、更に、比較的複雑な論
理も実現可能とし、特に従来のパストランジスタのみで
構成される論理回路では苦手な論理も、より容易に実現
可能とするという優れた効果を得ることができる。As described above, according to this embodiment,
By applying the present invention, it is possible to effectively define a user logic circuit while using a pass transistor logic circuit in an FPGA. Therefore, according to the present embodiment, it is possible to improve the use efficiency of various elements such as the provided transistors and switch elements, and to define a user logic circuit having a larger scale, and to configure the user logic circuit only with pass transistors. By reducing the number of transistor stages in the logic operation system of the logic circuit, the operating speed is improved and the operating speed is maintained or improved even when output to an external wiring element with a large capacity or when the fanout is large. Power consumption can be suppressed, normal operation can be achieved even at low power supply voltage, and relatively complex logic can be realized. In particular, even logic that is difficult in a conventional logic circuit composed of pass transistors is more effective. It is possible to obtain an excellent effect that it can be easily realized.

【０１０５】以下、本実施形態のプログラマブル論理ブ
ロックと、従来のパストランジスタ論理回路を用いるＦ
ＰＧＡのプログラマブル論理ブロックとを比較する。Hereinafter, an F using the programmable logic block of this embodiment and a conventional pass transistor logic circuit will be described.
Compare with PGA programmable logic block.

【０１０６】本実施形態では、前述のペアパスゲート回
路において、ＮチャネルＭＯＳトランジスタに対して小
さなＰチャネルＭＯＳトランジスタを並列接続してい
る。該ＰチャネルＭＯＳトランジスタの大きさは小さい
とはいえ、ＮチャネルＭＯＳトランジスタと同数用いら
れており、無視することができない。このため、実用
上、この小さなＰチャネルＭＯＳトランジスタの大きさ
を、並列接続するＮチャネルＭＯＳトランジスタの大き
さの約（１／５）として、トランジスタ数、拡散容量換
算数、パフォーマンス等の評価を行い、以下の検討を行
う。In the present embodiment, in the above-mentioned pair pass gate circuit, a small P-channel MOS transistor is connected in parallel with an N-channel MOS transistor. Although the P-channel MOS transistors are small in size, they are used in the same number as the N-channel MOS transistors and cannot be ignored. Therefore, in practice, the size of this small P-channel MOS transistor is set to about (1/5) of the size of the N-channel MOS transistor connected in parallel, and the number of transistors, the number of diffused capacitors, the performance, etc. are evaluated. , Consider the following.

【０１０７】まず、ルックアップテーブル方式の前述の
Ｘｉｌｉｎｘ社のＦＰＧＡでは、４変数のファンクショ
ン・ジェネレータ２個と、これらの出力に１変数を加え
た３変数のファンクション・ジェネレータ１個を持つ。First, the look-up table type FPGA of the above-mentioned Xilinx has two function generators of four variables and one function generator of three variables in which one variable is added to their outputs.

【０１０８】４変数のファンクション・ジェネレータ
は、すべての論理関数を発生できる。しかしながら、該
ファンクション・ジェネレータは、実用的な回路として
は極めて冗長である。該ファンクション・ジェネレータ
の内部回路構成は未公開であるが、アドレスデコーダ、
メモリ素子及び出力選択回路等が必要と考えられ、およ
そ１４４個のトランジスタを要するとみられる。又、３
変数のファンクション・ジェネレータは、およそ７２個
のトランジスタを要するとみられる。従って、４変数の
ファンクション・ジェネレータ２個と３変数のファンク
ション・ジェネレータ１個とで構成される１つのプログ
ラマブル論理ブロックの組合せ回路では、合計約４４０
個のトランジスタが必要とみられる。A 4-variable function generator can generate all logical functions. However, the function generator is extremely redundant as a practical circuit. Although the internal circuit configuration of the function generator is not disclosed, an address decoder,
A memory element, an output selection circuit, etc. are considered necessary, and it is estimated that about 144 transistors are required. 3
The variable function generator is expected to require approximately 72 transistors. Therefore, in a combinational circuit of one programmable logic block composed of two 4-variable function generators and one 3-variable function generator, a total of about 440
It seems that one transistor is needed.

【０１０９】これに対して、本実施形態では、必要とな
るトランジスタは合計６２個である。従って、本実施形
態のトランジスタ数は、上述のＸｉｌｉｎｘ社のものの
およそ７分の１であり、トランジスタの使用効率が極め
て高いことが判る。又、Ｘｉｌｉｎｘ社のものが９変数
の積項の演算ができるのに対して、本実施形態は７変数
の積項までであるため、この点では本実施形態は劣る。
しかしながら、Ｘｉｌｉｎｘ社のものが９変数までしか
扱えないのに対して、本実施形態は１５変数まで扱うこ
とができ、この点では本実施形態は有利である。Ｘｉｌ
ｉｎｘ社のものが有意のパス段数がセレクタも入れて９
段と予想されるのに対し、本実施形態は６段であり、こ
のようにパストランジスタ論理回路の段数が短い分、本
実施形態の方がより高速に動作すると見込まれる。又、
Ｘｉｌｉｎｘ社の有意信号がドライブする負荷容量の拡
散容量換算数はおよそ６９個と見込まれるのに対し、本
実施形態では２３個であり、本実施形態の方が消費電力
も小さいと予想される。又、Ｘｉｌｉｎｘ社に対して、
本実施形態の総合的なパフォーマンスは約３２倍にな
る。On the other hand, in this embodiment, a total of 62 transistors are required. Therefore, the number of transistors in this embodiment is about one-seventh of that of the above-mentioned Xilinx, and it can be seen that the use efficiency of the transistors is extremely high. Further, the product of Xilinx Inc. can calculate the product term of 9 variables, whereas the present embodiment is limited to the product term of 7 variables, and this embodiment is inferior in this respect.
However, this embodiment is capable of handling up to 15 variables, whereas that of Xilinx Corporation can handle up to 9 variables, and this embodiment is advantageous in this respect. Xil
The number of significant pass stages for inx is 9 including the selector.
In contrast to the expected number of stages, the present embodiment has six stages, and it is expected that the present embodiment operates at a higher speed because the number of pass transistor logic circuits is shorter. or,
The load capacitance driven by the significant signal of Xilinx is expected to be about 69 in terms of the diffusion capacitance, whereas it is 23 in the present embodiment, and the power consumption is expected to be lower in the present embodiment. Also, to Xilinx
The overall performance of this embodiment is about 32 times.

【０１１０】次に、本実施形態とＱｕｉｃｋＬｏｇｉｃ
社のＣＭＯＳ論理回路を用いるＦＰＧＡとを比較する。Next, this embodiment and QuickLogic are described.
Compare with FPGAs using the company's CMOS logic circuit.

【０１１１】このＱｕｉｃｋＬｏｇｉｃ社のＦＰＧＡ
は、６入力ＡＮＤ論理ゲートが合計２個と２入力ＡＮＤ
論理ゲートが合計４個とにマルチプレクサが設けられて
おり、２入力ＡＮＤ論理ゲートはいずれか１項が選択さ
れる。又、扱える変数が２０個であるのに対して、実現
できる回路は極めて小規模となる。しかしながら、約６
８個のトランジスタを使用しているとみられる。このＱ
ｕｉｃｋＬｏｇｉｃ社のものは有意信号のパス段数が３
〜７段と予想され、高速であると考えられる。しかしな
がら、本実施形態の積項数と同程度にするには、少なく
とも２段のプログラマブル論理ブロックのカスコード接
続が必要になる。このようにカスコード接続すると、外
部配線要素を使う必要があり、全体として本実施形態の
１．５倍程度遅く、又消費電力も約３倍程度大きいと見
込まれる。又、総合的なパフォーマンスは本実施形態の
方が約１０倍になる。This FPGA of QuickLogic
Is a 2-input AND with a total of 2 6-input AND logic gates
A multiplexer is provided for a total of four logic gates, and any one of the two-input AND logic gates is selected. Also, while 20 variables can be handled, the circuit that can be realized is extremely small. However, about 6
It seems to use 8 transistors. This Q
uickLogic has three significant signal paths.
It is expected to be ~ 7 rounds and is considered to be high speed. However, in order to achieve the same number of product terms as in this embodiment, at least two stages of cascode connection of programmable logic blocks are required. Such cascode connection requires the use of external wiring elements, and as a whole is expected to be about 1.5 times slower than this embodiment, and the power consumption is expected to be about 3 times higher. In addition, the overall performance is about 10 times higher in this embodiment.

【０１１２】次に、図１〜図２に示したＡｃｔｅｌ社の
パストランジスタ論理回路を用いたＦＰＧＡと本実施形
態とを比較する。Next, an FPGA using the pass transistor logic circuit of Actel Co. shown in FIGS. 1 and 2 will be compared with this embodiment.

【０１１３】このＡｃｔｅｌ社のパストランジスタ論理
回路を用いたＦＰＧＡは、パスゲート（マルチプレクサ
として用いられる）を使用している点では、本実施形態
に類似している。しかしながら、このパスゲートの用い
られるプログラマブル論理ブロックの構成は、２段のパ
スゲートを備えた論理演算系統が１系統のみである。
又、このＡｃｔｅｌ社のものは、使用トランジスタ数は
２８個で、有意信号のパス段数は４〜７段である。この
Ａｃｔｅｌ社のもので本実施形態に近い構成のユーザ論
理回路を定義するためには、少なくとも３つのプログラ
マブル論理ブロックを必要とする。この場合、トランジ
スタ数は本実施形態の１．４倍となる。The FPGA using the pass transistor logic circuit manufactured by Actel Co. is similar to the present embodiment in that a pass gate (used as a multiplexer) is used. However, the configuration of the programmable logic block in which this pass gate is used is such that only one logical operation system is provided with two stages of pass gates.
Also, this Actel company has 28 transistors and 4 to 7 significant signal pass stages. At least three programmable logic blocks are required to define a user logic circuit having a configuration similar to that of the present embodiment, manufactured by Actel. In this case, the number of transistors is 1.4 times that of this embodiment.

【０１１４】又、Ａｃｔｅｌ社のこのＦＰＧＡは、複数
のプログラマブル論理ブロックを使うために、負荷容量
の大きな外部配線要素を使わざるを得ず、本実施形態に
比べて、遅延時間が約２倍長く、消費電力が約３〜５倍
になると見込まれる。総合的なパフォーマンスは本実施
形態の方が約１１倍になる。Further, this FPGA manufactured by Actel Co. has to use external wiring elements having a large load capacitance because it uses a plurality of programmable logic blocks, and the delay time is about twice as long as that of the present embodiment. It is expected that power consumption will increase about 3 to 5 times. The overall performance of this embodiment is about 11 times.

【０１１５】このように、本実施形態では、プログラマ
ブル論理ブロックの中で、トランジスタを効率良く用い
て比較的大きな規模のユーザ論理回路を定義することが
できる。従って、トランジスタ数を同数とした場合、従
来のＦＰＧＡに比べて、本実施形態では約１．３〜７倍
のユーザ論理回路を収容することができる。As described above, in the present embodiment, it is possible to efficiently use the transistors in the programmable logic block to define a user logic circuit of a relatively large scale. Therefore, assuming that the number of transistors is the same, the present embodiment can accommodate about 1.3 to 7 times as many user logic circuits as the conventional FPGA.

【０１１６】又、本実施形態では、有意信号のパス段数
が少なく、且つ１個のプログラマブル論理ブロックの中
で比較的大きなユーザ論理回路を定義することができる
ので、従来のＦＰＧＡに比べ約１．５倍程度高速にする
ことができ、又消費電力は（１／３）〜（１／５）程度
とすることができる。又、本実施形態によれば、プログ
ラマブル論理ブロックの柔軟性が高いので、固定方式の
従来のＦＰＧＡに比べて使用し易く、チップ全体で実現
できるユーザ論理回路の回路規模を大きくすることがで
きる。又、本実施形態は、総合的なパフォーマンスを、
一般の市販品の約１０〜３２倍にすることができる。In this embodiment, the number of significant signal paths is small, and a relatively large user logic circuit can be defined in one programmable logic block. The speed can be increased about 5 times, and the power consumption can be set to about (1/3) to (1/5). Further, according to the present embodiment, the flexibility of the programmable logic block is high, so that it is easier to use than the fixed-type conventional FPGA, and the circuit scale of the user logic circuit that can be realized in the entire chip can be increased. In addition, this embodiment provides a comprehensive performance
It can be about 10 to 32 times that of general commercial products.

【０１１７】次に、図を用いて、本発明が適用された第
２実施形態のＦＰＧＡのプログラマブル論理ブロックを
説明する。Next, the programmable logic block of the FPGA of the second embodiment to which the present invention is applied will be described with reference to the drawings.

【０１１８】本実施形態のプログラマブル論理ブロック
は、前述の第１実施形態と同様に、図７に示される如
く、論理回路部分Ｄ１〜Ｄ５によって構成されている。
本第２実施形態は、前述の第１実施形態と、論理回路部
分Ｄ４及びＤ５が異なる。即ち、本実施形態の論理回路
部分Ｄ４及びＤ５は、３入力ＮＯＲ論理ゲートを用いて
いる。本実施形態の論理回路部分Ｄ１は図８に、論理回
路部分Ｄ２は図９に、論理回路部分Ｄ３は図１０に、論
理回路部分Ｄ４は図２４に、又、論理回路部分Ｄ５は図
２５に、それぞれの内部のより詳細な回路構成が示され
る。The programmable logic block of this embodiment is composed of logic circuit portions D1 to D5, as shown in FIG. 7, as in the first embodiment.
The second embodiment differs from the first embodiment described above in the logic circuit portions D4 and D5. That is, the logic circuit portions D4 and D5 of this embodiment use the 3-input NOR logic gate. The logic circuit portion D1 of this embodiment is shown in FIG. 8, the logic circuit portion D2 is shown in FIG. 9, the logic circuit portion D3 is shown in FIG. 10, the logic circuit portion D4 is shown in FIG. 24, and the logic circuit portion D5 is shown in FIG. , A more detailed circuit configuration inside each is shown.

【０１１９】図２６は、本実施形態に用いられる３入力
ＮＯＲ論理ゲートの回路図である。FIG. 26 is a circuit diagram of a 3-input NOR logic gate used in this embodiment.

【０１２０】この図２６では、ＰチャネルＭＯＳトラン
ジスタＴＰ１１〜ＴＰ１３及びＮチャネルＭＯＳトラン
ジスタＴＮ１１〜ＴＮ１３で構成される３入力ＮＯＲ論
理ゲートが示される。該論理ゲートは、（Ｚ＝（Ｗ＋Ｘ
＋Ｙ）バー）の論理演算を行うものであり、図２６中の
符号Ｇ１の図記号や、符号Ｇ２で示される図記号で示す
こととする。又、このような３入力ＮＯＲ論理ゲート
は、本実施形態においては、図２４に示される如く論理
回路部分Ｄ４で用いられ、図２５で示される如く論理回
路部分Ｄ５に用いられている。FIG. 26 shows a 3-input NOR logic gate formed of P channel MOS transistors TP11 to TP13 and N channel MOS transistors TN11 to TN13. The logic gate is (Z = (W + X
+ Y) bar), and is indicated by the symbol G1 in FIG. 26 or the symbol G2 in FIG. In addition, such a 3-input NOR logic gate is used in the logic circuit portion D4 as shown in FIG. 24 and is used in the logic circuit portion D5 as shown in FIG. 25 in this embodiment.

【０１２１】図２７は、本実施形態のプログラマブル論
理ブロックの第１出力経路の一部を示す論理回路図であ
る。FIG. 27 is a logic circuit diagram showing a part of the first output path of the programmable logic block of this embodiment.

【０１２２】この図２７では、論理回路部分Ｄ１のペア
パスゲート回路ＴＵ３と、論理回路部分Ｄ２のペアパス
ゲート回路ＴＵ６と、論理回路部分Ｄ３からの配線Ｎ７
の回路と、論理回路部分Ｄ４の３入力ＮＯＲ論理ゲート
Ｇとが示されている。ここで、この３入力ＮＯＲ論理ゲ
ートには、図２８、又前述の図２４にも示されるよう
に、ドライブ能力が大きなＰチャネルＭＯＳトランジス
タＴＰ１７及びＮチャネルＭＯＳトランジスタＴＮ１４
で構成されるインバータが設けられている。該インバー
タは、本実施形態のプログラマブル論理ブロックの外部
への信号出力について考慮して設けられており、プログ
ラマブル論理ブロック間の比較的容量が大きな配線でも
より容易に駆動できるように考慮されている。ここで、
本実施形態では論理回路部分Ｄ４が備える３入力ＮＯＲ
論理ゲート及びドライブ能力が大きくされたインバータ
を経て信号を出力する経路を第１出力経路とし、その出
力を出力０１としている。In FIG. 27, the pair pass gate circuit TU3 of the logic circuit portion D1, the pair pass gate circuit TU6 of the logic circuit portion D2, and the wiring N7 from the logic circuit portion D3.
Circuit and the 3-input NOR logic gate G of the logic circuit portion D4 are shown. Here, as shown in FIG. 28 and also in FIG. 24, the 3-input NOR logic gate has a P-channel MOS transistor TP17 and an N-channel MOS transistor TN14 having a large drive capability.
Is provided. The inverter is provided in consideration of the signal output to the outside of the programmable logic block of this embodiment, and is considered so that it can be easily driven even by a wiring having a relatively large capacity between the programmable logic blocks. here,
In this embodiment, a 3-input NOR provided in the logic circuit portion D4
The path for outputting a signal through the logic gate and the inverter having the increased drive capability is the first output path, and its output is the output 01.

【０１２３】ＰチャネルＭＯＳトランジスタＴＰ１７及
びＮチャネルＭＯＳトランジスタＴＮ１４によるインバ
ータを用いないで、３入力ＮＯＲ論理ゲートＧ自体の出
力駆動能力を大きくすることも考えられる。しかしなが
ら、この場合、図２６に示したＰチャネルＭＯＳトラン
ジスタＴＰ１１〜ＴＰ１３及びＮチャネルＭＯＳトラン
ジスタＴＮ１１〜ＴＮ１３の６個のトランジスタすべて
の大きさを増大させる必要がある。又、ＰチャネルＭＯ
ＳトランジスタＴＰ１１〜ＴＰ１３はソース及びドレイ
ンで直列接続されており、インピーダンスが高くなる傾
向があるため、出力駆動能力を高めるためにはトランジ
スタサイズを格段に増大させる必要がある。このような
点を考えると、図２８や図２４に示される如く、又後述
する図２５及び図２９のＰチャネルＭＯＳトランジスタ
ＴＰ２７及びＮチャネルＭＯＳトランジスタＴＮ２４の
如く、ドライブ能力の大きなインバータを備えること
は、限られた集積回路面積で外部配線要素等を効果的に
駆動する点で非常に優れている。It is conceivable to increase the output drive capability of the 3-input NOR logic gate G itself without using the inverter formed by the P-channel MOS transistor TP17 and the N-channel MOS transistor TN14. However, in this case, it is necessary to increase the sizes of all the six transistors P channel MOS transistors TP11 to TP13 and N channel MOS transistors TN11 to TN13 shown in FIG. Also, P channel MO
Since the S transistors TP11 to TP13 are connected in series by the source and the drain and tend to have a high impedance, it is necessary to significantly increase the transistor size in order to increase the output drive capability. Considering such a point, it is not possible to provide an inverter having a large drive capability, as shown in FIGS. 28 and 24, and like the P-channel MOS transistor TP27 and the N-channel MOS transistor TN24 of FIGS. 25 and 29 described later. , Is extremely excellent in effectively driving external wiring elements and the like with a limited integrated circuit area.

【０１２４】ここで、この図２７におけるユーザ論理回
路の定義について簡単に説明する。まず、３入力ＮＯＲ
論理ゲートＧに対して信号Ｎ５を入力しない場合、アン
チヒューズＦ６１及びＦ６３をオン状態とすればよい。
すると、信号Ｎ５は常にＬ状態となり、該信号Ｎ５の入
力は、３入力ＮＯＲ論理ゲートの動作に対して影響を及
ぼさなくなる。Here, the definition of the user logic circuit in FIG. 27 will be briefly described. First, 3-input NOR
When the signal N5 is not input to the logic gate G, the antifuses F61 and F63 may be turned on.
Then, the signal N5 is always in the L state, and the input of the signal N5 does not affect the operation of the 3-input NOR logic gate.

【０１２５】同様に、信号Ｎ６の３入力ＮＯＲ論理ゲー
トＧへの入力を使用しない場合は、アンチヒューズＦ６
４及びＦ６６をオン状態にすればよい。又、信号Ｎ７の
３入力ＮＯＲ論理ゲートＧへの入力を使用しない場合
は、アンチヒューズＦ６７をオン状態にすれば、信号Ｎ
７はグランドＧＮＤにプルダウンされ、Ｌ状態となり、
該信号Ｎ７は３入力ＮＯＲ論理ゲートＧの動作に影響を
及ぼさなくなる。Similarly, when the input of the signal N6 to the 3-input NOR logic gate G is not used, the antifuse F6 is used.
4 and F66 may be turned on. If the input of the signal N7 to the 3-input NOR logic gate G is not used, the signal N7 can be turned on by turning on the anti-fuse F67.
7 is pulled down to the ground GND and becomes L state,
The signal N7 does not affect the operation of the 3-input NOR logic gate G.

【０１２６】次に、３入力ＮＯＲ論理ゲートＧ全体の動
作を無効とし、出力Ｚから常時Ｌ状態が出力されるよう
にする場合を考える。この場合、まず、アンチヒューズ
Ｆ６１及びＦ６４をオン状態にする。このようにアンチ
ヒューズＦ６１及びＦ６４をオン状態にするのは、ペア
パスゲートＴＵ３及びＴＵ６それぞれが内蔵するインバ
ータの入力を安定させて、これらインバータの不安定動
作を防ぐためである。更に、アンチヒューズＦ８２、Ｆ
８４あるいはＦ８５の少なくともいずれか１つをオン状
態とすれば、出力Ｚは常時Ｌ状態とすることができ、３
入力ＮＯＲ論理ゲートの動作を無効とすることができ
る。Next, consider the case where the operation of the entire 3-input NOR logic gate G is invalidated so that the output Z always outputs the L state. In this case, first, the antifuses F61 and F64 are turned on. The antifuses F61 and F64 are turned on in this way in order to stabilize the inputs of the inverters incorporated in the pair pass gates TU3 and TU6 and prevent unstable operation of these inverters. Furthermore, antifuses F82, F
If at least one of 84 and F85 is turned on, the output Z can always be in the L state.
The operation of the input NOR logic gate can be overridden.

【０１２７】図２９は、本実施形態のパストランジスタ
論理回路のプログラマブル論理ブロックの第２出力経路
を示す論理回路図である。FIG. 29 is a logic circuit diagram showing the second output path of the programmable logic block of the pass transistor logic circuit of this embodiment.

【０１２８】この図２９では、まず、論理回路部分Ｄ１
にある、ペアパスゲート回路ＴＵ１及びＴＵ２が示され
ている。又、論理回路部分Ｄ２にある、ペアパスゲート
回路ＴＵ４及びＴＵ５が示される。論理回路部分Ｄ３が
備えるインバータＩ２０が示される。更に、論理回路部
分Ｄ５にある、３入力ＮＯＲ論理ゲートＧと、Ｐチャネ
ルＭＯＳトランジスタＴＰ２７及びＮチャネルＭＯＳト
ランジスタＴＮ２４で構成されるインバータとが示され
る。In FIG. 29, first, the logic circuit portion D1
Of paired pass gate circuits TU1 and TU2 are shown. Also shown are the pair pass gate circuits TU4 and TU5 in the logic circuit portion D2. An inverter I20 included in the logic circuit portion D3 is shown. Further, a 3-input NOR logic gate G in the logic circuit portion D5 and an inverter composed of a P-channel MOS transistor TP27 and an N-channel MOS transistor TN24 are shown.

【０１２９】ここで、本実施形態では、論理回路部分Ｄ
５にある３入力ＮＯＲ論理ゲートＧと、ＰチャネルＭＯ
ＳトランジスタＴＰ２７及びＮチャネルＭＯＳトランジ
スタＴＮ２４で構成されるインバータとを経て本プログ
ラマブル論理ブロック外部へ信号を出力する経路を、第
２出力経路とし、その出力を出力０２としている。この
ＰチャネルＭＯＳトランジスタＴＰ２７及びＮチャネル
ＭＯＳトランジスタＴＮ２４によるインバータは、図２
８を用いて前述したＰチャネルＭＯＳトランジスタＴＰ
１７及びＮチャネルＭＯＳトランジスタＴＮ１４によっ
て構成されるインバータと同様、プログラマブル論理ブ
ロックの外部の、容量が大きな配線要素等の比較的負荷
が大きいものを効果的に駆動するために備えられるもの
で、比較的大きなトランジスタが用いられている。Here, in the present embodiment, the logic circuit portion D
3 input NOR logic gate G at 5 and P channel MO
A path for outputting a signal to the outside of the programmable logic block through the inverter composed of the S transistor TP27 and the N-channel MOS transistor TN24 is the second output path, and its output is the output 02. The inverter formed by the P-channel MOS transistor TP27 and the N-channel MOS transistor TN24 is shown in FIG.
P-channel MOS transistor TP described above with reference to FIG.
Similar to the inverter constituted by 17 and the N-channel MOS transistor TN14, it is provided for effectively driving a relatively large load such as a wiring element having a large capacity outside the programmable logic block. Large transistors are used.

【０１３０】本実施形態では、論理回路部分Ｄ１及び論
理回路部分Ｄ２が備える複数のペアパスゲート回路によ
る複数の論理演算系統に対して、論理回路部分Ｄ４が備
える３入力ＮＯＲ論理ゲートと、論理回路部分Ｄ５が備
える３入力ＮＯＲ論理ゲートとの、複数の多入力ＣＭＯ
Ｓ論理回路を備えるようにしている。又、このように複
数の論理演算系統に対して、前述の第１出力経路及び第
２出力経路というように、複数の出力経路を備えている
とも言うことができる。In the present embodiment, the three-input NOR logic gate provided in the logic circuit portion D4 and the logic circuit are provided for the plurality of logical operation systems by the plurality of pair pass gate circuits provided in the logic circuit portion D1 and the logic circuit portion D2. Multiple multi-input CMOs with 3-input NOR logic gates in part D5
The S logic circuit is provided. It can also be said that a plurality of logical operation systems are provided with a plurality of output paths such as the above-mentioned first output path and second output path.

【０１３１】このように本実施形態では、複数の論理演
算系統に対して、複数の多入力ＣＭＯＳ論理回路を備
え、複数の出力経路を備えることで、一方の多入力ＣＭ
ＯＳ論理回路や出力経路で用いられないペアパスゲート
回路を、別の多入力ＣＭＯＳ論理回路や出力経路に用い
ることができる。従って、このように複数の多入力ＣＭ
ＯＳ論理回路間でペアパスゲート回路が融通され、又複
数の出力経路間でペアパスゲート回路が融通されるた
め、該ペアパスゲート回路の使用効率を向上することが
でき、無駄に使われずに残ってしまうペアパスゲート回
路を減少することができている。As described above, in this embodiment, one multi-input CM is provided by providing a plurality of multi-input CMOS logic circuits for a plurality of logic operation systems and a plurality of output paths.
A pair pass gate circuit that is not used in the OS logic circuit or output path can be used in another multi-input CMOS logic circuit or output path. Therefore, a plurality of multi-input CMs are
Since the pair pass gate circuit is accommodated between the OS logic circuits and the pair pass gate circuit is accommodated among a plurality of output paths, the efficiency of use of the pair pass gate circuit can be improved and it is not wastefully used. It is possible to reduce the number of remaining pair pass gate circuits.

【０１３２】ここで、この図２９において、最大で３系
統の論理演算系統のパストランジスタ論理回路１段を構
成でき、資源の有効活用ができている。又、３入力ＮＯ
Ｒ論理ゲートＧの入力Ｙについては、前述の第１出力経
路と同様、外部配線要素からの入力が可能である。Here, in FIG. 29, one stage of the pass transistor logic circuit having a maximum of three logical operation systems can be constructed, and resources can be effectively utilized. Also, 3 input NO
The input Y of the R logic gate G can be input from the external wiring element as in the case of the first output path described above.

【０１３３】以上、３入力信号ＮＯＲ論理ゲートを用い
る、その全体が図５に示される本実施形態のプログラマ
ブル論理ブロックについて説明したが、以下に、このよ
うなプログラマブル論理ブロックで定義することができ
るユーザ論理回路の例を説明する。ここで、プログラマ
ブル論理ブロックの入力信号の反転のバリエーションは
考慮せず、すべて正論理の信号として扱う。The programmable logic block of the present embodiment, which is entirely shown in FIG. 5, and which uses the 3-input signal NOR logic gate has been described above, but the user who can be defined by such a programmable logic block will be described below. An example of a logic circuit will be described. Here, the inversion variation of the input signal of the programmable logic block is not taken into consideration, and all signals are treated as positive logic signals.

【０１３４】図３０は、本実施形態で定義することがで
きるユーザ論理回路の一例の論理回路である。FIG. 30 shows an example of a user logic circuit that can be defined in this embodiment.

【０１３５】ここで、この図３０に示されるペアパスゲ
ート回路ＴＵ１〜ＴＵ６は図６に示したとおりのもので
ある。又、これらのペアパスゲート回路ＴＵ１〜ＴＵ６
については、図２１のペアパスゲート回路ＴＵに示すと
おり、符号Ａ、Ｂ、Ｐ及びＵを省略して図３０において
図示する。The pair pass gate circuits TU1 to TU6 shown in FIG. 30 are as shown in FIG. Also, these pair pass gate circuits TU1 to TU6
In FIG. 30, the reference numerals A, B, P and U are omitted as shown in the pair pass gate circuit TU of FIG.

【０１３６】まず、この図３０の出力０１からは、次の
（１２）式に示される論理演算結果が示される。該論理
演算では、扱える変数が合計９個であり、３変数の積項
を合計２個まで扱うことができ、２変数の積項を合計３
個まで扱うことができ、１変数の積項を１個まで扱うこ
とができる。First, the output 01 of FIG. 30 shows the logical operation result shown in the following expression (12). The logical operation can handle a total of 9 variables, can handle up to 2 product terms of 3 variables, and can handle 3 product terms of 2 variables in total.
Up to 1 can be handled, and up to 1 product term of 1 variable can be handled.

【０１３７】 ０１＝ａ・ｃ・ｉ＋ｂ・（ｃバー）・ｉ ＋ｈ・（ｉバー）＋ｐ・ｒ＋ｑ・（ｒバー）＋ｓ …（１２）01 = a · c · i + b · (c bar) · i + h · (i bar) + p · r + q · (r bar) + s (12)

【０１３８】また、この図３０の出力０２からは、次の
（１３）式に示されるような論理演算結果が出力され
る。ここで、この論理演算では、扱える変数が合計９個
であり、２変数の積項を合計６個まで扱うことができ
る。From the output 02 of FIG. 30, a logical operation result as shown in the following expression (13) is output. In this logical operation, a total of 9 variables can be handled, and up to 6 product terms of 2 variables can be handled.

【０１３９】 ０２＝ｄ・ｆ＋ｅ・（ｆバー）＋ｊ・ｌ ＋ｋ・（ｌバー）＋ｍ・ｏ＋ｎ・（ｏバー） …（１３）02 = d · f + e · (f bar) + j · l + k · (l bar) + m · o + n · (o bar) (13)

【０１４０】なお、ここで、３入力ＮＡＮＤ論理ゲート
を用いる前述の第１実施形態と、３入力ＮＯＲ論理ゲー
トを用いる本第２実施形態とを比較する。Here, the first embodiment using the 3-input NAND logic gate and the second embodiment using the 3-input NOR logic gate will be compared.

【０１４１】まず、ペアパスゲート回路で構成されるパ
ストランジスタ論理回路から、３入力ＮＡＮＤ論理ゲー
ト又は３入力ＮＯＲ論理ゲートに対してＨ状態の信号を
入力する場合を考える。この場合、ＮチャネルＭＯＳト
ランジスタに比べて出力駆動能力が約３倍低い、Ｐチャ
ネルＭＯＳトランジスタを直列接続する３入力ＮＯＲ論
理ゲートの方が不利となるため、３入力ＮＡＮＤ論理ゲ
ートの第１実施形態の方が有利である。即ち、図３１に
示す動作の方が、図３２に示される動作より有利とな
る。First, consider the case where a signal in the H state is input to a 3-input NAND logic gate or a 3-input NOR logic gate from a pass transistor logic circuit formed of a pair pass gate circuit. In this case, the 3-input NOR logic gate in which the output drive capability is about three times lower than that of the N-channel MOS transistor and in which the P-channel MOS transistors are connected in series is disadvantageous. Is more advantageous. That is, the operation shown in FIG. 31 is more advantageous than the operation shown in FIG.

【０１４２】一方、ペアパスゲート回路を用いたパスト
ランジスタ論理回路から、３入力ＮＡＮＤ論理ゲート又
は３入力ＮＯＲ論理ゲートへＬ状態の信号を入力する場
合を考える。この場合、３入力ＮＡＮＤ論理ゲートを用
いる第１実施形態の動作は図３３のとおりであり、３入
力ＮＯＲ論理ゲートを用いる第２実施形態では図３４に
示されるような動作となる。On the other hand, consider the case where a L-state signal is input from a pass transistor logic circuit using a pair pass gate circuit to a 3-input NAND logic gate or a 3-input NOR logic gate. In this case, the operation of the first embodiment using the 3-input NAND logic gate is as shown in FIG. 33, and the operation is as shown in FIG. 34 in the second embodiment using the 3-input NOR logic gate.

【０１４３】なお、本第２実施形態のプログラマブル論
理ブロックと、従来のパストランジスタ論理回路を用い
るＦＰＧＡのプログラマブル論理ブロックとの比較結果
については、前述の第１実施形態と同様である。例え
ば、前述のルックアップテーブル方式のＸｉｌｉｎｘ社
のＦＰＧＡ、ＱｕｉｃｋＬｏｇｉｃ社のＣＭＯＳ論理回
路を用いるＦＰＧＡ、及びＡｃｔｅｌ社のパストランジ
スタ論理回路を用いるＦＰＧＡと、本第２実施形態との
比較結果は、ほぼ前述の第１実施形態の比較の場合と同
様である。The comparison result between the programmable logic block of the second embodiment and the programmable logic block of the FPGA using the conventional pass transistor logic circuit is the same as that of the first embodiment. For example, a comparison result between the second embodiment and the FPGA using the look-up table type Xilinx FPGA, the QuickLogic CMOS logic circuit, and the Actel pass-transistor logic circuit is almost the same as that of the second embodiment. The same as the case of the comparison of the first embodiment of.

【０１４４】本第２実施形態についても、このように、
前述の第１実施形態と同様の効果を得ることができ、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるという優れた効果を得ることができ
る。Also in the second embodiment, as described above,
It is possible to obtain the same effect as that of the first embodiment described above, improve the use efficiency of various elements such as the provided transistors and switch elements, and define a larger scale user logic circuit. , By reducing the number of transistor stages in the logical operation system of the logic circuit that consists of only pass transistors, the operating speed is improved and it also operates when output to external wiring elements with large capacitance or when fanout is large. Power consumption can be suppressed while maintaining or improving speed, normal operation can be achieved even at low power supply voltage, and relatively complex logic can be realized. It is possible to obtain an excellent effect that even logic that is poor in a circuit can be easily realized.

【０１４５】なお、第１実施形態では論理回路部分Ｄ４
及びＤ５のいずれにも、１つずつ、３入力ＮＡＮＤ論理
ゲートを用いている。又、第２実施形態については論理
回路部分Ｄ４及びＤ５のいずれにも、１つずつ、３入力
ＮＯＲ論理ゲートを用いている。ここで、これら第１実
施形態及び第２実施形態を複合的に構成し、次のような
実施形態をも考えることもできる。即ち、第１の変形例
として、論理回路部分Ｄ４には３入力ＮＡＮＤ論理ゲー
トを用い、論理回路部分Ｄ５には３入力ＮＯＲ論理ゲー
トを用いるというものである。あるいは、第２の変形例
として、論理回路部分Ｄ４には３入力ＮＯＲ論理ゲート
を用い、論理回路部分Ｄ５には３入力ＮＡＮＤ論理ゲー
トを用いるというものである。In the first embodiment, the logic circuit portion D4
Each of D and D5 uses one 3-input NAND logic gate. Further, in the second embodiment, one 3-input NOR logic gate is used for each of the logic circuit portions D4 and D5. Here, the first embodiment and the second embodiment can be configured in a composite manner, and the following embodiment can be considered. That is, as a first modification, a 3-input NAND logic gate is used for the logic circuit portion D4 and a 3-input NOR logic gate is used for the logic circuit portion D5. Alternatively, as a second modification, a 3-input NOR logic gate is used for the logic circuit portion D4 and a 3-input NAND logic gate is used for the logic circuit portion D5.

【０１４６】これらの変形例についても、本発明を効果
的に適用することができ、優れた効果を得ることができ
る。即ち、備えられているトランジスタやスイッチ素子
などの諸素子の使用効率を向上させて、より規模が大き
なユーザ論理回路を定義できるようにすると共に、パス
トランジスタのみで構成される論理回路の論理演算系統
のトランジスタ段数をより抑えることで、動作速度を向
上させると共に、容量が大きな外部配線要素へ出力する
場合や、ファンアウトが大きい場合にも動作速度を維持
ないし向上しながら消費電力を抑えるようにすることが
でき、低電源電圧においても正常動作し、更に、比較的
複雑な論理も実現可能とし、特に従来のパストランジス
タのみで構成される論理回路では苦手な論理も、より容
易に実現可能とすることができるという優れた効果を得
ることができる。The present invention can be effectively applied to these modified examples, and excellent effects can be obtained. That is, it is possible to improve the use efficiency of various elements such as transistors and switch elements provided so that a larger-scale user logic circuit can be defined, and a logic operation system of a logic circuit configured only with pass transistors. By reducing the number of transistor stages of, the operating speed is improved, and the power consumption is suppressed while maintaining or improving the operating speed even when outputting to an external wiring element with a large capacitance or when the fanout is large. It is possible to operate normally even at a low power supply voltage, and it is possible to realize relatively complicated logic. In particular, it is possible to easily realize logic that is difficult for a conventional logic circuit composed only of pass transistors. It is possible to obtain an excellent effect of being able to.

【０１４７】なお、以上述べた本実施形態では、ユーザ
論理回路を定義するスイッチ素子としてアンチヒューズ
を用いている。しかしながら、本発明のスイッチ素子
は、このようなものに限定されるものではなく、ヒュー
ズや、メモリに記憶されるデータに従ってオン状態やオ
フ状態となる半導体スイッチ等を用いてもよい。但し、
このスイッチ素子のオン抵抗は小さくする方が好まし
い。オン抵抗が大きくなってしまうと、動作速度が低下
してしまい、甚だしくは誤動作をもたらす恐れがある。
この点でアンチヒューズは最適であるといえる。In the present embodiment described above, the antifuse is used as the switch element that defines the user logic circuit. However, the switch element of the present invention is not limited to this type, and a fuse, a semiconductor switch that is turned on or off according to the data stored in the memory, or the like may be used. However,
It is preferable to reduce the on-resistance of this switch element. If the on-resistance becomes large, the operation speed will decrease, and there is a possibility of causing a serious malfunction.
In this respect, antifuses are considered optimal.

【０１４８】[0148]

【発明の効果】以上説明した通り、本発明によれば、備
えられているトランジスタやスイッチ素子などの諸素子
の使用効率を向上させて、より規模が大きなユーザ論理
回路を定義できるようにすると共に、パストランジスタ
のみで構成される論理回路の論理演算系統のトランジス
タ段数をより抑えることで、動作速度を向上させると共
に、容量が大きな外部配線要素へ出力する場合や、ファ
ンアウトが大きい場合にも動作速度を維持ないし向上し
ながら消費電力を抑えるようにすることができ、低電源
電圧においても正常動作し、更に、比較的複雑な論理も
実現可能とし、特に従来のパストランジスタのみで構成
される論理回路では苦手な論理も、より容易に実現可能
とすることができるという優れた効果を得ることができ
る。As described above, according to the present invention, it is possible to improve the usage efficiency of various elements such as transistors and switch elements provided, and to define a larger scale user logic circuit. , By reducing the number of transistor stages in the logical operation system of the logic circuit that consists of only pass transistors, the operating speed is improved and it also operates when output to external wiring elements with large capacitance or when fanout is large. Power consumption can be suppressed while maintaining or improving speed, normal operation can be achieved even at low power supply voltage, and relatively complex logic can be realized. It is possible to obtain an excellent effect that even logic that is poor in a circuit can be easily realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来のパストランジスタ論理回路を用いたＦＰ
ＧＡの第１例の論理回路図FIG. 1 is an FP using a conventional pass transistor logic circuit.
Logic circuit diagram of the first example of GA

【図２】前記従来のＦＰＧＡの第１例に用いられるパス
ゲートの回路図FIG. 2 is a circuit diagram of a pass gate used in the first example of the conventional FPGA.

【図３】前記従来のＦＰＧＡの第１例の内部構成を示す
回路図FIG. 3 is a circuit diagram showing an internal configuration of a first example of the conventional FPGA.

【図４】従来のＣＭＯＳ論理回路を用いたＦＰＧＡの第
２例の論理回路図FIG. 4 is a logic circuit diagram of a second example of FPGA using a conventional CMOS logic circuit.

【図５】本発明のペアパスゲート回路に相当する従来の
ものの回路図FIG. 5 is a circuit diagram of a conventional one corresponding to the pair pass gate circuit of the present invention.

【図６】本発明のペアパスゲート回路の回路図FIG. 6 is a circuit diagram of a pair pass gate circuit of the present invention.

【図７】本発明が適用された第１実施形態のパストラン
ジスタ論理回路を用いるＦＰＧＡの全体構成を示すブロ
ック図FIG. 7 is a block diagram showing the overall configuration of an FPGA using the pass transistor logic circuit of the first embodiment to which the present invention is applied.

【図８】前記第１実施形態の第１の論理回路部分の論理
回路図FIG. 8 is a logic circuit diagram of a first logic circuit portion of the first embodiment.

【図９】前記第１実施形態の第２の論理回路部分の論理
回路図FIG. 9 is a logic circuit diagram of a second logic circuit portion of the first embodiment.

【図１０】前記第１実施形態の第３の論理回路部分の論
理回路図FIG. 10 is a logic circuit diagram of a third logic circuit portion of the first embodiment.

【図１１】前記第１実施形態の第４の論理回路部分の論
理回路図FIG. 11 is a logic circuit diagram of a fourth logic circuit portion of the first embodiment.

【図１２】前記第１実施形態の第５の論理回路部分の論
理回路図FIG. 12 is a logic circuit diagram of a fifth logic circuit portion of the first embodiment.

【図１３】前記第１実施形態のフレキシブル構成を示す
回路図FIG. 13 is a circuit diagram showing a flexible configuration of the first embodiment.

【図１４】前記第１実施形態に用いられる３入力ＮＡＮ
Ｄ論理ゲートの回路図FIG. 14 is a 3-input NAN used in the first embodiment.
Circuit diagram of D logic gate

【図１５】前記第１実施形態における３入力ＮＡＮＤ論
理ゲートの入力の設定を示す回路図FIG. 15 is a circuit diagram showing an input setting of a 3-input NAND logic gate in the first embodiment.

【図１６】前記第１実施形態に用いられる第１の出力経
路の一部の回路図FIG. 16 is a circuit diagram of a part of a first output path used in the first embodiment.

【図１７】前記第１実施形態の第２の出力経路の回路図FIG. 17 is a circuit diagram of a second output path of the first embodiment.

【図１８】前記第１実施形態のフリップフロップに関す
る変形例の回路図FIG. 18 is a circuit diagram of a modification of the flip-flop of the first embodiment.

【図１９】前記第１実施形態のプログラマブル論理ブロ
ックの入力部分での入力信号反転／非反転の設定部分の
回路図FIG. 19 is a circuit diagram of an input signal inversion / non-inversion setting part in the input part of the programmable logic block of the first embodiment.

【図２０】前記第１実施形態で定義することができる第
１例のユーザ論理回路の回路図FIG. 20 is a circuit diagram of a first example user logic circuit that can be defined in the first embodiment.

【図２１】前記第１例のユーザ論理回路に用いられるペ
アパスゲートの回路図FIG. 21 is a circuit diagram of a pair pass gate used in the user logic circuit of the first example.

【図２２】前記第１実施形態で定義することができる第
２例のユーザ論理回路の回路図FIG. 22 is a circuit diagram of a second example user logic circuit that can be defined in the first embodiment.

【図２３】前記第１実施形態で定義することができる第
３例のユーザ論理回路の回路図FIG. 23 is a circuit diagram of a user logic circuit of a third example that can be defined in the first embodiment.

【図２４】本発明が適用された第２実施形態のパストラ
ンジスタ論理回路を用いるＦＰＧＡに用いられる第４の
論理回路部分の論理回路図FIG. 24 is a logic circuit diagram of a fourth logic circuit portion used in an FPGA using the pass transistor logic circuit of the second embodiment to which the present invention is applied.

【図２５】前記第２実施形態の第５の論理回路部分の論
理回路図FIG. 25 is a logic circuit diagram of a fifth logic circuit portion of the second embodiment.

【図２６】前記第２実施形態に用いられる３入力ＮＯＲ
論理ゲートの回路図FIG. 26 is a 3-input NOR used in the second embodiment.
Circuit diagram of logic gate

【図２７】前記第２実施形態における３入力ＮＯＲ論理
ゲートの入力の設定を示す回路図FIG. 27 is a circuit diagram showing an input setting of a 3-input NOR logic gate in the second embodiment.

【図２８】前記第２実施形態に用いられる第１の出力経
路の一部の回路図FIG. 28 is a circuit diagram of a part of a first output path used in the second embodiment.

【図２９】前記第２実施形態の第２の出力経路の回路図FIG. 29 is a circuit diagram of a second output path of the second embodiment.

【図３０】前記第２実施形態で定義することができるユ
ーザ論理回路の一例の回路図FIG. 30 is a circuit diagram of an example of a user logic circuit that can be defined in the second embodiment.

【図３１】本発明が適用されるペアパスゲート回路を用
いた構成の第１の回路構成例の概略を示す回路図FIG. 31 is a circuit diagram showing an outline of a first circuit configuration example of a configuration using a pair pass gate circuit to which the present invention is applied.

【図３２】本発明が適用されるペアパスゲート回路を用
いた構成の第２の回路構成例の概略を示す回路図FIG. 32 is a circuit diagram showing an outline of a second circuit configuration example using a pair pass gate circuit to which the present invention is applied.

【図３３】本発明が適用されるペアパスゲート回路を用
いた構成の第３の回路構成例の概略を示す回路図FIG. 33 is a circuit diagram showing an outline of a third circuit configuration example using a pair pass gate circuit to which the present invention is applied.

【図３４】本発明が適用されるペアパスゲート回路を用
いた構成の第４の回路構成例の概略を示す回路図FIG. 34 is a circuit diagram showing an outline of a fourth circuit configuration example using a pair pass gate circuit to which the present invention is applied.

【符号の説明】[Explanation of symbols]

Ｄ１〜Ｄ５…論理回路部分 Ｍ１〜Ｍ１２…パストランジスタ Ｇ、Ｇ１〜Ｇ３…論理ゲート ＴＰ、ＴＰ１〜ＴＰ２７…ＰチャネルＭＯＳトランジス
タ ＴＮ、ＴＮ１〜ＴＮ２４…ＮチャネルＭＯＳトランジス
タ Ｔ１〜Ｔ６…パスゲート Ｉ、Ｉ１〜Ｉ６、Ｉ１０〜Ｉ１５、Ｉ１９、Ｉ２０…イ
ンバータ Ｌ０〜Ｌｋ、Ｓ０〜Ｓｎ…外部配線要素 Ｎ１〜Ｎ１０…配線 ＶＤＤ…電源 ＧＮＤ…グランド Ｆ、Ｆ１、Ｆ２…フリップフロップ Ｆ１１、Ｆ１２、Ｆ２１、Ｆ２２、Ｆ６１〜Ｆ６７、Ｆ
８１〜Ｆ８５…アンチヒューズ ＴＵｘ、ＴＵ１〜ＴＵ６…ペアパスゲート回路D1-D5 ... Logic circuit portion M1-M12 ... Pass transistors G, G1-G3 ... Logic gates TP, TP1-TP27 ... P-channel MOS transistors TN, TN1-TN24 ... N-channel MOS transistors T1-T6 ... Pass gates I, I1- I6, I10 to I15, I19, I20 ... Inverters L0 to Lk, S0 to Sn ... External wiring elements N1 to N10 ... Wiring VDD ... Power supply GND ... Ground F, F1, F2 ... Flip-flop F11, F12, F21, F22, F61 ~ F67, F
81-F85 ... Anti-fuse TUx, TU1-TU6 ... Pair pass gate circuit

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】ユーザが内部の多数のスイッチ素子のオン
状態あるいはオフ状態を書き込むことで、所望のユーザ
論理回路を定義できるようにしたフィールドプログラマ
ブルゲートアレイにおいて、 パストランジスタとして用いる２つのＮチャネルＭＯＳ
トランジスタと、該ＮチャネルＭＯＳトランジスタより
小さな、パストランジスタとして用いる２つのＰチャネ
ルＭＯＳトランジスタと、インバータとを備え、 前記ＮチャネルＭＯＳトランジスタの１つ、及び前記Ｐ
チャネルＭＯＳトランジスタの１つがソース／ドレイン
で並列接続されて、第１単位パスゲートを構成し、 別の前記ＮチャネルＭＯＳトランジスタ及び別の前記Ｐ
チャネルＭＯＳトランジスタがソース／ドレインで並列
接続されて、第２単位パスゲートを構成し、 前記第１単位パスゲートのソース／ドレインの一方に
は、入力信号Ａが入力され、 前記第２単位パスゲートのソース／ドレインの一方に
は、入力信号Ｂが入力され、 前記第１単位パスゲートの他方のソース／ドレイン及び
前記第２単位パスゲートの他方のソース／ドレインが相
互に接続されて、出力信号Ｕを出力し、 入力信号Ｐを前記インバータへ入力することで、該イン
バータの出力から信号Ｑを得、 同一信号で正論理又は負論理となる２つの入力信号Ｐ及
び信号Ｑ（＝Ｐバー）について、前記第１単位パスゲー
トのＮチャネルＭＯＳトランジスタのゲート及び前記第
２単位パスゲートのＰチャネルＭＯＳトランジスタのゲ
ートには、前記入力信号Ｐが入力され、 前記第１単位パスゲートのＰチャネルＭＯＳトランジス
タのゲート及び前記第２単位パスゲートのＮチャネルＭ
ＯＳトランジスタのゲートには、前記信号Ｑが入力さ
れ、 このように接続された前記第１単位パスゲート及び前記
第２単位パスゲートで構成されたペアパスゲート回路を
用い、 入力の論理値に応じて動作する該ペアパスゲート回路の
直列接続の定義、あるいは並列接続の定義を前記スイッ
チ素子で行うことで、論理積演算や論理和演算等を行な
う、ある論理値を出力するまでの経路として定義される
論理演算系統を複数形成し、 これら論理演算系統から得られる、複数の出力をそれぞ
れ個別に入力する多入力ＣＭＯＳ論理回路を備えたこと
を特徴とするフィールドプログラマブルゲートアレイ。1. A field programmable gate array in which a user can define a desired user logic circuit by writing on or off states of a large number of switch elements inside, and two N channel MOSs used as pass transistors.
A transistor, two P-channel MOS transistors smaller than the N-channel MOS transistor and used as pass transistors, and an inverter, and one of the N-channel MOS transistors and the P-channel MOS transistor.
One of the channel MOS transistors is connected in parallel at the source / drain to form a first unit pass gate, and another N-channel MOS transistor and another P-channel MOS transistor are connected.
A channel MOS transistor is connected in parallel with a source / drain to form a second unit pass gate, and an input signal A is input to one of the source / drain of the first unit pass gate, and the source / drain of the second unit pass gate is connected. The input signal B is input to one of the drains, the other source / drain of the first unit pass gate and the other source / drain of the second unit pass gate are connected to each other, and an output signal U is output, By inputting the input signal P to the inverter, the signal Q is obtained from the output of the inverter, and for the two input signals P and Q (= P bar) which are positive logic or negative logic with the same signal, the first signal The gate of the N-channel MOS transistor of the unit pass gate and the gate of the P-channel MOS transistor of the second unit pass gate are Fill power signal P is inputted, N channel gate and the second unit pass gate of the P-channel MOS transistor of the first unit passgate M
The signal Q is input to the gate of the OS transistor, and a pair pass gate circuit composed of the first unit pass gate and the second unit pass gate connected in this way is used, and operates according to the input logical value. By defining the series connection or the parallel connection of the pair pass gate circuits with the switch element, a logical product operation, a logical sum operation, or the like is defined, and a path until a certain logical value is output is defined. A field programmable gate array comprising a multi-input CMOS logic circuit which forms a plurality of logical operation systems and individually inputs a plurality of outputs obtained from these logical operation systems. 【請求項２】請求項１において、 前記ペアパスゲート回路を多段の、直列接続の論理演算
系統として定義することを前記スイッチ素子で行うこと
ができ、 単段の前記ペアパスゲート回路を用いた論理演算系統の
出力、又は／及び、多段の前記ペアパスゲート回路を用
いた論理演算系統の出力を、それぞれ個別に前記多入力
ＣＭＯＳ論理回路へ入力することができることを特徴と
するフィールドプログラマブルゲートアレイ。2. The switch element according to claim 1, wherein the pair pass gate circuit can be defined as a multi-stage, serially connected logical operation system, and the single stage pair pass gate circuit is used. A field programmable gate array characterized in that the output of the logic operation system and / or the output of the logic operation system using the multi-stage pair pass gate circuits can be individually input to the multi-input CMOS logic circuit. . 【請求項３】請求項１又は２において、 前記単位パスゲートのＰチャネルＭＯＳトランジスタの
大きさが、共に用いられるＮチャネルＭＯＳトランジス
タの大きさの（１／２）〜（１／１０）とされているこ
とを特徴とするフィールドプログラマブルゲートアレ
イ。3. The size of the P-channel MOS transistor of the unit pass gate is set to (1/2) to (1/10) of the size of the N-channel MOS transistor used together according to claim 1. A field programmable gate array characterized in that 【請求項４】請求項１において、 前記多入力ＣＭＯＳ論理回路の少なくとも一部の入力
に、該入力が未使用となった場合に電源ＶＤＤにプルア
ップあるいはグランドＧＮＤにプルダウンの少なくとも
いずれか一方の設定をするための前記スイッチ素子が接
続されていることを特徴とするフィールドプログラマブ
ルゲートアレイ。4. The multi-input CMOS logic circuit according to claim 1, wherein at least a part of inputs of the multi-input CMOS logic circuit is pulled up to a power supply VDD or pulled down to a ground GND when the inputs are unused. A field programmable gate array, wherein the switch element for setting is connected. 【請求項５】請求項１において、 前記多入力ＣＭＯＳ論理回路の出力にドライブ能力が大
きいインバータを設け、プログラマブル論理ブロックの
外部への信号出力を考慮するようにしたことを特徴とす
るフィールドプログラマブルゲートアレイ。5. The field programmable gate according to claim 1, wherein an inverter having a large drive capability is provided at an output of the multi-input CMOS logic circuit, and a signal output to the outside of the programmable logic block is taken into consideration. array. 【請求項６】請求項１において、 複数の前記論理演算系統に対して、複数の前記多入力Ｃ
ＭＯＳ論理回路を備えるようにし、 これら論理演算系統の内で少なくとも一部のものの出力
が、複数の前記多入力ＣＭＯＳ論理回路の、いずれの任
意のものにも入力できるようにされていることを特徴と
するフィールドプログラマブルゲートアレイ。6. The plurality of multi-input Cs according to claim 1, with respect to a plurality of the logical operation systems.
A MOS logic circuit is provided so that the output of at least a part of these logical operation systems can be input to any arbitrary one of the plurality of multi-input CMOS logic circuits. Field programmable gate array. 【請求項７】請求項５において、 複数の前記多入力ＣＭＯＳ論理回路の出力あるいは外部
配線要素のいずれか１つを選択する前記スイッチ素子を
経由してフリップフロップを接続し、 選択的に該フリップフロップを用いて、前記ユーザ論理
回路を定義できるようにしたことを特徴とするフィール
ドプログラマブルゲートアレイ。7. The flip-flop according to claim 5, wherein a flip-flop is connected via the switch element that selects one of the outputs of the plurality of multi-input CMOS logic circuits or an external wiring element, and the flip-flop is selectively connected. A field programmable gate array characterized in that the user logic circuit can be defined by using a group. 【請求項８】請求項１において、 前記論理演算系統の入力にインバータ及び前記スイッチ
素子を設け、 該スイッチ素子によって、当該論理演算系統の入力の信
号の非反転あるいは反転を選択定義できるようにしたこ
とを特徴とするフィールドプログラマブルゲートアレ
イ。8. The inverter according to claim 1, wherein the input of the logical operation system is provided with an inverter and the switch element, and the non-inversion or inversion of a signal of the input of the logical operation system can be selectively defined by the switch element. A field programmable gate array characterized by the above.