JP4883578B2

JP4883578B2 - Multiplexer circuit

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Publication number: JP4883578B2
Application number: JP2007126705A
Authority: JP
Inventors: 雅和日置; 洋平松本; 帆平小池
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2012-02-22
Anticipated expiration: 2027-05-11
Also published as: JP2008283526A

Description

本発明は、多数の機能回路を集積した半導体集積回路に用いるためのマルチプレクサ回路に関するものであり、更に詳細には、信号経路に応じて異なる信号伝搬遅延時間を選択して用いることができ、再構成可能集積回路において回路構成する場合に用いて好適なマルチプレサ回路に関するものである。 The present invention relates to a multiplexer circuit for use in a semiconductor integrated circuit in which a large number of functional circuits are integrated. More specifically, a different signal propagation delay time can be selected and used according to a signal path. The present invention relates to a multiplexer circuit suitable for use in a circuit configuration in a configurable integrated circuit.

ＦＰＧＡ（ＦｉｌｅｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）に代表される再構成可能集積回路は、デバイスに内蔵したメモリに情報を蓄積することによって、プログラマブル配線における配線の結線状態やロジックブロックにおける論理機能、プログラマブル配線とロジックブロックの相互接続状態を自由かつ柔軟に変更することが可能なデバイスである。ユーザは、デバイス内部のメモリに外部から情報を書き込むことによって、所望の規模、所望の機能を有する論理回路を構成することができる。 A reconfigurable integrated circuit represented by an FPGA (Fillable Programmable Gate Array) accumulates information in a memory built in the device, thereby connecting a wiring state in a programmable wiring, a logic function in a logic block, and a programmable wiring and a logic block. It is a device that can freely and flexibly change the interconnection state. A user can configure a logic circuit having a desired scale and a desired function by writing information from the outside into a memory inside the device.

前述のような再構成可能集積回路における柔軟な再構成機能のために、再構成可能集積回路は、プログラマブル配線やロジックブロックに回路の選択のための信号線を切り替える多数のマルチプレクサ回路を有する。マルチプレクサ回路は、回路外部からの制御信号によって複数の入力から一つの出力を選択し、入力から出力へ信号を伝播する選択回路である。 Because of the flexible reconfiguration function in the reconfigurable integrated circuit as described above, the reconfigurable integrated circuit has a number of multiplexer circuits that switch signal lines for selecting a circuit to a programmable wiring or logic block. The multiplexer circuit is a selection circuit that selects one output from a plurality of inputs by a control signal from the outside of the circuit and propagates the signal from the input to the output.

再構成可能集積回路におけるマルチプレクサ回路は、通常、複数のＮＭＯＳ（Ｎ型ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタをパストランジスタとして使用する。ＮＭＯＳトランジスタの一方の拡散層に信号を入力し、もう一方の拡散層から信号を出力する。制御信号をＮＭＯＳトランジスタのゲートへ入力することにより、ＮＭＯＳトランジスタの導通、非導通状態を制御し、入力された信号を出力するか否かを制御する。このようなパストランジスタの特性を利用することにより、制御信号によって信号経路を決定し、複数の入力信号から一つの信号を出力として選択するマルチプレクサ回路が構成される。 A multiplexer circuit in a reconfigurable integrated circuit normally uses a plurality of NMOS (N-type Metal Oxide Semiconductor) transistors as pass transistors. A signal is input to one diffusion layer of the NMOS transistor, and a signal is output from the other diffusion layer. By inputting a control signal to the gate of the NMOS transistor, the conduction and non-conduction states of the NMOS transistor are controlled and whether or not the input signal is output is controlled. By utilizing such characteristics of the pass transistor, a multiplexer circuit that determines a signal path by a control signal and selects one signal as an output from a plurality of input signals is configured.

再構成可能集積回路におけるマルチプレクサ回路は、大きく分けて二つの種類が存在する。一つはエンコード型マルチプレクサ回路、もう一つはデコード型マルチプレクサ回路である。 There are roughly two types of multiplexer circuits in the reconfigurable integrated circuit. One is an encode type multiplexer circuit, and the other is a decode type multiplexer circuit.

エンコード型マルチプレクサ回路は、二つのトランジスタを並列に接続することにより構成された２入力１出力マルチプレクサ回路を、階段状に連続して複数接続した構成のマルチプレクサ回路である。２入力１出力マルチプレクサ回路を構成する一方のトランジスタのゲートに制御信号の非反転信号を入力し、もう一方のトランジスタのゲートに制御信号の反転信号を入力することにより、二つの入力のどちらかを選択し出力する。２入力１出力マルチプレクサ回路が階段状に接続されているので、各段において二つの信号の選択が行われ、最終的には複数の入力信号のなかの一つだけが選択され出力される。同一段に存在する２入力１出力マルチプレクサにおいて、制御信号は共有することができる。したがって、エンコード型マルチプレクサ回路は、マルチプレクサ回路を構成する２入力１出力マルチプレクサの接続段数と同数の制御信号を必要とする。 The encode type multiplexer circuit is a multiplexer circuit having a configuration in which a plurality of 2-input 1-output multiplexer circuits configured by connecting two transistors in parallel are connected in a staircase pattern. By inputting the non-inverted signal of the control signal to the gate of one transistor constituting the 2-input 1-output multiplexer circuit and inputting the inverted signal of the control signal to the gate of the other transistor, either of the two inputs can be selected. Select and output. Since the 2-input 1-output multiplexer circuits are connected in a stepped manner, two signals are selected at each stage, and finally only one of the plurality of input signals is selected and output. In the 2-input 1-output multiplexer existing in the same stage, the control signal can be shared. Therefore, the encode type multiplexer circuit requires the same number of control signals as the number of connection stages of the 2-input 1-output multiplexer constituting the multiplexer circuit.

デコード型マルチプレクサ回路は、複数の独立したトランジスタを並列に接続した構成の回路である。複数の独立したトランジスタごとに制御信号を用意し、制御信号の非反転信号、もしくは反転信号を各トランジスタのゲートに入力することにより、複数のトランジスタのたった一つだけを導通させ、複数の入力信号のうちのたった一つだけを出力する回路である。複数の入力ごとにトランジスタが必要であり、各トランジスタを制御するために、トランジスタ数と同数の制御信号を必要とする。 The decode type multiplexer circuit is a circuit having a configuration in which a plurality of independent transistors are connected in parallel. A control signal is prepared for each of a plurality of independent transistors, and a non-inverted signal or an inverted signal of the control signal is input to the gate of each transistor, so that only one of the plurality of transistors is turned on and a plurality of input signals are supplied. It is a circuit that outputs only one of them. A transistor is required for each of a plurality of inputs, and the same number of control signals as the number of transistors is required to control each transistor.

この種のマルチプレクサ回路に関係する公知文献としては、プログラマブルロジックデバイスの発明が開示された特許文献１が参照できる。ここに記載のプログラマブルロジックデバイスの発明においては、複数の配線を二つのグループに分け、第一の配線グループにおいて、配線の相互接続状態を決定するために、エンコード型マルチプレクサ回路をスイッチとして使用し、第二の配線グループにおいて、デコード型マルチプレクサ回路をスイッチとして使用する。通常速度の信号は、エンコード型マルチプレクサ回路をスイッチとして用いた配線を伝播させ、高速の信号は、デコード型マルチプレクサ回路をスイッチとして用いた配線を伝播させる。
特表２００３−５１１９４７号公報 As a known document related to this type of multiplexer circuit, Patent Document 1 in which the invention of a programmable logic device is disclosed can be referred to. In the invention of the programmable logic device described here, a plurality of wirings are divided into two groups, and in the first wiring group, an encoded multiplexer circuit is used as a switch to determine the interconnection state of the wirings. In the second wiring group, the decode type multiplexer circuit is used as a switch. The normal speed signal propagates through the wiring using the encode type multiplexer circuit as a switch, and the high speed signal propagates through the wiring using the decode type multiplexer circuit as a switch.
Special table 2003-511947 gazette

エンコード型マルチプレクサ回路は、制御信号を供給するため、２入力１出力マルチプレクサ回路の接続段数と同数のメモリ回路を必要とする。このため、入力数が増加に対してメモリ回路数の増加は小さく、その結果、集積回路により構成する場合の面積増加は小さいという利点を有する。しかしながら、前述のマルチプレクサ回路において、信号は２入力１出力マルチプレクサ回路の接続段数と同数のトランジスタを通過するために、マルチプレクサ回路を通過する信号の伝達が遅くなるという欠点を有する。 The encode type multiplexer circuit requires the same number of memory circuits as the number of connection stages of the 2-input 1-output multiplexer circuit in order to supply a control signal. For this reason, the increase in the number of memory circuits is small with respect to the increase in the number of inputs, and as a result, there is an advantage that the area increase when constituted by an integrated circuit is small. However, in the above-described multiplexer circuit, since the signal passes through the same number of transistors as the number of connection stages of the 2-input 1-output multiplexer circuit, the transmission of the signal passing through the multiplexer circuit is slow.

デコード型マルチプレクサ回路において、マルチプレクサ回路を通過する信号は一つのトランジスタのみを通過するために、高速に伝達されるという利点を有する。しかしながら、前述のマルチプレクサ回路は、制御信号を供給するため、入力信号線の数と同数の独立したトランジスタと、入力信号線の数と同数の独立したトランジスタを制御するため、その入力信号線の数と同数のメモリ回路が必要である。このため、入力信号線の数の多いマルチプレクサ回路をデコード型で構成する場合、必要なメモリ回路の数が多くなり、面積が大きくなるという欠点を有する。 In the decode type multiplexer circuit, since the signal passing through the multiplexer circuit passes through only one transistor, there is an advantage that it is transmitted at high speed. However, the above multiplexer circuit supplies the control signal, and controls the same number of independent transistors as the number of input signal lines and the same number of independent transistors as the number of input signal lines. The same number of memory circuits are required. For this reason, when a multiplexer circuit having a large number of input signal lines is configured as a decode type, there is a disadvantage that the number of necessary memory circuits increases and the area increases.

ところで、最近の商用の再構成可能集積回路は、クラスタと呼ばれる構成を有する。クラスタ型再構成可能集積回路は、ＬＵＴ（Ｌｏｏｋ−ＵｐＴａｂｌｅ）を含むロジックエレメント回路を複数内在する構造となっている。クラスタ型再構成可能集積回路の利点として、以下が挙げられる。 By the way, recent commercial reconfigurable integrated circuits have a configuration called a cluster. The cluster-type reconfigurable integrated circuit has a structure in which a plurality of logic element circuits including a LUT (Look-Up Table) are included. Advantages of the cluster-type reconfigurable integrated circuit include the following.

一つは、ロジックブロック数が減少し、その結果、配置・配線性が向上し、デザイン時間の短縮につながる。また、複数の論理機能を一つのロジックブロック内部のロジックエレメント回路に実装することができ、通常のプログラマブル配線における配線よりも高速なロジックブロック内部のプログラマブルローカル配線の使用率が高くなる。このため、再構成可能集積回路としての動作スピードが改善される。更に、複数の論理機能を一つのロジックブロック内部のロジックエレメント回路に実装することができるので、ロジックブロック間の相互接続が減少し、その結果、プログラマブル配線の面積が減少する。 For one, the number of logic blocks is reduced. As a result, the placement and wiring are improved, leading to a reduction in design time. In addition, a plurality of logic functions can be mounted on the logic element circuit inside one logic block, and the usage rate of the programmable local wiring inside the logic block is higher than the wiring in the normal programmable wiring. For this reason, the operation speed as a reconfigurable integrated circuit is improved. Furthermore, since a plurality of logic functions can be implemented in the logic element circuit inside one logic block, the interconnection between the logic blocks is reduced, and as a result, the area of the programmable wiring is reduced.

このようなクラスタ型再構成可能集積回路において、前述のマルチプレクサ回路は、具体的には、プログラマブル配線における配線の相互接続状態を決定するためのスイッチ、プログラマブル配線とロジックブロックとの相互接続状態を決定するためのスイッチ、そして、ロジックブロックにおけるプログラマブルローカル配線とロジックブロック内部に複数存在するロジックエレメント回路との相互接続状態を決定するためのスイッチとして使用される。 In such a cluster-type reconfigurable integrated circuit, the multiplexer circuit described above specifically determines the interconnection state between the programmable wiring and the logic block, the switch for determining the interconnection state of the wiring in the programmable wiring. And a switch for determining an interconnection state between a programmable local wiring in the logic block and a plurality of logic element circuits existing in the logic block.

プログラマブル配線における配線の相互接続状態を決定するためのスイッチとして、エンコード型マルチプレクサ回路を用いた場合、マルチプレクサ回路を通過する信号は、エンコード型マルチプレクサ回路を構成する複数のトランジスタを通過しなければならないため、信号伝播の遅延が大きい。 When an encode type multiplexer circuit is used as a switch for determining the interconnection state of wiring in a programmable wiring, a signal passing through the multiplexer circuit must pass through a plurality of transistors constituting the encode type multiplexer circuit. The signal propagation delay is large.

前述したように、特許文献１においては、複数の配線を二つのグループに分け、第一の配線グループにおいて配線の相互接続状態を決定するため、エンコード型マルチプレクサ回路がスイッチとして使用し、第二の配線グループにおいてデコード型マルチプレクサ回路がスイッチとして使用し、通常の速度の信号は、エンコード型マルチプレクサ回路をスイッチとして用いた配線を伝播させ、高速の信号は、デコード型マルチプレクサ回路をスイッチとして用いた配線を伝播させるようにしている。このため、デコード型マルチプレクサ回路を使用することによって、信号の遅延を低減することができる利点がある一方、エンコード型マルチプレクサ回路のためのメモリとデコード型マルチプレクサ回路のためのメモリをそれぞれ用意しなければならず、メモリ数が増加し、その結果、面積が増加するという欠点を有する。 As described above, in Patent Document 1, in order to divide a plurality of wirings into two groups and determine the interconnection state of the wirings in the first wiring group, the encode type multiplexer circuit is used as a switch, In the wiring group, the decode multiplexer circuit is used as a switch, and a normal speed signal propagates through the wiring using the encode multiplexer circuit as a switch, and a high speed signal is transmitted through the wiring using the decode multiplexer circuit as a switch. Propagate it. For this reason, there is an advantage that the delay of the signal can be reduced by using the decoding type multiplexer circuit. On the other hand, a memory for the encoding type multiplexer circuit and a memory for the decoding type multiplexer circuit must be prepared. In other words, the number of memories increases, and as a result, the area increases.

プログラマブル配線とロジックブロックとの相互接続のためのスイッチとして、例えば前述した特許文献１のスイッチを用いることが可能であるが、同様に、デコード型マルチプレクサ回路を使用することによって、信号の遅延を低減することができる利点がある一方、エンコード型マルチプレクサ回路のためのメモリ回路とデコード型マルチプレクサ回路のためのメモリ回路をそれぞれ用意しなければならず、メモリ回路の数が増加し、その結果、面積が増加するという欠点を有する。 As a switch for interconnecting the programmable wiring and the logic block, for example, the switch disclosed in Patent Document 1 described above can be used. Similarly, by using a decode type multiplexer circuit, signal delay is reduced. On the other hand, the memory circuit for the encode type multiplexer circuit and the memory circuit for the decode type multiplexer circuit must be prepared respectively, which increases the number of memory circuits, resulting in an increase in area. It has the disadvantage of increasing.

また、ロジックブロック内部のプログラマブルローカル配線と、ロジックブロック内部に複数存在するロジックエレメント回路との相互接続状態を決定するスイッチとして、エンコード型マルチプレクサ回路が使用される。この場合、プログラマブル配線から、ロジックブロックに内在する、あるロジックエレメント回路への信号だけでなく、ロジックブロックに内在する、あるロジックエレメント回路から、同一のロジックブロックに内在する別のロジックエレメント回路への信号も、エンコード型マルチプレクサ回路を構成するために階段状に連続して接続された複数のトランジスタを通過することとなり、大きな信号遅延を生じる。特に、この問題は、再構成可能集積回路の同一ロジックブロックに内在するロジックエレメント回路間における、クラスタ化による信号伝播の高速化性能の低減を招く。 Further, an encode type multiplexer circuit is used as a switch for determining an interconnection state between a programmable local wiring in the logic block and a plurality of logic element circuits existing in the logic block. In this case, not only a signal from the programmable wiring to a certain logic element circuit in the logic block, but also from one logic element circuit in the logic block to another logic element circuit in the same logic block. The signal also passes through a plurality of transistors connected in a staircase pattern to form an encode type multiplexer circuit, resulting in a large signal delay. In particular, this problem leads to a reduction in speeding up of signal propagation due to clustering between logic element circuits inherent in the same logic block of the reconfigurable integrated circuit.

本発明は、上記のような問題を解決するためになされたものであり、本発明の目的は、多数の機能回路を集積した半導体集積回路に用いるためのマルチプレクサ回路を提供することにあり、詳細には、信号経路に応じて信号伝搬遅延時間を選択できる再構成可能集積回路に用いて好適なマルチプレサ回路を提供することにある。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a multiplexer circuit for use in a semiconductor integrated circuit in which a large number of functional circuits are integrated. It is an object of the present invention to provide a multiplexer circuit suitable for use in a reconfigurable integrated circuit that can select a signal propagation delay time according to a signal path.

上記のような目的を達成するため、本発明によるマルチプレクサ回路は、基本的な構成として、第一のマルチプレクサ回路と、第二のマルチプレクサ回路と、第一のマルチプレクサ回路と第二のマルチプレクサ回路のどちらかの出力信号を選択して出力する選択回路を有し、第一のマルチプレクサ回路と第二のマルチプレクサ回路のそれぞれの複数の制御信号のうち、少なくとも一つの制御信号を共有する。これにより、再構成可能集積回路のロジックブロックにより回路構成する場合にロジックエレメント回路間において、通常速度の信号と高速な信号の選択的出力を可能にし、面積の小さな再構成可能集積回路とするためのマルチプレクサ回路を提供する。この場合、第二のマルチプレクサ回路は、前記第一のマルチプレクサ回路とは信号伝搬遅延時間が異なる。 In order to achieve the above-described object, the multiplexer circuit according to the present invention basically includes any one of the first multiplexer circuit, the second multiplexer circuit, the first multiplexer circuit, and the second multiplexer circuit. A selection circuit that selects and outputs the output signal, and shares at least one control signal among a plurality of control signals of the first multiplexer circuit and the second multiplexer circuit. Accordingly, when a circuit is configured by a logic block of a reconfigurable integrated circuit, it is possible to selectively output a normal speed signal and a high speed signal between the logic element circuits, so that a reconfigurable integrated circuit having a small area can be obtained. A multiplexer circuit is provided. In this case, the second multiplexer circuit has a signal propagation delay time different from that of the first multiplexer circuit.

本発明によるマルチプレクサ回路は、二つのマルチプレクサ回路のうち、その一方を通常の信号伝播遅延特性を有するマルチプレクサ回路とし、他方を信号伝播遅延の小さい特性を有するマルチプレクサ回路とすることにより、通常の速度の信号と高速な信号のどちらにも対応が可能なような構成とされる。 In the multiplexer circuit according to the present invention, one of the two multiplexer circuits is a multiplexer circuit having a normal signal propagation delay characteristic, and the other is a multiplexer circuit having a characteristic having a small signal propagation delay, thereby achieving a normal speed. The configuration is such that it can handle both signals and high-speed signals.

また、本発明によるマルチプレクサ回路は、通常の信号伝播遅延特性を有するマルチプレクサ回路と信号伝播遅延の小さい特性を有するマルチプレクサ回路のそれぞれの出力を選択できる選択回路を、それぞれのマルチプレクサ回路の出力に設けることで、通常の信号と高速な信号とを選択できるように構成されてもよい。 In addition, the multiplexer circuit according to the present invention is provided with a selection circuit capable of selecting the outputs of the multiplexer circuit having a normal signal propagation delay characteristic and the multiplexer circuit having a small signal propagation delay characteristic at the output of each multiplexer circuit. Thus, a normal signal and a high-speed signal may be selected.

具体的には、本発明の一つの態様として、本発明によるマルチプレクサ回路は、制御信号によって信号経路を決定し、複数の入力信号から一つの信号を選択して出力するマルチプレクサ回路であって、複数の制御信号入力を有する第一のマルチプレクサ回路と、複数の制御信号入力を有し前記第一のマルチプレクサ回路とは信号伝搬遅延時間が異なる第二のマルチプレクサ回路と、一つないし複数の制御信号入力を有し、第一のマルチプレクサ回路と第二のマルチプレクサ回路の出力を選択して出力する機能を有する選択回路とから構成され、第一のマルチプレクサ回路への複数の制御信号と第二のマルチプレクサ回路への複数の制御信号の少なくとも一つの制御信号を共有することを特徴とするものである。 Specifically, as one aspect of the present invention, a multiplexer circuit according to the present invention is a multiplexer circuit that determines a signal path by a control signal, selects one signal from a plurality of input signals, and outputs the selected signal. A first multiplexer circuit having a plurality of control signal inputs, a second multiplexer circuit having a plurality of control signal inputs and a different signal propagation delay time from the first multiplexer circuit, and one or more control signal inputs A plurality of control signals to the first multiplexer circuit and a second multiplexer circuit, the first multiplexer circuit having a function of selecting and outputting the output of the first multiplexer circuit and the second multiplexer circuit It is characterized in that at least one control signal of a plurality of control signals is shared.

この場合に、本発明のマルチプレクサ回路において、一つのマルチプレクサ回路が、独立した複数のスイッチング素子を並列に接続したマルチプレクサ回路であり、または、一つのマルチプレクサ回路が、二つのスイッチング素子を並列に接続して構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続したマルチプレクサ回路であることを特徴とするものとなっている。 In this case, in the multiplexer circuit of the present invention, one multiplexer circuit is a multiplexer circuit in which a plurality of independent switching elements are connected in parallel, or one multiplexer circuit connects two switching elements in parallel. This is a multiplexer circuit in which a plurality of 2-input 1-output multiplexer circuits configured in series are connected in a staircase pattern.

また、一つのマルチプレクサ回路が、独立した複数のスイッチング素子を並列に接続したマルチプレクサ回路と、二つのスイッチング素子を並列に接続して構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続したマルチプレクサ回路を混載したマルチプレクサ回路であるように構成されてもよい。 In addition, one multiplexer circuit includes a plurality of multiplexer circuits in which a plurality of independent switching elements are connected in parallel and a two-input one-output multiplexer circuit configured by connecting two switching elements in parallel in a staircase pattern. You may comprise so that it may be a multiplexer circuit which mixedly mounted the connected multiplexer circuit.

本発明のマルチプレクサ回路においては、１つの形態として、選択回路が、二つのスイッチング素子を並列に接続することで構成された２入力１出力マルチプレクサ回路を含む選択回路であり、他の形態では、選択回路が、二つの入力のどちらかを選択して出力する機能を有するバッファ回路である。 In the multiplexer circuit of the present invention, as one form, the selection circuit is a selection circuit including a two-input one-output multiplexer circuit configured by connecting two switching elements in parallel. The circuit is a buffer circuit having a function of selecting and outputting one of two inputs.

また、本発明のマルチプレクサ回路において、１つの形態として、少なくとも一つの制御信号が、論理回路からの出力信号であり、または、メモリ回路からの出力信号であり、これらの場合に、少なくとも一つのスイッチング素子が、ｎ型ＭＯＳＦＥＴで構成されており、または、ｐ型ＭＯＳＦＥＴで構成される。また、少なくとも一つのスイッチング素子が、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴが並列接続されたトランスミッションゲートで構成されるようにされても良い。 In the multiplexer circuit of the present invention, as one form, at least one control signal is an output signal from a logic circuit or an output signal from a memory circuit, and in these cases, at least one switching is performed. The element is composed of an n-type MOSFET or a p-type MOSFET. Further, at least one switching element may be configured by a transmission gate in which an n-type MOSFET and a p-type MOSFET are connected in parallel.

本発明のマルチプレクサ回路によれば、マルチプレクサ回路の出力を選択できるように構成することによって、第一のマルチプレクサ回路への複数の制御信号と、第二のマルチプレクサ回路への複数の制御信号との少なくとも一つの制御信号を共有することができ、これにより、本発明のマルチプレクサ回路は、再構成可能集積回路のマルチプレクサ回路における相互接続情報を記憶するためのメモリの共有を可能とし、その結果、マルチプレクサ回路を構成する集積回路の面積を縮小することができる。 According to the multiplexer circuit of the present invention, by configuring so that the output of the multiplexer circuit can be selected, at least one of the plurality of control signals to the first multiplexer circuit and the plurality of control signals to the second multiplexer circuit. A single control signal can be shared, so that the multiplexer circuit of the present invention enables sharing of memory for storing interconnect information in the multiplexer circuit of a reconfigurable integrated circuit, resulting in the multiplexer circuit The area of the integrated circuit constituting the circuit can be reduced.

このように、本発明のマルチプレクサ回路を用いることで、再構成可能集積回路においては、第一のマルチプレクサ回路と第二のマルチプレクサ回路の制御信号線を共有することができ、その結果、マルチプレクサ回路を制御するための回路資源を節約でき、集積回路の面積を縮小することができる。更に、制御信号線を共有した第一のマルチプレクサ回路としてデコード型マルチプレクサ回路を、第二のマルチプレクサ回路としてエンコード型マルチプレクサ回路を用いることにより、マルチプレクサ回路自体のトランジスタ数の減少による面積の縮小効果と選択的な信号伝播特性を同時に実現することが可能となる。 As described above, by using the multiplexer circuit of the present invention, in the reconfigurable integrated circuit, the control signal lines of the first multiplexer circuit and the second multiplexer circuit can be shared. Circuit resources for control can be saved, and the area of the integrated circuit can be reduced. Further, by using a decode type multiplexer circuit as the first multiplexer circuit sharing the control signal line and an encode type multiplexer circuit as the second multiplexer circuit, the area reduction effect and selection by reducing the number of transistors in the multiplexer circuit itself. It is possible to simultaneously realize typical signal propagation characteristics.

以下、本発明を実施する一形態について図面を参照して説明する。図１は本発明によるマルチプレクサ回路の基本的な構成を説明する図である。このマルチプレクサ回路は、再構成可能集積回路により論理回路を構成する場合の信号伝搬遅延回路として用いられる。マルチプレクサ回路に対する制御信号は、回路構成用の論理回路またはメモリ回路から供給される。 Hereinafter, an embodiment for carrying out the present invention will be described with reference to the drawings. FIG. 1 is a diagram for explaining the basic configuration of a multiplexer circuit according to the present invention. This multiplexer circuit is used as a signal propagation delay circuit when a logic circuit is constituted by a reconfigurable integrated circuit. A control signal for the multiplexer circuit is supplied from a logic circuit or a memory circuit for circuit configuration.

図１において、マルチプレクサ回路１１２は、主な構成として、第一のマルチプレクサ回路１００、第二のマルチプレクサ回路１０４、選択回路１０９、および複数の制御信号線から構成されている。これらの回路における信号線について説明すると、１０１は第一のマルチプレクサ回路１００へのデータ入力信号線、１０２は第一のマルチプレクサ回路１００への制御信号線、１０３は第一のマルチプレクサ回路１００から選択回路１０９へのデータ信号線、１０５は第二のマルチプレクサ回路１０４へのデータ入力信号線、１０６は第二のマルチプレクサ回路１０４への制御信号線、１０７は第二のマルチプレクサ回路１０４から選択回路１０９へのデータ信号線、１１０は選択回路１０９への制御信号線、１１１は選択回路１０９からのデータ出力信号線である。１０８は、制御信号線１０２および制御信号線１０６のなかの共有される共有信号線である。ここで第一のマルチプレクサ回路１００と第二のマルチプレクサ回路１０４とは信号伝搬遅延時間が異なる。このため、信号経路として、第一のマルチプレクサ回路１００または第二のマルチプレクサ回路１０４の信号経路が選択されることにより、信号伝搬遅延時間が選択できる。 In FIG. 1, a multiplexer circuit 112 mainly includes a first multiplexer circuit 100, a second multiplexer circuit 104, a selection circuit 109, and a plurality of control signal lines. The signal lines in these circuits will be described. 101 is a data input signal line to the first multiplexer circuit 100, 102 is a control signal line to the first multiplexer circuit 100, and 103 is a selection circuit from the first multiplexer circuit 100. 109, a data input signal line to the second multiplexer circuit 104, 106 a control signal line to the second multiplexer circuit 104, and 107 to the selection circuit 109 from the second multiplexer circuit 104. A data signal line, 110 is a control signal line to the selection circuit 109, and 111 is a data output signal line from the selection circuit 109. Reference numeral 108 denotes a shared signal line shared between the control signal line 102 and the control signal line 106. Here, the first multiplexer circuit 100 and the second multiplexer circuit 104 have different signal propagation delay times. For this reason, the signal propagation delay time can be selected by selecting the signal path of the first multiplexer circuit 100 or the second multiplexer circuit 104 as the signal path.

図２は、第一のマルチプレクサ回路１００として用いられるデコード型マルチプレクサ回路の一実施例を説明する図であり、図３は、第二のマルチプレクサ回路１０４として用いられるデコード型マルチプレクサ回路の一実施例を説明する図である。デコード型マルチプレクサ回路は、独立した複数のスイッチング素子２００が並列に接続された構成の回路である。 FIG. 2 is a diagram for explaining an embodiment of a decode type multiplexer circuit used as the first multiplexer circuit 100, and FIG. 3 shows an example of a decode type multiplexer circuit used as the second multiplexer circuit 104. It is a figure explaining. The decode type multiplexer circuit is a circuit having a configuration in which a plurality of independent switching elements 200 are connected in parallel.

図２に示すデコード型マルチプレクサ回路の第一のマルチプレクサ回路１００は、複数の制御信号線１０２がスイッチング素子２００のゲートに対して接続されており、制御信号線１０２の一つに適切な信号を入力することで、独立した複数の並列に接続されたスイッチング素子２００のただ一つだけが導通状態となり、データ入力信号線１０１のただ一つの信号がデータ信号線１０３へ信号が転送される。スイッチング素子２００には、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、またはｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子が用いられる。 In the first multiplexer circuit 100 of the decoding type multiplexer circuit shown in FIG. 2, a plurality of control signal lines 102 are connected to the gate of the switching element 200, and an appropriate signal is input to one of the control signal lines 102. As a result, only one of the plurality of independent switching elements 200 connected in parallel becomes conductive, and only one signal on the data input signal line 101 is transferred to the data signal line 103. As the switching element 200, for example, a p-type MOSFET, a CMOS transmission gate that is a circuit in which an n-type MOSFET and a p-type MOSFET are connected in parallel, and other switching elements are used in addition to an n-type MOSFET.

図３に示すデコード型マルチプレクサ回路の第二のマルチプレクサ回路１０４は、同様に、複数の制御信号線１０６がスイッチング素子２００のゲートに対して接続され、制御信号線１０６の一つに適切な信号が入力されることにより、独立した複数の並列に接続されたスイッチング素子２００のただ一つだけが導通状態となり、データ入力信号線１０５のただ一つの信号がデータ信号線１０７へ信号が転送される。このスイッチング素子２００には、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子が用いられる。 Similarly, in the second multiplexer circuit 104 of the decoding type multiplexer circuit shown in FIG. 3, a plurality of control signal lines 106 are connected to the gate of the switching element 200, and an appropriate signal is supplied to one of the control signal lines 106. As a result of the input, only one independent switching element 200 connected in parallel is brought into conduction, and only one signal on the data input signal line 105 is transferred to the data signal line 107. As the switching element 200, for example, a p-type MOSFET, a CMOS transmission gate which is a circuit having a configuration in which an n-type MOSFET and a p-type MOSFET are connected in parallel, and other switching elements are used in addition to an n-type MOSFET.

図４は第一のマルチプレクサ回路１００として用いられるエンコード型マルチプレクサ回路の一実施例を説明する図であり、図５は第二のマルチプレクサ回路１０４として用いられるエンコード型マルチプレクサ回路の一実施例を説明する図である。エンコード型マルチプレクサ回路は、二つのスイッチング素子２００を並列に接続することで構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続した構成の回路である。 FIG. 4 is a diagram for explaining an embodiment of an encode type multiplexer circuit used as the first multiplexer circuit 100. FIG. 5 is a view for explaining an embodiment of the encode type multiplexer circuit used as the second multiplexer circuit 104. FIG. The encode type multiplexer circuit is a circuit in which a plurality of 2-input 1-output multiplexer circuits configured by connecting two switching elements 200 in parallel are connected in a staircase pattern.

図４に示すエンコード型マルチプレクサ回路の第一のマルチプレクサ回路１００は、複数の制御信号１０２に適切な信号が入力されることにより、各段における２入力１出力マルチプレクサ回路の入力信号が次段の２入力１出力マルチプレクサ回路へ転送され、その結果、データ入力信号線１０１のただ一つの信号が、データ信号線１０３へ転送される。二つのスイッチング素子２００としては、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子が用いられる。 In the first multiplexer circuit 100 of the encode type multiplexer circuit shown in FIG. 4, when an appropriate signal is input to the plurality of control signals 102, the input signal of the 2-input 1-output multiplexer circuit in each stage is 2 in the next stage. As a result, only one signal on the data input signal line 101 is transferred to the data signal line 103. As the two switching elements 200, for example, a p-type MOSFET, a CMOS transmission gate that is a circuit in which an n-type MOSFET and a p-type MOSFET are connected in parallel, and other switching elements are used in addition to an n-type MOSFET. .

図５に示すエンコード型マルチプレクサ回路の第二のマルチプレクサ回路１０４においても、同様に、複数の制御信号１０６に適切な信号が入力されることにより、各段における２入力１出力マルチプレクサ回路の入力信号が次段の２入力１出力マルチプレクサ回路へ転送され、その結果、データ入力信号線１０５のただ一つの信号が、データ信号線１０７へ転送される。スイッチング素子２００としては、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲートやその他のスイッチング素子が用いられる。 Similarly, in the second multiplexer circuit 104 of the encode type multiplexer circuit shown in FIG. 5, the input signal of the 2-input 1-output multiplexer circuit in each stage is obtained by inputting appropriate signals to the plurality of control signals 106. As a result, a single signal on the data input signal line 105 is transferred to the data signal line 107. As the switching element 200, for example, a p-type MOSFET, a CMOS transmission gate that is a circuit in which an n-type MOSFET and a p-type MOSFET are connected in parallel, and other switching elements are used in addition to an n-type MOSFET.

図６は第一のマルチプレクサ回路１００として用いられるデコード型マルチプレクサ回路とエンコード型マルチプレクサ回路とを組み合わせた複合型マルチプレクサ回路の一実施例を説明する図であり、また、図７は、第二のマルチプレクサ回路１０４として用いられるデコード型マルチプレクサ回路とエンコード型マルチプレクサ回路とを組み合わせた複合型マルチプレクサ回路の一実施例を説明する図である。 FIG. 6 is a diagram for explaining an embodiment of a composite multiplexer circuit in which a decode type multiplexer circuit and an encode type multiplexer circuit used as the first multiplexer circuit 100 are combined, and FIG. 7 shows a second multiplexer. FIG. 5 is a diagram for explaining an embodiment of a composite multiplexer circuit in which a decode multiplexer circuit and an encode multiplexer circuit used as a circuit 104 are combined.

図６に示すように、複合型マルチプレクサ回路の第一のマルチプレクサ回路１００は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２が並列に配置され、それらの出力を選択し出力するための２入力１出力マルチプレクサ回路２０３が配置された構成のマルチプレクサ回路である。複数の制御信号線１０２は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２の制御信号線として共有されて接続されると共に２入力１出力マルチプレクサ回路２０３に接続される。その結果、データ入力信号線１０１のただ一つの信号が、データ信号線１０３へ転送される。ここでのスイッチング素子は、同様に、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子を用いて構成される。 As shown in FIG. 6, in the first multiplexer circuit 100 of the composite multiplexer circuit, a decode multiplexer circuit 201 and an encode multiplexer circuit 202 are arranged in parallel, and two inputs and one for selecting and outputting their outputs. This is a multiplexer circuit in which an output multiplexer circuit 203 is arranged. The plurality of control signal lines 102 are shared and connected as control signal lines for the decode multiplexer circuit 201 and the encode multiplexer circuit 202, and are connected to the 2-input 1-output multiplexer circuit 203. As a result, only one signal on the data input signal line 101 is transferred to the data signal line 103. Similarly, the switching element here includes, for example, a p-type MOSFET, a CMOS transmission gate that is a circuit in which an n-type MOSFET and a p-type MOSFET are connected in parallel, in addition to an n-type MOSFET, and other switching elements. Constructed using.

図７に示すように、複合型マルチプレクサ回路の第二のマルチプレクサ回路１０４は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２が並列に配置され、それらの出力を選択し出力するための２入力１出力マルチプレクサ回路２０３が配置された構成の回路である。複数の制御信号線１０２は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２の制御信号線として共有されて接続されると共に２入力１出力マルチプレクサ回路２０３に接続されている。その結果、データ入力信号線１０５のただ一つの信号が、データ信号線１０７へ転送される。ここでのスイッチング素子は、同様に、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子を用いて構成される。 As shown in FIG. 7, in the second multiplexer circuit 104 of the composite multiplexer circuit, a decode multiplexer circuit 201 and an encode multiplexer circuit 202 are arranged in parallel, and two inputs and one for selecting and outputting their outputs. This is a circuit in which an output multiplexer circuit 203 is arranged. The plurality of control signal lines 102 are shared and connected as control signal lines for the decode type multiplexer circuit 201 and the encode type multiplexer circuit 202, and are also connected to the 2-input 1-output multiplexer circuit 203. As a result, only one signal on the data input signal line 105 is transferred to the data signal line 107. Similarly, the switching element here includes, for example, a p-type MOSFET, a CMOS transmission gate that is a circuit in which an n-type MOSFET and a p-type MOSFET are connected in parallel, in addition to an n-type MOSFET, and other switching elements. Constructed using.

図８は、選択回路１０９の一実施例を説明する図である。スイッチング素子２００としてｎ型ＭＯＳＦＥＴが並列に接続されており、その出力に２段のＣＭＯＳインバータ３０１が接続されている。スイッチング素子（ｎ型ＭＯＳＦＥＴ）２００にハイレベルの信号を通過させた場合、ハイレベルの信号は減衰し、論理振幅は小さくなる。このように小さくなった論理振幅を回復することを目的として、ここでは、二つのＣＭＯＳインバータ３０１とプルアップ回路（ｐ型ＭＯＳＦＥＴ回路）３００を設けている。前段の二つのマルチプレクサ回路からの出力であるデータ信号線１０３およびデータ信号線１０７からの信号をスイッチング素子２００の入力とする。ＣＭＯＳインバータ３０１からの出力がデータ出力信号線１１１から出力される。スイッチング素子２００としては、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子が用いられる。 FIG. 8 is a diagram for explaining an embodiment of the selection circuit 109. An n-type MOSFET is connected in parallel as the switching element 200, and a two-stage CMOS inverter 301 is connected to its output. When a high level signal is passed through the switching element (n-type MOSFET) 200, the high level signal is attenuated and the logic amplitude is reduced. Two CMOS inverters 301 and a pull-up circuit (p-type MOSFET circuit) 300 are provided here for the purpose of recovering the logic amplitude thus reduced. Signals from the data signal line 103 and the data signal line 107, which are outputs from the two preceding multiplexer circuits, are input to the switching element 200. An output from the CMOS inverter 301 is output from the data output signal line 111. As the switching element 200, for example, a p-type MOSFET, a CMOS transmission gate that is a circuit in which an n-type MOSFET and a p-type MOSFET are connected in parallel, or other switching elements are used in addition to an n-type MOSFET.

図９は、選択回路１０９の他の一実施例を説明する図である。ＣＭＯＳインバータ３０１と電源との接続を遮断するためのｐ型ＭＯＳＦＥＴ３０２と、グランドとの接続を遮断するためのｎ型ＭＯＳＦＥＴ３０３を配置したパワーゲーティング機能付きＣＭＯＳインバータ３０４を並列に配置し、前段の二つのマルチプレクサ回路からの出力であるデータ信号線１０３およびデータ信号線１０７を入力とする構成の回路である。ＣＭＯＳインバータ３０１からの出力がデータ出力信号線１１１から出力される。前段のマルチプレクサ回路をｎ型ＭＯＳＦＥＴのみで構成した場合、ハイレベルの出力信号は減衰し、その結果論理振幅が小さくなる。このように小さくなった論理振幅を回復することを目的としてプルアップ回路（ｐ型ＭＯＳＦＥＴ）３００が設けられている。図９に示す選択回路１０９では、制御信号線１１０に適切な入力を与えることによって、二つのパワーゲーティング機能付きＣＭＯＳインバータ３０４のうちのどちらか一方を動作可能状態に、残りの一方を動作不可能状態とする。これに連動して、プルアップ回路（ｐ型ＭＯＳＦＥＴ）３００からデータ信号線１０３もしくはデータ信号線１０７への電流をオンもしくはオフとするため、ＣＭＯＳトランスミッションゲート３０５がデータ信号線１０３およびデータ信号線１０７にそれぞれ接続されている。 FIG. 9 is a diagram for explaining another embodiment of the selection circuit 109. A CMOS inverter 304 with a power gating function in which a p-type MOSFET 302 for cutting off the connection between the CMOS inverter 301 and the power source and an n-type MOSFET 303 for cutting off the connection with the ground are arranged in parallel. In this circuit, the data signal line 103 and the data signal line 107 which are outputs from the multiplexer circuit are input. An output from the CMOS inverter 301 is output from the data output signal line 111. When the preceding stage multiplexer circuit is composed of only n-type MOSFETs, the high-level output signal is attenuated, resulting in a low logical amplitude. A pull-up circuit (p-type MOSFET) 300 is provided for the purpose of recovering the logic amplitude thus reduced. In the selection circuit 109 shown in FIG. 9, by providing an appropriate input to the control signal line 110, either one of the two CMOS inverters 304 with power gating function can be made operable, and the other cannot be operated. State. In conjunction with this, in order to turn on or off the current from the pull-up circuit (p-type MOSFET) 300 to the data signal line 103 or the data signal line 107, the CMOS transmission gate 305 is connected to the data signal line 103 and the data signal line 107. Are connected to each.

図１０は、第一のマルチプレクサ回路１００に対する制御方法の一実施例を説明する図である。論理回路４００の制御信号により第一のマルチプレクサ回路１００を制御するため、論理回路４００からの制御信号線が、第一のマルチプレクサ回路１００の制御信号線１０２に接続される。 FIG. 10 is a diagram for explaining an embodiment of a control method for the first multiplexer circuit 100. In order to control the first multiplexer circuit 100 by the control signal of the logic circuit 400, the control signal line from the logic circuit 400 is connected to the control signal line 102 of the first multiplexer circuit 100.

図１１は、第二のマルチプレクサ回路１０４に対する制御方法の一実施例を説明する図である。論理回路４００の制御信号により第二のマルチプレクサ回路１０４を制御するため、論理回路４００からの制御信号線が、第二のマルチプレクサ回路１０４の制御信号線１０６に接続される。 FIG. 11 is a diagram for explaining an embodiment of a control method for the second multiplexer circuit 104. In order to control the second multiplexer circuit 104 by the control signal of the logic circuit 400, the control signal line from the logic circuit 400 is connected to the control signal line 106 of the second multiplexer circuit 104.

図１２は、第一のマルチプレクサ回路１００に対する制御方法の他の一実施例を説明する図である。メモリ回路４０１からの制御信号により第一のマルチプレクサ回路１００を制御するため、メモリ回路４０１からの制御信号線が、第一のマルチプレクサ回路１００の制御信号線１０２に接続されている。この場合、メモリ回路４０１からの信号線を二つに分割し、一方の信号線にＣＭＯＳインバータ回路３０１を接続し、メモリ回路４０１からの信号を反転し、反転信号と非反転信号を第一のマルチプレクサ回路１００への制御信号線１０２に入力する。 FIG. 12 is a diagram for explaining another embodiment of the control method for the first multiplexer circuit 100. In order to control the first multiplexer circuit 100 by the control signal from the memory circuit 401, the control signal line from the memory circuit 401 is connected to the control signal line 102 of the first multiplexer circuit 100. In this case, the signal line from the memory circuit 401 is divided into two, the CMOS inverter circuit 301 is connected to one signal line, the signal from the memory circuit 401 is inverted, and the inverted signal and the non-inverted signal are converted to the first signal line. The signal is input to the control signal line 102 to the multiplexer circuit 100.

図１３は、第二のマルチプレクサ回路１０４に対する制御方法の他の一実施例を説明する図である。メモリ回路４０１からの制御信号により第二のマルチプレクサ回路１０４を制御するため、メモリ回路４０１からの制御信号線が、メモリ回路４０１が第二のマルチプレクサ回路１０４の制御信号線１０６に接続されている。この場合、メモリ回路４０１からの信号線を二つに分割し、一方の信号線にＣＭＯＳインバータ回路３０１を接続し、メモリ回路４０１からの信号を反転し、反転信号と非反転信号を第二のマルチプレクサ回路１０４へ入力する。 FIG. 13 is a diagram for explaining another embodiment of a control method for the second multiplexer circuit 104. In order to control the second multiplexer circuit 104 by a control signal from the memory circuit 401, the control signal line from the memory circuit 401 is connected to the control signal line 106 of the second multiplexer circuit 104. In this case, the signal line from the memory circuit 401 is divided into two, the CMOS inverter circuit 301 is connected to one signal line, the signal from the memory circuit 401 is inverted, and the inverted signal and the non-inverted signal are converted to the second signal line. Input to the multiplexer circuit 104.

図１４（ａ）は選択回路１０９に対する制御方法の一実施例を説明する図である。論理回路４００の制御信号により選択回路１０９を制御するため、論理回路４００からの制御信号線が、選択回路１０９の制御信号線１１０に接続される。 FIG. 14A is a diagram for explaining an embodiment of a control method for the selection circuit 109. In order to control the selection circuit 109 by the control signal of the logic circuit 400, the control signal line from the logic circuit 400 is connected to the control signal line 110 of the selection circuit 109.

図１４（ｂ）は選択回路１０９に対する制御方法の他の一実施例を説明する図である。メモリ回路４０１からの制御信号により選択回路１０９を制御するため、メモリ回路４０１が選択回路１０９の制御信号線１１０に接続される。この場合、メモリ回路４０１からの信号線を二つに分割し、一方の信号線にＣＭＯＳインバータ回路３０１を接続し、メモリからの信号を反転することで、反転信号と非反転信号を選択回路１１０へ入力する。 FIG. 14B is a diagram for explaining another embodiment of the control method for the selection circuit 109. In order to control the selection circuit 109 with a control signal from the memory circuit 401, the memory circuit 401 is connected to the control signal line 110 of the selection circuit 109. In this case, the signal line from the memory circuit 401 is divided into two, the CMOS inverter circuit 301 is connected to one of the signal lines, and the signal from the memory is inverted, whereby the inverted signal and the non-inverted signal are selected by the selection circuit 110. Enter.

図１５は、本発明のマルチプレクサ回路の構成の別の実施例を説明する図である。図１５に示すマルチプレクサ回路は、２０入力１出力のマルチプレクサ回路である。複数のマルチプレクサ回路が組み合わされて構成されている。４入力１出力のデコード型マルチプレクサ回路１００と、１６入力１出力のエンコード型マルチプレクサ回路１０４とが並列に配置され、これに選択回路１０９と接続されている。第一のマルチプレクサ回路１００としてデコード型マルチプレクサ回路が用いられ、第二のマルチプレクサ回路１０４としてエンコード型マルチプレクサ回路が用いられている、これに選択回路１０９が接続される。複数の制御信号線はメモリ回路４０１に接続される。デコード型マルチプレクサ回路の第一のマルチプレクサ回路１００とエンコード型マルチプレクサ回路の第二のマルチプレクサ回路１０４の両者の制御信号線のすべてを共有の制御信号線１０８として用い、共有される構成としている。制御信号線の共有は、両者の制御信号線の一部でもよい。 FIG. 15 is a diagram for explaining another embodiment of the configuration of the multiplexer circuit of the present invention. The multiplexer circuit shown in FIG. 15 is a 20-input 1-output multiplexer circuit. A plurality of multiplexer circuits are combined. A 4-input 1-output decode multiplexer circuit 100 and a 16-input 1-output encode multiplexer circuit 104 are arranged in parallel, and are connected to a selection circuit 109. A decode type multiplexer circuit is used as the first multiplexer circuit 100, and an encode type multiplexer circuit is used as the second multiplexer circuit 104, to which the selection circuit 109 is connected. The plurality of control signal lines are connected to the memory circuit 401. All of the control signal lines of both the first multiplexer circuit 100 of the decode type multiplexer circuit and the second multiplexer circuit 104 of the encode type multiplexer circuit are used as the shared control signal line 108, so that they are shared. The sharing of the control signal line may be part of both control signal lines.

例えば、８入力１出力のエンコード型マルチプレクサ回路の第二のマルチプレクサ回路１０４を介してデータ信号を入力した場合、データ信号は８つのｎ型ＭＯＳＦＥＴを通過して、選択回路１０９の出力へと転送されるのに対して、デコード型マルチプレクサ回路の第一のマルチプレクサ回路１００を介してデータ信号を入力した場合、たった２つのｎ型ＭＯＳＦＥＴを通過して選択回路１０９の出力へと転送されるので、データ信号の伝播遅延が小さくなる。その結果として、データ信号のより高速な転送が可能となる。また、２０入力１出力のマルチプレクサ回路をデコード型マルチプレクサ回路のみで構成する場合、合計１６５個のトランジスタが必要となるが、エンコード型マルチプレクサ回路のみで構成する場合には、合計１１２個のトランジスタが必要となる。一方、本発明によるマルチプレクサ回路の場合、合計８２個のトランジスタのみで構成できるため、面積の縮小が可能である。 For example, when a data signal is input via the second multiplexer circuit 104 of the 8-input 1-output encode multiplexer circuit, the data signal passes through eight n-type MOSFETs and is transferred to the output of the selection circuit 109. On the other hand, when a data signal is input through the first multiplexer circuit 100 of the decode type multiplexer circuit, it passes through only two n-type MOSFETs and is transferred to the output of the selection circuit 109. Signal propagation delay is reduced. As a result, the data signal can be transferred at higher speed. In addition, when a 20-input 1-output multiplexer circuit is configured with only a decode type multiplexer circuit, a total of 165 transistors are required. However, when configured with only an encode type multiplexer circuit, a total of 112 transistors are required. It becomes. On the other hand, in the case of the multiplexer circuit according to the present invention, the area can be reduced because the multiplexer circuit can be composed of only 82 transistors in total.

図１６は、本発明のマルチプレクサ回路の構成の更に別の実施例を説明する図である。デコード型マルチプレクサ回路とエンコード型マルチプレクサ回路の複合型マルチプレクサ回路を、第二のマルチプレクサ回路１０４として用いる構成のマルチプレクサ回路である。この第二のマルチプレクサ回路１０４では、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２を並列に配置し、それぞれの出力を選択するための２入力１出力マルチプレクサ回路２０３を配置した回路である。制御信号線の構成は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２の制御信号線を共有した構成の回路である。 FIG. 16 is a diagram for explaining still another embodiment of the configuration of the multiplexer circuit of the present invention. This is a multiplexer circuit configured to use a composite multiplexer circuit of a decode multiplexer circuit and an encode multiplexer circuit as the second multiplexer circuit 104. The second multiplexer circuit 104 is a circuit in which a decode type multiplexer circuit 201 and an encode type multiplexer circuit 202 are arranged in parallel, and a two-input one-output multiplexer circuit 203 for selecting each output is arranged. The configuration of the control signal line is a circuit having a configuration in which the control signal line of the decode type multiplexer circuit 201 and the encode type multiplexer circuit 202 is shared.

図１６に示す実施例のマルチプレクサ回路は、複合型マルチプレクサ回路の第二のマルチプレクサ回路１０４とデコード型マルチプレクサ回路の第一のマルチプレクサ回路１００を並列に配置し、選択回路１０９を配置し、これらの複合型マルチプレクサ回路（第二のマルチプレクサ回路１０４）とデコード型マルチプレクサ回路（第一のマルチプレクサ回路１００）の制御信号線を共有する構成の回路である。この実施例のようなマルチプレクサ回路において、データ信号は、トランジスタを２つ通過する経路と、３つ通過する経路と、５つ通過する経路の合計３つの経路を選択することが可能となり、データ信号の信号伝搬時間を選択できる。 In the multiplexer circuit of the embodiment shown in FIG. 16, the second multiplexer circuit 104 of the composite type multiplexer circuit and the first multiplexer circuit 100 of the decode type multiplexer circuit are arranged in parallel, and the selection circuit 109 is arranged. This is a circuit configured to share control signal lines of the type multiplexer circuit (second multiplexer circuit 104) and the decode type multiplexer circuit (first multiplexer circuit 100). In the multiplexer circuit as in this embodiment, the data signal can be selected from a total of three paths: a path through two transistors, a path through three, and a path through five. The signal propagation time can be selected.

図１７は本発明のマルチプレクサ回路が用いられる典型的なＦＰＧＡの構成の概略を説明する図である。ＦＰＧＡは縦方向配線７０４と、横方向配線７０３と、スイッチブロック７００と、コネクションブロック７０１と、ロジックブロック７０２と、横方向配線７０３とスイッチブロック７００を接続するための配線７０６と、縦方向配線７０４とスイッチブロック７００を接続するための配線７０５と、縦方向配線７０４とコネクションブロック７０１を接続するための配線７０７と、コネクションブロック７０１とロジックブロック７０２を接続するための配線７０８を有する構成となっている。この中の信号経路の間に、本発明のマルチプレクサ回路が用いられる。 FIG. 17 is a diagram for explaining the outline of the configuration of a typical FPGA in which the multiplexer circuit of the present invention is used. The FPGA includes a vertical wiring 704, a horizontal wiring 703, a switch block 700, a connection block 701, a logic block 702, a wiring 706 for connecting the horizontal wiring 703 and the switch block 700, and a vertical wiring 704. And a wiring 705 for connecting the switch block 700, a wiring 707 for connecting the vertical wiring 704 and the connection block 701, and a wiring 708 for connecting the connection block 701 and the logic block 702. Yes. The multiplexer circuit of the present invention is used between the signal paths.

図１８は、本発明のマルチプレクサ回路を一方向配線アーキテクチャを有するＦＰＧＡのスイッチブロック７００に適用した一実施例を説明する図である。スイッチブロック７００は４つのマルチプレクサ回路１１２を有する構成としているものである。 FIG. 18 is a diagram for explaining an embodiment in which the multiplexer circuit of the present invention is applied to an FPGA switch block 700 having a one-way wiring architecture. The switch block 700 is configured to include four multiplexer circuits 112.

図１９は、本発明のマルチプレクサ回路をコネクションブロック７０１に適用した一実施例を説明する図である。コネクションブロック７０１は、その内部にロジックブロック７０２の入力数と同数のマルチプレクサ回路１１２を有し、コネクションブロック７０１とロジックブロック７０２を接続するための配線７０８を介してロジックブロック７０２の入力へ接続される。 FIG. 19 is a diagram for explaining an embodiment in which the multiplexer circuit of the present invention is applied to the connection block 701. The connection block 701 includes the same number of multiplexer circuits 112 as the number of inputs of the logic block 702, and is connected to the input of the logic block 702 via a wiring 708 for connecting the connection block 701 and the logic block 702. .

図２０は本発明のマルチプレクサ回路を、４つの４入力１出力ロジックエレメント８００を有するクラスタ型ロジックブロック７０２へ適用した一実施例を説明する図である。この実施例では、一つのロジックエレメント８００の入力に対して４つのマルチプレクサ回路１１２が配線８０１を介して接続される。従来のエンコード型マルチプレクサ回路を用いた場合、配線７０８からの信号も、クラスタ化されたロジックエレメントの出力のフィードバック信号も多段のトランジスタを通過することとなる。これは、ロジックエレメントのクラスタ化によるロジックエレメント間の信号速度の高速化の効果を減少させる結果を招く。しかしながら、コネクションブロックとロジックブロックを接続するための配線７０８と接続されるロジックブロックローカル配線８０２をマルチプレクサ回路１１２のエンコード型マルチプレクサ回路と接続すると同時に、ロジックエレメントの出力からフィードバックさせたロジックブロックローカル配線８０３をマルチプレクサ回路１１２のデコード型マルチプレクサ回路に接続することにより、ロジックブロック外部からの信号の伝播速度は従来の信号の伝播速度と同じままで、クラスタ化されたロジックエレメント間の信号伝播速度を高速化することが可能となる。 FIG. 20 is a diagram for explaining an embodiment in which the multiplexer circuit of the present invention is applied to a cluster type logic block 702 having four 4-input 1-output logic elements 800. In this embodiment, four multiplexer circuits 112 are connected to the input of one logic element 800 via a wiring 801. When the conventional encode type multiplexer circuit is used, the signal from the wiring 708 and the feedback signal of the output of the clustered logic element pass through the multistage transistors. This results in a reduction in the effect of increasing the signal speed between logic elements due to the clustering of logic elements. However, the logic block local wiring 803 connected to the wiring 708 for connecting the connection block and the logic block is connected to the encode type multiplexer circuit of the multiplexer circuit 112, and at the same time, the logic block local wiring 803 fed back from the output of the logic element. Is connected to the decode type multiplexer circuit of the multiplexer circuit 112, the signal propagation speed from outside the logic block remains the same as the conventional signal propagation speed, and the signal propagation speed between the clustered logic elements is increased. It becomes possible to do.

本発明によるマルチプレクサ回路の基本的な構成を説明する図である。It is a figure explaining the basic composition of the multiplexer circuit by the present invention. 第一のマルチプレクサ回路として用いられるデコード型マルチプレクサ回路の一実施例を説明する図である。It is a figure explaining one Example of the decoding type | mold multiplexer circuit used as a 1st multiplexer circuit. 第二のマルチプレクサ回路として用いられるデコード型マルチプレクサ回路の一実施例を説明する図である。It is a figure explaining one Example of the decoding type | mold multiplexer circuit used as a 2nd multiplexer circuit. 第一のマルチプレクサ回路として用いられるエンコード型マルチプレクサ回路の一実施例を説明する図である。It is a figure explaining one Example of the encoding type | mold multiplexer circuit used as a 1st multiplexer circuit. 第二のマルチプレクサ回路として用いられるエンコード型マルチプレクサ回路の一実施例を説明する図である。It is a figure explaining one Example of the encoding type | mold multiplexer circuit used as a 2nd multiplexer circuit. 第一のマルチプレクサ回路として用いられる複合型マルチプレクサ回路の一実施例を説明する図である。It is a figure explaining one Example of the composite type | mold multiplexer circuit used as a 1st multiplexer circuit. 第二のマルチプレクサ回路として用いられる複合型マルチプレクサ回路の一実施例を説明する図である。It is a figure explaining one Example of the composite type | mold multiplexer circuit used as a 2nd multiplexer circuit. 選択回路の一実施例を説明する図である。It is a figure explaining one Example of a selection circuit. 選択回路の他の一実施例を説明する図である。It is a figure explaining other one Example of a selection circuit. 第一のマルチプレクサ回路に対する制御方法の一実施例を説明する図である。It is a figure explaining one Example of the control method with respect to a 1st multiplexer circuit. 第二のマルチプレクサ回路に対する制御方法の一実施例を説明する図である。It is a figure explaining one Example of the control method with respect to a 2nd multiplexer circuit. 第一のマルチプレクサ回路に対する制御方法の他の一実施例を説明する図である。It is a figure explaining another Example of the control method with respect to a 1st multiplexer circuit. 第二のマルチプレクサ回路に対する制御方法の他の一実施例を説明する図である。It is a figure explaining another Example of the control method with respect to a 2nd multiplexer circuit. 選択回路に対する制御方法の一実施例を説明する図である。It is a figure explaining one Example of the control method with respect to a selection circuit. 本発明のマルチプレクサ回路の構成の別の実施例を説明する図である。It is a figure explaining another Example of a structure of the multiplexer circuit of this invention. 本発明のマルチプレクサ回路の構成の更に別の実施例を説明する図である。It is a figure explaining another Example of the structure of the multiplexer circuit of this invention. 本発明のマルチプレクサ回路が用いられる典型的なＦＰＧＡの構成の概略を説明する図である。It is a figure explaining the outline of the structure of the typical FPGA in which the multiplexer circuit of this invention is used. 本発明のマルチプレクサ回路を一方向配線アーキテクチャを有するＦＰＧＡのスイッチブロックに適用した一実施例を説明する図である。It is a figure explaining one Example which applied the multiplexer circuit of this invention to the switch block of FPGA which has a one-way wiring architecture. 本発明のマルチプレクサ回路をコネクションブロックに適用した一実施例を説明する図である。It is a figure explaining one Example which applied the multiplexer circuit of this invention to the connection block. 本発明のマルチプレクサ回路を４つの４入力１出力ロジックエレメントを有するクラスタ型ロジックブロックへ適用した一実施例を説明する図である。It is a figure explaining one Example which applied the multiplexer circuit of this invention to the cluster type logic block which has four 4 input 1 output logic elements.

符号の説明Explanation of symbols

１００第一のマルチプレクサ回路
１０１データ入力信号線
１０２制御信号線
１０３データ信号線
１０４第二のマルチプレクサ回路
１０５データ入力信号線
１０６制御信号線
１０７データ信号線
１０８共通の制御信号線
１０９選択回路
１１０制御信号線
１１１データ出力信号線
１１２マルチプレクサ回路
２００スイッチング素子
２０１デコード型マルチプレクサ回路
２０２エンコード型マルチプレクサ回路
２０３選択回路
３００プルアップ回路
３０１ＣＭＯＳインバータ回路
３０２電源カットオフ用ｐ型ＭＯＳＦＥＴ
３０３電源カットオフ用ｎ型ＭＯＳＦＥＴ
３０４ＣＭＯＳインバータ回路
３０５ＣＭＯＳトランスミッションゲート
４００論理回路
４０１メモリ回路
７００スイッチブロック
７０１コネクションブロック
７０２ロジックブロック
７０３横方向配線トラック
７０４縦方向配線トラック
７０５接続用配線
７０６接続用配線
７０７接続用配線
７０８接続用配線 100 first multiplexer circuit 101 data input signal line 102 control signal line 103 data signal line 104 second multiplexer circuit 105 data input signal line 106 control signal line 107 data signal line 108 common control signal line 109 selection circuit 110 control signal Line 111 Data output signal line 112 Multiplexer circuit 200 Switching element 201 Decoding type multiplexer circuit 202 Encoding type multiplexer circuit 203 Selection circuit 300 Pull-up circuit 301 CMOS inverter circuit 302 p-type MOSFET for power supply cutoff
303 n-type MOSFET for power supply cutoff
304 CMOS inverter circuit 305 CMOS transmission gate 400 logic circuit 401 memory circuit 700 switch block 701 connection block 702 logic block 703 horizontal wiring track 704 vertical wiring track 705 connection wiring 706 connection wiring 707 connection wiring 708 connection wiring

Claims

制御信号によって信号経路を決定し、複数の入力信号から一つの信号を選択して出力するマルチプレクサ回路であって、
複数の制御信号入力を有する第一のマルチプレクサ回路と、
複数の制御信号入力を有し前記第一のマルチプレクサ回路とは信号伝搬遅延時間が異なる第二のマルチプレクサ回路と、
一つないし複数の制御信号入力を有し、第一のマルチプレクサ回路と第二のマルチプレクサ回路の出力を選択して出力する機能を有する選択回路とから構成され、
第一のマルチプレクサ回路への複数の制御信号と第二のマルチプレクサ回路への複数の制御信号の少なくとも一つの制御信号を共有する、
ことを特徴とするマルチプレクサ回路。 A multiplexer circuit that determines a signal path according to a control signal, and selects and outputs one signal from a plurality of input signals,
A first multiplexer circuit having a plurality of control signal inputs;
A second multiplexer circuit having a plurality of control signal inputs and having a signal propagation delay time different from that of the first multiplexer circuit;
A selection circuit having one or a plurality of control signal inputs and having a function of selecting and outputting the output of the first multiplexer circuit and the second multiplexer circuit;
Sharing at least one control signal of the plurality of control signals to the first multiplexer circuit and the plurality of control signals to the second multiplexer circuit;
A multiplexer circuit characterized by that.

請求項１に記載のマルチプレクサ回路において、
一つのマルチプレクサ回路が、独立した複数のスイッチング素子を並列に接続したマルチプレクサ回路である
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to claim 1, wherein
A multiplexer circuit characterized in that one multiplexer circuit is a multiplexer circuit in which a plurality of independent switching elements are connected in parallel.

請求項１に記載のマルチプレクサ回路において、
一つのマルチプレクサ回路が、二つのスイッチング素子を並列に接続して構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続したマルチプレクサ回路である
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to claim 1, wherein
A multiplexer circuit, wherein one multiplexer circuit is a multiplexer circuit in which a plurality of 2-input 1-output multiplexer circuits configured by connecting two switching elements in parallel are connected in a staircase pattern.

請求項１に記載のマルチプレクサ回路において、
一つのマルチプレクサ回路が、独立した複数のスイッチング素子を並列に接続したマルチプレクサ回路と、二つのスイッチング素子を並列に接続して構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続したマルチプレクサ回路を混載したマルチプレクサ回路である
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to claim 1, wherein
Multiplexer circuit in which a plurality of independent switching elements are connected in parallel and a 2-input 1-output multiplexer circuit configured by connecting two switching elements in parallel are connected in a stepwise manner. A multiplexer circuit in which a multiplexer circuit is mixedly mounted.

請求項１に記載のマルチプレクサ回路において、
選択回路が、二つのスイッチング素子を並列に接続することで構成された２入力１出力マルチプレクサ回路を含む選択回路である
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to claim 1, wherein
A multiplexer circuit, wherein the selection circuit is a selection circuit including a two-input one-output multiplexer circuit configured by connecting two switching elements in parallel.

請求項１に記載のマルチプレクサ回路において、
選択回路が、二つの入力のどちらかを選択して出力する機能を有するバッファ回路である
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to claim 1, wherein
A multiplexer circuit, wherein the selection circuit is a buffer circuit having a function of selecting and outputting one of two inputs.

請求項１に記載のマルチプレクサ回路において、
少なくとも一つの制御信号が、論理回路からの出力信号である
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to claim 1, wherein
A multiplexer circuit, wherein at least one control signal is an output signal from a logic circuit.

請求項１に記載のマルチプレクサ回路において、
少なくとも一つの制御信号が、メモリ回路からの出力信号である
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to claim 1, wherein
A multiplexer circuit, wherein at least one control signal is an output signal from a memory circuit.

請求項２、３、４、５のいずれかに記載のマルチプレクサ回路において、
少なくとも一つのスイッチング素子が、ｎ型ＭＯＳＦＥＴで構成される
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to any one of claims 2, 3, 4, and 5,
A multiplexer circuit, wherein at least one switching element is formed of an n-type MOSFET.

請求項２、３、４、５のいずれかに記載のマルチプレクサ回路において、
少なくとも一つのスイッチング素子が、ｐ型ＭＯＳＦＥＴで構成される
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to any one of claims 2, 3, 4, and 5,
A multiplexer circuit, wherein at least one switching element is formed of a p-type MOSFET.

請求項２、３、４、５のいずれかに記載のマルチプレクサ回路において、
少なくとも一つのスイッチング素子が、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴが並列接続されたトランスミッションゲートで構成される
ことを特徴とするマルチプレクサ回路。 The multiplexer circuit according to any one of claims 2, 3, 4, and 5,
A multiplexer circuit, wherein at least one switching element includes a transmission gate in which an n-type MOSFET and a p-type MOSFET are connected in parallel.