JPH0915295A - マルチチップ・モジュールのバーンイン・ストレス付加および同時テスト方法および装置 - Google Patents

マルチチップ・モジュールのバーンイン・ストレス付加および同時テスト方法および装置

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JPH0915295A JP8135241A JP13524196A JPH0915295A JP H0915295 A JPH0915295 A JP H0915295A JP 8135241 A JP8135241 A JP 8135241A JP 13524196 A JP13524196 A JP 13524196A JP H0915295 A JPH0915295 A JP H0915295A
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Abstract

(57)【要約】 【課題】 マルチチップ・モジュールを評価するための
各種の新規なバーイン・ストレス付加およびテスト方法
を提供する。 【解決手段】 複数の半導体チップを有するマルチチッ
プ・モジュールをテストする方法は、（ａ）暫定相互接
続配線を含む導電性テスト・パターン４４をマルチチッ
プ・モジュール４０に接続して、マルチチップ・モジュ
ール内の少なくとも数個の半導体チップ３０を電気的に
相互接続し、これらのテストを容易とするステップと、
（ｂ）前記暫定相互接続配線を用いてマルチチップ・モ
ジュール内の少なくとも数個の半導体チップを同時に電
気的にテストするステップと、（ｃ）前記同時電気的テ
スト・ステップ（ｂ）後に暫定相互接続配線をマルチチ
ップ・モジュールから取り外すステップとからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は総括的に高密度集積
回路パッケージのテストに関し、詳細にいえば、「マル
チチップ・モジュール」を構成するようにスタックとし
て積層される複数の半導体デバイス・チップのバーンイ
ン・ストレス付加および同時テスト方法および装置に関
する。
【０００２】
【発明が解決しようとする課題】チップまたは層の３次
元アレイからなる半導体構造が、重要なパッケージング
手法として出現してきた。典型的な３次元電子パッケー
ジはまとめて積層されて、「スタック」または「キュー
ブ」とも呼ばれるモノリシック・マルチチップ・モジュ
ールを形成する主平坦面を有する複数の集積回路からな
っている。２種類の一般的なタイプのマルチチップ・モ
ジュールとして、垂直に延びる（あるいは、「パンケー
キ」）スタックと水平に延びる（あるいは、「ブレッド
ローフ」スタックがある。完成すると、半導体チップを
作動可能に相互接続し、かつモジュールを外部回路に電
気的に接続するために、金属皮膜パターンがマルチチッ
プ・モジュールの１つ（または複数）のエッジ表面に直
接設けられることがしばしばある。この金属皮膜は本明
細書で「貼付金属」と呼ぶこともあるもので、個別の電
気接続、バス接続電気接続および多層配線を含んでい
る。
【０００３】図１は総括的に１０で示されている典型的
なマルチチップ・モジュールを示しており、これは積層
された複数の集積回路チップ１２からなっている。チッ
プを作動可能に相互接続するため、またはモジュールの
外部回路への電気的接続のため、あるいはこれら両方の
ために、貼付金属１４がスタック１０の１つ（または複
数）の側面におかれている。貼付金属皮膜１４は個別の
接点１６およびバス接続接点１８の両方を含んでいる。
金属皮膜１４が施されたモジュール１０はキャリア２０
の上面２１上に配置され、キャリア２０はこれに対する
接続のためのこれ自体の金属皮膜パターン２２を有して
いる。スタック１０と基板２０との間の半田バンプ相互
接続は一般に用いられているものである。
【０００４】現在、チップまたはウェハ・レベルのバー
ンイン・ストレス付加およびテストが実施されており、
また得られるスタック／キャリア・パッケージのバーン
イン・ストレス付加およびテストも顧客向け出荷の許可
前に実施されている。チップでテストを行い、次いでパ
ッケージ・レベルでテストを行うことだけによって、製
造工程で不良が生じているかどうかを知ることなく、多
大な製造時間と経費がモジュールにかけられる。故障し
たパッケージの可能性に備えるため、少なくとも１つの
冗長チップをマルチチップ・モジュールに設け、モジュ
ール内の主チップの１つがスタックの製造およびストレ
ス付加（すなわち、バーンイン）後に不良であると判明
した場合に、冗長チップを「呼び出し」て、希望するパ
フォーマンス・レベルの電子回路パッケージをもたらす
ことがしばしば行われている。この活動は当分野におい
て、しばしば「スペアリング」と呼ばれている。
【０００５】本願においては、マルチチップ・モジュー
ルを評価するための各種の新規なバーンイン・ストレス
付加およびテスト手法を提示し、またこれに関連したさ
まざまなスペアリング手法を提示する。
【０００６】
【課題を解決するための手段】要約すると、本発明は１
つの態様において、マルチチップ・モジュールをテスト
する方法からなり、該方法は暫定相互接続配線をマルチ
チップ・モジュールに接続して、モジュール内の少なく
とも数個の半導体デバイス・チップを電気的に相互接続
し、その電気的テストを容易とし、同時に、暫定相互接
続配線を用いてモジュール内の前記の少なくとも数個の
半導体チップを電気的にテストし、その後、暫定相互接
続配線をマルチチップ・モジュールから取り外すことを
含んでいる。
【０００７】他の態様においては、マルチチップ・モジ
ュールのアクセス表面に各々がマルチチップ・モジュー
ルの半導体チップからの関連する転送配線に電気的に接
続されている接点パッドを形成して、モジュールの電気
的テストを容易とし、各接点パッドの関連する返送配線
に対する電気的接続をテストし、その後、接点パッドに
電気的に接続することによって、マルチチップ・モジュ
ール内の少なくとも数個の半導体チップにおいてバーン
イン・ストレス付加および同時テストを行うことを含
む、マルチチップ・モジュールのテスト方法が提供され
る。
【０００８】さらに他の態様においては、能動回路を備
えた複数の半導体チップを有する、マルチチップ・モジ
ュールのテスト方法を記載する。この方法はマルチチッ
プ・モジュールの複数の半導体デバイス・チップの同時
テストを容易とするための相互接続配線を有するテスト
基板を設け、マルチチップ・モジュールとテスト基板を
暫定的に電気接続し、マルチチップ・モジュール内の能
動回路を備えた少なくとも数個の半導体デバイス・チッ
プにおいてテスト基板を介して同時にテストを行い、モ
ジュール内の半導体デバイス・チップの同時テストに続
いてマルチチップ・モジュールおよびテスト基板を電気
的に切離すことを含んでいる。
【０００９】さらに他の態様においては、スタックに積
層された複数の半導体チップを有するマルチチップ・モ
ジュールのバーンイン・ストレス付加およびテストのた
めの新規な取付け具が提示される。この取付け具はテス
ト基板アセンブリおよび整合構造を含んでいる。テスト
基板アセンブリはマルチチップ・モジュールのアクセス
表面の導電性パターンに電気的に接続して、マルチチッ
プ・モジュール内の少なくとも数個の半導体チップのバ
ーンイン・ストレス付加および同時テストを容易とする
ように事前構成された配線を有している。整合構造はマ
ルチチップ・モジュールのアクセス表面上の導電性パタ
ーンとテスト基板の配線との整合を、マルチチップ・モ
ジュールのエッジに関するアクセス表面上の導電性パタ
ーンの位置に無関係に容易とする。
【００１０】他の態様においては、複数の半導体チップ
とアクセス表面上の導電性パターンを有するマルチチッ
プ・モジュールのテストを容易とする取付け具が提示さ
れる。取付け具はテスト相互接続基板と、テスト相互接
続基板に電気的に接続され、かつこれに取り付けられた
半導体テスト装置とを含んでいる。テスト装置はマルチ
チップ・モジュールのアクセス表面上の導電性パターン
に電気的に接続するように事前構成された導電性アレイ
を有している。テスト装置はアクセス表面上の導電性パ
ターンがテスト装置の導電性アレイに電気的に接続され
たときに、マルチチップ・モジュールの複数の半導体チ
ップの同時テストを容易とする能動回路も含んでいる。
【００１１】これを要約すると、本発明の方法および装
置の各種の態様があり、これらはすべて積層チップのス
タックのモジュール・レベルにおけるバーンイン・スト
レス付加およびテストを容易とすることを目的としてい
る。モジュール・レベルでの脱着式テスト相互接続配線
を使用することにより、外部テスト・コントローラへの
必用な入出力接続が大幅に少なくされ、またバーンイン
取付け具の複雑度が対応して低減するため、主要な利点
となる。したがって、バーンイン取付け具は構築および
保守に経費がかからなくなり、しかも再使用可能になる
はずである。提示する方法はバーンイン・ストレス付加
およびテストだけではなく、拡張したテストにも適用可
能である。さらに、バーンイン・ストレス付加をオーブ
ンを使用せずに、廉価に達成することができる。提示す
る廉価な取付け具およびチップ同時テスト手法によって
大幅なコスト削減が達成される。最後に、マルチチップ
・モジュールの改善されたバーンイン後の歩留まりを達
成することができる。
【００１２】本発明のこれらおよびその他の目的、利点
および特徴は、本発明のいくつかの好ましい実施の形態
に関する以下の詳細な説明を、添付図面に関して考慮す
ることによりより容易に理解されよう。
【００１３】
【発明の実施の形態】本明細書では、垂直に延びるある
いは水平に延びるスタックに積層された複数のチップか
らなる「マルチチップ・モジュール」の改善されたテス
トの各種の方法および装置を説明する。「チップ」とい
う用語は回路「層」を含むものを意味する。本明細書で
提示するテスト手法はマルチチップ・モジュールの信頼
性を確保し、かつパッケージング後の歩留まりを改善す
るものである。図２は本発明による処理の実施の形態の
１つを示す。各半導体デバイス・チップ３０はチップの
エッジ面３４への複数の転送配線３２を含んでいる。ワ
イヤアウト３２は個別のチップ３０からの外部接続線か
らなっており、電圧および接地などの電源接続、および
アドレス線、データ線および制御線などの入出力接続を
含んでいる。
【００１４】複数のこのようなチップ３０が垂直または
水平に延びるスタックに積層されて、当分野において
「スタック」あるいは「キューブ」とも呼ばれているマ
ルチチップ・モジュール４０を形成している。モジュー
ルのすべての層は機能またはサイズの点で同一のもので
よいが、その必要がないこともある。説明を簡単にする
ため、「層」および「チップ」という用語は本明細書に
おいて入れ換えて使用できるものである。モジュール層
はすべて以下の実施例においては同一のものであり、本
明細書で要約するように欠陥チップの「任意の」置換を
容易とするものであると想定する。たとえば、モジュー
ル４０はダイナミック・ランダム・アクセス・メモリ・
チップなどのメモリ・チップのスタックからなっていて
もよい。
【００１５】アクセス面と呼ばれるエッジ面４２はモジ
ュール４０からなる複数の半導体デバイス・チップ３０
の共通エッジ面３４によって画定されている。この表面
は本発明による導電性テスト・パターン４４を含んでい
る。バス接続接点および個別接点の両方を有しているパ
ターン４４はマルチチップ・モジュールの個別のチップ
の同時テストを容易とする暫定相互接続配線を含んでい
る。図示のように、この配線はモジュール４０のアクセ
ス面４２上に配設されている。テスト後に、暫定相互接
続配線４４は必要に応じ表面４２から除去され、モジュ
ール表面には端子接点４６だけが残される。接点４６は
周知の半田バンプからなっていても、あるいは、たとえ
ばモジュールの個別のチップから各種の転送配線に電気
的に接続されているＴ接続パッドからなっていてもよ
い。このようなＴ接続パッドは米国特許第５４２６５６
６号に詳細に記載されている。
【００１６】次の段階で、貼付金属４８がモジュール４
０の表面４２上の端子接点４６に配設される。図１のマ
ルチチップ・モジュール１０と同様に、モジュール４０
はキャリア５０で支持され、これに接着され、かつこれ
を介して電気的に接続されるように設計されている。キ
ャリア５０はモジュール表面４２上の貼付金属４８に電
気的に結合するモジュール対向面５１上に所定の金属パ
ターン（図示せず）を含んでいる。周知の態様で、キャ
リア５０のピン５２（または、半田バンプ・アレイな
ど）がマルチチップ・モジュール４０およびキャリア５
０からなるマルチチップ・パッケージ５４を、外部回路
に接続している。
【００１７】図２に概要を示した各種の段階における処
理オプションは、図３−図１３に示した本発明の詳細な
実施の形態を参照することによってよりよく理解されよ
う。まず、図３を参照すると、この製造およびテスト・
プロセスは複数の半導体デバイス・チップを積層して、
その主平坦面が垂直に延びるあるいは水平に延びるスタ
ックとほぼ平行になるようにすることによってマルチチ
ップ・モジュールを形成することから始まる（６０）。
このようなモジュールを形成するために複数の個別のチ
ップを積層する各種の手法が当分野においては周知であ
る。
【００１８】暫定テスト相互接続配線ないし「テスト金
属パターン」を次にモジュールのアクセス面に貼付し
て、モジュール内のチップをすべて、あるいは少なくと
も数個を電気的に相互接続する（６２）。この暫定相互
接続配線はバス接続接点、ならびにおそらくは個別の接
点を含むことができ、かつアクセス面上の単層金属レベ
ルであっても、あるいは多層金属レベルであってもよ
い。ただし、モジュール内の各種の集積回路チップの電
源端子金属は限定された態様でバスに接続されているの
が好ましいことに留意されたい。チップがラッチ・アッ
プによる制御不能な熱暴走を行わないようにするため、
単一の電源線によって電力が供給される集積回路チップ
の数は、これらが引き出す総電流がラッチ・アップ維持
電流よりも少なくなるように制限される。電源パッドへ
の接続を、電力線の寸法を慎重に決定することによっ
て、この最大数で「ヒューズが作動」するようにしても
よい。
【００１９】本発明の１態様によれば、２段階のテスト
方法が用いられる。モジュールの「電気的選別」と呼ば
れる第１のテストとして、モジュールおよび暫定相互接
続配線が電気的短絡や、重大な電気的配線欠陥（６４）
を示す電流の流れなどの重大なまたは「顕著」な電気的
欠陥についてテストされる。マルチチップ・モジュール
が当初全品良質の（１００％良質の）個別のチップで製
造されているものと想定していることに留意されたい。
チップは積層され、ユニットとして金属皮膜が施され
る。この金属皮膜形成プロセスはモジュールの作動上の
バーンイン・ストレス付加やテストを損なうことがある
電気的短絡や電流シンクなどの「顕著」な配線欠陥をも
たらす可能性がある。重大な欠陥が明らかになった場合
（６６）には、マルチチップ・モジュールは部分的ある
いは全面的な再加工を受ける（６８）。モジュールの再
加工はアクセス面を機械的に研磨して、暫定相互接続配
線またはその一部を除去し、その後、配線を再度施すこ
ととなる（６２）。
【００２０】重大な電気的欠陥がないか、あるいは判明
したすべての欠陥が再加工されたものとすると、第２の
テスト、すなわちモジュールのバーンイン・ストレス付
加およびテストを行うことができる（７０）。バーンイ
ン・ストレスおよびテストの方法は当分野で周知のもの
である。モジュール内の集積回路チップがバーンイン・
ストレス付加中は特別な高電圧で作動するものであるか
ら、モジュールは希望する温度まで自己発熱することが
可能となり、モジュールの温度および作動が一部はこれ
に与えられる電気信号によって連続的に監視される。あ
るいは、温度制御アセンブリを以下で説明するようにモ
ジュールと関連させて使用して、マルチチップ・モジュ
ールのバーンイン・ストレス付加を行うことができる。
【００２１】満足できるバーンイン・ストレス付加およ
びテスト、ならびに機能的障害のマッピング後に、端子
接点との暫定相互接続配線を除去する（７２）。必要に
応じ、暫定相互接続配線を選択的にエッチングして、そ
の一部をモジュールのアクセス面に残すことによって、
この除去を部分的なものとして、貼付金属の形成を容易
としてもかまわない（７４）。たとえば、高い金属レベ
ルを除去して、モジュールのアクセス面に接点パッドだ
けを残してもかまわない。
【００２２】図４は本発明によるモジュール製造および
テストの他の実施の形態を示す。この実施の形態におい
ては、複数の集積回路チップが再度スタックに積層され
て、個別のチップからの転送線が露出している少なくと
も１つのアクセス面を有するモジュールを構成している
（８０）。パッド接点がモジュールのアクセス面の転送
配線に形成され（８２）、第１のテストによるモジュー
ルの電気的選別が行われる（８４）。この場合も、この
電気的選別テストは、マルチチップ・モジュールの２つ
以上のチップの同時バーンイン・ストレス付加およびテ
ストを妨げる重大な電気的欠陥（８６）を特定すること
を目的としている。このような配線欠陥が明かとなった
場合には、モジュールの表面を再加工して（８８）、パ
ッド接点、あるいは電気的欠陥を含んでいるパッド接点
の一部を除去し、その後、接続を再形成する（８２）。
【００２３】モジュールが電気的選別に合格したら、モ
ジュールのバーンイン・ストレス付加およびテストを、
好ましくは本発明によるバーンイン取付け具を使用して
行って、機能照会をマップする（９０）。このような取
付け具１００の実施の形態の１つを図５に示す。図示の
ように、複数の整合ピン１０４を有する整合カラー１０
２がマルチチップ・モジュール４０を定置保持して、ア
クセス面上のパッド接続がコブラ・タイプの１：１プロ
ーブ・アレイ１０６の接点とそろうようにする。アレイ
１０６はモジュール４０のパッド接続を、モジュールの
バーンイン・ストレス付加およびテストを制御する従来
タイプのテスト装置（図示せず）のソケットに取付け具
１００を取り付けられるように設計された基板入出力
（Ｉ／Ｏ）ピン１１１の分布を有する事前構成テスト基
板１０８に結合している。モジュール、プローブ・アレ
イおよびテスト基板はスタックされ、その開口が整合
し、構造がこれらの開口を貫通する位置合せ整合ピン１
１０によって定置保持されるようにする。
【００２４】ヒータ／サーモカップル・アセンブリ１１
２がモジュール４０の少なくとも１つの面に熱接触して
いる。ヒータ／サーモカップル・アセンブリ１１２の上
方には、熱管理キャップ１１４が配置されており、この
キャップは取付け具ハウジング１１６および止めネジ１
１８によって定置保持される。取付け具ハウジング１１
６は基板クランプ１２０も含んでおり、このクランプは
テスト基板１０８を取付け具の他の構造に関して一定な
関係で保持している。
【００２５】取付け具１００の重要な特徴はモジュール
の端子接点（すなわち、パッド接続アレイまたは半田バ
ンプ・アレイ）の、１：１プローブ・アレイ１０６の対
応する接点との整合である。アクセス面上のモジュール
のエッジ・パッド間間隔が変動するので、図６および図
７に示すようなモジュール４０上に暫定的に配置される
整合ディスクないし補助具１２２、および位置合せピン
１１０'を使用している整合カラー１０２を使用して、
整合を達成するのが好ましい。整合ディスク１２２は
１：１プローブ・アレイのパターンを反映する正確に配
置された穴ないしマーク１２４を有している。この実施
の形態において、整合カラー１０２は６つの整合部材を
含んでおり、そのうち３つは止めネジ１０４ａからなっ
ており、他の３つはバネ付加プランジャ１０４ｂからな
っている。それ故、カラーは位置合わせピン１１０'に
関してモジュール４０の位置を調節し、維持することが
できる。モジュール４０が整合補助具１２２に関して適
正に配置されると、モジュールと整合カラー・アセンブ
リを、アセンブリを位置合せピン１１０に挿入すること
によって、取付け具１００内に配置することができる
（図５）。
【００２６】図４のプロセスの流れに戻ると、図５−図
７の取付け具を使用するのが好ましいバーンイン・スト
レス付加およびテストの結果は、モジュールの「スペア
リング」が必要かどうかを決定する。必要な場合には、
スペアの経路パターンを設けて、判明した特定の欠陥ま
たは機能的障害を回避する（９２）。スペアの経路パタ
ーンの一般的な目標は、モジュール内の不良チップを電
気的に分離し、モジュールのアクセス面に施される相互
接続パターンの得られるパターンに変更を必要とするこ
となく、モジュール内のスペア・チップにアクセスし、
これによって製造済みの支持基板の変更の必要性をなく
すようにすることである。スペアの経路パターンは各種
の形態を取ることができ、各種の態様で実施できる。パ
ッケージの予定の最終用途、製造プロセスの制約事項、
コストの考慮事項、作動特性などの要因がスペアの経路
パターンのレイアウトおよび実施形態に影響を及ぼすこ
とがある。
【００２７】さまざまなスペア経路パターンの各種の実
施例が米国特許第５４１４６３７号に記載されており、
該特許全体は参照することによって、本明細書の一部と
なるものである。この米国特許は１つまたは複数の特定
された欠陥に適合する物理的なスペアリング手法を提示
している。電気的なスペアリングも可能である。たとえ
ば、米国特許願第０８／２２００８６号を参照された
い。この米国特許願は全体として、参照することによっ
て、本明細書の一部となるものである。
【００２８】モジュールに必要なスペアリング（図４の
９２）の後、あるいは同時に、貼付金属皮膜パターンが
マルチチップ・モジュールのアクセス面に施される（９
４）。
【００２９】本発明によるマルチチップ・モジュールの
製造およびテストの他の実施の形態を図８に示す。図示
のように、この場合も、処理は複数の半導体デバイス・
チップをモノリシックなスタックに積層し、マルチチッ
プ・モジュールを形成することから始まり（１３０）、
その後パッド接点がモジュールのアクセス面における露
出した転送配線上に形成される（１３２）。「顕著」な
電気的欠陥に関するモジュールの電気的選別が次いで達
成され（１３４）、この実施の形態においては、電気的
選別の結果を使用して、バーンイン／テスト取付け具の
調整を行う（１３６）。テスト取付け具の調整を達成す
る手法の１つを図９に示す。
【００３０】特に規定しない限り、図９に部分的に示し
たバーンイン／テスト取付け具１５０は図５−図７のも
のと同様な構造部分を備えているものと想定する。モジ
ュール４０はこの場合も、１：１プローブ・アレイ１０
６に電気的に接続されており、このアレイはモジュール
の接続パッドのエキスパンダ・アレイ１５２への１対１
の変換を行うものであり、エキスパンダ・アレイは第１
の平坦表面のパッドの第１のアレイを第２の平坦表面の
パッドの第２の拡張アレイに電気的に接続するように予
め配線されている。エキスパンダ・アレイ１５２はそれ
故、接続をモジュール４０から離隔し、これらの拡張接
続をオプションのフレックス層１５４を介して事前配線
済みのテスト基板１０８に結合する。しかしながら、当
分野の技術者には、アレイ１５２を基板１０８に接続す
るのに他の方法があることがわかろう。たとえば、デン
ドライト接続をエキスパンダ・アレイ１５２上に直接お
くこともできる。この実施の形態において、フレックス
層１５４はその上下両面に、エキスパンダ・アレイ１５
２の拡張パッド・アレイと基板１０８の接続アレイに対
して１対１の対応を有するデンドライト・パッド１５５
を含んでいる。アレイを拡張することにより、絶縁テー
プ１５６を基板１０８の１つまたは複数の接続上に選択
的に配置し、対応する基板の入出力ピンがモジュール４
０のアクセス面上の関連する接点パッドに電気的に接続
されることをブロックできるので有利である。
【００３１】調整が終わると、図９の取付け具構成部品
を取付け具１００（図５）などのバーンイン・ストレス
およびテスト取付け具に組み込んで、機能的障害をマッ
プするためのモジュールのバーンイン・ストレス付加お
よびテストを行う（１３８）（図８）。その後、（たと
えば）１つまたは複数の上記の手法を使用したスペアリ
ングが、モジュール４０内の特定された欠陥または機能
的障害に基づいて行われる（ステップ１４０−図８）。
最後に、貼付金属がモジュールのアクセス面に貼付され
る。必要に応じ、貼付金属は形成済みの接点パッドを保
持できる（１４２）。
【００３２】図１０は本発明による製造およびテスト手
法のさらに他の実施の形態を示す。複数の集積回路チッ
プのモジュールへの積層後（２００）、接点接続が転送
配線と電気的に接触しているモジュールのアクセス面に
形成される（２０２）。次いで、重大な電気的欠陥に関
する選別が行われ（２０４）、それが存在している場合
には、不良パッド接続が絶縁され、電気的接触がモジュ
ール内の良品の半導体デバイス・チップだけと行われる
ようになる（２０６）。この物理的スペアリングはアク
セス面上へのポリイミド層の形成、およびその後のモジ
ュール内の良品の半導体デバイス・チップへのバイアの
選択的形成と両立できるものである。各種の物理的スペ
アリングのオプションに関する詳細な説明については、
上述の本明細書の一部となる米国特許第５４１４６３７
号を参照されたい。モジュールの同時バーンイン・スト
レス付加およびテストが次いで行われ（２０８）、モジ
ュール内の機能的障害を特定する歩留まりマップが作成
されるのが好ましい（２１０）。
【００３３】図１１−図１３はモジュール４０としてス
タックに積層された複数の半導体デバイス・チップの同
時テストを達成する他の構造を示す。図１１において、
モジュール４０のアクセス面上のパッド接点２２１はプ
ローブ２２２と電気的に接触している。プローブ２２２
はプローブ・リング２２４および事前配線基板２２６を
介して、テスト装置（図示せず）に接続された多重ワイ
ヤ・バンドル２２８に結合しており、テスト装置はモジ
ュールへ印加される信号レベルおよびテスト・パターン
を生成する。テスト構造２２０のプローブ２２２は「コ
ブラ・プローブ・アレイ」などのコンタクタ・アセンブ
リからなっていることができる。この構造については、
米国特許第４０２７９３５号に詳細に記載されている。
【００３４】図１１のテスト構造の好ましい変形が図１
２において構造２２０'として具体化されている。構造
２２０'はモジュール４０のテストを容易とする能動テ
スト回路を有している半導体デバイス・チップ２３２を
含んでいる。モジュール４０のアクセス面上の接点パッ
ド２２１は、この実施の形態においては、チップ２３２
の接点パッド（図示せず）と直接電気的に接続されてい
る。チップ２３２はワイヤボンド２３４によってセラミ
ック基板２３０に取り付けられ、これに電気的に接続さ
れている。この基板２３０は次いで、比較的単純なテス
ト装置（図示せず）への多重同軸ワイヤ・バンドル接続
または個別ワイヤ・バンドル接続２２８'を備えたより
大きな基板２２２'にピン接続２３１されている。モジ
ュール４０を半田バンプ２２１のリフローによってテス
ト構造に接続し、かつ後で同様にして取り外すことがで
きる。圧着手段などのその他の一時的な接続手段も可能
である。
【００３５】さらに他のテスト構造２２０"を図１３に
示す。この構造２２０"は図１２の構造２２０'とほぼ同
一であるが、図１２の単一の集積回路チップ２３２が複
数の集積回路チップからなるモジュール２４０で置き換
えられている点が異なっている。テスト対象のモジュー
ル４０のアクセス面上の接点パッド２２１は、モジュー
ル２４０の露出面上の対応する接点パッドと電気的に接
続されている。モジュール２４０は基板２４２へワイヤ
ボンド２４６によって接続され、それ故、ピン２４４、
事前配線基板２２２"、およびワイヤ・バンドル２２８"
を介してテスタ装置（図示せず）へ接続される。
【００３６】テスタ・チップないしモジュールが含んで
いることのできる機能は、パターン生成、電力入出力制
御、事象ロギング、欠陥ダイの電気的スペアリングなど
である。したがって、比較的単純なテスト装置コントロ
ーラが考えられる。さらに、テスタの能動回路は電力レ
ベル、電圧、極性などを調整する制御信号を多重化し
て、テスト装置への電気的接続を最小限とする機能を有
していることができる。
【００３７】要約すると、当分野の技術者には上記した
ところから、各種の方法および装置を本明細書で提示し
たが、これらがすべて積層チップのスタックのモジュー
ル・レベルでのバーンイン・ストレス付加およびテスト
を対象としていることが理解されよう。モジュール・レ
ベルで脱着自在なテスト相互接続配線を使用することに
よって、外部テスト・コントローラへの必要な入出力接
続が大幅に削減され、これはバーンイン取付け具の複雑
度が対応して少なくなるため主要な利点となる。したが
って、バーンイン取付け具は作成および保守を廉価に行
え、しかも再使用可能となる。提示した方法は拡張テス
ト、ならびにバーンイン・ストレス付加およびテストに
適用可能である。さらに、バーンイン・ストレス付加お
よびテストをオーブンを使用することなく、廉価に達成
することができる。大幅なコスト削減の利点が提示した
廉価な取付け具およびチップ同時テスト手法によって達
成される。最後に、マルチチップ・モジュールの改善さ
れたポスト・バーンイン歩留まりを達成することができ
る。
【００３８】本発明をいくつかの好ましい実施の形態に
したがって本明細書で詳細に説明してきたが、多くの改
変および変更を当分野の技術者が行うこともできよう。
たとえば、当分野の技術者には、本明細書で提示した新
規なテスタの実施の形態を、記載したマルチチップ・モ
ジュールではなく、単一の集積回路に簡単に用いること
ができることが認識されよう。したがって、首記の特許
請求の範囲は本発明の真の精神および範囲に属するすべ
てのこのような改変形および変更を対象とすることを意
図したものである。
【００３９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４０】（１）複数の半導体チップを有するマルチ
チップ・モジュールをテストする方法において、（ａ）
暫定相互接続配線をマルチチップ・モジュールに接続し
て、マルチチップ・モジュール内の少なくとも数個の半
導体チップを電気的に相互接続し、これらのテストを容
易とするステップと、（ｂ）前記暫定相互接続配線を用
いてマルチチップ・モジュール内の少なくとも数個の半
導体チップを同時に電気的にテストするステップと、
（ｃ）前記同時電気的テスト・ステップ（ｂ）後に暫定
相互接続配線をマルチチップ・モジュールから取り外す
ステップとからなる方法。 （２）前記同時電気的テスト・ステップ（ｂ）が前記の
少なくとも数個の半導体チップを電気的欠陥に関して同
時に電気的に選別することを含んでいる方法であって、
前記ステップ（ｂ）において電気的欠陥が判明しない場
合には、前記暫定相互接続配線を用いてマルチチップ・
モジュールの少なくとも数個の半導体チップにバーンイ
ン・ストレスをかけ、同時にテストすることをさらに含
んでいることを特徴とする、上記（１）に記載の方法。 （３）前記ステップ（ａ）がマルチチップ・モジュール
のアクセス面上に暫定相互接続配線を形成することを含
んでいる方法であって、前記ステップ（ｂ）において電
気的欠陥が判明した場合には、アクセス面上の前記暫定
相互接続配線を再加工して、前記電気的欠陥を排除する
ことをさらに含んでいることを特徴とする、上記（１）
に記載の方法。 （４）前記ステップ（ａ）がマルチチップ・モジュール
のアクセス面上に暫定相互接続配線を形成することを含
んでおり、前記ステップ（ｂ）において電気的欠陥が判
明した場合には、電気的欠陥の箇所を特定することをさ
らに含んでいる方法であって、電気的欠陥をアクセス面
上の前記暫定相互接続配線から電気的に分離し、その
後、前記暫定相互接続配線を使用してマルチチップ・モ
ジュールの前記の少なくとも数個の半導体チップにバー
ンイン・ストレスをかけ、これらのチップを同時にテス
トすることをさらに含んでいることを特徴とする、上記
（１）に記載の方法。 （５）前記ステップ（ａ）がマルチチップ・モジュール
のアクセス面上に暫定相互接続配線を形成することを含
んでおり、前記ステップ（ｃ）が暫定相互接続配線をア
クセス面から部分的にだけ除去することを含んでいる方
法であって、前記暫定相互接続配線の除去されていない
部分を前記マルチチップ・モジュールのアクセス面上の
最終貼付配線として用いることをさらに含んでいること
を特徴とする、上記（１）に記載の方法。 （６）前記ステップ（ｃ）後に最終貼付配線をマルチチ
ップ・モジュールのアクセス面に施すことをさらに含ん
でいることを特徴とする、上記（１）に記載の方法。 （７）前記ステップ（ａ）がマルチチップ・モジュール
のアクセス面上に接点パッドのパターンを施すことをさ
らに含んでおり、各接点パッドがマルチチップ・モジュ
ール内の半導体チップからの転送配線へ電気的に接続さ
れており、前記暫定相互接続配線がマルチチップ・モジ
ュールに接続されて、前記接点パッドの少なくとも数個
において電気的に相互接続していることを特徴とする、
上記（１）に記載の方法。 （８）前記暫定相互接続配線が基板によって支持されて
おり、前記ステップ（ａ）が前記基板をマルチチップ・
モジュールのアクセス面上の接点パッドの前記パターン
に結合することを含んでいることを特徴とする、上記
（７）に記載の方法。 （９）複数の半導体チップを有するマルチチップ・モジ
ュールをテストする方法において、（ａ）マルチチップ
・モジュールの電気的テストを容易とするためにマルチ
チップ・モジュールのアクセス面上に、マルチチップ・
モジュール内の半導体チップからの関連する転送配線に
各々が電気的に接続されている接点パッドを形成するス
テップと、（ｂ）関連する転送配線への各接点パッドの
電気的接続をテストするステップと、（ｃ）前記ステッ
プ（ｂ）後に、前記接点パッドの少なくとも数個に同時
に電気的に接続することによって、マルチチップ・モジ
ュールの少なくとも数個の半導体チップにバーンイン・
ストレスをかけ、これらを同時にテストするステップと
からなる方法。 （１０）前記ステップ（ｃ）の前に、前記ステップ
（ｂ）中に電気的欠陥が判明した場合に、マルチチップ
・モジュールのアクセス面上の接点パッドを再加工し、
次いで、前記テスト・ステップ（ｂ）を反復することを
さらに含んでいることを特徴とする、上記（９）に記載
の方法。 （１１）前記ステップ（ｃ）が前記マルチチップ・モジ
ュールにストレスをかけ、これをテストするバーンイン
／テスト取付け具を用いることを含んでいる方法であっ
て、前記マルチチップ・モジュールでの機能的障害の検
出時に前記ステップ（ｃ）の後で前記マルチチップ・モ
ジュールのスペアリングを行うことをさらに含んでいる
ことを特徴とする、上記（１０）に記載の方法。 （１２）前記スペアリング後にマルチチップ・モジュー
ルのアクセス面に最終貼付配線を施すことをさらに含ん
でおり、前記最終貼付配線が前記ステップ（ａ）におい
て前記アクセス面に形成された前記接点パッドの少なく
とも数個を用いることを特徴とする、上記（１１）に記
載の方法。 （１３）前記ステップ（ｂ）中に電気的欠陥が判明した
場合に、前記ステップ（ｂ）が電気的障害に関連する接
点パッドおよび半導体チップを特定することをさらに含
んでいる方法であって、前記ステップ（ｃ）の前に、電
気的欠陥に関連する接点パッドおよび半導体チップを電
気的に絶縁することをさらに含んでいることを特徴とす
る、上記（９）に記載の方法。 （１４）前記マルチチップ・モジュールの前記バーンイ
ン・ストレス付加およびテスト中に判明した前記マルチ
チップ・モジュールの機能的障害を特定する歩留まりマ
ップを作成することをさらに含んでいることを特徴とす
る、上記（９）に記載の方法。 （１５）前記ステップ（ｂ）中に電気的欠陥が判明した
場合に、前記ステップ（ｂ）が電気的障害に関連する接
点パッドおよび半導体チップを特定することをさらに含
んでおり、前記ステップ（ｃ）がバーンイン／テスト取
付け具内で前記マルチチップ・モジュールを電気的に接
続することを含んでいる方法であって、前記ステップ
（ｃ）の前に、前記バーンイン／テスト取付け具を調整
して、電気的欠陥に関連する前記マルチチップ・モジュ
ールのアクセス面上の接点パッドへの前記バーンイン／
テスト取付け具の電気的接続をブロックすることをさら
に含んでいることを特徴とする、上記（９）に記載の方
法。 （１６）前記バーンイン・ストレス付加およびテスト後
に前記マルチチップ・モジュールをスペアリングして、
前記ステップ（ｂ）中に判明した電気的欠陥または前記
バーンイン・ストレス付加およびテスト・ステップ
（ｃ）中に特定された機能的障害を分離することをさら
に含んでおり、前記スペアリングが前記マルチチップ・
モジュールのアクセス面上に最終貼付配線を形成するこ
とを含んでいることを特徴とする、上記（１５）に記載
の方法。 （１７）能動回路を備えた複数の半導体デバイス・チッ
プを有するマルチチップ・モジュールをテストする方法
において、（ａ）マルチチップ・モジュールの同時テス
トを容易とする相互接続配線を有するテスト基板を設け
るステップと、（ｂ）マルチチップ・モジュールとテス
ト基板を暫定的に電気的に接続し、テスト基板への相互
接続配線がマルチチップ・モジュール内の能動回路を備
えた少なくとも数個の半導体デバイス・チップを電気的
に相互接続するようにするステップと、（ｃ）テスト基
板を介して、これによって相互接続された能動回路を備
えた少なくとも数個の半導体デバイス・チップを同時に
テストするステップと、（ｄ）前記同時テスト・ステッ
プ（ｃ）の後マルチチップ・モジュールとテスト基板と
の接続を取り外すステップとからなる方法。 （１８）前記ステップ（ｂ）がマルチチップ・モジュー
ルとテスト基板を暫定的に電気的に接続し、テスト基板
への相互接続配線が能動回路を備えた前記複数の半導体
デバイス・チップのすべての半導体デバイス・チップを
電気的に相互接続するようにし、前記ステップ（ｃ）が
テスト基板を介して、能動回路を備えた複数の半導体デ
バイス・チップのすべての半導体デバイス・チップを同
時にテストすることを含んでいることを特徴とする、上
記（１７）に記載の方法。 （１９）前記ステップ（ｂ）がマルチチップ・モジュー
ルとテスト基板を暫定的に電気的に接続するために１：
１プローブ・アレイを用いることを含んでいることを特
徴とする、上記（１８）に記載の方法。 （２０）前記同時テスト・ステップ（ｃ）を容易とする
ためのテスタ回路を設けることをさらに含んでおり、前
記ステップ（ｂ）が前記テスタ回路を前記マルチチップ
・モジュールと前記テスト基板との間に電気的に結合す
ることを含んでいることを特徴とする、上記（１７）に
記載の方法。 （２１）前記テスタ回路を半導体テスト・チップ、また
は複数の半導体テスト・チップからなるテスト・モジュ
ールのいずれかに設けることからなっていることを特徴
とする、上記（２０）に記載の方法。 （２２）複数の集積回路チップを有するマルチチップ・
モジュールにバーンイン・ストレスをかけ、これをテス
トする取付け具において、マルチチップ・モジュール内
の少なくとも数個の集積回路チップのバーンイン・スト
レス付加および同時テストを容易とするように前記マル
チチップ・モジュールのアクセス面上の導電性パターン
に電気的に接続するように事前構成された配線を有する
テスト基板アセンブリと、マルチチップ・モジュールの
エッジと無関係に、マルチチップ・モジュールのアクセ
ス面上の導電性パターンをテスト基板アセンブリの前記
配線と整合させる整合構造とからなる取付け具。 （２３）前記テスト基板アセンブリが１：１プローブ・
アレイとテスト相互接続基板とからなっており、前記整
合構造がマルチチップ・モジュールのアクセス面上の導
電性パターンを前記１：１プローブ・アレイに、また前
記１：１プローブ・アレイを前記テスト相互接続基板に
整合させ、前記テスト相互接続基板がマルチチップ・モ
ジュールの少なくとも数個の集積回路チップを相互接続
して、マルチチップ・モジュールの少なくとも数個の集
積回路チップのバーンイン・ストレス付加および同時テ
ストを容易とする配線を含んでいることを特徴とする、
上記（２２）に記載の取付け具。 （２４）前記整合構造が前記マルチチップ・モジュール
のアクセス面上の前記導電性パターンを前記１：１プロ
ーブ・アレイに関して位置決めする複数の調節可能なモ
ジュール係合部材を有する整合カラーからなっているこ
とを特徴とする、上記（２３）に記載の取付け具。 （２５）前記マルチチップ・モジュールのバーンイン・
ストレス付加のための温度制御アセンブリをさらに含ん
でおり、前記整合構造がマルチチップ・モジュールのア
クセス面上の導電性パターンをテスト基板アセンブリに
整合させたときに、前記温度制御アセンブリが前記マル
チチップ・モジュールと熱接触することを特徴とする、
上記（２４）に記載の取付け具。 （２６）前記整合カラー、１：１プローブ・アレイ、テ
スト相互接続基板および温度制御アセンブリの各々が、
内部に前記マルチチップ・モジュールが配置された前記
整合カラー、１：１プローブ・アレイ、テスト相互接続
基板および温度制御アセンブリが予め画定された関係で
スタックされたときに整合するように配置された開口を
含んでいる取付け具であって、前記開口を貫通し、前記
テスト整合カラー、１：１プローブ・アレイ、テスト相
互接続基板、および温度制御アセンブリをこれらが前記
の予め画定された関係でスタックされたときに、一定の
整合状態で保持する大きさになされた整合位置合せ部を
さらに含んでいることを特徴とする、上記（２５）に記
載の取付け具。 （２７）前記整合カラー内に前記マルチチップ・モジュ
ールを位置決めする整合補助具と組み合わせて、前記の
複数の調節可能モジュール係合部材を使用し、内部に前
記マルチチップ・モジュールが配置された前記整合カラ
ーが前記取付け具内に配置されたときに、前記マルチチ
ップ・モジュールの前記アクセス面上の前記導電性パタ
ーンが前記１：１プローブ・アレイと整合するようにす
ることをさらに含んでいることを特徴とする、上記（２
４）に記載の取付け具。 （２８）前記１：１プローブ・アレイと該プローブ・ア
レイよりも断面積が大きい前記テスト相互接続基板の間
に、前記１：１プローブ・アレイと前記テスト相互接続
基板を電気的に相互接続するように配置されたエキスパ
ンダ・アレイをさらに含んでおり、かつテスト相互接続
基板、エキスパンダ・アレイおよび１：１プローブ・ア
レイを介したマルチチップ・モジュールのアクセス面上
の導電性パターンの一部への電気的接続がブロックされ
るように、前記エキスパンダ・アレイの導電性構造と前
記テスト相互接続基板の導電性構造とを選択的に電気的
に絶縁する手段をさらに含んでいることを特徴とする、
上記（２４）に記載の取付け具。 （２９）上記（２２）の取付け具を使用してマルチチッ
プ・モジュールにバーンイン・ストレスをかけ、これを
テストする方法において、（ａ）マルチチップ・モジュ
ールのアクセス面上の導電性パターンがテスト基板アセ
ンブリの前記配線に電気的に結合されるように前記マル
チチップ・モジュールを前記取付け具内で整合させるス
テップと、（ｂ）テスト基板アセンブリを介してマルチ
チップ・モジュールに信号を与えることによって、マル
チチップ・モジュールの少なくとも数個の半導体チップ
にバーンイン・ストレスをかけ、これらを同時にテスト
するステップとからなる方法。 （３０）複数の半導体チップとアクセス面上の導電性パ
ターンとを有するマルチチップ・モジュールのテストを
容易とする取付け具において、外部テスト制御装置に電
気的に結合するテスト相互接続基板と、前記テスト相互
接続基板に電気的に接続され、これに取り付けられた半
導体テスタ装置とからなり、前記半導体テスタ装置がそ
の露出面上に導電性アレイを有しており、前記導電性ア
レイが前記マルチチップ・モジュールのアクセス面上の
前記導電性パターンに電気的に接続するように事前構成
されており、マルチチップ・モジュールの前記導電性パ
ターンが半導体テスタ装置の前記導電性アレイに電気的
に接続され、かつ前記テスト相互接続基板が外部テスト
制御装置に電気的に結合されたときに、前記外部テスト
制御装置によるマルチチップ・モジュールの複数の半導
体チップの同時テストを容易とする能動回路を、前記半
導体テスタ装置が含んでいる取付け具。 （３１）前記半導体テスタ装置が前記テスト相互接続基
板に積層されており、かつ半導体チップ、または複数の
半導体チップを含むマルチチップ・モジュールのいずれ
かを含んでいることを特徴とする、上記（３０）に記載
の取付け具。
【図面の簡単な説明】
【図１】基本的な従来のマルチチップ・パッケージの分
解斜視図である。
【図２】本発明によるマルチチップ・モジュール・テス
トおよび貼付パッケージの概観図である。
【図３】本発明によるマルチチップ・モジュール・テス
トの実施の形態の１つの流れ図である。
【図４】本発明によるマルチチップ・モジュール・テス
トの他の実施の形態の流れ図である。
【図５】図４のマルチチップ・モジュール・テストの実
施の形態を実施する際に有用なバーンイン／テスト取付
け具の実施の形態の１つの立面図である。
【図６】本発明による整合補助具を使用して図５の整合
カラー内に配置されたマルチチップ・モジュールの平面
図である。
【図７】線Ａ−Ａに沿って取った図６のアセンブリの断
面図である。
【図８】本発明によるマルチチップ・モジュール・テス
トのさらに他の実施の形態の流れ図である。
【図９】図８のテスト・プロセスを実施する際に有用な
バーンイン／テスト取付け具の一部の一部分解立面図で
ある。
【図１０】本発明によるマルチチップ・モジュール・テ
ストのさらに他の実施の形態の流れ図である。
【図１１】本発明によるマルチチップ・モジュール・テ
スト取付け具の他の実施の形態の立面図である。
【図１２】能動回路を備えたテスト・チップを用いた図
１１のマルチチップ・モジュール・テスト取付け具の改
変した実施の形態の立面図である。
【図１３】マルチチップ・モジュールのテストを容易と
する能動回路を備えたテスト・モジュールを用いた図１
１のマルチチップ・モジュール・テスト取付け具の他の
実施の形態の立面図である。
【符号の説明】
３０ 半導体デバイス・チップ ３２ 転送配線 ３４ エッジ面 ４０ マルチチップ・モジュール ４２ エッジ面 ４４ 導電性テスト・パターン ４６ 端子接点 ４８ 貼付金属 ５０ キャリア ５１ モジュール対向面 ５２ ピン ５４ マルチチップ・パッケージ
フロントページの続き (72)発明者 ケネス・エドワード・ベイルスタイン、ジ ュニア アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ウォルデン・ウ ッド 11 (72)発明者 クロード・ルイス・バーチン アメリカ合衆国05403 バーモント州サウ ス・バーリントン ファーサント・ウェイ 33 (72)発明者 デニス・チャールズ・デュボア アメリカ合衆国12578 ニューヨーク州ソ ルト・ポイント ボックス122エイ ルー ト82 アール・アール・ナンバー１ (72)発明者 ウェイン・ジョン・ハウウェル アメリカ合衆国05495 バーモント州ウィ リストンタマラック・ドライブ ４ (72)発明者 ゴードン・アーサー・ケリー、ジュニア アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ヒルクレスト・ ロード １ (72)発明者 クリストファー・ポウル・ミラー アメリカ合衆国05489 バーモント州アン ダーヒルボックス7740 アール・アール・ ナンバー１ (72)発明者 ディビッド・ジェイコブ・パールマン アメリカ合衆国12590 ニューヨーク州ワ ッピンジャー・フォール ネビル・ロード ７ (72)発明者 グスタフ・シュロット アメリカ合衆国78750 テキサス州オース チン スパイスウッド・パークウェイ 11101 (72)発明者 エドマンド・ジュリス・スプローギス アメリカ合衆国05489 バーモント州アン ダーヒルボックス340 アール・アール・ ナンバー１ (72)発明者 ジョディ・ジョン・ヴァンホーン アメリカ合衆国05489 バーモント州アン ダーヒルボックス1170 アール・ディー・ ナンバー１

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】複数の半導体チップを有するマルチチップ
    ・モジュールをテストする方法において、 （ａ）暫定相互接続配線をマルチチップ・モジュールに
    接続して、マルチチップ・モジュール内の少なくとも数
    個の半導体チップを電気的に相互接続し、これらのテス
    トを容易とするステップと、 （ｂ）前記暫定相互接続配線を用いてマルチチップ・モ
    ジュール内の少なくとも数個の半導体チップを同時に電
    気的にテストするステップと、 （ｃ）前記同時電気的テスト・ステップ（ｂ）後に暫定
    相互接続配線をマルチチップ・モジュールから取り外す
    ステップとからなる方法。
  2. 【請求項２】前記同時電気的テスト・ステップ（ｂ）が
    前記の少なくとも数個の半導体チップを電気的欠陥に関
    して同時に電気的に選別することを含んでいる方法であ
    って、前記ステップ（ｂ）において電気的欠陥が判明し
    ない場合には、前記暫定相互接続配線を用いてマルチチ
    ップ・モジュールの少なくとも数個の半導体チップにバ
    ーンイン・ストレスをかけ、同時にテストすることをさ
    らに含んでいることを特徴とする、請求項１に記載の方
    法。
  3. 【請求項３】前記ステップ（ａ）がマルチチップ・モジ
    ュールのアクセス面上に暫定相互接続配線を形成するこ
    とを含んでいる方法であって、前記ステップ（ｂ）にお
    いて電気的欠陥が判明した場合には、アクセス面上の前
    記暫定相互接続配線を再加工して、前記電気的欠陥を排
    除することをさらに含んでいることを特徴とする、請求
    項１に記載の方法。
  4. 【請求項４】前記ステップ（ａ）がマルチチップ・モジ
    ュールのアクセス面上に暫定相互接続配線を形成するこ
    とを含んでおり、前記ステップ（ｂ）において電気的欠
    陥が判明した場合には、電気的欠陥の箇所を特定するこ
    とをさらに含んでいる方法であって、電気的欠陥をアク
    セス面上の前記暫定相互接続配線から電気的に分離し、
    その後、前記暫定相互接続配線を使用してマルチチップ
    ・モジュールの前記の少なくとも数個の半導体チップに
    バーンイン・ストレスをかけ、これらのチップを同時に
    テストすることをさらに含んでいることを特徴とする、
    請求項１に記載の方法。
  5. 【請求項５】前記ステップ（ａ）がマルチチップ・モジ
    ュールのアクセス面上に暫定相互接続配線を形成するこ
    とを含んでおり、前記ステップ（ｃ）が暫定相互接続配
    線をアクセス面から部分的にだけ除去することを含んで
    いる方法であって、前記暫定相互接続配線の除去されて
    いない部分を前記マルチチップ・モジュールのアクセス
    面上の最終貼付配線として用いることをさらに含んでい
    ることを特徴とする、請求項１に記載の方法。
  6. 【請求項６】前記ステップ（ｃ）後に最終貼付配線をマ
    ルチチップ・モジュールのアクセス面に施すことをさら
    に含んでいることを特徴とする、請求項１に記載の方
    法。
  7. 【請求項７】前記ステップ（ａ）がマルチチップ・モジ
    ュールのアクセス面上に接点パッドのパターンを施すこ
    とをさらに含んでおり、各接点パッドがマルチチップ・
    モジュール内の半導体チップからの転送配線へ電気的に
    接続されており、前記暫定相互接続配線がマルチチップ
    ・モジュールに接続されて、前記接点パッドの少なくと
    も数個において電気的に相互接続していることを特徴と
    する、請求項１に記載の方法。
  8. 【請求項８】前記暫定相互接続配線が基板によって支持
    されており、前記ステップ（ａ）が前記基板をマルチチ
    ップ・モジュールのアクセス面上の接点パッドの前記パ
    ターンに結合することを含んでいることを特徴とする、
    請求項７に記載の方法。
  9. 【請求項９】複数の半導体チップを有するマルチチップ
    ・モジュールをテストする方法において、 （ａ）マルチチップ・モジュールの電気的テストを容易
    とするためにマルチチップ・モジュールのアクセス面上
    に、マルチチップ・モジュール内の半導体チップからの
    関連する転送配線に各々が電気的に接続されている接点
    パッドを形成するステップと、 （ｂ）関連する転送配線への各接点パッドの電気的接続
    をテストするステップと、 （ｃ）前記ステップ（ｂ）後に、前記接点パッドの少な
    くとも数個に同時に電気的に接続することによって、マ
    ルチチップ・モジュールの少なくとも数個の半導体チッ
    プにバーンイン・ストレスをかけ、これらを同時にテス
    トするステップとからなる方法。
  10. 【請求項１０】前記ステップ（ｃ）の前に、前記ステッ
    プ（ｂ）中に電気的欠陥が判明した場合に、マルチチッ
    プ・モジュールのアクセス面上の接点パッドを再加工
    し、次いで、前記テスト・ステップ（ｂ）を反復するこ
    とをさらに含んでいることを特徴とする、請求項９に記
    載の方法。
  11. 【請求項１１】前記ステップ（ｃ）が前記マルチチップ
    ・モジュールにストレスをかけ、これをテストするバー
    ンイン／テスト取付け具を用いることを含んでいる方法
    であって、前記マルチチップ・モジュールでの機能的障
    害の検出時に前記ステップ（ｃ）の後で前記マルチチッ
    プ・モジュールのスペアリングを行うことをさらに含ん
    でいることを特徴とする、請求項１０に記載の方法。
  12. 【請求項１２】前記スペアリング後にマルチチップ・モ
    ジュールのアクセス面に最終貼付配線を施すことをさら
    に含んでおり、前記最終貼付配線が前記ステップ（ａ）
    において前記アクセス面に形成された前記接点パッドの
    少なくとも数個を用いることを特徴とする、請求項１１
    に記載の方法。
  13. 【請求項１３】前記ステップ（ｂ）中に電気的欠陥が判
    明した場合に、前記ステップ（ｂ）が電気的障害に関連
    する接点パッドおよび半導体チップを特定することをさ
    らに含んでいる方法であって、前記ステップ（ｃ）の前
    に、電気的欠陥に関連する接点パッドおよび半導体チッ
    プを電気的に絶縁することをさらに含んでいることを特
    徴とする、請求項９に記載の方法。
  14. 【請求項１４】前記マルチチップ・モジュールの前記バ
    ーンイン・ストレス付加およびテスト中に判明した前記
    マルチチップ・モジュールの機能的障害を特定する歩留
    まりマップを作成することをさらに含んでいることを特
    徴とする、請求項９に記載の方法。
  15. 【請求項１５】前記ステップ（ｂ）中に電気的欠陥が判
    明した場合に、前記ステップ（ｂ）が電気的障害に関連
    する接点パッドおよび半導体チップを特定することをさ
    らに含んでおり、前記ステップ（ｃ）がバーンイン／テ
    スト取付け具内で前記マルチチップ・モジュールを電気
    的に接続することを含んでいる方法であって、前記ステ
    ップ（ｃ）の前に、前記バーンイン／テスト取付け具を
    調整して、電気的欠陥に関連する前記マルチチップ・モ
    ジュールのアクセス面上の接点パッドへの前記バーンイ
    ン／テスト取付け具の電気的接続をブロックすることを
    さらに含んでいることを特徴とする、請求項９に記載の
    方法。
  16. 【請求項１６】前記バーンイン・ストレス付加およびテ
    スト後に前記マルチチップ・モジュールをスペアリング
    して、前記ステップ（ｂ）中に判明した電気的欠陥また
    は前記バーンイン・ストレス付加およびテスト・ステッ
    プ（ｃ）中に特定された機能的障害を分離することをさ
    らに含んでおり、前記スペアリングが前記マルチチップ
    ・モジュールのアクセス面上に最終貼付配線を形成する
    ことを含んでいることを特徴とする、請求項１５に記載
    の方法。
  17. 【請求項１７】能動回路を備えた複数の半導体デバイス
    ・チップを有するマルチチップ・モジュールをテストす
    る方法において、 （ａ）マルチチップ・モジュールの同時テストを容易と
    する相互接続配線を有するテスト基板を設けるステップ
    と、 （ｂ）マルチチップ・モジュールとテスト基板を暫定的
    に電気的に接続し、テスト基板への相互接続配線がマル
    チチップ・モジュール内の能動回路を備えた少なくとも
    数個の半導体デバイス・チップを電気的に相互接続する
    ようにするステップと、 （ｃ）テスト基板を介して、これによって相互接続され
    た能動回路を備えた少なくとも数個の半導体デバイス・
    チップを同時にテストするステップと、 （ｄ）前記同時テスト・ステップ（ｃ）の後マルチチッ
    プ・モジュールとテスト基板との接続を取り外すステッ
    プとからなる方法。
  18. 【請求項１８】前記ステップ（ｂ）がマルチチップ・モ
    ジュールとテスト基板を暫定的に電気的に接続し、テス
    ト基板への相互接続配線が能動回路を備えた前記複数の
    半導体デバイス・チップのすべての半導体デバイス・チ
    ップを電気的に相互接続するようにし、前記ステップ
    （ｃ）がテスト基板を介して、能動回路を備えた複数の
    半導体デバイス・チップのすべての半導体デバイス・チ
    ップを同時にテストすることを含んでいることを特徴と
    する、請求項１７に記載の方法。
  19. 【請求項１９】前記ステップ（ｂ）がマルチチップ・モ
    ジュールとテスト基板を暫定的に電気的に接続するため
    に１：１プローブ・アレイを用いることを含んでいるこ
    とを特徴とする、請求項１８に記載の方法。
  20. 【請求項２０】前記同時テスト・ステップ（ｃ）を容易
    とするためのテスタ回路を設けることをさらに含んでお
    り、前記ステップ（ｂ）が前記テスタ回路を前記マルチ
    チップ・モジュールと前記テスト基板との間に電気的に
    結合することを含んでいることを特徴とする、請求項１
    ７に記載の方法。
  21. 【請求項２１】前記テスタ回路を半導体テスト・チッ
    プ、または複数の半導体テスト・チップからなるテスト
    ・モジュールのいずれかに設けることからなっているこ
    とを特徴とする、請求項２０に記載の方法。
  22. 【請求項２２】複数の集積回路チップを有するマルチチ
    ップ・モジュールにバーンイン・ストレスをかけ、これ
    をテストする取付け具において、 マルチチップ・モジュール内の少なくとも数個の集積回
    路チップのバーンイン・ストレス付加および同時テスト
    を容易とするように前記マルチチップ・モジュールのア
    クセス面上の導電性パターンに電気的に接続するように
    事前構成された配線を有するテスト基板アセンブリと、 マルチチップ・モジュールのエッジと無関係に、マルチ
    チップ・モジュールのアクセス面上の導電性パターンを
    テスト基板アセンブリの前記配線と整合させる整合構造
    とからなる取付け具。
  23. 【請求項２３】前記テスト基板アセンブリが１：１プロ
    ーブ・アレイとテスト相互接続基板とからなっており、
    前記整合構造がマルチチップ・モジュールのアクセス面
    上の導電性パターンを前記１：１プローブ・アレイに、
    また前記１：１プローブ・アレイを前記テスト相互接続
    基板に整合させ、前記テスト相互接続基板がマルチチッ
    プ・モジュールの少なくとも数個の集積回路チップを相
    互接続して、マルチチップ・モジュールの少なくとも数
    個の集積回路チップのバーンイン・ストレス付加および
    同時テストを容易とする配線を含んでいることを特徴と
    する、請求項２２に記載の取付け具。
  24. 【請求項２４】前記整合構造が前記マルチチップ・モジ
    ュールのアクセス面上の前記導電性パターンを前記１：
    １プローブ・アレイに関して位置決めする複数の調節可
    能なモジュール係合部材を有する整合カラーからなって
    いることを特徴とする、請求項２３に記載の取付け具。
  25. 【請求項２５】前記マルチチップ・モジュールのバーン
    イン・ストレス付加のための温度制御アセンブリをさら
    に含んでおり、前記整合構造がマルチチップ・モジュー
    ルのアクセス面上の導電性パターンをテスト基板アセン
    ブリに整合させたときに、前記温度制御アセンブリが前
    記マルチチップ・モジュールと熱接触することを特徴と
    する、請求項２４に記載の取付け具。
  26. 【請求項２６】前記整合カラー、１：１プローブ・アレ
    イ、テスト相互接続基板および温度制御アセンブリの各
    々が、内部に前記マルチチップ・モジュールが配置され
    た前記整合カラー、１：１プローブ・アレイ、テスト相
    互接続基板および温度制御アセンブリが予め画定された
    関係でスタックされたときに整合するように配置された
    開口を含んでいる取付け具であって、前記開口を貫通
    し、前記テスト整合カラー、１：１プローブ・アレイ、
    テスト相互接続基板、および温度制御アセンブリをこれ
    らが前記の予め画定された関係でスタックされたとき
    に、一定の整合状態で保持する大きさになされた整合位
    置合せ部をさらに含んでいることを特徴とする、請求項
    ２５に記載の取付け具。
  27. 【請求項２７】前記整合カラー内に前記マルチチップ・
    モジュールを位置決めする整合補助具と組み合わせて、
    前記の複数の調節可能モジュール係合部材を使用し、内
    部に前記マルチチップ・モジュールが配置された前記整
    合カラーが前記取付け具内に配置されたときに、前記マ
    ルチチップ・モジュールの前記アクセス面上の前記導電
    性パターンが前記１：１プローブ・アレイと整合するよ
    うにすることをさらに含んでいることを特徴とする、請
    求項２４に記載の取付け具。
  28. 【請求項２８】前記１：１プローブ・アレイと該プロー
    ブ・アレイよりも断面積が大きい前記テスト相互接続基
    板の間に、前記１：１プローブ・アレイと前記テスト相
    互接続基板を電気的に相互接続するように配置されたエ
    キスパンダ・アレイをさらに含んでおり、かつテスト相
    互接続基板、エキスパンダ・アレイおよび１：１プロー
    ブ・アレイを介したマルチチップ・モジュールのアクセ
    ス面上の導電性パターンの一部への電気的接続がブロッ
    クされるように、前記エキスパンダ・アレイの導電性構
    造と前記テスト相互接続基板の導電性構造とを選択的に
    電気的に絶縁する手段をさらに含んでいることを特徴と
    する、請求項２４に記載の取付け具。
  29. 【請求項２９】請求項２２の取付け具を使用してマルチ
    チップ・モジュールにバーンイン・ストレスをかけ、こ
    れをテストする方法において、 （ａ）マルチチップ・モジュールのアクセス面上の導電
    性パターンがテスト基板アセンブリの前記配線に電気的
    に結合されるように前記マルチチップ・モジュールを前
    記取付け具内で整合させるステップと、 （ｂ）テスト基板アセンブリを介してマルチチップ・モ
    ジュールに信号を与えることによって、マルチチップ・
    モジュールの少なくとも数個の半導体チップにバーンイ
    ン・ストレスをかけ、これらを同時にテストするステッ
    プとからなる方法。
  30. 【請求項３０】複数の半導体チップとアクセス面上の導
    電性パターンとを有するマルチチップ・モジュールのテ
    ストを容易とする取付け具において、 外部テスト制御装置に電気的に結合するテスト相互接続
    基板と、 前記テスト相互接続基板に電気的に接続され、これに取
    り付けられた半導体テスタ装置とからなり、前記半導体
    テスタ装置がその露出面上に導電性アレイを有してお
    り、前記導電性アレイが前記マルチチップ・モジュール
    のアクセス面上の前記導電性パターンに電気的に接続す
    るように事前構成されており、マルチチップ・モジュー
    ルの前記導電性パターンが半導体テスタ装置の前記導電
    性アレイに電気的に接続され、かつ前記テスト相互接続
    基板が外部テスト制御装置に電気的に結合されたとき
    に、前記外部テスト制御装置によるマルチチップ・モジ
    ュールの複数の半導体チップの同時テストを容易とする
    能動回路を、前記半導体テスタ装置が含んでいる取付け
    具。
  31. 【請求項３１】前記半導体テスタ装置が前記テスト相互
    接続基板に積層されており、かつ半導体チップ、または
    複数の半導体チップを含むマルチチップ・モジュールの
    いずれかを含んでいることを特徴とする、請求項３０に
    記載の取付け具。
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