JPH09148581A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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Abstract
(57)【要約】
【課題】 多結晶シリコン薄膜トランジスタのｎ+ 層お
よびｐ+ 層の形成において、リンまたはボロン等の不純
物は、その後の熱プロセスでチャネルに向かって、横方
向に拡散するという問題がある。また、ゲート絶縁膜と
真性半導体層の界面準位密度が単結晶シリコンの場合に
比べて多いため、ｎ+ 層およびｐ+ 層で不純物の界面拡
散が起こるという問題がある。 【解決手段】 基板１上に、多結晶シリコン膜２、ゲー
ト絶縁膜３、ゲート電極４を成膜し、アルミ陽極酸化膜
５でオフセットをつける。ゲート電極４をマスクにし
て、水素を注入して水素含有層６を形成する。この水素
を用いて３００〜４５０℃の温度で１時間以上の加熱を
行って水素化する。次に、リンまたはボロンを注入して
コンタクト層７（ｎ+ またはｐ+ 層）を形成し、エキシ
マレーザーで活性化する。次に、層間絶縁膜８、ソース
・ドレイン電極、保護膜を形成する。
よびｐ+ 層の形成において、リンまたはボロン等の不純
物は、その後の熱プロセスでチャネルに向かって、横方
向に拡散するという問題がある。また、ゲート絶縁膜と
真性半導体層の界面準位密度が単結晶シリコンの場合に
比べて多いため、ｎ+ 層およびｐ+ 層で不純物の界面拡
散が起こるという問題がある。 【解決手段】 基板１上に、多結晶シリコン膜２、ゲー
ト絶縁膜３、ゲート電極４を成膜し、アルミ陽極酸化膜
５でオフセットをつける。ゲート電極４をマスクにし
て、水素を注入して水素含有層６を形成する。この水素
を用いて３００〜４５０℃の温度で１時間以上の加熱を
行って水素化する。次に、リンまたはボロンを注入して
コンタクト層７（ｎ+ またはｐ+ 層）を形成し、エキシ
マレーザーで活性化する。次に、層間絶縁膜８、ソース
・ドレイン電極、保護膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、多結晶シリコン薄
膜を用いた薄膜半導体装置、特に液晶ディスプレイ（以
下、ＬＣＤと略称する）のスイッチング素子、あるいは
周辺駆動回路部に用いられる薄膜半導体装置に関するも
のである。
膜を用いた薄膜半導体装置、特に液晶ディスプレイ（以
下、ＬＣＤと略称する）のスイッチング素子、あるいは
周辺駆動回路部に用いられる薄膜半導体装置に関するも
のである。
【０００２】
【従来の技術】多結晶シリコン薄膜を半導体層として用
いる多結晶シリコン薄膜半導体装置は、近年、薄膜トラ
ンジスタ型液晶表示装置（以下、ＴＦＴ−ＬＣＤと略称
する）において画素トランジスタや周辺駆動回路に用い
られている。多結晶シリコンを半導体層として用いる薄
膜トランジスタは、多結晶シリコン薄膜の物性によっ
て、オフ時のリーク電流が高いという欠点がある。オフ
時のリーク電流の主なメカニズムとして、真性半導体層
とｎ+ 層およびｐ+ 層との接合部において、電界集中に
よるアバランシェ電流が発生する。それを抑えるため
に、オフセット構造あるいはＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造が採用されている。さら
に、多結晶シリコンは特に結晶粒界に多くのダングリン
グボンドと呼ばれる欠陥を持っている。そのような欠陥
により、トランジスタ特性が悪くなるため、水素等のイ
オンでその欠陥を埋めてやる必要がある。この手法は一
般に水素化と呼ばれている。
いる多結晶シリコン薄膜半導体装置は、近年、薄膜トラ
ンジスタ型液晶表示装置（以下、ＴＦＴ−ＬＣＤと略称
する）において画素トランジスタや周辺駆動回路に用い
られている。多結晶シリコンを半導体層として用いる薄
膜トランジスタは、多結晶シリコン薄膜の物性によっ
て、オフ時のリーク電流が高いという欠点がある。オフ
時のリーク電流の主なメカニズムとして、真性半導体層
とｎ+ 層およびｐ+ 層との接合部において、電界集中に
よるアバランシェ電流が発生する。それを抑えるため
に、オフセット構造あるいはＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造が採用されている。さら
に、多結晶シリコンは特に結晶粒界に多くのダングリン
グボンドと呼ばれる欠陥を持っている。そのような欠陥
により、トランジスタ特性が悪くなるため、水素等のイ
オンでその欠陥を埋めてやる必要がある。この手法は一
般に水素化と呼ばれている。
【０００３】多結晶シリコン薄膜トランジスタにおい
て、水素化という手法は下記に示すような方法がある。
下記の方法はいずれもｎ+ 層およびｐ+ 層を形成した後
に水素化を行っている。
て、水素化という手法は下記に示すような方法がある。
下記の方法はいずれもｎ+ 層およびｐ+ 層を形成した後
に水素化を行っている。
【０００４】特公平６−１７８６号公報では、真性半導
体層に水素イオンを打ち込という方法が開示されてい
る。あるいは、特公平３−５７６１３号公報では、水素
雰囲気中で加熱するという方法が開示されている。ある
いは、特公昭６２−４５７１２号公報では、水素プラズ
マ雰囲気中で加熱するという方法が開示されている。特
開平４−５７０９８号公報では、保護膜としてプラズマ
窒化シリコンを形成した後、加熱をするという方法が開
示されている。
体層に水素イオンを打ち込という方法が開示されてい
る。あるいは、特公平３−５７６１３号公報では、水素
雰囲気中で加熱するという方法が開示されている。ある
いは、特公昭６２−４５７１２号公報では、水素プラズ
マ雰囲気中で加熱するという方法が開示されている。特
開平４−５７０９８号公報では、保護膜としてプラズマ
窒化シリコンを形成した後、加熱をするという方法が開
示されている。
【０００５】
【発明が解決しようとする課題】多結晶シリコン薄膜ト
ランジスタのｎ+ 層およびｐ+ 層の形成において、リン
またはボロン等の不純物は質量分離しないイオンシャワ
ードープあるいはイオンインプランテーションの手法を
用いて注入される。そして、注入された不純物は、その
後の熱プロセスでチャネルに向かって、横方向に拡散す
るという問題がある。多結晶シリコンの場合、単結晶と
異なり、結晶粒界が存在する。不純物の拡散係数は結晶
粒内と比較して結晶粒界の方が桁違いに早い。その結
果、多結晶シリコン薄膜トランジスタでは、実効的なオ
フセット長あるいはＬＤＤ長はμｍオーダーで減る。
ランジスタのｎ+ 層およびｐ+ 層の形成において、リン
またはボロン等の不純物は質量分離しないイオンシャワ
ードープあるいはイオンインプランテーションの手法を
用いて注入される。そして、注入された不純物は、その
後の熱プロセスでチャネルに向かって、横方向に拡散す
るという問題がある。多結晶シリコンの場合、単結晶と
異なり、結晶粒界が存在する。不純物の拡散係数は結晶
粒内と比較して結晶粒界の方が桁違いに早い。その結
果、多結晶シリコン薄膜トランジスタでは、実効的なオ
フセット長あるいはＬＤＤ長はμｍオーダーで減る。
【０００６】また、多結晶シリコン薄膜トランジスタで
は、ゲート絶縁膜と真性半導体層の界面準位密度が単結
晶シリコンの場合に比べて多いため、ｎ+ 層およびｐ+
層で不純物の界面拡散が起こる。その結果、チャネル長
の長さが数μｍ以下になると、ゲート電圧−ドレイン電
流特性がｎ−ｃｈの場合はマイナス側へ、ｐ−ｃｈの場
合はプラス側へシフトするという現象が起こる。このよ
うなことから、トランジスタサイズをより小型化するに
は、限界があった。したがって、ｎ+ 層およびｐ+ 層の
形成前に、多結晶シリコン半導体層中の欠陥およびゲー
ト絶縁膜と真性半導体層の欠陥を減らす必要がある。
は、ゲート絶縁膜と真性半導体層の界面準位密度が単結
晶シリコンの場合に比べて多いため、ｎ+ 層およびｐ+
層で不純物の界面拡散が起こる。その結果、チャネル長
の長さが数μｍ以下になると、ゲート電圧−ドレイン電
流特性がｎ−ｃｈの場合はマイナス側へ、ｐ−ｃｈの場
合はプラス側へシフトするという現象が起こる。このよ
うなことから、トランジスタサイズをより小型化するに
は、限界があった。したがって、ｎ+ 層およびｐ+ 層の
形成前に、多結晶シリコン半導体層中の欠陥およびゲー
ト絶縁膜と真性半導体層の欠陥を減らす必要がある。
【０００７】本発明は、上記のような課題を解決するた
めになされたものであり、ｎ+ 層およびｐ+ 層を形成す
る前に、多結晶シリコン半導体層中の欠陥およびゲート
絶縁膜と真性半導体層の欠陥を減らし、注入された不純
物はその後の熱プロセスでチャネルに向かっての横方向
拡散を低減できることにより、オフセット長およびチャ
ネル長を短くできる薄膜トランジスタが作製でき、薄膜
トランジスタの信頼性および特性を向上できる薄膜トラ
ンジスタを提供することを目的とするものである。
めになされたものであり、ｎ+ 層およびｐ+ 層を形成す
る前に、多結晶シリコン半導体層中の欠陥およびゲート
絶縁膜と真性半導体層の欠陥を減らし、注入された不純
物はその後の熱プロセスでチャネルに向かっての横方向
拡散を低減できることにより、オフセット長およびチャ
ネル長を短くできる薄膜トランジスタが作製でき、薄膜
トランジスタの信頼性および特性を向上できる薄膜トラ
ンジスタを提供することを目的とするものである。
【０００８】
【課題を解決するための手段】本発明は、多結晶シリコ
ン薄膜を真性半導体層として用いる薄膜半導体装置の製
造方法において、チャネル層の近傍に水素を打ち込む工
程と、該水素を用いて水素化する工程と、リンまたはボ
ロンを打ち込む工程とにより、ｎ+ 層またはｐ+ 層を形
成することを特徴とする。
ン薄膜を真性半導体層として用いる薄膜半導体装置の製
造方法において、チャネル層の近傍に水素を打ち込む工
程と、該水素を用いて水素化する工程と、リンまたはボ
ロンを打ち込む工程とにより、ｎ+ 層またはｐ+ 層を形
成することを特徴とする。
【０００９】また、本発明は、多結晶シリコン薄膜を真
性半導体層として用いる薄膜半導体装置の製造方法にお
いて、水素を含んだリンまたはボロンを同時に打ち込む
工程と、ｎ+ 層またはｐ+ 層を形成する工程と、該水素
を用いて水素化する工程を有することを特徴とする。
性半導体層として用いる薄膜半導体装置の製造方法にお
いて、水素を含んだリンまたはボロンを同時に打ち込む
工程と、ｎ+ 層またはｐ+ 層を形成する工程と、該水素
を用いて水素化する工程を有することを特徴とする。
【００１０】また、本発明は、前記水素化の工程が、３
００℃〜４５０℃の温度で加熱して水素化する工程であ
ることを特徴とする。
００℃〜４５０℃の温度で加熱して水素化する工程であ
ることを特徴とする。
【００１１】次に、本発明の作用を説明する。本発明
は、上記のような課題を解決するためになされたもので
あり、ｎ+ 層およびｐ+ 層を形成する前に、多結晶シリ
コン半導体層中の欠陥およびゲート絶縁膜と真性半導体
層の欠陥を減らし、注入された不純物はその後の熱プロ
セスでチャネルに向かっての横方向拡散を低減できるこ
とにより、オフセット長およびチャネル長を短くできる
薄膜トランジスタが作製でき、薄膜トランジスタの信頼
性および特性を向上させることができる。
は、上記のような課題を解決するためになされたもので
あり、ｎ+ 層およびｐ+ 層を形成する前に、多結晶シリ
コン半導体層中の欠陥およびゲート絶縁膜と真性半導体
層の欠陥を減らし、注入された不純物はその後の熱プロ
セスでチャネルに向かっての横方向拡散を低減できるこ
とにより、オフセット長およびチャネル長を短くできる
薄膜トランジスタが作製でき、薄膜トランジスタの信頼
性および特性を向上させることができる。
【００１２】
（実施の形態１）本発明の実施の形態１である薄膜トラ
ンジスタ１１について、図１から図３を用いて以下に説
明する。
ンジスタ１１について、図１から図３を用いて以下に説
明する。
【００１３】図１の（Ａ）に示すように、透明な絶縁性
の基板１の上に、減圧ＣＶＤ装置またはプラズマＣＶＤ
装置を用いて、アモルファスシリコンを成膜する。
の基板１の上に、減圧ＣＶＤ装置またはプラズマＣＶＤ
装置を用いて、アモルファスシリコンを成膜する。
【００１４】次に、このアモルファスシリコン膜を、Ｓ
ＰＣ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｉｚａｔ
ｉｏｎ）またはエキシマレーザーあるいはＳＰＣとエキ
シマレーザーの組み合わせを使って、多結晶シリコン膜
２を成膜し、所定の形状に加工する。
ＰＣ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｉｚａｔ
ｉｏｎ）またはエキシマレーザーあるいはＳＰＣとエキ
シマレーザーの組み合わせを使って、多結晶シリコン膜
２を成膜し、所定の形状に加工する。
【００１５】図１の（Ｂ）に示すように、多結晶シリコ
ン膜２の上に、ゲート絶縁膜３として、例えばプラズマ
ＴＥＯＳ装置を用いてＳｉＯ2 を１００ｎｍの膜厚で成
膜する。次に、ゲート電極４として、例えばスパッタ装
置を用いてＴｉを含有したＡｌを３００ｎｍの膜厚で成
膜し、所定の形状に加工する。
ン膜２の上に、ゲート絶縁膜３として、例えばプラズマ
ＴＥＯＳ装置を用いてＳｉＯ2 を１００ｎｍの膜厚で成
膜する。次に、ゲート電極４として、例えばスパッタ装
置を用いてＴｉを含有したＡｌを３００ｎｍの膜厚で成
膜し、所定の形状に加工する。
【００１６】図１の（Ｃ）に示すように、３％の酒石酸
アンモニウムとエチレングリコールを１：９の割合で混
ぜ合わせた溶液を用いて、ゲート電極４を陽極酸化し、
１μｍ以下の膜厚であるアルミ陽極酸化膜５でオフセッ
トをつける。このアルミ陽極酸化膜５の厚みがオフセッ
ト長である。
アンモニウムとエチレングリコールを１：９の割合で混
ぜ合わせた溶液を用いて、ゲート電極４を陽極酸化し、
１μｍ以下の膜厚であるアルミ陽極酸化膜５でオフセッ
トをつける。このアルミ陽極酸化膜５の厚みがオフセッ
ト長である。
【００１７】図１の（Ｄ）に示すように、アルミ陽極酸
化膜５のオフセットのついたゲート電極４をマスクにし
て、ゲート絶縁膜３をエッチングして、ゲート絶縁膜３
を所定の形状に加工する。
化膜５のオフセットのついたゲート電極４をマスクにし
て、ゲート絶縁膜３をエッチングして、ゲート絶縁膜３
を所定の形状に加工する。
【００１８】図２の（Ｅ）に示すように、ゲート電極４
をマスクにして、イオンシャワードーピング装置あるい
はイオンインプランテーション装置によって、水素を注
入して水素含有層６を形成する。このとき、水素含有層
６に注入されている水素の濃度は１０2 1 ａｔｍｓ／ｃ
ｍ3 以上であることが望ましい。この水素濃度は、多結
晶シリコン中に存在する計算上求められるトラップ準位
密度の数より多く、かつ、実用的な処理時間で注入され
得る値から設定される。
をマスクにして、イオンシャワードーピング装置あるい
はイオンインプランテーション装置によって、水素を注
入して水素含有層６を形成する。このとき、水素含有層
６に注入されている水素の濃度は１０2 1 ａｔｍｓ／ｃ
ｍ3 以上であることが望ましい。この水素濃度は、多結
晶シリコン中に存在する計算上求められるトラップ準位
密度の数より多く、かつ、実用的な処理時間で注入され
得る値から設定される。
【００１９】次に、３００℃〜４５０℃の温度で１時間
以上の加熱を行って、水素化する。３００℃より低い温
度の場合、水素の拡散が起こりにくく、水素化の効果が
ほとんどないため、水素化の工程には適用できない。ま
た、４５０℃以上の温度の場合、多結晶シリコンのダン
リングボンドをターミネートしている水素が離脱してし
まい、水素化の工程には適用できない。このような理由
から水素化の最適な温度は３００℃〜４５０℃の範囲で
ある。
以上の加熱を行って、水素化する。３００℃より低い温
度の場合、水素の拡散が起こりにくく、水素化の効果が
ほとんどないため、水素化の工程には適用できない。ま
た、４５０℃以上の温度の場合、多結晶シリコンのダン
リングボンドをターミネートしている水素が離脱してし
まい、水素化の工程には適用できない。このような理由
から水素化の最適な温度は３００℃〜４５０℃の範囲で
ある。
【００２０】図２の（Ｅ）に示すように、チャネル長は
Ｌｃであり、多結晶シリコン膜２におけるチャネル長Ｌ
ｃに相当する部分がチャネル層である。
Ｌｃであり、多結晶シリコン膜２におけるチャネル長Ｌ
ｃに相当する部分がチャネル層である。
【００２１】図２の（Ｆ）に示すように、ゲート電極４
をマスクにして、イオンシャワードーピング装置あるい
はイオンインプランテーション装置によって、リンまた
はボロンを１０2 1 ａｔｍｓ／ｃｍ2 以上注入して、コ
ンタクト層７（ｎ+ またはｐ+ 層）を形成し、その後、
エキシマレーザー等で活性化する。
をマスクにして、イオンシャワードーピング装置あるい
はイオンインプランテーション装置によって、リンまた
はボロンを１０2 1 ａｔｍｓ／ｃｍ2 以上注入して、コ
ンタクト層７（ｎ+ またはｐ+ 層）を形成し、その後、
エキシマレーザー等で活性化する。
【００２２】このリンまたはボロンの濃度は、ｎ+ −Ｓ
ｉまたはｐ+ −Ｓｉの比抵抗が充分に低くなるように実
験的に求められた濃度である。
ｉまたはｐ+ −Ｓｉの比抵抗が充分に低くなるように実
験的に求められた濃度である。
【００２３】図２の（Ｇ）に示すように、例えばプラズ
マＴＥＯＳ装置を用いて、層間絶縁膜８として、ＳｉＯ
2 を４００ｎｍの膜厚で成膜する。
マＴＥＯＳ装置を用いて、層間絶縁膜８として、ＳｉＯ
2 を４００ｎｍの膜厚で成膜する。
【００２４】図３の（Ｈ）に示すように、コンタクト層
７の上部にコンタクトホールを開け、そのコンタクトホ
ールに例えばスパッタ装置を用いて、Ｔｉを含有したＡ
ｌを３５０ｎｍの膜厚で成膜して、ソースおよびドレイ
ン電極９を形成する。
７の上部にコンタクトホールを開け、そのコンタクトホ
ールに例えばスパッタ装置を用いて、Ｔｉを含有したＡ
ｌを３５０ｎｍの膜厚で成膜して、ソースおよびドレイ
ン電極９を形成する。
【００２５】図３の（Ｉ）に示すように、薄膜トランジ
スタ上部にプラズマＣＶＤ装置を用いて、保護膜１０と
して窒化シリコン膜を成膜する。以上の製造方法によ
り、薄膜トランジスタ１１が作製できる。
スタ上部にプラズマＣＶＤ装置を用いて、保護膜１０と
して窒化シリコン膜を成膜する。以上の製造方法によ
り、薄膜トランジスタ１１が作製できる。
【００２６】図４は、このようにして作製された薄膜ト
ランジスタの特性を示すグラフである。横軸はゲート電
圧、縦軸はドレイン電流であり、ドレイン電圧Ｖｄｓは
１０Ｖである。図４において、カーブ（ａ）は本発明の
プロセスによる薄膜トランジスタの特性を、カーブ
（ｂ）は従来のプロセスによる薄膜トランジスタの特性
を示している。図４から明らかなように、本発明のプロ
セスに基づいてオフセット長を短くすると、オン電流を
ほとんど下げることなく、オフ電流を下げることができ
るという結果が得られた。
ランジスタの特性を示すグラフである。横軸はゲート電
圧、縦軸はドレイン電流であり、ドレイン電圧Ｖｄｓは
１０Ｖである。図４において、カーブ（ａ）は本発明の
プロセスによる薄膜トランジスタの特性を、カーブ
（ｂ）は従来のプロセスによる薄膜トランジスタの特性
を示している。図４から明らかなように、本発明のプロ
セスに基づいてオフセット長を短くすると、オン電流を
ほとんど下げることなく、オフ電流を下げることができ
るという結果が得られた。
【００２７】また、図５も、本発明のプロセスにより作
製された薄膜トランジスタのしきい値電圧Ｖｔｈにおけ
るチャネル長の依存性を示すグラフである。横軸はチャ
ネル長、縦軸はしきい値電圧Ｖｔｈである。図５におい
て、カーブ（ａ）は本発明のプロセスによる薄膜トラン
ジスタの特性を、カーブ（ｂ）は従来のプロセスによる
薄膜トランジスタの特性を示している。
製された薄膜トランジスタのしきい値電圧Ｖｔｈにおけ
るチャネル長の依存性を示すグラフである。横軸はチャ
ネル長、縦軸はしきい値電圧Ｖｔｈである。図５におい
て、カーブ（ａ）は本発明のプロセスによる薄膜トラン
ジスタの特性を、カーブ（ｂ）は従来のプロセスによる
薄膜トランジスタの特性を示している。
【００２８】多結晶シリコンを用いた薄膜トランジスタ
では、チャネル長を短くしていくと、しきい値電圧Ｖｔ
ｈがずれるというＶｔｈシフトが起こる。図５から明ら
かなように、従来のプロセスによる薄膜トランジスタで
は、チャネル長が４μｍ以下になると、ディプリーショ
ンになってしまうが、本発明のプロセスによる薄膜トラ
ンジスタでは、チャネル長が２μｍになるまで、ディプ
リーションにならないという結果が得られた。
では、チャネル長を短くしていくと、しきい値電圧Ｖｔ
ｈがずれるというＶｔｈシフトが起こる。図５から明ら
かなように、従来のプロセスによる薄膜トランジスタで
は、チャネル長が４μｍ以下になると、ディプリーショ
ンになってしまうが、本発明のプロセスによる薄膜トラ
ンジスタでは、チャネル長が２μｍになるまで、ディプ
リーションにならないという結果が得られた。
【００２９】（実施の形態２）本発明の実施の形態２で
ある薄膜トランジスタ１２について、図６から図８を用
いて以下に説明する。
ある薄膜トランジスタ１２について、図６から図８を用
いて以下に説明する。
【００３０】図６の（Ａ）に示すように、透明な絶縁性
の基板２１の上に、減圧ＣＶＤ装置またはプラズマＣＶ
Ｄ装置を用いて、アモルファスシリコンを成膜する。
の基板２１の上に、減圧ＣＶＤ装置またはプラズマＣＶ
Ｄ装置を用いて、アモルファスシリコンを成膜する。
【００３１】次に、このアモルファスシリコン膜を、Ｓ
ＰＣまたはエキシマレーザーあるいはＳＰＣとエキシマ
レーザーの組み合わせを使って、多結晶シリコン膜２２
を成膜し、所定の形状に加工する。
ＰＣまたはエキシマレーザーあるいはＳＰＣとエキシマ
レーザーの組み合わせを使って、多結晶シリコン膜２２
を成膜し、所定の形状に加工する。
【００３２】図６の（Ｂ）に示すように、多結晶シリコ
ン膜２２の上に、ゲート絶縁膜２３として例えばプラズ
マＴＥＯＳ装置を用いてＳｉＯ2 を１００ｎｍの膜厚で
成膜する。次に、ゲート電極２４として、例えばスパッ
タ装置を用いてＴｉを含有したＡｌを３００ｎｍの膜厚
で成膜し、所定の形状に加工する。
ン膜２２の上に、ゲート絶縁膜２３として例えばプラズ
マＴＥＯＳ装置を用いてＳｉＯ2 を１００ｎｍの膜厚で
成膜する。次に、ゲート電極２４として、例えばスパッ
タ装置を用いてＴｉを含有したＡｌを３００ｎｍの膜厚
で成膜し、所定の形状に加工する。
【００３３】図６の（Ｃ）に示すように、３％の酒石酸
アンモニウムとエチレングリコールを１：９の割合で混
ぜ合わせた溶液を用いて、ゲート電極２４を陽極酸化
し、１μｍ以下のアルミ陽極酸化膜２５でオフセットを
つける。このアルミ陽極酸化膜２５の厚みがオフセット
長である。
アンモニウムとエチレングリコールを１：９の割合で混
ぜ合わせた溶液を用いて、ゲート電極２４を陽極酸化
し、１μｍ以下のアルミ陽極酸化膜２５でオフセットを
つける。このアルミ陽極酸化膜２５の厚みがオフセット
長である。
【００３４】図６の（Ｄ）に示すように、アルミ陽極酸
化膜２５のオフセットのついたゲート電極２４をマスク
にして、ゲート絶縁膜２３をエッチングして、ゲート絶
縁膜２３を所定の形状に加工する。
化膜２５のオフセットのついたゲート電極２４をマスク
にして、ゲート絶縁膜２３をエッチングして、ゲート絶
縁膜２３を所定の形状に加工する。
【００３５】図７の（Ｅ）に示すように、ゲート電極２
４をマスクにして、イオンシャワードーピング装置によ
ってリンまたはボロンを水素とともに１０2 0 ａｔｍｓ
／ｃｍ2 以上注入して、コンタクト層２７（ｎ+ または
ｐ+ 層）を形成する。
４をマスクにして、イオンシャワードーピング装置によ
ってリンまたはボロンを水素とともに１０2 0 ａｔｍｓ
／ｃｍ2 以上注入して、コンタクト層２７（ｎ+ または
ｐ+ 層）を形成する。
【００３６】この水素濃度は、多結晶シリコン中に存在
する計算上求められるトラップ準位密度の数より多く、
かつ、実用的な処理時間で注入され得る値から設定され
る。また、このリンまたはボロンの濃度は、ｎ+ −Ｓｉ
またはｐ+ −Ｓｉの比抵抗が充分に低くなるように実験
的に求められた濃度である。
する計算上求められるトラップ準位密度の数より多く、
かつ、実用的な処理時間で注入され得る値から設定され
る。また、このリンまたはボロンの濃度は、ｎ+ −Ｓｉ
またはｐ+ −Ｓｉの比抵抗が充分に低くなるように実験
的に求められた濃度である。
【００３７】次に、３００℃〜４５０℃の温度で１時間
以上の加熱を行って、水素化する。３００℃より低い温
度の場合、水素の拡散が起こりにくく、水素化の効果が
ほとんどないため、水素化の工程には適用できない。ま
た、４５０℃以上の温度の場合、多結晶シリコンのダン
リングボンドをターミネートしている水素が離脱してし
まい、水素化の工程には適用できない。このような理由
から水素化の最適な温度は３００℃〜４５０℃の範囲で
ある。
以上の加熱を行って、水素化する。３００℃より低い温
度の場合、水素の拡散が起こりにくく、水素化の効果が
ほとんどないため、水素化の工程には適用できない。ま
た、４５０℃以上の温度の場合、多結晶シリコンのダン
リングボンドをターミネートしている水素が離脱してし
まい、水素化の工程には適用できない。このような理由
から水素化の最適な温度は３００℃〜４５０℃の範囲で
ある。
【００３８】次に、コンタクト層２７（ｎ+ またはｐ+
層）をエキシマレーザ等で活性化する。
層）をエキシマレーザ等で活性化する。
【００３９】図７の（Ｅ）に示すように、チャネル長は
Ｌｃであり、多結晶シリコン膜２２におけるチャネル長
Ｌｃに相当する部分がチャネル層である。
Ｌｃであり、多結晶シリコン膜２２におけるチャネル長
Ｌｃに相当する部分がチャネル層である。
【００４０】図７の（Ｆ）に示すように、例えばプラズ
マＴＥＯＳ装置を用いて、層間絶縁膜２８として、Ｓｉ
Ｏ2 を４００ｎｍの膜厚で成膜する。
マＴＥＯＳ装置を用いて、層間絶縁膜２８として、Ｓｉ
Ｏ2 を４００ｎｍの膜厚で成膜する。
【００４１】図７の（Ｇ）に示すように、コンタクト層
２７の上部に、コンタクトホールを開け、例えばスパッ
タ装置を用いてＴｉを含有したＡｌを３５０ｎｍの膜厚
で成膜し、ソースおよびドレイン電極２９を形成する。
２７の上部に、コンタクトホールを開け、例えばスパッ
タ装置を用いてＴｉを含有したＡｌを３５０ｎｍの膜厚
で成膜し、ソースおよびドレイン電極２９を形成する。
【００４２】図８の（Ｈ）に示すように、薄膜トランジ
スタ上部にプラズマＣＶＤ装置を用いて、保護膜３０と
して窒化シリコン膜を成膜する。以上の製造方法によ
り、薄膜トランジスタ１２が作製できる。
スタ上部にプラズマＣＶＤ装置を用いて、保護膜３０と
して窒化シリコン膜を成膜する。以上の製造方法によ
り、薄膜トランジスタ１２が作製できる。
【００４３】この製造方法により作製される実施形態２
の薄膜トランジスタの特性は、実施形態１で説明した図
４、図５の特性と同様の結果が得られる。
の薄膜トランジスタの特性は、実施形態１で説明した図
４、図５の特性と同様の結果が得られる。
【００４４】
【発明の効果】以上の説明から明らかなように、ｎ+ 層
およびｐ+ 層を形成する前に、多結晶シリコン半導体層
中の欠陥およびゲート絶縁膜と真性半導体層の欠陥を減
らし、注入された不純物はその後の熱プロセスでチャネ
ルに向かっての横方向拡散を低減できることにより、オ
フセット長およびチャネル長を短くできる薄膜トランジ
スタが作製でき、薄膜トランジスタの信頼性および特性
を向上させることができる。
およびｐ+ 層を形成する前に、多結晶シリコン半導体層
中の欠陥およびゲート絶縁膜と真性半導体層の欠陥を減
らし、注入された不純物はその後の熱プロセスでチャネ
ルに向かっての横方向拡散を低減できることにより、オ
フセット長およびチャネル長を短くできる薄膜トランジ
スタが作製でき、薄膜トランジスタの信頼性および特性
を向上させることができる。
【図１】（Ａ）〜（Ｄ）は実施形態１の薄膜トランジス
タ１１の製造工程を示す断面図である。
タ１１の製造工程を示す断面図である。
【図２】（Ｅ）〜（Ｇ）は実施形態１の薄膜トランジス
タ１１の製造工程を示す断面図である。
タ１１の製造工程を示す断面図である。
【図３】（Ｈ）〜（Ｉ）は実施形態１の薄膜トランジス
タ１１の製造工程を示す断面図である。
タ１１の製造工程を示す断面図である。
【図４】本発明のプロセスにより作製された薄膜トラン
ジスタの特性を示すグラフである。
ジスタの特性を示すグラフである。
【図５】本発明のプロセスにより作製された薄膜トラン
ジスタのしきい値電圧Ｖｔｈにおけるチャネル長の依存
性を示すグラフである。
ジスタのしきい値電圧Ｖｔｈにおけるチャネル長の依存
性を示すグラフである。
【図６】（Ａ）〜（Ｄ）は実施形態２の薄膜トランジス
タ１２の製造工程を示す断面図である。
タ１２の製造工程を示す断面図である。
【図７】（Ｅ）〜（Ｇ）は実施形態２の薄膜トランジス
タ１２の製造工程を示す断面図である。
タ１２の製造工程を示す断面図である。
【図８】（Ｈ）は実施形態２の薄膜トランジスタ１２の
製造工程を示す断面図である。
製造工程を示す断面図である。
１ ２１ 基板 ２ ２２ 多結晶シリコン膜 ３ ２３ ゲート絶縁膜 ４ ２４ ゲート電極 ５ ２５ アルミ陽極酸化膜 ６ 水素含有層 ７ ２７ コンタクト層 ８ ２８ 層間絶縁膜 ９ ２９ ソースおよびドレイン電極 １０ ３０ 保護膜 １１ １２ 薄膜トランジスタ
Claims (3)
- 【請求項１】 多結晶シリコン薄膜を真性半導体層とし
て用いる薄膜半導体装置の製造方法において、 チャネル層の近傍に水素を打ち込む工程と、 該水素を用いて水素化する工程と、 リンまたはボロンを打ち込む工程とにより、 ｎ+ 層またはｐ+ 層を形成することを特徴とする薄膜半
導体装置の製造方法。 - 【請求項２】 多結晶シリコン薄膜を真性半導体層とし
て用いる薄膜半導体装置の製造方法において、 水素を含んだリンまたはボロンを同時に打ち込む工程
と、 ｎ+ 層またはｐ+ 層を形成する工程と、 該水素を用いて水素化する工程を有することを特徴とす
る薄膜半導体装置の製造方法。 - 【請求項３】 前記水素化の工程が、３００℃〜４５０
℃の温度で加熱して水素化する工程であることを特徴と
する請求項１および２記載の薄膜半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299800A JPH09148581A (ja) | 1995-11-17 | 1995-11-17 | 薄膜半導体装置の製造方法 |
| US08/749,867 US5923967A (en) | 1995-11-17 | 1996-11-15 | Method for producing a thin film semiconductor device |
| KR1019960054681A KR100289484B1 (ko) | 1995-11-17 | 1996-11-16 | 박막반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299800A JPH09148581A (ja) | 1995-11-17 | 1995-11-17 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148581A true JPH09148581A (ja) | 1997-06-06 |
Family
ID=17877092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299800A Pending JPH09148581A (ja) | 1995-11-17 | 1995-11-17 | 薄膜半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5923967A (ja) |
| JP (1) | JPH09148581A (ja) |
| KR (1) | KR100289484B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100540130B1 (ko) * | 1998-04-23 | 2006-03-16 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조방법 |
| GB2522151A (en) * | 2012-11-07 | 2015-07-15 | Oclaro Technology Ltd | Component temperature control |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3998765B2 (ja) * | 1997-09-04 | 2007-10-31 | シャープ株式会社 | 多結晶半導体層の製造方法及び半導体装置の評価方法 |
| KR20010098269A (ko) * | 2000-04-29 | 2001-11-08 | 윤종용 | 저온 다결정 실리콘형 박막 트랜지스터 및 그 제조 방법 |
| US20040038438A1 (en) * | 2002-08-23 | 2004-02-26 | Toppoly Optoelectronics Corp. | Method for reducing surface roughness of polysilicon films for liquid crystal displays |
| JP4171428B2 (ja) * | 2003-03-20 | 2008-10-22 | 三洋電機株式会社 | 光起電力装置 |
| JP2004322168A (ja) * | 2003-04-25 | 2004-11-18 | Disco Abrasive Syst Ltd | レーザー加工装置 |
| US10679847B2 (en) * | 2018-03-01 | 2020-06-09 | International Business Machines Corporation | Self-aligned spacerless thin film transistor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160123A (en) * | 1981-03-30 | 1982-10-02 | Hitachi Ltd | Semiconductor device |
| JPS6245712A (ja) * | 1985-08-23 | 1987-02-27 | Toray Monofilament Co Ltd | 高結節強度複合モノフイラメント |
| JPS6366970A (ja) * | 1986-09-08 | 1988-03-25 | Nippon Telegr & Teleph Corp <Ntt> | 高耐圧多結晶シリコン薄膜トランジスタとその製造法 |
| KR940003787B1 (ko) * | 1988-09-14 | 1994-05-03 | 후지쓰 가부시끼가이샤 | 박막 형성장치 및 방법 |
| JPH0357613A (ja) * | 1989-07-25 | 1991-03-13 | Mitsubishi Plastics Ind Ltd | 電気融着式合成樹脂製継手の製造方法 |
| JPH0457098A (ja) * | 1990-06-27 | 1992-02-24 | Brother Ind Ltd | 連続音声の音韻認識装置 |
| US5403756A (en) * | 1991-11-20 | 1995-04-04 | Sharp Kabushiki Kaisha | Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor |
| JPH061786A (ja) * | 1992-06-16 | 1994-01-11 | Kyowa Hakko Kogyo Co Ltd | 生理活性物質ａｓ−１８６類縁体 |
| US5620906A (en) * | 1994-02-28 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device by introducing hydrogen ions |
-
1995
- 1995-11-17 JP JP7299800A patent/JPH09148581A/ja active Pending
-
1996
- 1996-11-15 US US08/749,867 patent/US5923967A/en not_active Expired - Fee Related
- 1996-11-16 KR KR1019960054681A patent/KR100289484B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100540130B1 (ko) * | 1998-04-23 | 2006-03-16 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조방법 |
| GB2522151A (en) * | 2012-11-07 | 2015-07-15 | Oclaro Technology Ltd | Component temperature control |
Also Published As
| Publication number | Publication date |
|---|---|
| US5923967A (en) | 1999-07-13 |
| KR100289484B1 (ko) | 2001-10-24 |
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