JPH09139508A

JPH09139508A - 薄膜トランジスタの製造方法

Info

Publication number: JPH09139508A
Application number: JP31748995A
Authority: JP
Inventors: Kyoji Matsubara; 享治松原
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 1995-11-10
Filing date: 1995-11-10
Publication date: 1997-05-27

Abstract

(57)【要約】【課題】基板の凹部内に素子を形成することにより凹
凸を緩和して平坦度を向上させることができる薄膜トラ
ンジスタの製造方法を提供すること。【解決手段】ガラス基板上の下地絶縁膜又はガラス基
板自体に凹部を形成し、この凹部内にセルフアラインで
ゲート電極を形成し、このゲート電極上にゲート絶縁膜
をかぶせてエッチバックにより凹部外の部分を除去し、
このゲート絶縁膜上にチャネル部及びチャネルストッパ
をセルフアラインで形成し、このチャネル部の側壁に接
するソース部及びドレイン部をセルフアラインで形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばアクティブ
マトリックス型表示装置のスイッチング素子として用い
られる薄膜トランジスタの製造方法に関し、更に詳細に
は、基板に素子形成用の凹部を設けてこの凹部内に薄膜
トランジスタを形成することにより平坦化を図った薄膜
トランジスタの製造方法に関する。

【０００２】

【従来の技術】従来から、液晶等の表示材料を利用した
アクティブマトリックス型の表示装置においては、各画
素のスイッチング素子として薄膜トランジスタが使用さ
れている。このような薄膜トランジスタについては、例
えば特開昭６３−２２４２５８号公報等に記載されてい
る。

【０００３】この種の薄膜トランジスタは、概略、図１
０に示す手順により製造される。即ち、最初にガラス基
板上に所定形状のゲート電極を形成する（ａ）。そし
て、ＣＶＤ（化学気相蒸着法）によりゲート絶縁膜を形
成し（ｂ）、このゲート電極及びゲート絶縁膜上にチャ
ネル部を形成する（ｃ）。次に、このチャネル部上にチ
ャネルストッパ部をプラズマＣＶＤにより形成する
（ｄ）。このチャネルストッパ部は、続くソース・ドレ
イン加工の際のエッチングストッパとなるものである。
そして、チャネル部を所定形状にエッチング加工して
（ｅ）、その上に所定形状のソース・ドレイン部を形成
し（ｆ）、更にその上に所定形状のソース・ドレイン電
極を形成する（ｇ）。ソース・ドレイン部やソース・ド
レイン電極を所定形状にエッチング加工する際に、チャ
ネルストッパ部により、チャネル部がエッチングされる
ことが防がれる。

【０００４】かくして製造された薄膜トランジスタは、
図１１に示す構造を有している。即ち、透明なガラス基
板５０上の一部に所定形状のゲート電極５１が配置さ
れ、このゲート電極５１はゲート絶縁膜５２により覆わ
れている。そして、このゲート絶縁膜５２上にチャネル
部５３が形成されており、このチャネル部５３は、ゲー
ト電極５１の両側に所定寸法（Ｓ₃ ）はみ出している。
そして、チャネル部５３の上部にゲート電極５１より少
し小さいチャネルストッパ部５４が設けられている。そ
して、チャネル部５３のうちチャネルストッパ部５４に
覆われない部分と、チャネルストッパ部５４の両端の所
定寸法（Ｓ₂ ）部分と、チャネル部５３の外側の所定寸
法（Ｓ₁ ）部分とを覆うソース・ドレイン部５５が形成
されている。そしてその上にソース・ドレイン電極５６
が設けられている。そして薄膜トランジスタ全体として
の素子高さＴは約１μｍに及んでいる。

【０００５】

【発明が解決しようとする課題】このように従来の薄膜
トランジスタの製造方法は、ガラス基板５０上に各層を
順次積層して薄膜トランジスタを製造するので、できあ
がった薄膜トランジスタは、素子高さＴが大きく、薄膜
トランジスタのある箇所とない箇所での凹凸が激しい。
このため、液晶表示装置等に用いた場合の対向電極との
ギャップが素子高さＴの分変動するので、ギャップ調整
の精度が低く、対向電極の取付不良が生じやすいという
問題点を有している。

【０００６】本発明は、このような問題点を解決するた
めになされたものであり、基板に素子形成用の凹部を設
けこの中に薄膜トランジスタの少なくとも一部を形成す
ることにより、凹凸を緩和して平坦度を向上させること
ができる薄膜トランジスタの製造方法を提供し、もって
薄膜トランジスタと対向電極とのギャップ調整を容易に
することを目的とする。

【０００７】

【課題を解決するための手段】この目的を達成するため
請求項１の発明に係る薄膜トランジスタの製造方法は、
基板に少なくともゲート電極の深さを有する凹部を形成
する凹部形成工程と、ゲート電極及びこれを覆うゲート
絶縁膜を形成するゲート構造形成工程と、前記ゲート絶
縁膜上にチャネル部及びソース部及びドレイン部を形成
するチャネル構造形成工程とを含み、少なくとも前記ゲ
ート電極が前記凹部内に形成されることを特徴とする。

【０００８】この製造方法によれば、凹部形成工程によ
り基板に凹部が形成される。この凹部は、薄膜トランジ
スタのうち少なくともゲート電極をその中に形成するこ
とにより、薄膜トランジスタのある箇所とない箇所との
凹凸の緩和を図るものである。そして、ゲート構造形成
工程により凹部内にゲート電極が形成されゲート絶縁膜
で覆われる。そして、チャネル構造形成工程によりゲー
ト絶縁膜上にチャネル部及びソース部及びドレイン部が
形成され、薄膜トランジスタが製造される。かくして製
造された薄膜トランジスタは、少なくともゲート電極が
凹部内に位置しており、凹凸が凹部の深さ分緩和されて
いる。

【０００９】請求項２に係る発明は、請求項１に記載す
る薄膜トランジスタの製造方法であって、前記ゲート構
造形成工程で、ゲート電極膜を成膜し、その上に全面レ
ジスト層を形成し、エッチバックにより前記ゲート電極
膜を加工してゲート電極を形成することを特徴とする。

【００１０】この製造方法のゲート電極形成工程によれ
ば、凹部形成後にゲート電極膜が成膜される。このゲー
ト電極膜は凹部の内外にわたって基板を覆っており、基
板の凹部に対応した凹凸状をなしている。そして、この
ゲート電極膜上全面にレジスト層が形成される。レジス
ト層も基板及びゲート電極膜の凹凸に対応した凹凸状を
なすが、レジストは塗布時には液体であるため、その凹
凸の程度は基板及びゲート電極膜の凹凸の程度より小さ
い。即ち、凹部内のレジスト層は凹部外のレジスト層よ
り厚くなる。そして、レジスト層とゲート電極膜とが凹
部外において消滅するまでエッチバックを行うと、レジ
スト層が厚い凹部内ではゲート電極膜が残留する。これ
をゲート電極とする。従って、基板に形成された凹部に
よりセルフアラインでゲート電極の位置決め及び加工が
なされ、ゲート電極形成のためのフォトマスクを要しな
い。

【００１１】請求項１に係る発明の変形例として、
（１）「基板に少なくともゲート電極及びゲート絶縁膜
の深さを有する凹部を形成する凹部形成工程と、前記凹
部内にゲート電極及びこれを覆うゲート絶縁膜を形成す
るゲート構造形成工程と、前記ゲート絶縁膜上にチャネ
ル部及びソース部及びドレイン部を形成するチャネル構
造形成工程とを含むことを特徴とする薄膜トランジスタ
の製造方法。」がある。

【００１２】この製造方法によれば、凹部形成工程によ
り基板に凹部が形成された後、ゲート構造形成工程によ
り凹部内にゲート電極及びゲート絶縁膜が形成され、ゲ
ート電極はゲート絶縁膜で覆われる。その後、チャネル
構造形成工程により絶縁膜上にチャネル部及びソース部
及びドレイン部が形成され、薄膜トランジスタが製造さ
れる。かくして製造された薄膜トランジスタは、少なく
ともゲート電極及びゲート絶縁膜が凹部内に位置してお
り、凹凸が凹部の深さ分緩和されている。

【００１３】前記（１）の製造方法のゲート構造形成工
程では、請求項２に係る製造方法のゲート電極形成と同
様の手順で凹部内にゲート絶縁膜を形成して、ゲート電
極を覆うことができる。即ち、「凹部内にゲート電極を
形成した後、ゲート絶縁膜を成膜して前記ゲート電極を
覆い、その上に全面レジスト層を形成し、エッチバック
により前記ゲート絶縁膜を加工して前記凹部内のみに前
記ゲート絶縁膜を残す」のである。

【００１４】この場合にゲート絶縁膜が成膜されると、
そのゲート絶縁膜は凹部の内外にわたっており、凹部内
ではゲート電極を覆い、凹部外では基板を覆っている。
従って基板の凹部に対応した凹凸状をなしている。そし
て、このゲート絶縁膜上全面にレジスト層が形成され
る。レジスト層も基板及びゲート絶縁膜の凹凸に対応し
た凹凸状をなすが、レジストは塗布時には液体であるた
め、その凹凸の程度はゲート絶縁膜の凹凸の程度より小
さい。即ち、凹部内のレジスト層は凹部外のレジスト層
より厚くなる。そして、レジスト層とゲート絶縁膜とが
凹部外において消滅するまでエッチバックを行うと、レ
ジスト層が厚い凹部内ではゲート絶縁膜が残留し、ゲー
ト電極はゲート絶縁膜に覆われたままとなる。従って、
基板に形成された凹部によりセルフアラインでゲート絶
縁膜の位置決め及び加工がなされ、ゲート絶縁膜加工の
ためのフォトマスクを要しない。

【００１５】また前記（１）の製造方法のゲート構造形
成工程では、ゲート電極形成及びゲート絶縁膜形成を共
に請求項２に係る製造方法のゲート電極形成と同様の手
順で行うこともできる。即ち、「ゲート電極膜を成膜
し、その上に全面レジスト層を形成し、エッチバックに
より前記ゲート電極膜を加工してゲート電極を形成し、
ゲート絶縁膜を成膜して前記ゲート電極を覆い、その上
に全面レジスト層を形成し、エッチバックにより前記ゲ
ート絶縁膜を加工して前記凹部内のみに前記ゲート絶縁
膜を残す」のである。

【００１６】この場合には、ゲート電極の位置決め及び
加工とゲート絶縁膜の位置決め及び加工とが共に、基板
に形成された凹部によりセルフアラインでなされ、ゲー
ト構造形成工程のためのフォトマスクを要しない。

【００１７】また、前記（１）の製造方法の更なる変形
例として、（２）「基板に少なくともゲート電極及びゲ
ート絶縁膜及びチャネル部の深さを有する凹部を形成す
る凹部形成工程と、前記凹部内にゲート電極及びこれを
覆うゲート絶縁膜を形成するゲート構造形成工程と、前
記ゲート絶縁膜上にチャネル部及びソース部及びドレイ
ン部を形成するチャネル構造形成工程とを含み、前記チ
ャネル構造形成工程で形成されるもののうち少なくとも
前記チャネル部が前記凹部内に形成されることを特徴と
する薄膜トランジスタの製造方法。」がある。

【００１８】この製造方法によれば、ゲート電極及びゲ
ート絶縁膜の他、チャネル部も基板の凹部内に形成され
る。従って、製造された薄膜トランジスタは、少なくと
もゲート電極、ゲート絶縁膜及びチャネル部が凹部内に
位置しており、凹凸が凹部の深さ分緩和されている。

【００１９】また、前記（２）の発明におけるチャネル
構造形成工程では、「チャネル膜を成膜し、その上にチ
ャネルストッパ膜を成膜し、その上に全面レジスト層を
形成し、エッチバックにより前記チャネルストッパ膜を
加工してチャネルストッパを形成し、エッチングにより
前記チャネル膜を加工してチャネル部とし、前記チャネ
ル部の側壁に接するソース部及びドレイン部を形成す
る」ことができる。

【００２０】この場合にチャネル膜が成膜されると、そ
のチャネル膜は凹部の内外にわたっており、凹部内では
ゲート絶縁膜を覆い、凹部外では基板を覆っている。従
って基板の凹部に対応した凹凸状をなしている。そして
その上にチャネルストッパ膜が成膜されると、そのチャ
ネルストッパ膜は凹部の内外にわたってチャネル膜を覆
っている。従ってチャネル膜の凹部に対応した凹凸状を
なしている。そして、このチャネルストッパ膜上全面に
レジスト層が形成される。レジスト層もチャネルストッ
パ膜の凹凸に対応した凹凸状をなすが、レジストは塗布
時には液体であるため、その凹凸の程度はチャネルスト
ッパ膜の凹凸の程度より小さい。即ち、凹部内のレジス
ト層は凹部外のレジスト層より厚くなる。そして、レジ
スト層とチャネルストッパ膜とが凹部外において消滅す
るまで、チャネル膜がエッチングされない条件でエッチ
バックを行うと、レジスト層が厚い凹部内ではチャネル
ストッパ膜が残留しチャネルストッパとなる。従って、
基板に形成された凹部によりセルフアラインでチャネル
ストッパの位置決め及び加工がなされ、チャネルストッ
パ形成のためのフォトマスクを要しない。

【００２１】そして、チャネル膜がエッチングされチャ
ネルストッパがエッチングされない条件でエッチングを
行うと、チャネルストッパがマスクとして作用するの
で、チャネル膜のうちチャネルストッパに覆われない部
分が除去され、チャネルストッパに覆われた部分が残り
チャネル部となる。これにより、凹部内にチャネル部と
チャネルストッパとを積層したものが形成され、チャネ
ル部の両側壁が露出している。従って、チャネルストッ
パによりセルフアラインでチャネル部の位置決め及び加
工がなされ、チャネル部形成のためのフォトマスクを要
しない。そして、チャネル部の両側壁に接するソース部
及びドレイン部を形成する。かくして製造された薄膜ト
ランジスタは、チャネル部とソース部及びドレイン部と
のコンタクトがチャネル部側壁でとられている。

【００２２】前記各製造方法における凹部形成工程で
は、例えばガラス基板のような、基板として供給されて
いるものそのものの表面を加工して凹部を形成してもよ
く、また、基板の表面に凹部形成のための層を形成して
この層を加工して凹部を形成してもよい。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本実施の形態においては、
液晶表示装置のスイッチング素子として用いるため、透
明なガラス基板上に多数の薄膜トランジスタを製造し、
マトリックス状に配置されるようにする。ただし便宜
上、図には１つの薄膜トランジスタのみを示す。

【００２４】本実施の形態では、図９に示す概略手順に
より薄膜トランジスタを製造する。即ち、まず基板に薄
膜トランジスタ形成場所である凹部を形成し（Ｓ１）、
そしてその凹部内にゲート電極を形成し（Ｓ２）、ゲー
ト絶縁膜を形成してゲート電極を覆い（Ｓ３）、そして
ゲート絶縁膜上にチャネル膜を成膜し（Ｓ４）、チャネ
ル膜上にチャネルストッパを形成し（Ｓ５）、チャネル
ストッパをマスクとしてチャネル膜を加工してチャネル
部を形成し（Ｓ６）、ソース・ドレイン部を形成し（Ｓ
７）、ソース・ドレイン電極を形成する（Ｓ８）。以
下、各工程における構造断面図を示して詳細に説明す
る。

【００２５】まず、凹部の形成（図９中Ｓ１）について
説明する。ガラス基板をよく洗浄してその表面上に下地
絶縁膜を成膜し、この下地絶縁膜をフォトリソグラフィ
及びエッチングにより加工して部分的に全厚にわたり除
去し、除去した箇所を凹部とする。この状態を図１に示
す。図１によれば、凹部１１の箇所ではガラス基板５０
が露出しており、それ以外の箇所では下地絶縁膜１２が
ガラス基板５０を覆っている。

【００２６】ここにおいて、下地絶縁膜１２の成膜は、
常圧ＣＶＤ法により厚さ８００ｎｍの酸化シリコン（Ｓ
ｉＯ₂ ）膜を形成することにより行う。そして、フォト
リソグラフィでレジストマスクを作成した後のエッチン
グは、４フッ化メタン（ＣＦ₄）−３フッ化メタン（Ｃ
ＨＦ₃）混合ガスで上方からイオンエッチングをかける
ことにより行う。このエッチングを、レジストマスクの
ない箇所の下地絶縁膜１２が消滅するまで行い、そして
レジストマスクを除去すると図１の状態となる。従って
凹部１１の深さＤは、下地絶縁膜１２の膜厚と等しく８
００ｎｍである。凹部１１の幅は２μｍ程度とする。

【００２７】次に、凹部１１の内部へのゲート電極の形
成（図９中Ｓ２）について、図２により説明する。まず
全面にゲート電極の材質であるモリブデン（Ｍｏ）のゲ
ート電極膜１３ａをスパッタ法により成膜する。膜厚は
２００ｎｍとする。このとき、図２（ａ）に示すよう
に、下地絶縁膜１２の上面（以下、「外部」という）ば
かりでなく、凹部１１の底面（ガラス基板５０）や側壁
にも成膜される。そして、このゲート電極膜１３ａ上に
フォトレジストを１μｍの厚さで塗布し、全面露光す
る。すると図２（ｂ）に示すように、ゲート電極膜１３
ａ全体がレジストマスク１４で覆われる。フォトレジス
トが塗布時点では液体であるために表面張力が作用し、
凹部１１の箇所にできるレジストマスク１４の窪み１４
ａの深さは、凹部１１の深さより浅くなる。従って、凹
部１１の箇所におけるレジストマスク１４の厚さＴ₂
は、外部におけるレジストマスク１４の厚さＴ₁ （１μ
ｍ）より厚くなる。このレジストマスク１４は、続くエ
ッチング処理においてエッチバックレジストとして作用
する。

【００２８】そして上方から、レジストマスク１４及び
ゲート電極膜１３ａを腐食し下地絶縁膜１２を腐食しな
い条件で異方性エッチングを行う。具体的には、臭化水
素（ＨＢｒ）−塩素（Ｃｌ₂ ）混合ガスで上方からイオ
ンエッチングをかける。このとき、外部のほうが凹部１
１の内部よりレジストマスク１４が厚いので、エッチン
グにより外部においてレジストマスク１４が消滅して
も、凹部１１の内部にはレジストマスク１４が残留して
いる（図２（ｃ））。この後凹部１１の内部においてレ
ジストマスク１４が消滅するまでエッチングを続行する
と、外部及び側壁上端部分のゲート電極膜１３ａが消滅
し、図２（ｄ）に示すようにゲート電極膜１３ａが凹部
１１の内部のみに残留する状態となる。

【００２９】かくして、エッチバックにより、フォトマ
スクを用いることなく、凹部１１の形状に基づくセルフ
アラインでゲート電極１３が形成される。なお、凹部１
１の内部のレジストマスク１４が完全に消滅するより先
にゲート電極１３が図２（ｄ）の形状になる場合には、
エッチングをその時点で停止し、残ったレジストマスク
１４をアッシング等により除去する。

【００３０】かかるゲート電極１３の形成において、ゲ
ート電極膜１３ａの材質、即ちゲート電極１３の材質
は、モリブデンの他にも、成膜及びエッチングが可能で
導電性のある材質なら何でもよく、アルミニウム（Ａ
ｌ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル
（Ｔａ）、鉄（Ｆｅ）、等の金属や、高不純物濃度の多
結晶又はアモルファスシリコン（Ｓｉ）、酸化インジウ
ム−酸化錫（ＩＴＯ）が挙げられる。また成膜方法は、
スパッタ法ばかりでなくＣＶＤ法で成膜可能なものはＣ
ＶＤ法で成膜してもよい。また、エッチバックレジスト
としては、フォトレジストのレジストマスク１４の代わ
りにスピンコータで形成するＳＯＧ膜でもよい。このよ
うに他の材質を用いる場合は、エッチング条件もそれに
応じたものとする。

【００３１】次に、ゲート電極１３上へのゲート絶縁膜
の形成（図９中Ｓ３）について、図３により説明する。
まず全面にゲート絶縁膜の材質である窒化シリコン（Ｓ
ｉＮ_X ）の薄膜１５ａをプラズマＣＶＤにより成膜す
る。膜厚は２００ｎｍとする。このとき、図３（ａ）に
示すように、外部ばかりでなく凹部１１の底面（ゲート
電極１３）や側壁にも成膜される。そして、この窒化シ
リコン膜１５ａ上にフォトレジストを１μｍの厚さで塗
布し、全面露光する。すると図３（ｂ）に示すように、
窒化シリコン膜１５ａ全体がレジストマスク１６で覆わ
れる。レジストマスク１４の場合（図２（ｂ））と同様
に凹部１１の箇所にできるレジストマスク１６の厚さＴ
₃ は、外部におけるレジストマスク１６の厚さＴ₄ より
厚くなる。このレジストマスク１６は、続くエッチング
処理においてエッチバックレジストとして作用する。

【００３２】そして上方から、レジストマスク１６及び
窒化シリコン膜１５ａを腐食し下地絶縁膜１２を腐食し
ない条件で異方性エッチングを行う。具体的には、ＣＦ
₄ ガスで上方からイオンエッチングをかける。このと
き、外部のほうが凹部１１の内部よりレジストマスク１
６が厚いので、レジストマスク１４及びゲート電極１３
のエッチングの場合と同様に、エッチングにより外部に
おけるレジストマスク１６が先に消滅する。その後凹部
１１の内部におけるレジストマスク１６が消滅するまで
エッチングを続行すると、外部の窒化シリコン膜１５ａ
が消滅し、図３（ｃ）に示すように窒化シリコン膜１５
ａが凹部１１の内部のみに残留する状態となり、これを
ゲート絶縁膜１５とする。

【００３３】かくして、エッチバックにより、フォトマ
スクを用いることなく、凹部１１の形状に基づくセルフ
アラインでゲート絶縁膜１５が形成され、ゲート電極１
３はこれに覆われる。なお、凹部１１の内部のレジスト
マスク１６が完全に消滅するより先にゲート絶縁膜１５
が図３（ｃ）の形状になる場合には、エッチングをその
時点で停止し、残ったレジストマスク１６をアッシング
等により除去する。

【００３４】かかるゲート絶縁膜１５の形成において、
ゲート絶縁膜１５の材質は、窒化シリコンの他にも、成
膜及びエッチングが可能で絶縁性のある安定した材質で
あって下地絶縁膜１２と異なるものなら何でもよく、ま
た成膜方法もプラズマＣＶＤ以外のＣＶＤやスパッタ法
でもよい。例えばポリイミドや、あるいはＳＯＧ膜でも
よい。また、下地絶縁膜１２として酸化シリコン以外の
ものを用いる場合には、ゲート絶縁膜１５として酸化シ
リコンを用いてもよい。また、エッチバックレジストと
しては、ゲート絶縁膜１５としてＳＯＧ膜を用いる場合
を除き、フォトレジストのレジストマスク１６の代わり
にＳＯＧ膜でもよい。このように他の材質を用いる場合
は、エッチング条件もそれに応じたものとする。

【００３５】次に、ゲート絶縁膜１５上へのチャネル部
の形成（図９中Ｓ４〜Ｓ６）について、図４により説明
する。まず全面にチャネル部の材質であるアモルファス
シリコン（Ｓｉ）のチャネル膜１７ａを減圧ＣＶＤによ
り成膜する（図９中Ｓ４）。次いでそのチャネル膜１７
ａ上全面に窒化シリコンのチャネルストッパ膜１８ａを
プラズマＣＶＤにより成膜する。膜厚は共に２００ｎｍ
とする。このとき、図４（ａ）に示すように、外部とゲ
ート絶縁膜１５とが共に、チャネル膜１７ａ及びチャネ
ルストッパ膜１８ａの２重層に覆われる。そして、この
チャネルストッパ膜１８ａ上にフォトレジストを１μｍ
の厚さで塗布し、全面露光する。すると図４（ｂ）に示
すように、チャネルストッパ膜１８ａ全体がレジストマ
スク１９で覆われる。レジストマスク１４、１６の場合
（図２（ｂ）、図３（ｂ））と同様に凹部１１の箇所に
できるレジストマスク１９の厚さＴ₅ は、外部における
レジストマスク１９の厚さＴ₆ より厚くなる。このレジ
ストマスク１９は、続くエッチング処理においてエッチ
バックレジストとして作用する。

【００３６】そして上方から、レジストマスク１９及び
チャネルストッパ膜１８ａを腐食しチャネル膜１７ａを
腐食しない条件で異方性エッチングを行う。具体的に
は、４フッ化メタン−３フッ化メタン混合ガスで上方か
らイオンエッチングをかける。このとき、外部のほうが
凹部１１の内部よりレジストマスク１９が厚いので、レ
ジストマスク１４及びゲート電極１３、レジストマスク
１６及びゲート絶縁膜１５のエッチングの場合と同様
に、エッチングにより外部におけるレジストマスク１９
が先に消滅する。その後凹部１１の内部におけるレジス
トマスク１９が消滅するまでエッチングを続行すると、
外部のチャネルストッパ膜１８ａが消滅し、図４（ｃ）
に示すようにチャネルストッパ膜１８ａが凹部１１の内
部のみに残留する状態となり、これをチャネルストッパ
１８とする（図９中Ｓ５）。なお、凹部１１の内部のレ
ジストマスク１９が完全に消滅するより先にチャネルス
トッパ１８が図４（ｃ）の形状になる場合には、エッチ
ングをその時点で停止し、残ったレジストマスク１９を
アッシング等により除去する。

【００３７】そして、少し湿式エッチングをかけてチャ
ネルストッパ１８のエッジ部分を落としてから、チャネ
ル膜１７ａを腐食しチャネルストッパ１８、ゲート絶縁
膜１５、及び下地絶縁膜１２を腐食しない条件で上方か
ら異方性エッチングを行う。具体的には、臭化水素−塩
素混合ガスで上方からイオンエッチングをかける。する
と、チャネル膜１７ａのうちチャネルストッパ１８に覆
われた部分のみが残留し、他の部分は消滅する。従って
図４（ｄ）に示すように凹部１１の領域内に、チャネル
ストッパ１８に上面を覆われたチャネル部１７が形成さ
れる。かくして、エッチバックにより、フォトマスクを
用いることなく、凹部１１の形状に基づくセルフアライ
ンでチャネル部１７が形成される（図９中Ｓ６）。この
チャネル部１７は、両側壁の面が露出している。

【００３８】かかるチャネル部１７の形成において、チ
ャネル部１７の材質は、アモルファスシリコンの他、多
結晶シリコンでもよい。また、低濃度ならば不純物を添
加してもよい。また、チャネルストッパ１８の材質はチ
ャネル部１７の保護膜として機能するものであれば窒化
シリコン以外に例えば酸化シリコンでもよく、そして成
膜方法としては、ＣＶＤの代わりにスパッタ法を用いて
もよい。また、エッチバックレジストとしては、フォト
レジストのレジストマスク１９の代わりにＳＯＧ膜でも
よい。ただし、このように他の材質を用いる場合には、
エッチング条件もそれに応じたものとする。

【００３９】次に、チャネル部１７の両側面に接するソ
ース・ドレイン部の形成（図９中Ｓ７）について、図５
により説明する。まず全面にソース・ドレイン部の材質
である多結晶シリコンのソース・ドレイン膜２０ａを減
圧ＣＶＤにより成膜する。膜厚は２００ｎｍとする。こ
のとき、図５（ａ）に示すように、下地絶縁膜１２、凹
部１１内のゲート絶縁膜１５、チャネル部１７及びチャ
ネルストッパ１８の側壁、チャネルストッパ１８の上面
のすべてがソース・ドレイン膜２０ａに覆われる。この
ソース・ドレイン膜２０ａの成膜は、下地絶縁膜１２や
チャネルストッパ１８上面に対し上向きに進行するだけ
でなく、チャネル部１７及びチャネルストッパ１８の側
壁に対し横向きにも進行する。このため、チャネル部１
７及びチャネルストッパ１８の側壁近傍におけるソース
・ドレイン膜２０ａの上下方向の膜厚Ｔ₇ は、外部やチ
ャネルストッパ１８上における膜厚Ｔ₈ （２００ｎｍ）
よりかなり厚くなる。

【００４０】そしてこのソース・ドレイン膜２０ａに、
導電性付与のための不純物を導入する。この不純物は、
シリコンにキャリア（自由電子又はホール）を与えるド
ーパントであって、ｎ形（自由電子）のものとしてリン
（Ｐ）、砒素（Ａｓ）等や、ｐ形（ホール）のものとし
て硼素（Ｂ）、ガリウム（Ｇａ）等がある。この不純物
の導入は、イオン注入や、気相拡散、固相拡散等により
行う。または、成膜後に導入する代わりに成膜時に含有
させてもよい。

【００４１】そして上方から、ソース・ドレイン膜２０
ａを腐食し下地絶縁膜１２及びチャネルストッパ１８及
びゲート絶縁膜１５を腐食しない条件で異方性エッチン
グを行う。具体的には、臭化水素−塩素混合ガスで上方
からイオンエッチングをかける。このエッチングを、下
地絶縁膜１２上及びチャネルストッパ１８上のソース・
ドレイン膜２０ａが消滅するまで行いそこで停止する
と、上下方向に厚いチャネル部１７及びチャネルストッ
パ１８の両側壁近傍の部分にソース・ドレイン膜２０ａ
が残る（図５（ｂ））。この残った部分はそれぞれチャ
ネル部１７の側壁に接しており、薄膜トランジスタのソ
ース・ドレイン部２０、２０となる。かくして、フォト
マスクを用いることなく、チャネル部１７及びチャネル
ストッパ１８の形状に基づくセルフアラインでソース・
ドレイン部２０、２０が形成される。

【００４２】かかるソース・ドレイン部２０、２０の形
成において、ソース・ドレイン部２０、２０の材質は、
多結晶シリコンの他、アモルファスシリコンやチタンシ
リサイド（ＴｉＳｉ）、タングステンシリサイド（ＷＳ
ｉ）等でもよい。またその成膜方法も、減圧ＣＶＤ以外
のＣＶＤやスパッタ法でもよい。ただし、このように他
の材質を用いる場合には、エッチング条件もそれに応じ
たものとする。

【００４３】次に、ソース・ドレイン部２０、２０との
オーミックコンタクトをとるソース・ドレイン電極を形
成する（図９中Ｓ８）。まず、全面にソース・ドレイン
電極の材質であるアルミニウムの薄膜を成膜する。そし
てこの薄膜を、ソース・ドレイン部２０、２０の上部の
部分を残すようにフォトリソグラフィ及びエッチングに
より加工して、残った部分をソース・ドレイン電極２
１、２１とする。この状態を図６に示す。

【００４４】ここにおいて、アルミニウムの薄膜の成膜
はスパッタ法により行い、膜厚は８００ｎｍとする。そ
して、フォトリソグラフィでレジストマスクを作成した
後のエッチングは、アルミニウムの薄膜を腐食しレジス
トマスク及びチャネルストッパ１８及び下地絶縁膜１２
を腐食しない条件で異方性エッチングを行う。具体的に
は、臭化水素−塩素混合ガスで上方からイオンエッチン
グをかける。このエッチングを、レジストマスクのない
箇所のアルミニウムの薄膜が消滅するまで行い、そして
レジストマスクを除去した状態が図６に示されている。

【００４５】かかるソース・ドレイン電極２１、２１の
形成において、ソース・ドレイン電極２１、２１のの材
質は、アルミニウムの他にも、成膜及びエッチングが可
能で導電性のある材質なら何でもよく、モリブデン、タ
ングステン、クロム、タンタル、鉄、ＩＴＯ等が使用可
能である。また成膜方法は、スパッタ法ばかりでなくＣ
ＶＤ法で成膜可能なものはＣＶＤ法で成膜してもよい。
このように他の材質を用いる場合は、エッチング条件も
それに応じたものとする。

【００４６】次に、保護膜を形成して全体を覆う。保護
膜の形成は、プラズマＣＶＤにより窒化シリコンを１μ
ｍ成膜して行う。図７に、保護膜２２を形成した状態を
示す。この保護膜の材質は、窒化シリコンの他、酸化シ
リコンやポリイミド等でもよく、成膜方法もプラズマＣ
ＶＤ以外のＣＶＤやスパッタ法でもよい。また、スピン
コータで作成したＳＯＧ膜でもよい。

【００４７】かくして製造された薄膜トランジスタは、
図７に示すように、ゲート電極１３と、ゲート絶縁膜１
５によりゲート電極１３から絶縁されたチャネル部１７
と、チャネル部１７の両即壁に接して設けられたソース
・ドレイン部２０、２０とを有しており、これらがガラ
ス基板５０と下地絶縁膜１２とにより形成される凹部の
中に配置されている。

【００４８】この薄膜トランジスタでは、チャネル部１
７が不純物導入がされていないか又は低不純物濃度の半
導体であり高抵抗であるために、ソース・ドレイン部２
０、２０間の通常時の導通はオフとなっている。このた
め、ソース・ドレイン電極２１、２１によりソース・ド
レイン部２０、２０間に電圧を印加しても電流は流れな
い。しかし、ゲート電極１３に電圧Ｖ_g を印加すると、
その電界効果によりチャネル部１７のキャリア濃度が上
昇してその抵抗が減少する。そして、ゲート電圧Ｖ_g が
所定の閾値電圧Ｖ_thに達すると、ソース・ドレイン部２
０、２０間の導通がオンとなる。この状態ではソース・
ドレイン電極２１、２１によりソース・ドレイン部２
０、２０間に電圧を印加すると電流が流れる。即ち、ゲ
ート電圧Ｖ _g をコントロールすることにより、ソース・
ドレイン部２０、２０間の電流を制御することができ
る。従って、液晶表示装置のスイッチング素子として使
用することができる。

【００４９】ここにおいてこの薄膜トランジスタでは、
ソース・ドレイン部２０、２０の形成が、チャネルスト
ッパ１８及びチャネル部１７に基づくセルフアラインに
より行われ、このためソース・ドレイン部２０、２０が
チャネル部１７の側壁面に確実に接しているので、ソー
ス・ドレイン部２０、２０のサイズが小さくても、チャ
ネル部１７とソース・ドレイン部２０、２０とのコンタ
クト抵抗が小さい。また、ゲート電極１３が凹部内全幅
にわたり形成され、チャネル部１７が下地絶縁膜１２に
基づくセルフアラインにより凹部内中央に形成されてい
るので、ゲート電圧Ｖ_g の電界効果がチャネル部１７全
体に及ぶ。このためオン時のチャネル抵抗が小さい。

【００５０】次に、本実施の形態の変形例について説明
する。この変形例は、ガラス基板５０に、下地絶縁膜１
２を形成することなくじかにエッチングを施して凹部を
形成し、この凹部内に前記と同様の手順により薄膜トラ
ンジスタを作成することを特徴とする。これにより、図
８に示すような構造の薄膜トランジスタが得られる。図
８のものでは、ガラス基板５０自体に凹部が形成されそ
の中に薄膜トランジスタが配置されており、薄膜トラン
ジスタそのものは図７のものと変わるところはない。

【００５１】以上詳細に説明したように、本実施の形態
とその変形例とによれば、ガラス基板５０上に形成した
下地絶縁膜１２又はガラス基板５０そのものに凹部を形
成し、この凹部内に薄膜トランジスタの各構成部分を積
層して薄膜トランジスタを製造するので、薄膜トランジ
スタによる縦方向の凹凸が凹部の深さの分緩和され、基
板全体としての平坦化が図られている。従って、液晶表
示装置に用いる場合の対向電極とのギャップ調整を高精
度で行うことができ、対向電極の取付不良が生じない。

【００５２】また、凹部が形成されると、この凹部の形
状に基づくセルフアラインによりゲート電極１３、ゲー
ト絶縁膜１５、チャネル部１７、チャネルストッパ１８
の加工が行われ、そしてチャネル部１７及びチャネルス
トッパ１８の形状に基づくセルフアラインによりソース
・ドレイン部２０、２０の加工が行われるので、フォト
マスクは凹部の加工用のものとソース・ドレイン電極２
１、２１の加工用のものとの２枚だけで済む。このた
め、フォト工程が非常に簡略でプロセスコストが低い。

【００５３】また、このように薄膜トランジスタの各層
をフォトマスクを用いずセルフアラインで加工するの
で、チャネル部１７とソース・ドレイン部２０、２０と
のコンタクトがチャネル部１７の側壁で確実にとられる
と共に、チャネル部１７がゲート電極１３の中央に形成
される。従って、各層の重ね合わせのための余計なマー
ジンをとる必要がなく、従来より２０％程度小さいサイ
ズの薄膜トランジスタを作製することができる。

【００５４】以上実施の形態について説明したが、本発
明は前記実施の形態及びその変形例に何ら限定されるも
のではなく、本発明の趣旨を逸脱しない範囲で種々の設
計変更ができることはいうまでもないことである。

【００５５】例えば前記実施の形態では、凹部の深さ
を、ゲート電極１３、ゲート絶縁膜１５、チャネル部１
７、チャネルストッパ１８の厚さの合計である８００ｎ
ｍとし、ソース・ドレイン電極２１、２１を除いた薄膜
トランジスタ本体部分が凹部の深さ内に納まるようにし
たが、凹部をさらに深くして、ソース・ドレイン電極２
１、２１をも凹部の深さ内に納めてもよい。この場合に
は本発明の主たる目的である平坦化が更に徹底される。
その一方、凹部を浅くして、薄膜トランジスタの一部分
のみ（例えば、ゲート電極１３のみ、ゲート電極１３及
びゲート絶縁膜１５のみ、等）が凹部の深さ内に納まる
ようにすることも考えられる。この場合でも全く凹部を
形成しない従来の製造方法の場合よりは平坦なものが作
製される。

【００５６】また、ガラス基板５０上に下地絶縁膜１２
を形成してこれに凹部を形成する場合において、図１の
説明では下地絶縁膜１２を部分的に全厚除去して凹部１
１を形成することとしたが、凹部１１においても下地絶
縁膜１２が少し残るようにしてもよい。また、ガラス基
板に替えて石英やサファイアの基板を用いてもよい。

【００５７】

【発明の効果】以上より、本発明に係る薄膜トランジス
タの製造方法によれば、基板に素子形成用の凹部を設け
この中に薄膜トランジスタの少なくとも一部を形成する
ので、凹凸を緩和して平坦度を向上させることができ、
薄膜トランジスタと対向電極とのギャップ調整を容易に
できる。

【図面の簡単な説明】

【図１】基板上の下地絶縁膜に凹部を形成した状態を示
す図である。

【図２】凹部内へのゲート電極の形成を説明する図であ
る。

【図３】ゲート電極上へのゲート絶縁膜の形成を説明す
る図である。

【図４】ゲート絶縁膜上へのチャネル部の形成を説明す
る図である。

【図５】チャネル部の両側面に接するソース・ドレイン
部の形成を説明する図である。

【図６】ソース・ドレイン電極を形成した状態を示す図
である。

【図７】保護膜を形成した状態を示す図である。

【図８】基板自体に凹部を形成して薄膜トランジスタを
作製した状態を示す図である。

【図９】実施の形態に係る薄膜トランジスタの製造方法
の概略手順を示す図である。

【図１０】従来の薄膜トランジスタの製造方法の概略手
順を示す図である。

【図１１】従来の薄膜トランジスタの概略構成を示す図
である。

【符号の説明】

１１凹部１２下地絶縁膜１３ゲート電極１３ａゲート電極膜１４全面レジスト層１５ゲート絶縁膜１７チャネル部２０ソース・ドレイン部５０基板

Claims

【特許請求の範囲】

【請求項１】薄膜トランジスタの製造方法において、基板に少なくともゲート電極の深さを有する凹部を形成
する凹部形成工程と、ゲート電極及びこれを覆うゲート絶縁膜を形成するゲー
ト構造形成工程と、前記ゲート絶縁膜上にチャネル部及びソース部及びドレ
イン部を形成するチャネル構造形成工程とを含み、少なくとも前記ゲート電極が前記凹部内に形成されるこ
とを特徴とする薄膜トランジスタの製造方法。
【請求項２】請求項１に記載する薄膜トランジスタの
製造方法において、前記ゲート構造形成工程で、ゲート電極膜を成膜し、その上に全面レジスト層を形成し、エッチバックにより前記ゲート電極膜を加工してゲート
電極を形成することを特徴とする薄膜トランジスタの製
造方法。