JP4202091B2 - アクティブマトリクス型液晶表示装置の作製方法 - Google Patents

アクティブマトリクス型液晶表示装置の作製方法 Download PDF

Info

Publication number
JP4202091B2
JP4202091B2 JP2002320785A JP2002320785A JP4202091B2 JP 4202091 B2 JP4202091 B2 JP 4202091B2 JP 2002320785 A JP2002320785 A JP 2002320785A JP 2002320785 A JP2002320785 A JP 2002320785A JP 4202091 B2 JP4202091 B2 JP 4202091B2
Authority
JP
Japan
Prior art keywords
film
insulating film
electrode
forming
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002320785A
Other languages
English (en)
Other versions
JP2004157210A (ja
JP2004157210A5 (ja
Inventor
明 石川
晋悟 江口
誠司 小田
佳則 樋上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd, Sharp Corp filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2002320785A priority Critical patent/JP4202091B2/ja
Priority to US10/697,987 priority patent/US7084503B2/en
Publication of JP2004157210A publication Critical patent/JP2004157210A/ja
Publication of JP2004157210A5 publication Critical patent/JP2004157210A5/ja
Application granted granted Critical
Publication of JP4202091B2 publication Critical patent/JP4202091B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜を用いた半導体装置において、平坦な導電膜を形成するためのコンタクト部の構成に関する。特に、アクティブマトリクス型液晶表示装置（以下、ＡＭＬＣＤと呼ぶ）の画素領域において、スイッチング素子と画素電極とを電気的に接続するための接続部の構成に関する。
【０００２】
【従来の技術】
近年、安価なガラス基板上にＴＦＴを作製する技術が急速に発達してきている。その理由は、ＡＭＬＣＤ(Active Matrix Liquid Crystal Display)の需要が高まったことにある。
【０００３】
ＡＭＬＣＤはマトリクス状に配置された数十〜数百万個もの各画素のそれぞれにスイッチング素子として薄膜トランジスタ（ＴＦＴ）を配置し、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００４】
各画素電極と対向電極との間には液晶が挟み込まれ、一種のコンデンサを形成している。従って、ＴＦＴによりこのコンデンサへの電荷の出入りを制御することで、液晶に印加される電界の強さを制御する。これにより、液晶表示装置の電気光学特性に応じて、液晶表示装置を透過する光量を制御して画素表示を行うことができる。また、パネル内の各画素においてこの制御をそれぞれ個別に行うことで、全体として画像表示をすることができる。
【０００５】
この様な液晶を用いた表示装置に特有の現象として光漏れと呼ばれる現象がある。液晶は、画素電極と対向電極との間で、ある規則性をもった配向性をもって配列している。しかし、パターン段差の存在によるラビング不良、画素電極表面の凹凸、液晶表示装置駆動時に液晶に印加される電界の乱れなどが原因で、液晶の配向性に乱れが生じる場合がある。光漏れとは、液晶の配向が乱れた部分における光の透過率がほかの部分と比べて高くなることである。特に投影式の液晶表示装置の場合は、光漏れによる表示品位の劣化が大きい。このような場合、液晶の配向が乱れた部分では、本来示すべき電気光学特性を示すことが困難となる。代表的には、黒レベルに近い階調を表示している画素では、この光漏れの影響により、本来表示すべき階調より透過率が高くなり、十分な黒色の表示が困難となる。この結果、表示品位の劣化やコントラストの低下が発生する。
【０００６】
これまではディスクリネーションを防止するためにＴＦＴを平坦化膜で覆う構成などの工夫が施されたが、現状では必ずしも抜本的な解決策とはなっていない。なぜならば、如何に平坦化膜を利用しても最終的に形成される画素電極のコンタクト部の段差を平坦化することは困難だからである。
【０００７】
図１０は、従来の半導体装置を模式的に示す断面図である。
図示せぬ下地膜上にメタル電極からなるドレイン電極１０１を形成し、このドレイン電極１０１の上に層間絶縁膜１０２を形成する。次いで、この層間絶縁膜１０２の上にレジスト膜を設け、このレジスト膜をマスクとして層間絶縁膜１０２をドライエッチングすることにより、該層間絶縁膜にはドレイン電極１０１上に位置するドレインコンタクトホール１０２ａが形成される。次いで、このドレインコンタクトホール内及び層間絶縁膜上に導電膜を形成し、この導電膜をパターニングすることにより、層間絶縁膜１０２上にはドレインコンタクトホール１０２ａ内でドレイン電極１０１に接続された画素電極１０３が形成される。また、ドレインコンタクトホール１０２内を画素電極１０３で全て覆うために、画素電極１０３にはオーバーラップ領域１０３ａが形成されている。
【０００８】
ところで、ＴＦＴ基板の表面の平坦化に関して、開口領域や配線近傍については対策がされているが、画素電極とＴＦＴとを導通させるドレインコンタクトホールの段差は、図１０に示すようにそのまま残されている。この段差は、液晶配向の乱れの原因や、後工程のラビング工程などで悪い影響を及ぼす原因となることが予想される。
【０００９】
【発明が解決しようとする課題】
本発明は上記のような事情を考慮してなされたものであり、平坦な導電膜を形成するためのコンタクト部の構成に関する技術を提供することにある。
【００１０】
特にＡＭＬＣＤの画素電極を十分に平坦化し、コンタクト部の段差又は画素電極間の段差に起因するディスクリネーションの発生を防止することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、電極上に、該電極を覆うように形成された絶縁膜と、前記絶縁膜に形成され、前記電極上に配置された接続孔と、前記絶縁膜に形成され、前記接続孔に繋げられて形成された凹部と、前記接続孔内及び前記凹部内に埋め込まれた画素電極と、を具備することを特徴とする。
【００１２】
本発明に係る半導体装置は、電極上に、該電極を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたストッパー膜と、前記ストッパー膜上に形成された第２の絶縁膜と、前記ストッパー膜をエッチングストッパーとして前記第２の絶縁膜をエッチングすることにより該第２の絶縁膜に形成された凹部と、前記ストッパー膜及び前記第１の絶縁膜をエッチングすることにより該ストッパー膜及び該第１の絶縁膜に形成された、前記凹部の下に位置し且つ前記電極の上に位置する接続孔と、前記接続孔内及び前記凹部内に埋め込まれた画素電極と、を具備することを特徴とする。
【００１３】
本発明に係る半導体装置は、電極上に、該電極を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたストッパー膜と、前記ストッパー膜上に形成された第２の絶縁膜と、前記第２の絶縁膜、前記ストッパー膜及び前記第１の絶縁膜をエッチングすることにより該ストッパー膜及び該第１の絶縁膜に形成された前記電極の上に位置する接続孔と、前記ストッパー膜をエッチングストッパーとして前記第２の絶縁膜をエッチングすることにより該第２の絶縁膜に形成され、前記接続孔に繋げられた凹部と、前記接続孔内及び前記凹部内に埋め込まれた画素電極と、を具備することを特徴とする。
【００１４】
本発明に係る半導体装置は、電極上に、該電極を覆うように形成された絶縁膜と、前記絶縁膜に形成された、前記電極上に位置する接続孔と、前記接続孔内に埋め込まれた導電膜と、前記絶縁膜及び埋め込まれた導電膜の上に形成された画素電極と、を具備することを特徴とする。
【００１５】
本発明に係る半導体装置は、電極上に、該電極を覆うように形成された絶縁膜と、前記絶縁膜に形成された、前記電極上に位置する接続孔と、前記接続孔内に埋め込まれると共に前記絶縁膜上に形成された画素電極と、を具備することを特徴とする。
【００１６】
また、本発明に係る半導体装置においては、前記電極がＴＦＴのドレイン電極であることも可能である。
【００１７】
本発明に係る半導体装置の作製方法は、電極上に、該電極を覆うように絶縁膜を形成する工程と、前記絶縁膜に、前記電極上に位置する接続孔及び該接続孔に繋げられた凹部を形成する工程と、前記接続孔内及び前記凹部内に導電膜を埋め込むと共に前記絶縁膜上に導電膜を形成する工程と、前記導電膜をＣＭＰ研磨又はエッチバックすることにより、前記接続孔内及び前記凹部内に埋め込まれた導電膜からなる画素電極を形成する工程と、を具備することを特徴とする。
【００１８】
上記半導体装置の作製方法によれば、接続孔内を全て導電膜で埋め込むことにより、接続孔による段差の発生を防止することができる。また、凹部内を全て導電膜で埋め込み、導電膜をＣＭＰ研磨又はエッチバックすることにより、絶縁膜と画素電極との段差の発生を防止することができる。これにより、段差に起因するディスクリネーションの発生を防止することができる。
【００１９】
本発明に係る半導体装置の作製方法は、電極上に、該電極を覆うように第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にストッパー膜を形成する工程と、前記ストッパー膜上に第２の絶縁膜を形成する工程と、前記ストッパー膜をエッチングストッパーとして前記第２の絶縁膜をエッチングすることにより、該第２の絶縁膜に凹部を形成する工程と、前記ストッパー膜及び前記第１の絶縁膜をエッチングすることにより、該ストッパー膜及び該第１の絶縁膜に、前記凹部の下に位置し且つ前記電極の上に位置する接続孔を形成する工程と、前記接続孔内及び前記凹部内に導電膜を埋め込むと共に前記第２の絶縁膜上に導電膜を形成する工程と、前記導電膜をＣＭＰ研磨又はエッチバックすることにより、前記接続孔内及び前記凹部内に埋め込まれた導電膜からなる画素電極を形成する工程と、を具備することを特徴とする。
なお、前記ストッパー膜は、第２の絶縁膜をエッチングする際にエッチングストッパーとして作用する膜であれば種々の膜を用いることが可能である。
【００２０】
本発明に係る半導体装置の作製方法は、電極上に、該電極を覆うように第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にストッパー膜を形成する工程と、前記ストッパー膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜、前記ストッパー膜及び前記第１の絶縁膜をエッチングすることにより、該ストッパー膜及び該第１の絶縁膜に前記電極の上に位置する接続孔を形成する工程と、前記ストッパー膜をエッチングストッパーとして前記第２の絶縁膜をエッチングすることにより、該第２の絶縁膜に前記接続孔に繋げられた凹部を形成する工程と、前記接続孔内及び前記凹部内に導電膜を埋め込むと共に前記第２の絶縁膜上に導電膜を形成する工程と、前記導電膜をＣＭＰ研磨又はエッチバックすることにより、前記接続孔内及び前記凹部内に埋め込まれた導電膜からなる画素電極を形成する工程と、を具備することを特徴とする。
【００２１】
本発明に係る半導体装置の作製方法は、電極上に、該電極を覆うように絶縁膜を形成する工程と、前記絶縁膜をエッチングすることにより、該絶縁膜に凹部を形成する工程と、前記絶縁膜をエッチングすることにより、該絶縁膜に前記凹部の下に位置し且つ前記電極の上に位置する接続孔を形成する工程と、前記接続孔内及び前記凹部内に導電膜を埋め込むと共に前記絶縁膜上に導電膜を形成する工程と、前記導電膜をＣＭＰ研磨又はエッチバックすることにより、前記接続孔内及び前記凹部内に埋め込まれた導電膜からなる画素電極を形成する工程と、を具備することを特徴とする。
【００２２】
本発明に係る半導体装置の作製方法は、電極上に、該電極を覆うように絶縁膜を形成する工程と、前記絶縁膜をエッチングすることにより、前記電極の上に位置する接続孔を形成する工程と、前記絶縁膜をエッチングすることにより、該絶縁膜に前記接続孔に繋げられた凹部を形成する工程と、前記接続孔内及び前記凹部内に導電膜を埋め込むと共に前記絶縁膜上に導電膜を形成する工程と、前記導電膜をＣＭＰ研磨又はエッチバックすることにより、前記接続孔内及び前記凹部内に埋め込まれた導電膜からなる画素電極を形成する工程と、を具備することを特徴とする。
【００２３】
本発明に係る半導体装置の作製方法は、電極上に、該電極を覆うように絶縁膜を形成する工程と、前記絶縁膜に、前記電極上に位置する接続孔を形成する工程と、前記接続孔内に導電膜を埋め込むと共に前記絶縁膜上に導電膜を形成する工程と、前記導電膜をＣＭＰ研磨又はエッチバックすることにより、前記接続孔内に埋め込まれた導電膜を残しつつ前記絶縁膜上に存在する導電膜を除去する工程と、前記絶縁膜及び埋め込まれた導電膜の上に画素電極を形成する工程と、を具備することを特徴とする。
【００２４】
上記半導体装置の作製方法によれば、接続孔内を全て導電膜で埋め込むことにより、接続孔による段差の発生を抑制することができる。したがって、段差に起因するディスクリネーションの発生を防止することができる。
【００２５】
本発明に係る半導体装置の作製方法は、電極上に、該電極を覆うように絶縁膜を形成する工程と、前記絶縁膜に、前記電極上に位置する接続孔を形成する工程と、前記接続孔内に第１のＩＴＯ膜を埋め込むと共に前記絶縁膜上に第１のＩＴＯ膜を形成する工程と、前記第１のＩＴＯ膜をＣＭＰ研磨又はエッチバックすることにより、前記接続孔内に埋め込まれた第１のＩＴＯ膜を残しつつ前記絶縁膜上に存在する第１のＩＴＯ膜を除去する工程と、前記埋め込まれた第１のＩＴＯ膜を焼成する工程と、前記絶縁膜及び埋め込まれた第１のＩＴＯ膜の上に第２のＩＴＯ膜を形成する工程と、前記第２のＩＴＯ膜をエッチングすることにより、前記絶縁膜及び埋め込まれた第１のＩＴＯ膜の上に第２のＩＴＯ膜からなる透明電極を形成する工程と、を具備することを特徴とする。
【００２６】
上記半導体装置の作製方法によれば、埋め込まれた第１のＩＴＯ膜の上に透明電極を形成するために、第２のＩＴＯ膜をエッチングした際、透明電極が第１のＩＴＯ膜の全体を覆っていない場合でも、第１のＩＴＯ膜を焼成しているため、第１のＩＴＯ膜がエッチングされることはない。このため、接続孔内で埋め込まれた第１のＩＴＯ膜が断線することを抑制できる。
【００２７】
本発明に係る半導体装置の作製方法は、電極上に、該電極を覆うように絶縁膜を形成する工程と、前記絶縁膜に、前記電極上に位置する接続孔を形成する工程と、前記接続孔内に導電膜を埋め込むと共に前記絶縁膜上に導電膜を形成する工程と、前記導電膜をエッチバック又はＣＭＰ研磨することにより、前記絶縁膜上に存在する導電膜の膜厚を薄くする工程と、前記導電膜をエッチングすることにより、前記絶縁膜上に該導電膜からなる画素電極を形成する工程と、を具備することを特徴とする。
【００２８】
上記半導体装置の作製方法によれば、絶縁膜上に画素電極を形成するために、導電膜をエッチングした際、画素電極が接続孔の全体を覆っていない場合でも、該接続孔内で埋め込まれた導電膜が断線することを抑制できる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１（Ａ）乃至（Ｃ）は、本発明に係る第１の実施の形態による半導体装置の一例であるＡＭＬＣＤの製造方法を示す断面図である。図２（Ａ）乃至（Ｄ）は、図１（Ａ）に示す状態を実現する製造方法の一例を示す断面図である。
【００３０】
図１（Ａ）に示すように、図示せぬ下地膜上に導電膜を形成し、この導電膜をパターニングすることにより、該下地膜上には該導電膜からなる電極１ａ，１ｂが形成される。この電極１ａ，１ｂは、例えばドレイン電極などの種々のメタル電極であっても良い。ただし、電極に限定されるものではなく、電極１ａ，１ｂに替えて配線等を用いることも可能である。また、下地膜は、例えば絶縁膜、半導体膜又は導電膜であっても良い。
【００３１】
次いで、電極１ａ，１ｂ及び下地膜の上に絶縁膜２を形成する。これにより、電極１ａ，１ｂは絶縁膜２によって覆われる。この絶縁膜２は、種々の材質の絶縁膜を用いることが可能であるが、例えば酸化珪素、窒化珪素、酸化窒化珪素等の珪素を含む絶縁膜や単層又は積層の有機樹脂膜を用いることも可能である。次いで、この絶縁膜２を加工することにより、該絶縁膜２には各々の電極１ａ，１ｂの上に位置するコンタクトホール２ａ，２ｂ及びこのコンタクトホール２ａ，２ｂに繋げられた画素電極とほぼ等しい形状の凹部（溝）２ｃ，２ｄが形成される。
【００３２】
次に、図１（Ａ）の状態に絶縁膜２を加工する方法について図２を参照しつつ説明する。
図２（Ａ）に示すように、図示せぬ下地膜上に電極１ａ，１ｂを形成し、この電極１ａ，１ｂの上に層間絶縁膜３をＣＶＤ（chemical vapor deposition）法により成膜する。この層間絶縁膜３は、例えばＳｉＯ2、ＳｉＯＮ、ＳｉＮＯ等の膜を用いる。
【００３３】
次いで、層間絶縁膜３をＣＭＰ(Chemical Mechanical Polishing)で研磨することにより、該層間絶縁膜３を平坦化する。次いで、この平坦化した層間絶縁膜３の上に膜厚が１００ｎｍ以下の窒化珪素膜４をＣＶＤ法又はスパッタ法で成膜する。次いで、窒化珪素膜４の上に酸化珪素膜５をＣＶＤ法又はスパッタ法で成膜する。酸化珪素膜５の膜厚は、画素電極の仕上がり膜厚に加工マージンを加えた厚さとする。これら層間絶縁膜３、窒化珪素膜４及び酸化珪素膜５により絶縁膜２が構成されている。次いで、酸化珪素膜５の上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、該酸化珪素膜５上にはレジストパターン６が形成される。
【００３４】
次に、図２（Ｂ）に示すように、このレジストパターン６をマスクとして酸化珪素膜５をエッチングする。この際、エッチングはウエットエッチングでもドライエッチングでも良く、窒化珪素膜４はエッチングストッパーとして作用する。これにより、酸化珪素膜５には画素電極の仕上がり形状とほぼ同じ形状の凹部（溝）２ｃ，２ｄが形成される。
【００３５】
この後、図２（Ｃ）に示すように、レジストパターン６を剥離した後、窒化珪素膜４及び酸化珪素膜５の上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、窒化珪素膜及び酸化珪素膜の上にはレジストパターン７が形成される。
【００３６】
次に、図２（Ｄ）に示すように、レジストパターン７をマスクとして窒化珪素膜４をエッチングする。この際、エッチングはウエットエッチングでもドライエッチングでも良い。次いで、レジストパターン７をマスクとして層間絶縁膜３をエッチングする。この際、エッチングはウエットエッチングでもドライエッチングでも良い。これにより、窒化珪素膜４及び層間絶縁膜３には各々の電極１ａ，１ｂの上に位置するコンタクトホール２ａ，２ｂが形成される。次いで、レジストパターン７を剥離する。このようにして図１（Ａ）に示すようなコンタクトホール２ａ，２ｂ及び凹部２ｃ，２ｄを絶縁膜２形成する。なお、コンタクトホール２ａ，２ｂの径Ｌは、画素電極の仕上がり膜厚の２倍以下であることが好ましいが、これは必須要件ではない。
【００３７】
なお、図１（Ａ）の状態に絶縁膜２を加工する方法は、上述した方法に限定されるものではなく、他の方法を用いることも可能であり、上述した方法を多少変更したものを用いることも可能である。例えば、酸化珪素膜５に凹部２ｃ，２ｄをエッチング加工により形成する際、窒化珪素膜４をエッチングストッパーとして用いているが、窒化珪素膜４を用いることなく絶縁膜２に凹部２ｃ，２ｄを形成することも可能である。この場合は、凹部２ｃ，２ｄの深さをエッチング時間によって精密に制御することにより実施する。
【００３８】
また、図２に示す方法では、酸化珪素膜５に凹部２ｃ，２ｄを形成した後、層間絶縁膜３にコンタクトホール２ａ，２ｂを形成しているが、層間絶縁膜３にコンタクトホール２ａ，２ｂを形成した後、酸化珪素膜５に凹部２ｃ，２ｄを形成することも可能である。すなわち、酸化珪素膜５、窒化珪素膜４及び層間絶縁膜３をエッチングすることにより、該層間絶縁膜３にコンタクトホール２ａ，２ｂを形成した後、窒化珪素膜４をエッチングストッパーとして酸化珪素膜５をエッチングすることにより、該酸化珪素膜５に凹部２ｃ，２ｄを形成することも可能である。
【００３９】
図１（Ａ）の状態に加工した後、図１（Ｂ）に示すように、コンタクトホール２ａ，２ｂ内、凹部２ｃ，２ｄ内及び絶縁膜２上に導電膜８を形成する。この導電膜８は例えばスパッタ法により成膜したＩＴＯ(indium tin oxide)膜を用いることも可能である。導電膜８の膜厚は、コンタクトホールの径Ｌの１／２以上であることが好ましく、コンタクトホール内を全て導電膜８で埋め込む。次いで、必要な場合は埋め込み導電膜８を焼成する。
【００４０】
次に、図１（Ｃ）に示すように、導電膜８をＣＭＰ研磨する。この際、絶縁膜２又は酸化珪素膜５をストッパーとする。これにより、導電膜８が平坦化され、絶縁膜２の凹部内には埋め込み導電膜８ａ，８ｂが形成され、この埋め込み導電膜８ａ，８ｂはコンタクトホール内で電極１ａ，１ｂに電気的に接続される。埋め込み導電膜８ａ，８ｂは、画素電極と同じ材料、例えば、透過型液晶表示装置においては透明電極の材料であるＩＴＯ等、反射型液晶表示装置においては、反射性を有する金属材料であることが好ましい。なお、このＣＭＰ研磨工程では、研磨マージンなどを考慮すると凸部（凸部とは、凹部２ｃと凹部２ｄとの間の酸化珪素膜５である）の高さが比較的に高い方が好ましく、また凸部による段差を配向制御に利用することを考慮すると、凸部の高さを正確に制御することが重要となるが、上記の方法であれば凸部の高さの制御も容易である。
【００４１】
上記第１の実施の形態によれば、コンタクトホール２ａ，２ｂ内を全て埋め込み導電膜で埋め込むことにより、コンタクトホールによる段差の発生を防止することができる。また、凹部２ｃ，２ｄ内を全て画素電極で埋め込み、絶縁膜２又は酸化珪素膜５をストッパーとして導電膜をＣＭＰ研磨することにより、絶縁膜２と画素電極との段差の発生を防止することができる。これにより、段差に起因するディスクリネーションの発生を防止することができ、段差に影響した液晶の配向乱れも防止でき、ラビング処理も全面均一に行うことが可能となる。
【００４２】
なお、前記第１の実施の形態では、導電膜８をＣＭＰ研磨することにより、絶縁膜２の凹部内に埋め込み導電膜８ａ，８ｂを形成しているが、導電膜８をエッチバックすることにより、絶縁膜２の凹部内に埋め込み導電膜８ａ，８ｂを形成することも可能である。
【００４３】
図３（Ａ）乃至（Ｄ）は、本発明に係る第２の実施の形態による半導体装置の一例であるＡＭＬＣＤの製造方法を示す断面図であり、図１と同一部分には同一符号を付す。
【００４４】
図３（Ａ）に示す電極１ａを図示せぬ下地膜上に形成する工程までは第１の実施の形態と同様である。
次に、電極１ａ及び下地膜の上にＣＶＤ法により層間絶縁膜１２を形成する。これにより、電極１ａは層間絶縁膜１２によって覆われる。この層間絶縁膜１２は、種々の材質の絶縁膜を用いることが可能であるが、例えばＳｉＯ2、ＳｉＯＮ、ＳｉＮＯ等の膜を用いることも可能である。
【００４５】
次いで、層間絶縁膜１２をＣＭＰで研磨することにより、該層間絶縁膜１２を平坦化する。次いで、この平坦化した層間絶縁膜１２の上にレジスト膜（図示せず）を塗布し、このレジスト膜を露光、現像することにより、該層間絶縁膜１２の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜１２をエッチングする。この際、エッチングはウエットエッチングでもドライエッチングでも良い。これにより、該層間絶縁膜１２には電極１ａの上に位置するコンタクトホール１２ａが形成される。次いで、レジストパターンを剥離する。
【００４６】
次いで、コンタクトホール１２ａ内及び層間絶縁膜１２上に第１の導電膜１８を成膜する。第１の導電膜１８は、後に形成する第２の導電膜がＩＴＯの場合、ＩＴＯ膜、Ｗ膜、ＴｉＷ膜等のＩＴＯと接触した時に電蝕を起こさない膜を用いることが好ましい。第１の導電膜１８の膜厚は、コンタクトホールの径の１／２以上であることが好ましく、コンタクトホール内を全て第１の導電膜１８で埋め込む。次いで、第１の導電膜１８にＩＴＯ膜を用いた場合は、必要に応じて焼成する。
【００４７】
この後、図３（Ｂ）に示すように、成膜した第１の導電膜１８の厚さの分だけ該導電膜１８をエッチバックする。このエッチバックはドライエッチングでもウエットエッチングでも良いが、第１の導電膜１８にＩＴＯ膜を用いて該ＩＴＯ膜に焼成を行っていない場合はウエットエッチングを用いることが好ましい。このようにしてコンタクトホール１２ａ内には導電膜１８ａが埋め込まれ、この埋め込み導電膜１８ａを含む層間絶縁膜１２は平坦化され、埋め込み導電膜１８ａはコンタクトホール内で電極１ａに電気的に接続される。なお、前記導電膜１８をエッチバックする工程に替えて導電膜１８をＣＭＰ研磨することも可能である。
【００４８】
次に、図３（Ｃ）に示すように、埋め込み導電膜１８ａ及び層間絶縁膜１２の上に第２の導電膜１９を成膜する。なお、第２の導電膜は画素電極の材料からなる膜を用いることが好ましい。さらに、第２の導電膜は、第１の導電膜よりもエッチングレートの高いものを用いることが好ましい。
【００４９】
この後、図３（Ｄ）に示すように、第２の導電膜１９の上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、第２の導電膜１９上にはレジストパターン２０が形成される。
【００５０】
次いで、このレジストパターン２０をマスクとして第２の導電膜１９をエッチングする。この際、エッチングはウエットエッチングでもドライエッチングでも良い。次いで、レジストパターン２０を剥離する。これにより、図３（Ｅ）に示すように、埋め込み導電膜１８ａ及び層間絶縁膜１２の上に第２の導電膜からなる導電膜パターン１９ａが形成される。次いで、この導電膜パターン１９ａがＩＴＯ膜からなる場合は焼成することが好ましい。導電膜パターン１９ａは例えば透明電極（画素電極）となることも可能である。
【００５１】
前記第２の導電膜１９にＩＴＯ膜を用い、レジストパターン２０をマスクとして第２の導電膜１９をウエットエッチングした際、レジストパターン２０が埋め込み導電膜１８ａの全体を覆っていない場合でも、埋め込み導電膜１８ａにＩＴＯを用いて該埋め込み導電膜１８ａに焼成を行っておけば、埋め込み導電膜１８ａの方が導電膜１９に比べてエッチングレートが低いため、埋め込み導電膜１８ａが深くエッチングされることはない。即ち、導電膜パターン１９ａが埋め込み導電膜１８ａの全体を覆っていない場合でも、焼成されたＩＴＯで形成される埋め込み導電膜１８ａが深くエッチングされることがないため、コンタクトホール内で埋め込み導電膜１８ａが断線する危険がない。したがって、本実施の形態を適用することにより、従来技術である図１０に示すオーバーラップ領域１０３ａに相当するような領域を低減することが可能となり、開口面積の改善を図ることもできる。
【００５２】
また、第２の実施の形態では、コンタクトホール１２ａ内を全て埋め込み導電膜１８ａで埋め込むことにより、コンタクトホールによる段差の発生を抑制することができる。したがって、段差に起因するディスクリネーションの発生を防止することができ、段差に影響した液晶の配向乱れも防止でき、ラビング処理も全面均一に行うことが可能となる。
【００５３】
また、本実施の形態をＴＦＴ基板表面に適用した場合、該ＴＦＴ基板表面を平坦化することができ、ラビングなどの対向基板との貼り合わせ工程における段差の影響を改善することが可能となる。
【００５４】
図４（Ａ）乃至（Ｄ）は、本発明に係る第３の実施の形態による半導体装置の一例であるＡＭＬＣＤの製造方法を示す断面図であり、図３と同一部分には同一符号を付す。
【００５５】
図４（Ａ）に示す層間絶縁膜１２にコンタクトホール１２ａを形成する工程までは第２の実施の形態と同様である。
【００５６】
次いで、コンタクトホール１２ａ内及び層間絶縁膜１２上に導電膜２８を成膜する。導電膜２８は画素電極の材料となる膜、例えばＩＴＯ膜を用いることが好ましい。導電膜２８の膜厚は、コンタクトホールの径の１／２以上であることが好ましく、コンタクトホール内を全て導電膜２８で埋め込む。
【００５７】
この後、図４（Ｂ）に示すように、導電膜２８をエッチバックすることにより、層間絶縁膜１２上の導電膜の膜厚を所定の厚さに制御する。この際の制御方法としては例えばエッチング時間により制御する方法が挙げられる。エッチバックはドライエッチングでもウエットエッチングでも良い。このようにしてコンタクトホール１２ａ内には導電膜２８が埋め込まれ、導電膜２８はコンタクトホール内で電極１ａに電気的に接続される。なお、前記導電膜の膜厚を所定の厚さに制御する方法としては、エッチバック以外であっても良く、ＣＭＰ研磨により導電膜の膜厚を所定の厚さに制御する方法でも良い。この場合、研磨時間などの研磨条件により制御することが好ましい。
【００５８】
次に、図４（Ｃ）に示すように、導電膜２８の上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、導電膜２８上にはレジストパターン２０が形成される。
【００５９】
次いで、このレジストパターン２０をマスクとして導電膜２８をエッチングする。この際、エッチングはウエットエッチングでもドライエッチングでも良い。次いで、レジストパターン２０を剥離する。これにより、図４（Ｄ）に示すように、コンタクトホール及び層間絶縁膜１２の上には導電膜パターン２８ａが形成され、この導電膜パターン２８ａはコンタクトホール内で電極１ａに電気的に接続される。次いで、この導電膜パターン２８ａがＩＴＯ膜からなる場合は焼成することが好ましい。導電膜パターン２８ａは例えば画素電極となることも可能である。
【００６０】
前記レジストパターン２０がコンタクトホール１２ａの全体を覆っていない場合でも、通常は、画素電極の厚さに比べ、コンタクトホールの深さの方が十分に大きいので、コンタクトホール内で導電膜パターン２８ａが断線することを抑制できる。したがって、本実施の形態を適用することにより、従来技術である図１０に示すオーバーラップ領域１０３ａに相当するような領域を低減することが可能となり、開口面積の改善を図ることもできる。
【００６１】
また、第３の実施の形態では、コンタクトホール１２ａ内を全て導電膜２８で埋め込むことにより、コンタクトホールによる段差の発生を低減することができる。したがって、段差に影響されずにラビング処理を行うことができ、段差に影響された液晶の配向乱れを抑制することができ、光漏れの発生を低減することができる。
【００６２】
また、本実施の形態をＴＦＴ基板表面に適用した場合、該ＴＦＴ基板表面を平坦化することができ、対向基板との貼り合わせ工程における段差の影響を改善することが可能となる。
【００６３】
尚、本発明は前記実施の形態に限定されず、種々変更して実施することが可能である。
【００６４】
【実施例】
（実施例１）
図５乃至図７は、本発明の実施例１による半導体装置の一例としてのＡＭＬＣＤの製造方法を示す断面図である。このＡＭＬＣＤは反射型モードで駆動するものであり、画素マトリクス回路を構成する単位画素（単位絵素）を示すものである。
【００６５】
まず、図５（Ａ）に示すように、基板として石英基板３１を用意し、その上に２０ｎｍ厚の酸化珪素膜（図示せず）と非晶質珪素膜３２とを大気開放しないまま連続的に成膜する。こうすることで非晶質珪素膜３２の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。
【００６６】
なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いるが、他の半導体膜であっても構わなく、非晶質シリコンゲルマニウム膜でも良い。
【００６７】
次に、非晶質珪素膜３２の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いた固相成長により非晶質珪素膜の結晶化を行う。
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜３２上にニッケルを含んだ層（図示せず）を形成し、５５０℃４時間の熱処理を行って結晶化する。そして、結晶質珪素（ポリシリコン）膜を得る。
【００６８】
次に、結晶質珪素膜上に１００ｎｍ厚の酸化珪素膜でなるマスク膜３３を形成し、その上にレジストマスク（図示せず）を形成する。次いで、このレジストマスクをマスクとしてマスク膜３３をエッチングすることにより、該マスク膜３３には開口部３４が形成される。
【００６９】
次に、図５（Ｂ）に示すように、マスク膜３３をマスクとして周期表の１５族に属する元素（本実施例ではリン）を添加する。これにより、結晶質珪素膜にはリンドープ領域（リン添加領域）３７が形成される。なお、添加するリンの濃度は５×１０18〜１×１０20ａｔｏｍｓ／ｃｍ3が好ましく、より好ましくは１×１０19〜５×１０19ａｔｏｍｓ／ｃｍ3である。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。
【００７０】
次に、図５（Ｃ）に示すように、前記レジストマスクを除去して４５０〜６５０℃（好ましくは５００〜６００℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残存するニッケルのゲッタリングを行う。ゲッタリング作用を得るためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を得ることができる。
【００７１】
本実施例では６００℃、８時間の熱処理を加えることによってニッケルが図５（Ｃ）に示す矢印の方向に移動し、リンドープ領域３７にゲッタリングされる。こうして結晶質珪素膜に残存するニッケルの濃度は２×１０17ａｔｏｍｓ／ｃｍ3以下（好ましくは１×１０16ａｔｏｍｓ／ｃｍ3以下）にまで低減され、被ゲッタリング領域３８が得られる。但し、この濃度は質量二次イオン分析（ＳＩＭＳ）による測定結果であり、測定限界の関係で現状ではこれ以下の濃度は確認できていない。
【００７２】
こうしてニッケルのゲッタリング工程が終了したら、図５（Ｄ）に示すように、パターニングにより被ゲッタリング領域３８のみで構成される活性層３９、４０を形成する。その際、ニッケルを捕獲したリン添加領域は完全に除去してしまうことが望ましい。そして、プラズマＣＶＤ法またはスパッタ法によりゲイト絶縁膜４１を形成する。このゲイト絶縁膜は画素ＴＦＴのゲイト絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００ｎｍとする。本実施例では７５ｎｍ厚の酸化珪素膜を用いる。また、他の珪素を含む絶縁膜を単層または積層で用いても構わない。
【００７３】
次いで、図６（Ａ）に示すように、ゲイト絶縁膜４１の上にゲイト電極（ゲイト配線）４６、４７を形成する。本実施例ではゲイト電極として、下層から珪素膜（導電性を持たせたもの）／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を用いる。勿論、これら以外の他の導電膜を用いることも可能であることは言うまでもない。また、本実施例では、各ゲイト電極の膜厚は２５０ｎｍとする。
【００７４】
次に、ゲイト電極４６、４７を覆って保護膜４３として２５〜５０ｎｍ厚のＳｉＮｘＯｙ（但し、代表的にはｘ＝０．５〜２、ｙ＝０．１〜０．８）膜を形成する。この保護膜４３はゲイト電極４６、４７の酸化を防ぐものである。なお、成膜を２回に分けて行うことはピンホールの低減に効果があり有効である。
【００７５】
この時、保護膜４３を形成する前処理として水素を含むガス（本実施例ではアンモニアガス）を用いたプラズマ処理を行うことは有効である。この前処理によりプラズマによって活性化した（励起した）水素が活性層（半導体膜）内に閉じこめられるため、効果的に水素終端が行われる。
【００７６】
勿論、保護膜４３としてＳｉＮｘＯｙ膜の代わりに、酸化珪素膜、窒化珪素膜またはそれらの積層膜を用いることができる。
【００７７】
こうして図６（Ａ）の状態を得る。次に、図６（Ｂ）に示すように、保護膜４３の上にレジストマスクなどからなるマスク膜４４を設ける。このマスク膜４４は、ゲイト電極４６、４７及びＴＦＴのＬＤＤ領域（低濃度不純物領域）の上方を覆うように形成される。
【００７８】
次に、活性層（半導体膜）３９、４０に対して周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。この時、マスク膜４４がマスクとなり、活性層３９、４０にはソース領域５０、５１及びドレイン領域５２、５３が形成される。ソース領域及びドレイン領域に添加されるリンの濃度は５×１０19〜１×１０21ａｔｏｍｓ／ｃｍ3となるように調節する。
【００７９】
この工程は、質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８０】
こうして図６（Ｂ）の状態を得たら、マスク膜４４を除去し、図６（Ｃ）に示すように再びリンの添加工程を行う。この工程は先のリンの添加工程よりも低いドーズ量で添加する。こうして先ほどはマスク膜４４がマスクとなってリンが添加されなかった領域には低濃度不純物領域５４、５５が形成される。この低濃度不純物領域に添加されるリンの濃度は５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3となるように調節する。
【００８１】
勿論、この工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８２】
この工程によりＴＦＴのソース領域５０、５１、ドレイン領域５２、５３、ＬＤＤ領域５４、５５、チャネル形成領域４５が画定する。次いで、マスク膜４４を除去する。
【００８３】
なお、本実施例では、マスク膜４４を用いてＬＤＤ領域を形成する例を示しているが、サイドウオールを用いた方法によりＬＤＤ領域を形成することも可能である。
【００８４】
次に、窒素雰囲気中、３００〜５５０℃の温度範囲で１〜１２時間の熱処理工程を行う。本実施例では、４１０℃で１時間の熱処理を窒素雰囲気中において行う。
【００８５】
なお、本実施例で形成したゲイト電極上の保護膜４３は、この熱活性化工程でゲイト電極が酸化されることを防ぐために設けられている。しかし、この保護膜４３は必ずしもゲイト電極の形成直後に設ける必要はない。即ち、このあと形成される第１の層間絶縁膜を形成した後に、その上に保護膜を設け、その後で不純物元素の熱活性化工程を行っても同様の効果を得ることができる。
【００８６】
こうして図６（Ｃ）の状態が得られたら、図６（Ｄ）に示すように、保護膜４３の上に第１の層間絶縁膜５８を形成する。本実施例では、プラズマＣＶＤ法により形成した１μｍ厚の酸化珪素膜を用いる。ここで水素化処理を行う。この工程は基板全体をプラズマまたは熱により励起（活性化）した水素に曝す工程である。水素化処理の温度は、熱により励起する場合は３５０〜４５０℃（好ましくは３８０〜４２０℃）とすれば良い。
【００８７】
次に、第１の層間絶縁膜５８、保護膜４３及びゲイト絶縁膜４１に、ソース領域及びドレイン領域それぞれの上に位置する接続孔を形成する。次いで、この接続孔内及び第１の層間絶縁膜５８上にソース電極５９、６０、ドレイン電極６１、６２を形成する。これにより、ソース電極５９、６０はソース領域５０、５１に電気的に接続され、ドレイン電極６１、６２はドレイン領域５２、５３に電気的に接続される。こうして図６（Ｄ）の状態を得る。
【００８８】
次に、図７（Ａ）に示すように、ソース／ドレイン電極を含む全面上に第２の層間絶縁膜６３を形成する。第２の層間絶縁膜６３としては、アクリル樹脂膜、ポリイミド等の有機性樹脂膜などを用いることが可能である。なお、必要に応じて第２の層間絶縁膜６３内にブラックマスク、補助容量、電界遮蔽膜などの膜を形成しても良い。
【００８９】
次いで、第２の層間絶縁膜６３を加工することにより、該層間絶縁膜６３にはドレイン電極６１、６２の上に位置するドレインコンタクトホール６３ａ及びこのドレインコンタクトホール６３ａに繋げられた画素電極とほぼ等しい形状の凹部（溝）６３ｃ、６３ｄが形成される。第２の層間絶縁膜６３の加工方法は、図２に示す加工方法を用いることが好ましい。
【００９０】
この後、図７（Ｂ）に示すように、ドレインコンタクトホール６３ａ内、凹部６３ｃ，６３ｄ内及び第２の層間絶縁膜６３上にスパッタ法によりＩＴＯ膜６４を成膜する。ＩＴＯ膜６４の膜厚は、ドレインコンタクトホールの径の１／２以上であることが好ましく、ドレインコンタクトホール内を全てＩＴＯ膜６４で埋め込む。次いで、必要な場合はＩＴＯ膜６４を焼成する。
【００９１】
次に、図７（Ｃ）に示すように、ＩＴＯ膜６４をＣＭＰ研磨する。この際、第２の層間絶縁膜６３をストッパーとする。これにより、ＩＴＯ膜６４が平坦化され、第２の層間絶縁膜６３の凹部内には埋め込まれたＩＴＯ膜からなる画素電極６４ａ、６４ｂが形成され、この画素電極６４ａはドレインコンタクトホール内でドレイン電極６１に電気的に接続される。
【００９２】
上記実施例１によれば、ドレインコンタクトホール６３ａ内を全て埋め込みＩＴＯ膜６４で埋め込むことにより、ドレインコンタクトホールによる段差の発生を防止することができる。また、凹部６３ｃ，６３ｄ内を全てＩＴＯ膜６４で埋め込み、第２の層間絶縁膜６３をストッパーとしてＩＴＯ膜６４をＣＭＰ研磨することにより、第２の層間絶縁膜６３とＩＴＯ膜からなる画素電極６４ａ，６４ｂとの段差の発生を防止することができる。これにより、段差に影響されずにラビング処理を行うことができ、段差に影響された液晶の配向乱れを抑制することができ、光漏れの発生を低減することができる。
【００９３】
また、ＩＴＯ膜からなる画素電極６４ａ、６４ｂの相互の間隔は狭くすることが好ましい。ＩＴＯ膜からなる画素電極の相互の間隔を縮小することにより、その下に形成されるブラックマスクの幅を縮小することができ、開口率を向上させることができるからである。具体的方法としては、例えば、第２の層間絶縁膜６３に凹部６３ｃ、６３ｄを形成する際のエッチングにウエットエッチングを選択し、このウエットエッチングによる凹部の部分のサイドエッチング量を大きめに制御することにより、ＩＴＯ膜からなる画素電極の相互間隔を狭くすることが可能である。
【００９４】
また、前記サイドエッチングにより凹部６３ｃ、６３ｄの幅を広げた部分（即ちエッチングマスクであるレジストパターンの下部）までドレイン電極６１を伸ばし、この部分にドレインコンタクトホールを形成することも可能である。
【００９５】
（実施例２）
図８（Ａ）乃至（Ｃ）は、本発明の実施例２による半導体装置の一例としてのＡＭＬＣＤの製造方法を示す断面図であり、図５乃至図７と同一部分には同一符号を付す。
【００９６】
図８（Ａ）に示すソース電極５９、６０及びドレイン電極６１、６２を形成する工程までは実施例１と同様である。
次に、ソース／ドレイン電極を含む全面上に第２の層間絶縁膜６５を形成する。第２の層間絶縁膜６５としては、アクリル樹脂膜、ポリイミド等の有機性樹脂膜などを用いることが可能である。なお、必要に応じて第２の層間絶縁膜６５内にブラックマスク、補助容量、電界遮蔽膜などの膜を形成しても良い。
【００９７】
次いで、第２の層間絶縁膜６５をＣＭＰで研磨することにより、該層間絶縁膜６５を平坦化する。次いで、この平坦化した層間絶縁膜６５の上にレジスト膜（図示せず）を塗布し、このレジスト膜を露光、現像することにより、該層間絶縁膜６５の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜６５をエッチングする。この際、エッチングはウエットエッチングでもドライエッチングでも良い。これにより、該層間絶縁膜６５にはドレイン電極６１の上に位置するドレインコンタクトホール６５ａが形成される。次いで、レジストパターンを剥離する。
【００９８】
次いで、ドレインコンタクトホール６５ａ内及び第１の層間絶縁膜６５上にＩＴＯ膜６６を成膜する。ＩＴＯ膜６６の膜厚は、ドレインコンタクトホールの径の１／２以上であることが好ましく、ドレインコンタクトホール内を全てＩＴＯ膜６６で埋め込む。次いで、このＩＴＯ膜６６を焼成する。
【００９９】
この後、図８（Ｂ）に示すように、成膜したＩＴＯ膜６６の厚さの分だけ該ＩＴＯ膜６６をエッチバックする。これにより、ドレインコンタクトホール６５ａ内にはＩＴＯ膜が埋め込まれ、この埋め込みＩＴＯ膜６６ａを含む層間絶縁膜６５は平坦化され、埋め込みＩＴＯ膜６６ａはドレインコンタクトホール内でドレイン電極６１に電気的に接続される。
【０１００】
次いで、埋め込みＩＴＯ膜６６ａ及び第２の層間絶縁膜６５の上にＩＴＯ膜６７を成膜する。次いで、ＩＴＯ膜６７の上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、ＩＴＯ膜６７上にはレジストパターン６８が形成される。
【０１０１】
次に、このレジストパターン６８をマスクとしてＩＴＯ膜６７をエッチングする。この際、エッチングはウエットエッチングでもドライエッチングでも良い。次いで、レジストパターン６８を剥離する。これにより、図８（Ｃ）に示すように、埋め込みＩＴＯ膜６６ａ及び第２の層間絶縁膜６５の上にＩＴＯ膜からなる画素電極６７ａ、６７ｂが形成される。次いで、このＩＴＯ膜からなる画素電極６７ａ、６７ｂを焼成する。
【０１０２】
上記実施例２によれば、ドレインコンタクトホール６５ａ内を全て埋め込みＩＴＯ膜６６ａで埋め込むことにより、ドレインコンタクトホールによる段差の発生を抑制することができる。したがって、段差に影響されずにラビング処理を行うことができ、段差に影響された液晶の配向乱れを抑制することができ、光漏れの発生を低減することができる。
【０１０３】
（実施例３）
図９（Ａ）乃至（Ｃ）は、本発明の実施例３による半導体装置の一例としてのＡＭＬＣＤの製造方法を示す断面図であり、図８と同一部分には同一符号を付す。
【０１０４】
図９（Ａ）に示す第２の層間絶縁膜６５を形成し、ドレインコンタクトホール６５ａを形成する工程までは実施例２と同様である。
次いで、ドレインコンタクトホール６５ａ内及び第２の層間絶縁膜６５上にＩＴＯ膜６９を成膜する。ＩＴＯ膜６９の膜厚は、ドレインコンタクトホールの径の１／２以上であることが好ましく、ドレインコンタクトホール内を全てＩＴＯ膜６９で埋め込む。
【０１０５】
この後、図９（Ｂ）に示すように、ＩＴＯ膜６９をエッチバックすることにより、第２の層間絶縁膜６５上のＩＴＯ膜の膜厚を所定の厚さに制御する。この際の制御方法としては例えばエッチング時間により制御する方法が挙げられる。エッチバックはドライエッチングでもウエットエッチングでも良い。このようにしてコンタクトホール６５ａ内にはＩＴＯ膜６９が埋め込まれ、ＩＴＯ膜６９はドレインコンタクトホール内でドレイン電極６１に電気的に接続される。次いで、ＩＴＯ膜６９の上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、ＩＴＯ膜６９上にはレジストパターン７０が形成される。
【０１０６】
次いで、このレジストパターン７０をマスクとしてＩＴＯ膜６９をエッチングする。この際、エッチングはウエットエッチングでもドライエッチングでも良い。次いで、レジストパターン７０を剥離する。これにより、図９（Ｃ）に示すように、第２の層間絶縁膜６５の上にはＩＴＯ膜からなる画素電極６９ａ、６９ｂが形成され、このＩＴＯ膜からなる画素電極６９ａはドレインコンタクトホール内でドレイン電極６１に電気的に接続される。次いで、ＩＴＯ膜からなる画素電極を焼成する。
【０１０７】
上記実施例３によれば、ドレインコンタクトホール６５ａ内を全てＩＴＯ膜６９で埋め込むことにより、ドレインコンタクトホールによる段差の発生を抑制することができる。したがって、段差に影響されずにラビング処理を行うことができ、段差に影響された液晶の配向乱れを抑制することができ、光漏れの発生を低減することができる。
【０１０８】
尚、本発明は前述した実施例１乃至３に限定されず、種々変更して実施することが可能である。例えば、ＡＭＬＣＤにおいてブラックマスクをアクティブマトリクス基板に設ける構成とすることも可能であり、また対向側にブラックマスクを設ける構成とすることも可能である。また、本発明は、ＴＦＴに限らず、単結晶シリコンウエハ上に形成されたＭＯＳＦＥＴの配線接続にも活用することが可能である。また、本発明は、反射型モードで駆動するＡＭＬＣＤに限らず、透過型モードで駆動するＡＭＬＣＤに適用することも可能である。
【０１０９】
前記実施例に示したＡＭＬＣＤは、様々な電子機器のディスプレイとして利用される。なお、電子機器とは、アクティブマトリクス型液晶表示装置を搭載した製品と定義する。その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ（ノート型を含む）、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。
【０１１０】
【発明の効果】
以上説明したように本発明によれば、コンタクト部の段差又は画素電極間の段差に起因するディスクリネーションの発生を防止する半導体装置及びその作製方法を提供することができる。
【図面の簡単な説明】
【図１】（Ａ）乃至（Ｃ）は、本発明に係る第１の実施の形態による半導体装置の一例であるＡＭＬＣＤの製造方法を示す断面図である。
【図２】（Ａ）乃至（Ｄ）は、図１（Ａ）に示す状態を実現する製造方法の一例を示す断面図である。
【図３】（Ａ）乃至（Ｄ）は、本発明に係る第２の実施の形態による半導体装置の一例であるＡＭＬＣＤの製造方法を示す断面図である。
【図４】（Ａ）乃至（Ｄ）は、本発明に係る第３の実施の形態による半導体装置の一例であるＡＭＬＣＤの製造方法を示す断面図である。
【図５】（Ａ）乃至（Ｄ）は、本発明の実施例１による半導体装置の一例としてのＡＭＬＣＤの製造方法を示す断面図である。
【図６】（Ａ）乃至（Ｄ）は、本発明の実施例１による半導体装置の一例としてのＡＭＬＣＤの製造方法を示すものであり、図５（Ｄ）の次の工程を示す断面図である。
【図７】（Ａ）乃至（Ｃ）は、本発明の実施例１による半導体装置の一例としてのＡＭＬＣＤの製造方法を示すものであり、図６（Ｄ）の次の工程を示す断面図である。
【図８】（Ａ）乃至（Ｃ）は、本発明の実施例２による半導体装置の一例としてのＡＭＬＣＤの製造方法を示す断面図である。
【図９】（Ａ）乃至（Ｃ）は、本発明の実施例３による半導体装置の一例としてのＡＭＬＣＤの製造方法を示す断面図である。
【図１０】従来の半導体装置を模式的に示す断面図である。
【符号の説明】
１ａ，１ｂ…電極 ２…絶縁膜
２ａ，２ｂ…コンタクトホール ２ｃ，２ｄ…凹部（溝）
３…層間絶縁膜 ４…窒化珪素膜
５…酸化珪素膜
６，７，２０，６８，７０…レジストパターン
８，２８…導電膜 ８ａ，８ｂ…埋め込み導電膜
１２，１０２…層間絶縁膜 １２ａ…コンタクトホール
１８…第１の導電膜 １８ａ…埋め込み導電膜
１９…第２の導電膜 １９ａ，２８ａ…導電膜パターン
３１…石英基板 ３２…非晶質珪素膜
３３…マスク絶縁膜 ３４…開口部
３７…リン添加領域 ３８…被ゲッタリング領域
３９，４０…活性層 ４１…ゲイト絶縁膜
４３…保護膜 ４４…マスク膜 ４５…チャネル形成領域
４６，４７…ゲイト電極 ５０，５１…ソース領域
５２，５３…ドレイン領域 ５４，５５…低濃度不純物領域
５８…第１の層間絶縁膜 ５９，６０…ソース電極
６１，６２，１０１…ドレイン電極
６３，６５…第２の層間絶縁膜
６３ａ，６５ａ，１０２ａ…ドレインコンタクトホール
６３ｃ，６３ｄ…凹部（溝） ６４，６６，６７，６９…ＩＴＯ膜
６４ａ，６４ｂ，６７ａ，６７ｂ，６９ａ，６９ｂ…ＩＴＯ膜からなる画素電極
１０３…画素電極 １０３ａ…オーバーラップ領域
Ｌ…コンタクトホールの径

Claims (9)

  1. 電極上に、前記電極を覆うように平坦化された第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、前記第１の絶縁膜に裏面が全て接するようにストッパー膜を形成する工程と、
    前記ストッパー膜上に、前記ストッパー膜に裏面が全て接するように第２の絶縁膜を形成する工程と、
    前記ストッパー膜をエッチングストッパーとして前記第２の絶縁膜をエッチングすることにより、前記第２の絶縁膜に凹部を形成する工程と、
    前記ストッパー膜及び前記第１の絶縁膜をエッチングすることにより、前記ストッパー膜及び前記第１の絶縁膜に、前記凹部の下に位置し且つ前記電極の上に位置する接続孔を形成する工程と、
    前記接続孔内及び前記凹部内に埋め込まれ、且つ前記第２の絶縁膜上面を覆う導電膜を形成する工程と、
    前記導電膜をＣＭＰ研磨又はエッチバックすることにより、前記接続孔内及び前記凹部内に埋め込まれ、上面が平坦化された画素電極を形成する工程と、
    を具備することを特徴とするアクティブマトリクス型液晶表示装置の作製方法。
  2. 電極上に、前記電極を覆うように平坦化された第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、前記第１の絶縁膜に裏面が全て接するようにストッパー膜を形成する工程と、
    前記ストッパー膜上に、前記ストッパー膜に裏面が全て接するように第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜、前記ストッパー膜及び前記第１の絶縁膜をエッチングすることにより、前記ストッパー膜及び前記第１の絶縁膜に前記電極の上に位置する接続孔を形成する工程と、
    前記ストッパー膜をエッチングストッパーとして前記第２の絶縁膜をエッチングすることにより、前記第２の絶縁膜に前記接続孔に繋げられた凹部を形成する工程と、
    前記接続孔内及び前記凹部内に埋め込まれ、且つ前記第２の絶縁膜上面を覆う導電膜を形成する工程と、
    前記導電膜をＣＭＰ研磨又はエッチバックすることにより、前記接続孔内及び前記凹部内に埋め込まれ、上面が平坦化された画素電極を形成する工程と、
    を具備することを特徴とするアクティブマトリクス型液晶表示装置の作製方法。
  3. 前記凹部を形成するためのエッチングはウエットエッチングにより行われることを特徴とする請求項１又は２に記載のアクティブマトリクス型液晶表示装置の作製方法。
  4. 前記ストッパー膜の膜厚は１００ｎｍ以下であることを特徴とする請求項１乃至３のうちいずれか１項に記載のアクティブマトリクス型液晶表示装置の作製方法。
  5. 前記接続孔の径は、前記画素電極の膜厚の２倍以下であることを特徴とする請求項１乃至４のうちいずれか１項に記載のアクティブマトリクス型液晶表示装置の作製方法。
  6. 前記第１の絶縁膜は、酸化珪素膜又は酸化窒化珪素膜であることを特徴とする請求項１乃至５のうちいずれか１項に記載のアクティブマトリクス型液晶表示装置の作製方法。
  7. 前記ストッパー膜は、窒化珪素膜であることを特徴とする請求項１乃至６のうちいずれか１項に記載のアクティブマトリクス型液晶表示装置の作製方法。
  8. 前記第２の絶縁膜は、酸化珪素膜であることを特徴とする請求項１乃至７のうちいずれ か１項に記載のアクティブマトリクス型液晶表示装置の作製方法。
  9. 前記電極がＴＦＴのドレイン電極であることを特徴とする請求項１乃至８のうちいずれか１項に記載のアクティブマトリクス型液晶表示装置の作製方法。
JP2002320785A 2002-11-05 2002-11-05 アクティブマトリクス型液晶表示装置の作製方法 Expired - Fee Related JP4202091B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002320785A JP4202091B2 (ja) 2002-11-05 2002-11-05 アクティブマトリクス型液晶表示装置の作製方法
US10/697,987 US7084503B2 (en) 2002-11-05 2003-10-31 Semiconductor device and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002320785A JP4202091B2 (ja) 2002-11-05 2002-11-05 アクティブマトリクス型液晶表示装置の作製方法

Publications (3)

Publication Number Publication Date
JP2004157210A JP2004157210A (ja) 2004-06-03
JP2004157210A5 JP2004157210A5 (ja) 2005-12-08
JP4202091B2 true JP4202091B2 (ja) 2008-12-24

Family

ID=32211865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002320785A Expired - Fee Related JP4202091B2 (ja) 2002-11-05 2002-11-05 アクティブマトリクス型液晶表示装置の作製方法

Country Status (2)

Country Link
US (1) US7084503B2 (ja)
JP (1) JP4202091B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4097521B2 (ja) 2002-12-27 2008-06-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN106098701B (zh) * 2016-06-30 2020-03-13 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示装置
EP3569568B1 (en) 2018-05-18 2023-08-02 ams AG Method for manufacturing an etch stop layer and mems sensor comprising an etch stop layer
KR102560623B1 (ko) 2018-06-05 2023-07-26 삼성전자주식회사 이미지 센서 및 그 제조 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
EP0256557B1 (en) 1986-08-19 1993-01-07 Fujitsu Limited Semiconductor device having thin film wiring layer and method of forming thin wiring layer
US5250465A (en) 1991-01-28 1993-10-05 Fujitsu Limited Method of manufacturing semiconductor devices
JP3587884B2 (ja) 1994-07-21 2004-11-10 富士通株式会社 多層回路基板の製造方法
US5536950A (en) 1994-10-28 1996-07-16 Honeywell Inc. High resolution active matrix LCD cell design
US5706064A (en) 1995-03-31 1998-01-06 Kabushiki Kaisha Toshiba LCD having an organic-inorganic hybrid glass functional layer
US6081305A (en) 1995-05-30 2000-06-27 Hitachi, Ltd. Liquid crystal light valve and projection type liquid crystal display using such valve
TW309633B (ja) 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
JPH1054999A (ja) 1996-06-04 1998-02-24 Canon Inc 表示装置とその製造法
KR100221656B1 (ko) 1996-10-23 1999-09-15 구본준 배선 형성 방법
KR100226742B1 (ko) 1996-12-24 1999-10-15 구본준 반도체 소자의 금속배선 형성 방법
US6163055A (en) 1997-03-24 2000-12-19 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP4302194B2 (ja) 1997-04-25 2009-07-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6057227A (en) * 1997-06-23 2000-05-02 Vlsi Technology, Inc. Oxide etch stop techniques for uniform damascene trench depth
JP3390633B2 (ja) 1997-07-14 2003-03-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6030904A (en) * 1997-08-21 2000-02-29 International Business Machines Corporation Stabilization of low-k carbon-based dielectrics
JP2000031488A (ja) 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7202497B2 (en) * 1997-11-27 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4014710B2 (ja) * 1997-11-28 2007-11-28 株式会社半導体エネルギー研究所 液晶表示装置
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6130156A (en) * 1998-04-01 2000-10-10 Texas Instruments Incorporated Variable doping of metal plugs for enhanced reliability
US6294836B1 (en) * 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
TW471107B (en) * 2000-11-27 2002-01-01 Nanya Technology Corp Dual damascene manufacturing method of porous low-k dielectric material
US6524947B1 (en) * 2001-02-01 2003-02-25 Advanced Micro Devices, Inc. Slotted trench dual inlaid structure and method of forming thereof
US6806192B2 (en) * 2003-01-24 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of barrier-less integration with copper alloy

Also Published As

Publication number Publication date
JP2004157210A (ja) 2004-06-03
US7084503B2 (en) 2006-08-01
US20040092059A1 (en) 2004-05-13

Similar Documents

Publication Publication Date Title
JP4014710B2 (ja) 液晶表示装置
US8193531B2 (en) Semiconductor device and manufacturing method thereof
US6395586B1 (en) Method for fabricating high aperture ratio TFT's and devices formed
JP2006178368A (ja) アクティブマトリクス型表示装置及びその製造方法
KR20100005779A (ko) 폴리실리콘 박막트랜지스터 및 그 제조방법
JP2008042044A (ja) 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
JP4692699B2 (ja) アクティブマトリクス型液晶表示装置
JP3934236B2 (ja) 半導体装置およびその作製方法
KR100737910B1 (ko) 폴리실리콘형 박막트랜지스터 제조방법
JP4202091B2 (ja) アクティブマトリクス型液晶表示装置の作製方法
JPH09293876A (ja) 半導体素子基板およびその製造法、該基板を用いた半導体装置
JPH10133233A (ja) アクティブマトリクス型表示回路およびその作製方法
US20060071352A1 (en) Thin film transistors and methods of manufacture thereof
TW200410175A (en) Substrate device, its manufacturing method, electrooptical apparatus, and electronic machine
JP2005258470A (ja) 液晶表示パネル
JPH08330599A (ja) 薄膜トランジスタ、その製造方法及び表示装置
JP3714033B2 (ja) 半導体装置、アクティブマトリクス基板、電気光学装置、および半導体装置の製造方法
JP3780653B2 (ja) 液晶表示パネルの製造方法
JP3710372B2 (ja) 液晶表示装置および投射型液晶表示装置
JP2002196700A (ja) 半導体装置とその製造方法、及びそれを用いた液晶表示装置、エレクトロルミネッセンス表示装置
JP3674260B2 (ja) 液晶表示パネルの製造方法、薄膜トランジスタアレイ基板、液晶表示パネル並びに液晶プロジェクタ
KR101057902B1 (ko) 액정표시소자의 제조 방법
JPH07106586A (ja) 液晶表示装置
KR20070040017A (ko) 박막 트랜지스터 및 이의 제조방법
JP2776411B2 (ja) 順スタガ型薄膜トランジスタ及びその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051019

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051019

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080708

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081007

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081008

R150 Certificate of patent or registration of utility model

Ref document number: 4202091

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees