JP2009026448A - メモリセル構造、メモリセルアレイ、メモリ装置、メモリ制御器、メモリシステム及びこれらを動作する方法 - Google Patents

メモリセル構造、メモリセルアレイ、メモリ装置、メモリ制御器、メモリシステム及びこれらを動作する方法 Download PDF

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Abstract

【課題】バイポーラ接合トランジスタ（ＢＪＴ）動作を用いるメモリセル構造、メモリセルアレイ、メモリ装置、メモリ制御器、メモリシステム及びこれらを動作する方法を提供する。
【解決手段】複数個のメモリセルを具備し、前記複数個のメモリセルのそれぞれが少なくとも一つのビットライン、少なくとも一つのソースライン及び少なくとも一つのワードラインのそれぞれに接続された第１ノード、第２ノード及びゲートノードを有するフローティングボディトランジスタを具備するメモリアレイと、前記少なくとも一つのソースライン及び前記少なくとも一つのビットラインのうち一つを選択することで、リフレッシュ命令に応答してリフレッシュ動作を行うように制御する制御部と、を具備し、もし前記選択されたラインに接続されたメモリセルに第１データが保存されたら、バイポーラ接合動作により誘発された第１電流が流れる。
【選択図】図５

Description

本発明は、バイポーラ接合トランジスタ（ＢＪＴ）動作を用いるメモリセル構造、メモリセルアレイ、メモリ装置、メモリ制御器、メモリシステム、及びこれらを動作する方法に関する。
通常のメモリ、例えば、動的半導体メモリ装置（ＤＲＡＭ）は、一つのトランジスタと一つのキャパシタを具備する。しかし、特に、キャパシタの大きさによって通常のメモリサイズの縮小に限界がある。結果的に、「キャパシタレス(capacitor−less)」メモリとして、一つのトランジスタ１Ｔを有し、キャパシタを持たないメモリセルを具備するメモリが開発されていて、一般のキャパシタのない動的半導体メモリ装置として、後述するキャパシタのない１ＴＤＲＡＭは電気的にフローティング状態となったボディを含むことができる。
一般に、従来のキャパシタリースメモリは、絶縁体上にシリコンを有するＳＯＩウエハを用い、フローティングボディ領域に複数キャリア（正孔あるいは電子）を蓄積するか、又はフローティングボディ領域から複数キャリアを放出することで、フローティングボディ領域電圧を制御するデータを判別する。複数キャリアがフローティングボディ領域に蓄積されると、この状態をデータ「１」として表し、反対に、複数キャリアがフローティングボディ領域から放出されると、この状態をデータ「０」として表する。
通常キャパシタのないメモリ装置の動作としては２つの種類がある。一つは金属酸化物半導体トランジスタ（ＭＯＳ）動作特性を用いるもので、他の一つはバイポーラ接合トランジスタ（ＢＪＴ）動作特性を用いるものである。一般に、バイポーラ接合トランジスタ動作は、ＭＯＳ動作よりも高速動作及び／または、より好適な電荷保有性質を有するということが公開されている。
米国特許出願公開第１２／００５、３９９号明細書
本発明の目的は、バイポーラ接合トランジスタ動作のためのキャパシタのない一つのトランジスタを具備するメモリセル構造、メモリセルアレイ、メモリ装置、メモリ制御器、メモリシステム、及びこれらを動作する方法を提供することにある。
実施形態は、メモリセル構造、メモリアレイ、メモリ装置、メモリ制御器、及びメモリシステム、並びにこれらを動作する方法を示すもので、メモリセル構造、メモリアレイ、メモリ装置、メモリ制御器及びメモリシステムがバイポーラ接合トランジスタ（ＢＪＴ）動作を用いることを示している。
実施形態は、複数個のメモリセルを具備するメモリアレイ及び制御部を具備するメモリ装置を示していて、複数個のメモリセルのそれぞれは少なくとも一つのビットライン、少なくとも一つのソースライン及び少なくとも一つのワードラインのそれぞれに接続された第１ノード、第２ノード及びゲートノードを具備するフローティングボディトランジスタを具備し、制御部は少なくとも一つのソースライン及び少なくとも一つのビットラインの一つを選択することによってリフレッシュ命令に応答してリフレッシュ動作を行うようにし、もし第１データが選択されたラインに接続されたメモリセルに保存されると、バイポーラ接合トランジスタ動作により誘発される第１電流を流すことになる。
実施形態は、複数個のメモリセルを具備するメモリアレイ及び制御部を具備するメモリ装置を示し、複数個のメモリセルのそれぞれは少なくとも一つのビットライン、少なくとも一つのソースライン及び少なくとも一つのワードラインのそれぞれに接続された第１ノード、第２ノード及びゲートノードを具備するフローティングボディトランジスタを具備し、制御部はデータ情報により少なくとも一つのビットラインにビットライン書き込み電圧を印加し、少なくとも一つのソースラインにソースライン電圧を印加し、少なくとも一つのワードラインにワードライン書き込み電圧を印加することによって書き込み動作を行う。
実施形態は、基板、絶縁体及びシリコン層を含む絶縁体上シリコン（ＳＯＩ）構造及びゲート構造を含むメモリ構造を示し、シリコン層は不純物注入された第１及び第２ノード、フローティングボディ領域、第１及び第２ノードの一つとフローティングボディ領域間のバッファ領域を含み、バッファ領域は隣接ノード及びフローティングボディ領域の不純物濃度よりも低い不純物濃度を有し、バッファ領域は第１及び第２ノードの一つのすべての境界部を覆って、ゲート構造はシリコン層上部に形成される。
実施形態は、基板、絶縁体及びシリコン層を含む絶縁体上シリコン構造及びゲート構造を含むメモリ構造を示し、シリコン層は不純物注入された第１及び第２ノード、第１ノードと第２ノード間のフローティングボディ長さを有するフローティングボディ領域、及び第１ノードと第２ノードの一つとフローティングボディ領域間のバッファ領域を含み、ゲート構造はゲート長さを有してシリコン層上部に形成され、バッファ領域は隣接ノードまたはフローティングボディ領域の不純物濃度よりも低い不純物濃度を有し、フローティングボディ長さがゲート長さよりも長い。
実施形態は、基板、絶縁体及びシリコン層を含む絶縁体上シリコン構造を含むメモリ構造を示し、シリコン層は不純物注入されたエミッタ／ソース及びコレクタ／ドレイン、フローティングボディ領域、エミッタ／ソースとフローティングボディ領域間の補助ボディ領域及びシリコン上部のゲート構造を具備し、補助ボディ領域はフローティングボディ領域よりも低い不純物濃度を有する。
実施形態は、基板、絶縁体及びシリコン層を含む絶縁体上シリコン構造及びゲート構造を含むメモリ構造を示し、シリコン層は不純物注入された第１及び第２ノード、フローティングボディ領域、フローティングボディ領域に隣接した伸長ボディ領域を含み、ゲート構造はシリコン層上部に形成される。
実施形態は、基板上部の絶縁層、絶縁層上部に形成され、第１ノード、第２ノード及びフローティン領域を含むシリコンパターン、及びフローティングボディ領域を囲むゲートを含むメモリセル構造を示し、ゲートの長さがフローティングボディ領域の長さよりも短く、ゲートに印加される設定された電圧に対して第１及び第２ノードに印加する電圧間の電圧差がバイポーラ接合トランジスタ動作を誘導する。
実施形態は、基板上部の絶縁層、第１ノード、第２ノード、フローティングボディ領域及びフローティングボディ領域上部の伸長ボディ領域を含む絶縁層上部のシリコンパターン、及びフローティングボディ領域及び伸長ボディ領域を囲むゲート構造を含むメモリセル構造を示す。
実施形態は、複数個のキャパシタレスメモリセルを含むメモリ装置を制御する方法を示し、この方法はブロックリフレッシュ動作、部分リフレッシュ動作の一つを指定するモードレジスタ設定（ＭＲＳ）命令を提供し、リフレッシュ動作のためのリフレッシュ命令を提供することを含む。
実施形態は、ブロックリフレッシュ及び部分リフレッシュ動作の一つを選択するためのＭＲＳ命令を保存するレジスタを具備するメモリ制御器を示す。
実施形態は、ブロックリフレッシュ及び部分リフレッシュ動作の一つを選択するための情報を保存するレジスタを含むキャパシタレスメモリ装置を示す。
実施形態は、基板、絶縁体、及びシリコン層を含む絶縁体上シリコン構造を含むメモリセル構造を示し、シリコン層は第１及び第２ノード、フローティングボディ領域、及びフローティングボディ領域上のゲートを含み、ゲートの長さがフローティングボディ領域の長さよりも短く、ゲートに印加される設定された電圧に対して第１ノード及び第２ノードに印加される電圧間の電圧差がバイポーラ接合トランジスタ動作を誘導する。
実施形態は、複数個のメモリセル及び制御部を具備するメモリ装置を示し、複数個のメモリセルのそれぞれは少なくとも一つのビットライン、少なくとも一つのソースライン及び少なくとも一つのワードラインのそれぞれに接続された第１ノード、第２ノード、ゲートを含み、制御部は少なくとも一つのソースラインの一つを選択し、少なくとも一つのワードラインの一つを選択しないことによって読み出し動作を行うようにし、もし第１データが選択されたソースラインに接続されたメモリセルに保存されたら、バイポーラ接合トランジスタ動作により誘発する第１電流が流れることになる。
本発明のメモリセル構造、メモリアレイ及びメモリ装置は、電荷保有時間が増加し、これによってリフレッシュ周期を増やすことが可能であり、バイポーラ接合トランジスタ動作を円滑に行うことができる。
本発明のメモリシステムは、ローアドレスを伝送するため別の命令が要求されず、書き込む命令及び読み出し命令送信時にローアドレスとコラムアドレスを同時に伝送することが可能で高速動作を行うことができる。これで、本発明のメモリ制御器の制御が単純化される。
本発明の動作方法は、バイポーラ接合トランジスタの動作制御が簡単かつ容易である。特に、リフレッシュ動作時にビットラインまたはソースラインを制御して部分リフレッシュ動作及びブロックリフレッシュ動作を行うことが可能であり、ブロックリフレッシュ動作の方が部分リフレッシュ動作に比べてリフレッシュ動作に所要される時間は長くなるが、両動作ともリフレッシュ動作の所要時間を低減させることができる。
以下、添付した図面を参照して本発明のメモリセル構造、メモリセルアレイ、メモリ装置、メモリ制御器、メモリシステム及びこれらを動作する方法を説明する。
図１Ａは、水平構造のキャパシタレスメモリセルの実施形態の構造図である。図１Ａに示すように、水平構造のキャパシタレスメモリセルは、基板１０を含み、例えば、基板はＰ導電型またはＮ導電型の基板とすることができる。ＮＭＯＳトランジスタであれば、基板１０はＰ導電型の基板である。
メモリセルは基板１０上の絶縁層１２を含み、絶縁層１２は絶縁体上シリコン(ＳＯＩ；silicon on insulator)配置の絶縁体である。メモリセルは絶縁層１２上に第１ノード１４及び第２ノード１６を含む。ＭＯＳ動作において、第１及び第２ノード１４、１６はソース（Ｓ）及びドレイン（Ｄ）とすることができる。バイポーラ接合トランジスタ（ＢＪＴ）動作において、第１及び第２ノード１４、１６はエミッタ（Ｅ）及びコレクタ（Ｃ）とすることができる。第１及び第２ノード１４、１６は互いに変更可能である。実施形態において、第１及び第２ノード１４、１６はＮ導電型またはＰ導電型とすることができる。ＮＭＯＳトランジスタであれば、第１及び第２ノード１４、１６はＮ導電型とすることができる。
メモリセルは第１及び第２ノード１４、１６間及び絶縁層１２上にフローティングボディ領域１８を含み、フローティングボディ領域１８の導電型は第１及び第２ノード１４、１６と異なる導電型とすることができる。ＮＭＯＳトランジスタの実施形態においてあれば、フローティングボディ領域１８はＰ導電型とすることができる。結果として、図１Ａに示すバイポーラ接合トランジスタ（ＢＪＴ）はＮＰＮ導電型バイポーラ接合トランジスタである。フローティングボディ領域１８は絶縁層１２により基板１２と電気的に分離してフローティングされる。図１Ａに示すように、フローティングボディ領域１８はフローティングボディ長さＬ１を有することができる。
メモリセルはゲート絶縁層２０及びゲート２２を含むゲート構造Ｇをさらに含み、ゲート２２はゲート長さＬ２を有することができる。図１Ａに示すように、フローティングボディ領域１８を有する水平構造のキャパシタレスメモリセルはシリコン基板１０上にさらに形成された絶縁層１２上に形成される。上述のように、エミッタ／ソース（Ｅ／Ｓ）またはコレクタ／ドレイン（Ｃ／Ｄ）は相対的なものであって互いに変更可能である。結果として、実施形態において、第１ノード及び第２ノードという用語で記述する。
一般に、エミッタ／ソース（Ｅ／Ｓ）は相対的に低い電圧が印加されるノードであり、コレクタ／ドレイン（Ｃ／Ｄ）は相対的に高い電圧が印加されるノードである。一般に、Ｌ１はエミッタ／ソース（Ｅ／Ｓ）及びコレクタ／ドレイン（Ｃ／Ｄ）間の距離を示し、Ｌ２はゲート長さを示す。実施形態においてＬ２はＬ１より長い。これは一般に自己整合技術(self−alignment technology)またはＬＤＤ(lightly doped drain)技術がエミッタ／ソース（Ｅ／Ｓ）及びコレクタ／ドレイン（Ｃ／Ｄ）を形成するために用いられ、熱処理は安定化のために適用されるからである。
図１Ｂは垂直構造のキャパシタレスメモリセルの実施形態を示すものである。図１Ｂに示すように、垂直構造のキャパシタレスメモリセルは、基板１０、第１ノード１４、フローティングボディ領域１８及び第２ノード１６が基板１０上に垂直に積層される。フローティングボディ領域１８は電気的にフローティングされる。図１Ｂに示すように、フローティングボディ領域１８はフローティングボディ長さＬ１を有することができる。
ゲート絶縁層１０及びゲート２２は、フローティングボディ領域１８を囲むことができる。例えば、ゲート絶縁層１０及びゲート２２はフローティングボディ領域１８の２つ以上の面の全部または一部と接触することができる。実施形態において、Ｌ２はＬ１よりも長い。
もし垂直構造のキャパシタレスメモリセルがＮＭＯＳトランジスタであれば、第１及び第２ノード１４、１６は第１導電型、例えば、Ｎ導電型とすることができ、フローティングボディ領域１８は第２導電型、例えば、Ｐ導電型とすることができる。また、垂直キャパシタ構造はＳＯＩ基板を有することができるか、又は図１Ｂに示すように一般のバルク基板を有することができる。
図２は図１Ａ及び図１Ｂのキャパシタレスメモリセルの等価回路図である。図２に示すように、等価回路は一つのＮＭＯＳトランジスタ及び一つのＮＰＮバイポーラ接合トランジスタを含む。例えば、図１Ａ及び図１Ｂのエミッタ／ソース（Ｅ／Ｓ）、コレクタ／ドレイン（Ｃ／Ｄ）及びゲートＧがＮＭＯＳトランジスタを形成する。同様に、図１Ａ及び図１Ｂのエミッタ／ソース（Ｅ／Ｓ）、コレクタ／ドレイン（Ｃ／Ｄ）及び電気的なフローティング領域１８またはベースＢがＮＰＮ型のバイポーラ接合トランジスタを形成する。図２に示すように、カップリングキャパシタＣＣはＮＭＯＳトランジスタのゲートＧとバイポーラ接合トランジスタのベースＢ間に形成される。
実施形態において、バイポーラ接合トランジスタは、メモリセルを読み出し及びリフレッシュするためだけではなく、プログラム／書き込みするためにも用いられる。バイポーラ接合トランジスタはメモリセルにデータ状態をプログラム／書き込みするためにメモリセルのデータ状態を読み出しし、メモリセルのデータ状態をリフレッシュするために用いられるバイポーラトランジスタ電流を発生する。
図３は本発明の実施形態に係るキャパシタレスメモリセルのＤＣ特性を示す図である。図３に示すように、例えば、ＶｇがＯＶ、−１Ｖ、−２Ｖにそれぞれ設定される際、Ｖｄｓ（またはＶｃｅ）は０ＶからＯＶより高い電圧まで上昇することができ、ｌｏｇＩｄｓ（またはＩｃｅ）はμＡ単位で変化する。図３に示すように、各ゲート電圧に対するグラフの左側線はデータ「１」を指定するために用いられ、右側線はデータ「０」を指定するために用いられることができる。データ「１」を指定する左側線のデータ「０」を指定する右側線間の差は各ゲート電圧に対するセンシングマージン(sensing margin)とすることができる。データ「１」に対するフローティングボディ領域１８の複数キャリアはデータ「０」に対するフローティングボディ領域１８の複数キャリアより多い。特に、図３は３種のゲート電圧のすべてに対してＶｄｓが１．５Ｖ以上の場合、電流流れに急激な変化を示している。急激な電流増加は以下のように説明される。
図２及び図３に示すように、電圧Ｖｄｓが上昇するとエミッタ／ソース（Ｅ／Ｓ）とベースＢの間の順方向バイアス及びベースＢとコレクタ／ドレイン（Ｃ／Ｄ）間の逆方向バイアスを発生する電気的なフローティング領域１８またはボディＢの電位が増加される。したがって、バイポーラ接合トランジスタがオンされる。結果として、電子はボディＢを介してエミッタ／ソース（Ｅ／Ｓ）からベースＢとコレクタ／ドレイン（Ｃ／Ｄ）間の接合まで移動し、このような電子は接合部においてシリコン隔壁と衝突し、電子−正孔対を発生する。これはインパクトイオン化(impact ionization)またはバンド対バンドトンネリング(band−to−band tunneling)とすることができる。
各電子−正孔対について、電子はコレクタ／ドレイン（Ｃ／Ｄ）に移動し、正孔はベースＢに移動する。そして、ベースＢの電圧が増加し、エミッタ／ソース（Ｅ／Ｓ）からのさらに多くの電子がフローティングボディ領域に注入され、ボディＢを介してベースＢとコレクタ／ドレイン（Ｃ／Ｄ）間の接合部に到達する。上述の動作が繰り返しに行われ、正帰還により、増倍が大きくなり、これを「アバランシュ生成」と称する。正帰還の結果として、正孔はフローティングボディ領域に蓄積され、この状態がデータ状態「１」とすることができる。
図３に示すように、バイポーラ接合トランジスタ動作は、Ｖｇ＝−１Ｖ及びＶｇ＝−２Ｖの時よりＶｇ＝０Ｖの時がさらに早く起きる。これはＶｇ＝０Ｖのボディの正電位がさらに大きく、高いＶｇのベースＢとエミッタ／ソース（Ｅ／Ｓ）間の電圧が低いＶｇのベースＢとエミッタ／ソース（Ｅ／Ｓ）間の電圧よりも順方向バイアスにさらに早く到達するからである。同様に、データ「１」のバイポーラ接合トランジスタ動作はデータ「０」のバイポーラ接合トランジスタ動作よりさらに早く起きる。
図４は本発明の実施形態に係るメモリ装置を示す図であり、図４はメモリアレイ１５０、ロー制御部５２及びコラム制御部５４を具備するメモリ装置を示す。
メモリアレイ１５０は複数個のキャパシタレスメモリセルＭＣ１〜ＭＣｉを含み、各メモリセルはロー制御部５２及びコラム制御部５４に接続される。ロー制御部５２及びコラム制御部５４のそれぞれは書き込み命令ＷＲ、読み出し命令ＲＤ、リフレッシュ命令ＲＥＦ、及び／またはアドレス信号ＡＤＤを受信する。各メモリセルは、またワードラインＷＬ１、…、ＷＬｉ、ソースラインＳＬ１、…、ＳＬｉ、及びビットラインＢＬ１、…、ＢＬｊに接続される。図４に示すように、メモリセルの各ローは対応するワードラインと対応するソースラインを有し、すなわち、ワードライン数とソースライン数が等しい。この構造は分離されたソースライン構造としていわれる。図４の実施形態において、第１ノードはソースラインに接続され、第２ノードはビットラインに接続される。図４に示すように、ワードラインＷＬ１、…、ＷＬｉとソースラインＳＬ１、…、ＳＬｉは同一方向に配置され、ビットラインＢＬ１、…、ＢＬｊはワードライン及びソースラインに直交する方向に配置される。
図４に示すように、ロー制御部５２は、書き込み命令ＷＲ、読み出し命令ＲＤ、及びリフレッシュ命令ＲＥＦのうちの一つに応答してワードライン中の一つ及びソースライン中の一つを選択するためにアドレスＡＤＤを受信することができる。コラム制御部５４は書き込み命令ＷＲ、読み出し命令ＲＤ及びリフレッシュ命令ＲＥＦのうち一つに応答してビットライン中の一つを選択するためにアドレスＡＤＤを受信することができる。
コラム制御部５４は、書き込み動作間に選択されたビットラインにデータ情報を提供し、読み出し動作間に選択されたビットラインからデータ情報を受信することができる。また、コラム制御部５４はリフレッシュ動作間にビットライン中の少なくとも一つに設定された電圧レベルを供給することができる。
実施形態において、リフレッシュ命令ＲＥＦは外部装置から供給することもでき、リフレッシュ周期をカウントすることによって内部的に発生することもできる。
たとえロー制御部５２及びコラム制御部５４が図４では分離して示されているが、２つの制御部の機能を行う一つの制御部に実現することができる。
図５は図４のメモリ装置のロー動作のための実施形態のタイミング図を示すもので、図５はデータ「１」とデータ「０」両方を書き込むための書き込み動作、読み出し動作及びリフレッシュ動作である。以下の実施形態において、リフレッシュ動作はブロックリフレッシュ動作または部分リフレッシュ動作とすることができる。ブロックリフレッシュ動作においてすべてのメモリセルが同時にリフレッシュされ、ブロックリフレッシュ動作は高速でリフレッシュを行うことができるが、多量の電流を必要とする。部分リフレッシュ動作において、セルのグループ（例えば、２、または４、または８）単位で同時にリフレッシュされ、各グループはすべてのメモリセルがリフレッシュされるまで順にリフレッシュされる。部分リフレッシュ動作は低電流が要求されるが、高速リフレッシュを行うことはできない。
図５に示すように、区間Ｔ０、Ｔ３及びＴ５は書き込み、読み出しまたはリフレッシュ動作の前及び／または後の維持またはプリチャージまたは待機状態を指定し、区間Ｔ１、Ｔ２は書き込み区間(Twrite)を指定し、Ｔ４は読み出し区間(Tread)を指定し、Ｔ６はリフレッシュ区間(Trefreshを指定する。書き込み動作中のビットラインＢＬ１−ｊ及び書き込み、読み出し及びリフレッシュ動作中のビットライン電流ｉＢＬ１−ｊに対して、図面で、実線の表示はデータ「０」を、点線の表示はデータ「１」であることを示す。
図５に示すように、ワードラインＷＬ１とソースラインＳＬ１とに接続された一つのローに接続されたメモリセルＭＣ１に書き込み区間(Twrite)の間にデータ「１」またはデータ「１」が書き込みされ、読み出し区間(Tread)の間に読み出しされる。しかし、これは実施形態の場合だけであって、いずれもローに接続されたメモリセルに対して書き込み、読み出しすることができる。
図５に示すように、書き込み動作以前の区間Ｔ０において、ビットラインにビットライン維持電圧が印加され、例えば、ＯＶ、ソースラインにソースライン維持電圧、例えば、０Ｖが印加され、ワードラインにワードライン維持電圧、例えば、−１Ｖが印加される。
図５に示すように、区間Ｔ１において、もしメモリセルＭＣ１にデータ「０」を書き込むことを所望したら、コラム制御部５４は第１レベル、例えば、０．５Ｖのビットライン書き込み電圧をビットラインＢＬ１〜ｊに供給する。
もしメモリセルＭＣ１にデータ「１」を書き込むことを所望したら、コラム制御部５４は第２レベル、例えば、０Ｖのビットライン書き込み電圧をビットラインＢＬ１〜ｊに供給する。実施形態において、ビットライン書き込み電圧の第２レベルはビットライン維持電圧、例えば、０Ｖと同一とすることができる。
メモリセルＭＣ２〜ｉはビットライン維持電圧、例えば、ＯＶ、ソースライン維持電圧、例えば、０Ｖ、及びワードライン維持電圧、例えば、−１Ｖが該当のビットライン、ソースライン、及びワードラインに印加されるとメモリセルＭＣ２〜ｉに保存されたデータ状態を維持することができる。
このとき、ロー制御部５２はソースライン書き込み電圧、例えば、２ＶをソースラインＳＬ１に供給し、ソースライン維持電圧、例えば、０Ｖを他のすべてのソースラインＳＬ２〜ｉに継続的に供給する。
ロー制御部５２はワードライン書き込み電圧、例えば、ＯＶをワードラインＷＬ１に供給し、ワードライン維持電圧、例えば、−１Ｖを他のすべてのワードラインＷＬ２〜ｉに継続的に供給する。
図５に示すように、まず、ビットライン書き込み電圧（電圧レベルは書き込みデータ情報に依存する）がビットラインＢＬ１〜ｊに印加され、次いで、ソースライン書き込み電圧がソースラインＳＬ１に印加される。最後に、ワードライン書き込み電圧がワードラインＷＬ１に印加される。図５に示すように、ビットライン書き込み電圧、ソースライン書き込み電圧及びワードライン書き込み電圧がデータ「１」を書き込むために印加されると電圧ｉ２がビットラインＢＬ１〜ｊを介して流れる。
図５のタイミング図に示すように、データ「１」に対して、区間Ｔ１の間、Ｖｄｓは２Ｖであり、Ｖｇは０Ｖである。そのため、図３によれば、ビットラインＢＬ１〜ｊを介して流れる電流ｉ２はバイポーラ接合トランジスタ動作のアバランシュ生成により誘発される。データ「１」に対して、区間Ｔ２の間、Ｖｄｓは２Ｖであり、Ｖｇは−１Ｖである。そのため、図３によれば、ビットラインＢＬ１〜ｊを介して流れる電流ｉ１がバイポーラ接合トランジスタ動作のアバランシュ生成により誘発される。図５に示すように、区間Ｔ２の間にビットラインＢＬ１〜ｊを介して流れる電流ｉ１は電流ｉ２よりも小さい。これはカップリングキャパシタＣＣのカップリング効果の結果としてボディ電位が減少するからである。
図５のタイミング図に示すように、データ「０」に対して、区間Ｔ１の間、Ｖｄｓは１．５Ｖであり、Ｖｇは０Ｖである。そのため、図３によれば、バイポーラ接合トランジスタ動作のアバランシュ生成が誘発されず、正孔はゲートカップリング効果によってビットラインＢＬ１〜ｊに放出される。同様に、データ「０」に対して、区間Ｔ２の間、Ｖｄｓは１．５Ｖであり、Ｖｇは−１Ｖである。そのため、図３によれば、バイポーラ接合トランジスタ動作のアバランシュ生成が誘発されず、結果として、ビットラインＢＬ１〜ｊを介して電流が流れない。
ビットライン書き込み電圧は、ソースライン書き込み電圧が印加される前に印加されなければならず、これは、もしビットラインＢＬ１に電圧が印加される前にソースラインＳＬ１が２Ｖに変化したら、コレクタ／ドレイン（Ｃ／Ｄ）とエミッタ／ソース（Ｅ／Ｓ）間の電圧が２Ｖになるからである。図３に示すように、バイポーラ接合トランジスタ動作は誘発され、正孔はフローティングボディ領域Ｂに蓄積することができ、結果として、データ情報に関係なく、データ「１」が再び書き込むことができるからである。
図５に示すように、ビットライン書き込み電圧の印加は瞬間的ではない。ビットライン書き込み電圧はソースライン書き込み電圧が印加される前に印加し始めることができる。または、ビットライン書き込み電圧はソースライン書き込み電圧が印加される前に所定状態、例えば、第１レベルに到達することができる。
ソースライン書き込み電圧はワードライン書き込み電圧が印加される前に印加されなければならない。これは、もしソースラインＳＬ１にソースライン書き込み電圧が印加される前にワードライン書き込み電圧がＯＶに変化されると、フローティングボディ領域Ｂ内の正孔がカップリングキャパシタＣＣのカップリング効果によってビットラインＢＬ１またはソースラインＳＬ１に放出される。
また、図５のタイミング図に示すように、区間Ｔ２の間、ソースライン維持電圧がソースラインＳＬ１に印加される前にワードライン維持電圧がワードラインＷＬ１に再び印加される。そして、ビットライン維持電圧がビットラインＢＬ１に印加される前にソースライン維持電圧がソースラインＳＬ１に再び印加される。特に、ワードライン維持電圧はソースラインＳＬ１にソースライン維持電圧がまた印加される前にワードラインＷＬ１に印加され、これは、もしワードラインＷＬ１にワードライン維持電圧が印加される前にソースラインＳＬ１が０Ｖに変化されると、フローティングボディ領域Ｂ内の正孔がフローティングボディ領域ＢとソースラインＳＬ１間の順方向バイアスによってソースラインＳＬ１で除去されて、結果として、メモリセルＭＣ１に書き込まれたデータ「１」が損傷されるからである。
さらに、ビットライン維持電圧がビットラインＢＬ１に印加される前にソースラインＳＬ１にソースライン維持電圧が再び印加されなければならない。これは、もしソースラインＳＬ１にソースライン維持電圧が印加される前にビットラインＢＬ１の電圧がＯＶに変化されると、コレクタ／ドレイン（Ｃ／Ｄ）及びエミッタ／ソース（Ｅ／Ｓ）間の電圧Ｖｄｓが２Ｖになって、バイポーラ接合トランジスタ動作が誘発され、結果として、メモリセルＭＣ１に書き込まれたデータ「０」が損傷されるからである。
たとえ図５がワードラインＷＬ１とビットラインＢＬ１〜ｊまたはＢＬｉに接続されたすべてのメモリセルがデータ「１」とデータ「１」のうち一つを用いることを示しているが、これは簡単な説明のためであって、各メモリセルは対応するビットラインの電圧によりデータ「１」またはデータ「０」が用いられる。
図５は本発明の実施形態に係る読み出し動作を示すもので、図５に示すように、区間Ｔ４の間に読み出し動作がワードラインＷＬ１とソースラインＳＬ１に接続された一つのローのメモリセルに対して行われる。
図５に示すように、読み出し動作の全区間Ｔ３において、ビットラインＢＬ１〜ｊにビットライン維持電圧、例えば、０Ｖ、ソースラインＳＬ１〜ｉにソースライン維持電圧、例えば、０Ｖ、及びワードラインＷＬ１〜ｉにワードライン維持電圧、例えば、−１Ｖが印加される。
ロー制御部５２はソースライン読み出し電圧、例えば、２ＶをソースラインＳＬ１に供給し、他のソースラインＳＬ２〜ｉにソースライン維持電圧、例えば、０Ｖを継続的に印加する。ロー制御部５２はワードライン維持電圧、例えば、−１ＶをワードラインＷＬ１〜ｉに継続的に供給する。
実施形態において、読み出し動作は読み出しされるメモリセルに接続されたソースライン読み出し電圧を供給することで行うことができる。読み出し動作の間、ビットラインＢＬ１〜ｊは維持電圧によってプリチャージされた後に電気的にフローティングされることができ、ビットラインＢＬ１〜ｊの電圧はメモリセルに保存されたデータによって変化することができる。すなわち、コラム制御部５４は読み出し動作間にビットラインに維持電圧を供給する必要がない。また、上記説明は電圧センス増幅器がビットラインセンス増幅器として用いられた場合に適用可能である。しかし、もし電流センス増幅器がビットラインセンス増幅器として用いられた場合には適用することができない。
メモリセルＭＣ２〜ｉはビットライン維持電圧、例えば、ＯＶ、ソースライン維持電圧、例えば、ＯＶ、及びワードライン維持電圧、例えば、−１Ｖが供給されることによって維持状態を維持することができる。
図３に示すように、Ｖｇが−１Ｖの時にドレインとソース間の電圧Ｖｄｓが２Ｖに到達すれば、バイポーラ接合トランジスタ動作がデータ「０」セルではないデータ「１」セルに対して誘発される。すなわち、バイポーラ接合トランジスタ動作により誘発された読み出し電流ｉ１がデータ「１」セルを介して流れ、読み出し電流ｉ１はデータ「０」セルを介して流れない。実施形態において、書き込み電流ｉ２と読み出し電流ｉ１を同一とすることができる。
結果的に、データは以後のセンス増幅器、例えば、電流センス増幅器または電圧センス増幅器によって判別することができる。実施形態において、図５に示すようなロー動作で、ビットラインのそれぞれに対するデータが読み出しされるのでビットラインと同じ数のセンス増幅器が要求される。
さらに、読み出し動作間に選択されたソースラインＳＬ１に接続されたメモリセルに保存されたデータ「１」及びデータ「０」はそれぞれバイポーラ接合トランジスタ動作及びカップリング動作により再保存される。
図５は本発明の実施形態に係るリフレッシュ動作を示す動作タイミング図である。
図５に示すように、リフレッシュ動作前の区間Ｔ５で、ビットラインＢＬ１〜ｊはビットライン維持電圧、例えば、０Ｖ、ソースラインＳＬ１〜ｉにソースライン維持電圧、例えば、０Ｖ、及びワードラインＷＬ１〜ｉにワードライン維持電圧、例えば、−１Ｖが印加される。
リフレッシュ命令ＲＥＦが外部装置または内部回路により発生されると、ロー制御部５２はリフレッシュ電圧、例えば、２ＶをすべてのソースラインＳＬ１〜ｉに供給する。また、ロー制御部５２は少なくとも２つのソースラインに順にリフレッシュ電圧を供給することができ、これによってリフレッシュ動作時の電流が減少されることができる。リフレッシュ動作間に一度に活性化されたソースライン数は図２０と係わっており後述するセットアップ段層を用いて使用者により設定することができる。
データ「１」が保存されたセルにバイポーラ接合トランジスタ動作を誘発することのできる電圧をソースラインＳＬ１〜ｉに供給すると、ソースラインＳＬ１〜ｉに接続されたすべてのメモリセルがリフレッシュされる。すなわち、データ「１」が保存されたセルはバイポーラ接合トランジスタ動作によりリフレッシュされ、データ「０」が保存されたセルはソースラインとフローティングボディ領域間のカップリング効果によってリフレッシュされる。ロー制御部５２はワードライン維持電圧、例えば、−１ＶをワードラインＷＬ１〜ｉに継続的に供給する。
図５に示すように、リフレッシュ周期(Trefresh)の間、データ「１」”が保存されたセルに接続されたビットラインを介して電流ｉ１が流れる。実施形態において、リフレッシュ電流ｉ１は読み出し電流ｉ１及び／または書き込み電流ｉ２と同一とすることができる。
実施形態において、リフレッシュ動作は少なくとも一つのソースラインに電圧を印加する代りに、少なくとも一つのビットラインにリフレッシュ電圧を供給することによって行うことができる。
図５に示すように、すべてのソースラインＳＬ１〜ｉがリフレッシュされる。もしバイポーラ接合トランジスタ動作を誘発することができる電圧がモードソースラインまたはすべてのビットラインに供給されたら、すべてのメモリセルが同時にリフレッシュされる。これをブロックリフレッシュと称する。
実施形態において、同時リフレッシュ動作のために選択されるソースライン数は、図２０と係わっており、後述する使用者により設定されたモードレジスタ内のソースラインのグループ（例えば、２、または４、または８）単位とすることができる。これを部分リフレッシュ動作と称する。
実施形態において、リフレッシュ動作をセンシング動作によって行う必要はない。
図６は図４のメモリ装置の一つのセルの動作を説明するための動作タイミング図であって、書き込み動作データ「１」及びデータ「０」のための書き込み動作、読み出し動作、及びリフレッシュ動作の実施形態を示すものである。以下の実施形態において、リフレッシュ動作はブロックリフレッシュ動作または部分リフレッシュ動作とすることができる。
図６に示すように、書き込み動作及び読み出し動作は、ビットラインＢＬ１、ソースラインＳＬ１、及びワードラインＷＬ１に接続されたメモリセルＭＣ１だけに行われ、ソースラインＳＬ１とワードラインＷＬ１に接続された他のメモリセルＭＣ１に対しては行わず、禁止状態となる。書き込み動作及び読み出し動作両方に対する禁止状態外の他の説明は図５の説明を参照したい。
上述のように、図５と図６の相違点は、図６において一つのローではなく、一つのセルに書き込みされるか、又は読み出しされることである。結果的に、図６で、書き込みされたり、読み出しされたりしない一つのローの残りセルは書き込みまたは読み出しが禁止される。実施形態において、一つのローの残りセルがビットラインＢＬ２〜ｊにビットライン書き込み禁止電圧またはビットライン読み出し禁止電圧の印加することによって書き込みまたは読み出しが禁止される。
書き込み動作時、区間Ｔ１、Ｔ２の間、ビットライン書き込み禁止電圧、例えば、１ＶがビットラインＢＬ２〜ｊに印加される。結果的に、Ｖｄｓは１Ｖであって、図３に示すように、バイポーラ接合トランジスタ動作が禁止されて電流が流れなくなる。
同様に、読み出し動作時、区間Ｔ４の間、ビットライン読み出し禁止電圧、例えば、１ＶがビットラインＢＬ２〜ｊに印加される。結果的に、Ｖｄｓは１Ｖであり、図３に示すように、バイポーラ接合トランジスタ動作が禁止されて電流が流れなくなる。
図６に示すリフレッシュ動作は、図５に示すリフレッシュ動作と同一である。
図６のタイミング図はメモリセルアレイのランダムアクセス動作が可能であることを明白に示している。
図５及び図６に示すように、メモリ装置は、書き込み、読み出し及びリフレッシュ動作のために、単に２つの電圧レベル、ワードライン書き込み電圧及びワードライン維持電圧を必要とする。
図７は本発明の実施形態に係るメモリ装置であって、分離されたソースライン構造を示す図４の実施形態に係るメモリ装置とは異なって、図７のメモリ装置は、例えば、隣接メモリセルＭＣ２、ＭＣ３が対応するソースラインＳＬ２を共有する共通ソースライン構造を示す。図７のその外の部分の説明は図４の説明を参照したい。
図７に示すように、ソースラインＳＬ１〜ｋの数は、ワードラインＷＬ１〜ｉの数より小さい。この配列の長所はレイアウト複雑性を減少させることである。さらに、図４の実施形態において記述したように、ロー制御部５２とコラム制御部５４を一つの制御部に実現することができる。
図８は図７のメモリ装置のロー動作を説明するための動作タイミング図であって、書き込み動作データ「１」及びデータ「０」書き込み動作、読み出し動作及びリフレッシュ動作の実施形態のタイミング図である。以下の実施形態において、リフレッシュ動作はブロックリフレッシュ動作または部分リフレッシュ動作とすることができる。
図８のタイミング図は、共通ソースラインＳＬ１〜ｋを共有するトランジスタがオフされようとするため、区間Ｔ０、Ｔ３、Ｔ５の間にゲート電圧Ｖｇが図５よりもさらに低いネガティブ（例えば、−２Ｖ）電圧とすることができることを除けば図５のタイミング図と類似する。
図８に示す実施形態において、書き込み動作時のビットラインＢＬ１〜ｊ、ソースラインＳＬ１〜ｋ及びワードラインＷＬ１〜ｉに印加する制御信号の順序は、図５に示されたものと同一とすることができる。
図８のタイミング図に示すように、データ「１」に対して、区間Ｔ１の間、Ｖｄｓは２Ｖであり、Ｖｇは０Ｖであり、そのため、図３によれば、ビットラインＢＬ１〜ｊを介して電流ｉ３がバイポーラ接合トランジスタ動作のアバランシュ生成により誘発される。データ「１」に対して、区間Ｔ２の間、たとえＶｄｓが２Ｖであり、Ｖｇが−２Ｖであるが、ボディ電位がビットラインＢＬ１〜ｊ間の順方向バイアスを形成するほど十分に維持されるので、ビットラインＢＬ１〜ｊを介する電流ｉ４がバイポーラ接合トランジスタ動作のアバランシュ生成により誘発される。図８に示すように、区間Ｔ２間のビットラインＢＬ１〜ｊを介する電流ｉ４は電流ｉ３よりも小さい。これはカップリングキャパシタＣＣのカップリング効果によりボディ電位が減少するからである。
図８のタイミング図に示すように、データ「０」に対して、区間Ｔ１間、Ｖｄｓが１．５Ｖであり、Ｖｇが０Ｖである。そのため、図３によれば、バイポーラ接合トランジスタ動作のアバランシュ生成が誘発されない。同様に、データ「０」に対して、区間Ｔ２間、Ｖｄｓが１．５Ｖであり、Ｖｇが−２Ｖである。そのため、図３によれば、バイポーラ接合トランジスタ動作のアバランシュ生成が誘発されない。結果的に、ビットラインＢＬ１〜ｊを介して電流は流れない。
実施形態において、ワードライン書き込み電圧は、図５及び図８に示すように０Ｖではない−１Ｖとすることができる。
図８に示すように、たとえ図５に示すようにワードラインＷＬ１〜ｉのために２つレベルの電圧の代りに、ワードラインＷＬ１〜ｉに３つレベルの電圧、−２Ｖ、−１Ｖ、及び０Ｖが用いられることができるが、図５に示すように２つレベルの電圧、例えば、−１Ｖ及び０Ｖの電圧が用いられる。
図８に示す実施形態において、読み出し動作間のビットラインＢＬ１〜ｊ、ソースラインＳＬ１〜ｋ、ワードラインＷＬ１〜ｉに印加される制御信号の順序は、図５に示すことと同一とすることができる。
図８に示すように、読み出し動作間、ロー制御部５２はソースライン読み出し電圧、例えば、２ＶをソースラインＳＬ１に供給し、その他のすべてのソースラインＳＬ２〜ｋにソースライン維持電圧、例えば、０Ｖを継続的に供給する。ロー制御部５２はワードライン読み出し電圧、例えば、−１ＶをワードラインＷＬ１に印加し、他のワードラインＷＬ２〜ｉにワードライン維持電圧、例えば、−２Ｖを継続的に供給する。
実施形態において、読み出し動作は読み出しされるメモリセルに接続されたソースラインにソースライン読み出し電圧だけを供給することで行うことができる。読み出し動作時に、ビットラインＢＬ１〜ｊは維持電圧によりプリチャージされた後に電気的にフローティングされることができ、ビットラインＢＬ１〜ｊの電圧はメモリセルに保存されたデータによって変更することができる。すなわち、コラム制御部５４は読み出し動作時にビットラインＢＬ１〜ｊに維持電圧を供給する必要がなく、また、上述の説明は、電圧センス増幅器がビットラインセンス増幅器として用いられる場合に適用することができ、電流センス増幅器がビットラインセンス増幅器として用いられる場合は適用することができない。
図３に示すように、ゲート電圧Ｖｇが−１Ｖである場合、ドレインとソース間の電圧Ｖｄｓが２Ｖに到達さえすれば、バイポーラ接合トランジスタ動作がデータ「０」が保存されたセルではなく、データ「１」が保存されたセルに対して誘発する。すなわち、データバイポーラ接合トランジスタ動作により誘発された読み出し電流ｉ５がデータ「１」が保存されたメモリセルに対して流れ、データ「０」が保存されたメモリセルに対しては流れない。
結果的に、データはセンス増幅器、例えば、電流センス増幅器または電圧センス増幅器によって判別される。
さらに、読み出し動作時にデータ「１」及びデータ「０」がバイポーラ接合トランジスタ動作及びカップリング効果のそれぞれによって再保存される。
図８の実施形態において、ロー制御部５２が少なくとも２つのワードラインを選択し、少なくとも２つのワードラインにワードラインリフレッシュ電圧を供給することを除けば、ビットラインＢＬ１〜ｊ、ソースラインＳＬ１〜ｋ及びワードラインＷＬ１〜ｉ間のリフレッシュ動作のための制御信号の順序は、図５に示す読み出し動作と同一とすることができる。ワードラインリフレッシュ電圧はワードライン読み出し電圧と同一とすることができ、読み出し電流ｉ５はリフレッシュ電流ｉ６と同一とすることができる。図５のリフレッシュ動作と同じ説明が図８のリフレッシュ動作に適用される。
図９は図７に示すメモリ装置の一つのセル動作を説明するためのタイミング図である。図９は書き込み動作データ「１」とデータ「０」の書き込み動作、読み出し動作及びリフレッシュ動作の実施形態のタイミング図である。以下の実施形態において、リフレッシュ動作はブロックリフレッシュ動作及び部分リフレッシュ動作とすることができる。
図９に示すように、書き込み動作及び読み出し動作は、ビットラインＢＬ１、ソースラインＳＬ１及びワードラインＷＬ１に接続されたメモリセルＭＣ１一つに対してのみ行われ、ソースラインＳＬ１及びワードラインＷＬ１に接続された他のメモリセルＭＣ１は禁止状態にある。書き込み動作及び読み出し動作のための禁止状態以外は図８に示す記載と同様である。
上述のように、図８と図９の相違点は、一つのローに接続されたすべてのセルに書き込みされたり読み出しされたりするのではなく、図９では、単に一つのセルに書き込みされるか、又は読み出しされる。
書き込み動作時、区間Ｔ１、Ｔ２の間、ビットライン禁止電圧、例えば、１ＶがビットラインＢＬ２〜ＢＬｊに印加される。結果として、Ｖｄｓは１Ｖであり、図３に示すように、バイポーラ接合トランジスタ動作は禁止されて電流が流れない。
同様に、読み出し動作時、区間Ｔ４の間、ビットライン読み出し禁止電圧、例えば、１ＶがビットラインＢＬ２〜ＢＬｊに印加される。結果として、Ｖｄｓは１Ｖで、図３に示すように、バイポーラ接合トランジスタ動作は禁止されて電流が流れない。
図９に示すように、リフレッシュ動作は図８と同一である。
図９のタイミング図は、メモリセルアレイのランダムアクセス動作が可能であることを明白に示している。
図８及び図９に示すように、たとえ３つレベルの電圧（例えば、０Ｖのワードライン書き込み電圧、−１Ｖのワードラインリフレッシュ電圧及びワードライン読み出し電圧、及び２Ｖのワードライン維持電圧）がワードラインＷＬ１〜ｉに対して示されているが、２つレベルの電圧（例えば、図５に示すように、ワードラインＷＬ１〜ｉに対して０Ｖのワードライン書き込み電圧及び１Ｖのワードライン維持電圧、ワードライン読み出し電圧、ワードラインリフレッシュ電圧）が用いられる。
図１０は本発明の実施形態に係るメモリ装置を示す。図１０はロー制御部及びコラム制御部だけでなく、複数個のメモリブロックＢＫ１、ＢＫ２、…、ＢＫｎを含むメモリ装置を示す。実施形態において、各メモリセルブロックは図４及び図７に示すメモリセルブロックと同一であるか、また類似する。さらに、図１０に示すように、センス増幅器ＳＡ１〜ｎはメモリブロック間に提供され、センス増幅器ＳＡ１〜ｎは電圧センス増幅器であるか電流センス増幅器とすることができる。
また、図１０は、オープンビットライン構造を示すが、フォルディド(folded)ビットライン構造にも適用することができる。
図１０に示す実施形態において、メモリセルアレイは、図４及び図７に示すように複数個のメモリセルブロックを含むことができ、少なくとも一つの選択されたメモリセルブロックにデータを書き込みし、読み出しすることができる。実施形態において、ロー制御部５２”は書き込み命令ＷＲ、読み出し命令ＲＤ及び／またはアドレス信号ＡＤＤに応答して少なくとも一つのメモリブロック、選択されたメモリブロック内のソースライン及びワードラインを選択し、選択されたソースライン及びワードラインに適切な電圧を供給することができる。
また、ロー制御部５２”は、リフレッシュ命令ＲＥＦに応答して少なくとも一つのメモリブロックを選択し、選択されたメモリブロック内の少なくとも２つのソースラインにリフレッシュ電圧を供給する。さらに、ロー制御部５２”は選択されたメモリブロック内のすべてのソースラインＳＬ１〜ｋにリフレッシュ電圧を供給する時にブロックリフレッシュ動作を行うことができる。また、メモリ装置のすべてのメモリブロックは各メモリブロック内のすべてのソースラインＳＬ１〜ｋにリフレッシュ電圧を供給することによってリフレッシュされることができる。
実施形態において、コラム制御部５４”は一つのロー動作または一つのセル動作によるデータ情報によってビットライン電圧レベルを制御する。また、コラム制御部５４”は、少なくとも一つのビットラインに所定電圧を供給することによってリフレッシュ動作を制御することができる。もし所定電圧がすべてのビットラインＢＬ１〜ｊに印加されたら、メモリセルアレイ内のすべてのメモリセルはリフレッシュすることができる。所定電圧はソースラインに印加されるリフレッシュ電圧と同一とすることができる。
図１０の実施形態において、各センス増幅ブロックＳＡ１〜ｎは書き込み動作時に対応するビットラインにデータ情報を供給し、メモリセルのデータをセンシングして増幅することができる。一つのロー動作のために、各センス増幅ブロックＳＡ１〜ｎのセンス増幅器の数はビットライン数と同一数とすることができる。ランダムアクセス動作のために、各センス増幅ブロックＳＡ１〜ｎのセンス増幅器の数は低減することができる。
キャパシタレスメモリセルを含むメモリ装置のためのバイポーラ接合トランジスタ動作は実施形態によって説明される。たとえ図１Ａ及び図１Ｂのメモリセル構造が上述の図４、図７、及び図１０のようなメモリ装置のために用いられる。実施形態による図４、図７及び図１０のメモリ装置のための追加的な新しいメモリセル構造が次に説明される。図面において、メモリセルの同一要素は同一参照番号を有する。
図１１Ａ及び図１１Ｂは、本発明の実施形態に係るメモリセル構造図である。示されたように、ソースラインがコレクタ／ドレイン（Ｃ／Ｄ）に接続され、ビットラインがエミッタ／ソース（Ｅ／Ｓ）に接続される。実施形態において、シリコン層内の第１及び第２ノード１４、１６がＮ型不純物とすることができる。実施形態において、エミッタ／ソース（Ｅ／Ｓ）はコレクタ／ドレイン（Ｃ／Ｄ）より不純物濃度が高いＮ型不純物（例えば、Ｎ＋）とすることができる。実施形態において、図１１Ａに示すように、ゲート、エミッタ／ソース（Ｅ／Ｓ）及び／またはコレクタ／ドレイン（Ｃ／Ｄ）は重畳されない。図１１Ａに示すように、フローティングボディ領域１８、エミッタ／ソース（Ｅ／Ｓ）及び／またはコレクタ／ドレイン（Ｃ／Ｄ）間の境界部はゲート、エミッタ／ソース（Ｅ／Ｓ）及び／またはコレクタ／ドレイン（Ｃ／Ｄ）間が重畳されていなければよく、いかなる形態を有してもよい。
図３に示すように、センシングマージンは、データ「１」とデータ「０」間の電圧Ｖｄｓによって決定することができる。センシングマージンを増加させるためにドレインキャパシタンスＣｄまたはソースキャパシタンスＣｓに比例してゲートとフローティングボディ領域間のゲートＧのキャパシタンスは減少せねばならない。
結果的に、ゲート及びソース及び／またはドレイン間が重畳されてはいけない。ゲートＧ及びエミッタ／ソース（Ｅ／Ｓ）及びコレクタ／ドレイン（Ｃ／Ｄ）間の間隔が大きいので、重畳されないメモリセル構造は図１Ａのメモリセル構造よりも低いエネルギー帯域の傾きを有することができる。結果として、図１ａのメモリセル構造と比べて、最大電界(E−field)は減少でき、再結合(recombination)率も減少される。このような特性により、図１１Ａの重畳しないメモリセル構造はより好ましい保有時間及び／またはより好ましい漏洩特性を示す。
さらに、ゲートとドレイン間のキャパシタンスＣｇｄが小さくなるので、データ「０」を損傷するゲート誘導ドレイン漏洩(ＧＩＤＬ；gate induced drain leakage)現象が減少する。
さらに、減少したゲートキャパシタンスＣｇはゲートとフローティングボディ領域１８間のカップリングキャパシタンスを安定化するために絶縁層２０をより薄く形成することによって補償することができる。
たとえ図１１Ａには示してないが、ゲートは第１ノード１４と第２ノード１６の一つだけが重畳することができる。例えば、ゲートはバイポーラ接合動作間にさらに高い電圧を受信する第１ノード１４と第２ノード１６の一つだけを重畳することができる。
センシングマージンは、データ「１」が保存されたセルとデータ「０」が保存されたセル間のフローティングボディ領域内に保存された電荷差によって変化することができる。データ「１」が保存されたセルはデータ「０」が保存されたセルよりさらに多くの電荷を有し、データ「１」が保存されたセルのボディ電位はデータ「０」が保存されたセルのボディ電位より高いので、バイポーラ接合トランジスタ動作はデータ「０」が保存されたセルにおいて、より早くデータ「１」が保存されたセルにて誘発される。これは、図３に示すように、すべてのゲート電圧Ｖｇに対してデータ「１」が保存されたセルがデータ「０」が保存されたセルの左側にあるということから分かることができる。
結果として、もし書き込み動作間にさらに多くの電荷がデータ「１」が保存されたセルのフローティングボディ領域に保存することができたら、より好ましいセンシングマージンが確保される。
さらに、ベースとコレクタ間の電子の平均自由行路が図１Ａの平均自由行路より長くなることができる。これによって、アバランシュ生成がより生じやすい。また、さらに多くの電荷がデータ「１」セルのフローティングボディ領域に保存することができる。実施形態において、エミッタ／ソース（Ｅ／Ｓ）間の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）間の不純物濃度より大きくなる。さらに、実施形態において記述されたように、バイポーラ接合トランジスタ動作によって蓄積された正孔はネガティブワードライン維持電圧によってゲート近くに維持される。図１１Ａに示すように、もしゲートＧ近くのフローティングボディ領域１８がフローティングボディ領域１８の少なくとも一つの他の部分より広ければ、保有時間は改善される。
図１１Ｂは本発明の実施形態に係る垂直構造のメモリセルを示すものである。図１１Ｂに示すように、垂直構造のキャパシタレスメモリセルは、基板１０、基板１０上に垂直に積層された第１ノード１４、フローティングボディ領域１８、及び第２ノード１６を含むことができる。フローティングボディ領域１８は電気的にフローティングとすることができる。図１１Ｂに示すように、フローティングボディ領域１８はフローティングボディ長さＬ１を有することができる。
ゲート絶縁層２０とゲート２２はフローティングボディ領域１８を囲みながら形成することができる。例えば、ゲート絶縁層２０とゲート２２はフローティングボディ領域１８の全面または２つ以上の面と接触することができる。もし垂直構造のキャパシタレスメモリセルがＮＭＯＳトランジスタであれば、第１及び第２ノード１４、１６は第１導電型、例えばＮ導電型とすることができ、フローティングボディ領域１８は第２導電型、例えばＰ導電型とすることができる。また、垂直構造のキャパシタレスメモリセルはＳＯＩ基板または図１１Ｂに示すように一般的なバルク基板を有することができる。
図示するように、ソースラインはコレクタ／ドレイン（Ｃ／Ｄ）に接続することができ、ビットラインはエミッタ／ソース（Ｅ／Ｓ）に接続することができる。実施形態において、図１１Ｂに示すように、ゲート電極及びエミッタ／ソース（Ｅ／Ｓ）及び／またはコレクタ／ドレイン（Ｃ／Ｄ）間には重畳がない。図１１Ａの特徴が図１１Ｂの垂直構造のメモリセルに存在することができる。
図１２Ａ及び図１２Ｂは本発明の実施形態に係るメモリセル構造を示すことであって、図１２Ａ及び図１２Ｂに示すように、増倍及びアバランシュ生成を改善するために、バッファ領域２４がフローティングボディ領域１８とコレクタ／ドレイン（Ｃ／Ｄ）間に形成される。実施形態において、バッファ領域２４はフローティングボディ領域１８とエミッタ／ソース（Ｅ／Ｓ）との間に提供しない。実施形態において、バッファ領域２４の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）及び／またはフローティングボディ領域１８の不純物濃度よりも低いとすることができる。実施形態において、真性半導体がバッファ領域２４として用いられることができる。実施形態において、バッファ領域２４は近接した第２ノード１６と同一高さを有することができる。実施形態において、バッファ領域２４は近接した第２ノード１６のすべての境界部を覆うことができる。実施形態において、バッファ領域２４は絶縁層１２と接触する。
実施形態において、バッファ領域２４は、ベースからコレクタ／ドレイン（Ｃ／Ｄ）までの電子の平均自由行路を増加する。平均自由行路を増加することによって、アバランシュ生成のためのインパクトイオン化が改善される。これによって、さらに多くの電荷がデータ「１」セルに保存される。
実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度がコレクタ／ドレイン（Ｃ／Ｄ）の不純物濃度よりも大きいものとする。実施形態において、もしバッファ領域２４がＮ−の不純物濃度なら、Ｌ２がＬ１よりも大きいものとする。一方に、もしバッファ領域２４がＰ−の不純物濃度なら、Ｌ２がＬ１よりも小さいものとする。
図１２Ｂに示すように、垂直セル構造はバッファ領域２４のレイアウト面積を増加せず実現することができる。これは図１２Ｂに示すように、バッファ領域２４が垂直方向に形成されるからである。
図１２Ｂは本発明の実施形態に係る垂直構造のメモリセルを示すもので、図１２Ｂに示すように、垂直構造のキャパシタレスメモリセルは基板１０、及び基板１０上に垂直に積層された第１ノード１４、フローティングボディ領域１８、バッファ領域２４、及び第２ノード１６を含む。フローティングボディ領域１８は電気的なフローティングであり、図１２Ｂに示すように、フローティングボディ領域１８はフローティングボディ長さＬ１を有することができる。
ゲート絶縁層２０及びゲート２２はフローティングボディ領域１８を囲むことができる。例えば、ゲート絶縁層２０及びゲート２２はフローティングボディ領域１８のすべての面または２つ以上の面に接触される。もし垂直構造のキャパシタレスメモリセルがＮＭＯＳトランジスタであれば、第１及び第２ノード１４、１６は第１導電型、例えば、Ｎ導電型とすることができ、フローティングボディ領域１８は第２導電型、例えば、Ｐ導電型とすることができる。また、垂直構造のキャパシタレスメモリセルはＳＯＩ基板または図１２Ｂに示すように一般的なバルク基板を有することができる。
図示するように、増倍及びアバランシュ生成を改善するために、バッファ領域２４はフローティングボディ領域１８及びコレクタ／ドレイン（Ｃ／Ｄ）間に形成される。実施形態において、バッファ領域２４はフローティングボディ領域１８とエミッタ／ソース（Ｅ／Ｓ）間に提供されない。実施形態において、バッファ領域２４の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）及び／またはフローティングボディ領域１８の不純物濃度よりも低いとすることができる。実施形態において、真性半導体がバッファ領域２４として用いられる。実施形態において、バッファ領域２４はＮ−、Ｎ、またはＰ−のうち一つの不純物濃度を有することができる。実施形態において、バッファ領域２４は近接した第２ノード１６と同一高さを有する。実施形態において、バッファ領域２４は近接した第２ノード１６のすべての境界部を覆うことができる。実施形態において、バッファ領域２４は絶縁層１２と接触される。
図１２Ａ及び図１２Ｂに示すように、フローティングボディ領域１８、エミッタ／ソース（Ｅ／Ｓ）、コレクタ／ドレイン（Ｃ／Ｄ）、及び／またはバッファ領域２４間の境界部はいかなる形態を有することができる。
図１２Ａのその他の特徴は図１２Ｂの垂直構造のメモリセルにおいても存在することができる。
実施形態において、垂直構造のキャパシタレスメモリセルはＳＯＩ基板または図１２Ｂに示すように一般的なバルク基板を有することができる。
図１３Ａ及び図１３Ｂは本発明の実施形態に係るメモリセル構造を示すことであって、図１３Ａ及び図１３Ｂは図１１と図１２Ａ、図１２Ｂに示す特徴を結合した構造図である。図１３Ａ及び図１３Ｂに示す実施形態において、バッファ領域２４がＮ−の場合でもＬ１がＬ２よりも大きい。図１１Ａ及び図１１Ｂに比べて、図１３Ａ及び図１３Ｂに示す実施形態はゲート誘導ドレイン漏洩現状の減少及び／または平均自由行路の増加をもたらすことができる。
図示するように、ソースラインがコレクタ／ドレイン（Ｃ／Ｄ）に接続され、ビットラインがエミッタ／ソース（Ｅ／Ｓ）に接続される。実施形態において、図１３Ａに示すように、ゲート電極Ｇ、コレクタ／ドレイン（Ｃ／Ｄ）、及びエミッタ／ソース（Ｅ／Ｓ）間には重畳がない。図３に示すように、センシングマージンはデータ「１」セルとデータ「０」セル間のドレインとソース間の電圧差Ｖｄｓによって決定することができる。センシングマージンを増加するために、ドレインキャパシタンスＣｄまたはソースキャパシタンスＣｓに対するゲートキャパシタンスＣｇは減少されるべきである。
結果的に、ゲート及びソースまたはドレイン間に重畳はなく、さらに、ゲートとドレイン間のキャパシタンスＣｇｄが減少されるので、データ「０」セルを損傷するゲート誘導ドレイン漏洩現象が減少される。
さらに、減少したゲートキャパシタンスＣｇは、絶縁層２０をより薄くすることによって補償され、ゲートとボディ間のカップリングキャパシタンスを安定化される。実施形態において、ゲート長さＬ２はフローティングボディ長さＬ１よりも小さい。このようなパラメタは拡張性(scalability)を改善することができる。
センシングマージンは、データ「１」セルとデータ「０」セル間のフローティングボディ領域１８に保存された電荷差によって変化することができる。データ「１」セルはデータ「０」セルよりもさらに多くの電荷を有する。これにより、データ「１」セルのボディ電位がデータ「０」セルのボディ電位よりも高い。バイポーラ接合トランジスタ動作は、データ「０」セルよりもデータ「１」セルでより早く行われる。これは図３に示すように、データ「１」セルのグラフがデータ「０」セルのグラフの左側にあるからである。
結果的に、もし書き込み動作時にさらに多くの電荷がデータ「１」セルであるフローティングボディ領域１８に保存されたら、より好ましいセンシングマージンを有することができる。
さらに、ベースとコレクタ／ドレイン（Ｃ／Ｄ）間の正孔の平均自由行路は、図１Ａの平均自由行路よりさらに長くすることができる。これによって、アバランシュ生成のためのインパクトイオン化がさらに早く起きることができる。結果として、さらに多くの電荷がデータ「１」セルに保存することができる。実施形態において、エミッタ／ソース（Ｅ／Ｓ）のインパクトイオン化がコレクタ／ドレイン（Ｃ／Ｄ）のインパクトイオン化よりさらに大きくなることができる。
図１３Ａ及び図１３Ｂに示すように、増倍及びアバランシュ生成を改善するために、バッファ領域２４はフローティングボディ領域１８及びコレクタ／ドレイン（Ｃ／Ｄ）間に形成される。実施形態において、バッファ領域２４はフローティングボディ領域１８とエミッタ／ソース（Ｅ／Ｓ）間に提供されない。実施形態において、バッファ領域２４の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）の不純物濃度よりも低いとすることができる。実施形態において、真性半導体がバッファ領域２４として用いられることができる。実施形態において、バッファ領域２４はＮ−、Ｎ、またはＰ−のうち一つの不純物濃度を有することができる。実施形態において、バッファ領域２４は近接した第２ノード１６と同一高さを有する。実施形態において、バッファ領域２４は近接した第２ノード１６のすべての境界部を覆うことができる。実施形態において、バッファ領域２４は絶縁層１２と接触される。実施形態において、バッファ領域２４はベースからコレクタ／ドレイン（Ｃ／Ｄ）までの正孔の平均自由行路を増加する。平均自由行路が増加することによってアバランシュ生成のためのインパクトイオン化が改善することができる。これによって、さらに多くの電荷がデータ「１」セルに保存される。
実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）の不純物濃度よりも高いとすることができる。
図１３Ｂに示すように、垂直構造のメモリセルはバッファ領域２４のレイアウト面積を増加することがなく実現することができる。これは、図１３Ｂに示すように、バッファ領域２４は垂直構造で形成されるからである。
図１３Ａ及び図１３Ｂに示すように、フローティングボディ領域１８、エミッタ／ソース（Ｅ／Ｓ）、コレクタ／ドレイン（Ｃ／Ｄ）、及び／またはバッファ領域２４間の境界部はいかなる形態を有してもよい。
実施形態において、垂直構造のキャパシタレスメモリセルはＳＯＩ基板または図１３Ｂに示すように、一般的なバルク基板を有することができる。
図１４Ａ及び図１４Ｂは本発明の実施形態に係るメモリセル構造を示すものである。図１４Ａ及び図１４Ｂに示すように、補助ボディ領域２６はエミッタ／ソース（Ｅ／Ｓ）からフローティングボディ領域１８への電子注入効率を増加させるために提供される。実施形態において、補助ボディ領域２６の不純物濃度はフローティングボディ領域１８の不純物濃度よりも小さいものとする。実施形態において、フローティングボディ領域１８は補助ボディ領域２６よりも長いとすることができる。実施形態において、補助ボディ領域２６はエミッタ／ソース（Ｅ／Ｓ）と接触される。
実施形態において、補助ボディ領域２６はさらに多くの正孔がフローティングボディ領域１８に注入され、ベース及びコレクタ／ドレイン（Ｃ／Ｄ）に得られるようにし、これによってより効果的はバイポーラ接合トランジスタ動作が起きることができる。実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）及び／またはベースの不純物濃度よりも高い。
図１４Ｂに示すように、垂直構造のメモリセルは補助ボディ領域２６のレイアウトを増加させることなく、実現されることができる。これは図１４Ｂに示すように、補助ボディ領域２６が垂直方向に形成されるからである。
図１４Ａ及び図１４Ｂに示すように、フローティングボディ領域１８、エミッタ／ソース（Ｅ／Ｓ）、コレクタ／ドレイン（Ｃ／Ｄ）、及び／または補助ボディ領域２６間の境界部はいかなる形態を有してもかまわない。
実施形態において、垂直構造のメモリセルはＳＯＩ基板または図１４Ｂに示すように一般的な基板を有することができる。
図１５Ａないし図１５Ｃは、図１１Ａないし図１４Ｂの特徴を結合した実施形態のメモリセル構造図である。図１５Ａは、図１１Ａ及び図１４Ａの特徴を結合したメモリセル構造を示し、特に図１５Ａはゲート２２及びフローティングボディ領域１８を示し、Ｌ１はＬ２よりも大きくすることができ、補助ボディ領域２６はエミッタ／ソース（Ｅ／Ｓ）からフローティングボディ領域１８への電子注入効率を増加するために提供される。
図示するように、ソースラインがコレクタ／ドレイン（Ｃ／Ｄ）に接続され、ビットラインがエミッタ／ソース（Ｅ／Ｓ）に接続される。実施形態において、図１１Ａに示すように、ゲート２２、コレクタ／ドレイン（Ｃ／Ｄ）、及びエミッタ／ソース（Ｅ／Ｓ）間には重畳がない。図３に示すように、センシングマージンはデータ「１」セルとデータ「０」セル間のドレインとソース間の電圧差Ｖｄｓによって決定することができる。センシングマージンを増加させるために、ドレインキャパシタンスＣｄまたはソースキャパシタンスＣｓに対してゲートキャパシタンスＣｇは減少させるべきである。結果的に、ゲート２２及びエミッタ／ソース（Ｅ／Ｓ）またはコレクタ／ドレイン（Ｃ／Ｄ）間には重畳がなく、さらに、ゲートとドレイン間のキャパシタンスＣｇｄが減少されるので、データ「０」セルを損傷するゲート誘導ドレイン漏洩現象が減少される。
さらに、減少したゲートキャパシタンスＣｇは、絶縁層２０をよりも薄くすることによって補償され、ゲートとボディ間のカップリングキャパシタンスを安定化される。実施形態において、ゲート長さＬ２はフローティングボディ長さＬ１よりも小さい。このようなパラメタは拡張性を改善することができる。
センシングマージンはデータ「１」セルとデータ「０」セル間のフローティングボディ領域１８に保存された電荷差によって変化することができる。データ「１」セルはデータ「０」セルよりもさらに多くの電荷を有する。これにより、データ「１」セルのボディ電位がデータ「０」セルのボディ電位よりも高い。バイポーラ接合トランジスタ動作はデータ「０」セルよりもデータ「１」セルでより早く行われる。これは図３に示すように、データ「１」セルのグラフがデータ「０」セルのグラフの左側にあるからである。
結果として、もし書き込み動作時にさらに多くの電荷がデータ「１」セルであるフローティングボディ領域１８に保存されたら、より好ましいセンシングマージンを有することができる。
さらに、ベースとコレクタ／ドレイン（Ｃ／Ｄ）間の正孔の平均自由行路は、図１Ａの平均自由行路よりもさらに長くすることができる。これにより、アバランシュ生成のためのインパクトイオン化がさらに早く行われることができる。結果として、さらに多くの電荷がデータ「１」セルに保存される。実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度がコレクタ／ドレイン（Ｃ／Ｄ）の不純物濃度より高いとすることができる。
実施形態において、補助ボディ領域２６の不純物濃度はフローティングボディ領域１８の不純物濃度よりも低いとすることができる。実施形態において、フローティングボディ領域１８は補助ボディ領域２６よりさらに長くすることができる。実施形態において、補助ボディ領域２６はエミッタ／ソース（Ｅ／Ｓ）と接触される。
実施形態において、補助ボディ領域２６はさらに多くの正孔がフローティングボディ領域１８に注入されるようにし、ベース及びコレクタ／ドレイン（Ｃ／Ｄ）に得られ、これにより、さらに効果的なバイポーラ接合トランジスタ動作を行うことができる。実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）及び／またはベースの不純物濃度よりも高い。
垂直構造のメモリセルは補助ボディ領域２６のレイアウトを増加することなく実現することができる。これは図１４Ｂに示すように、補助ボディ領域２６が垂直方向に形成されるからである。
実施形態において、垂直構造のメモリセルは１５Ａの特徴を有することができ、垂直構造のメモリセルはＳＯＩ基板または図１５Ａに示すように一般的な基板を有することができる。
図１５Ｂは、図１２Ａと１４Ａに示す特徴の結合を有するメモリセルである。図１５Ｂに示すように、増倍及びアバランシュ生成を改善させるために、バッファ領域２４はフローティングボディ領域１８及びコレクタ／ドレイン（Ｃ／Ｄ）間に形成される。実施形態において、バッファ領域２４はフローティングボディ領域１８とエミッタ／ソース（Ｅ／Ｓ）間に提供されない。実施形態において、バッファ領域２４の不純物濃度は、コレクタ／ドレイン（Ｃ／Ｄ）の不純物濃度よりも低いとすることができる。実施形態において、真性半導体がバッファ領域２４として用いられる。実施形態において、バッファ領域２４は、Ｎ−、Ｎ、またはＰ−の一つの不純物濃度を有することができる。実施形態において、バッファ領域２４は近接した第２ノード１６と同一高さを有する。実施形態において、バッファ領域２４は近接した第２ノード１６のすべての境界部を覆うことができる。実施形態において、バッファ領域２４は絶縁層１２と接触される。
実施形態において、バッファ領域２４はベースからコレクタ／ドレイン（Ｃ／Ｄ）までの正孔の平均自由行路を増加する。平均自由行路が増加することによってアバランシュ生成のためのインパクトイオン化が改善されることができる。これによって、さらに多くの電荷がデータ「１」セルに保存される。
実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）の不純物濃度よりも高いとすることができる。実施形態において、もしバッファ領域２４がＮ−なら、Ｌ２はＬ１よりも長くすることができ、一方、バッファ領域２４がＰ−なら、Ｌ２がＬ１よりも小さいとすることができる。
図１５Ｂに示すように、補助ボディ領域２６は、エミッタ／ソース（Ｅ／Ｓ）からフローティングボディ領域１８への電子注入効率を増加するために提供される。実施形態において、補助ボディ領域２６の不純物濃度はフローティングボディ領域１８の不純物濃度よりも低いとすることができる。実施形態において、フローティングボディ領域１８は補助ボディ領域２６よりも長くすることができる。実施形態において、補助ボディ領域２６はエミッタ／ソース（Ｅ／Ｓ）と接触される。
実施形態において、補助ボディ領域２６はさらに多くの正孔がフローティングボディ領域１８に注入されるようにし、ベース及びコレクタ／ドレイン（Ｃ／Ｄ）に得られるようにし、これにより、さらに効果的はバイポーラ接合トランジスタ動作が行われることができる。実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）及び／またはベースの不純物濃度よりも高い。
垂直構造のメモリセルはバッファ領域２４及び補助ボディ領域２６のレイアウトを増加させることなく実現される。これは図１３Ｂ及び図１４Ｂに示すように、バッファ領域２４及び補助ボディ領域２６が垂直方向に形成されるからである。
実施形態において、垂直構造のメモリセルは図１５Ｂの特徴を有することができ、実施形態において、垂直構造のメモリセルはＳＯＩ基板または図１５Ａに示すように一般的な基板を有することができる。
図１５Ｃは、図１１Ａ、図１２Ａ及び図１４Ａの特徴を結合した実施形態のメモリセルを示すものであって、図１５Ｃに示すように、ソースラインＳＬがコレクタ／ドレイン（Ｃ／Ｄ）に接続され、ビットラインＢＬがエミッタ／ソース（Ｅ／Ｓ）に接続される。実施形態において、図１１Ａに示すように、ゲート２２、コレクタ／ドレイン（Ｃ／Ｄ）、及びエミッタ／ソース（Ｅ／Ｓ）間には重畳がない。
図３に示すように、センシングマージンは、データ「１」セルとデータ「０」セル間のドレインとソース間の電圧差Ｖｄｓによって決定することができる。センシングマージンを増加するために、ドレインキャパシタンスＣｄまたはソースキャパシタンスＣｓに対してゲートキャパシタンスＣｇは減少されるべきである。結果的に、ゲート２２及びエミッタ／ソース（Ｅ／Ｓ）またはコレクタ／ドレイン（Ｃ／Ｄ）間に重畳がなく、さらに、ゲートとドレイン間のキャパシタンスＣｇｄが減少されるのでデータ「０」セルを損傷するゲート誘導ドレイン漏洩現象は減少される。
さらに、減少したゲートキャパシタンスＣｇは絶縁層２０をさらに薄くすることによって補償され、ゲートとボディ間のカップリングキャパシタンスを安定化される。実施形態において、ゲート長さＬ２はフローティングボディ長さＬ１よりも小さい。このようなパラメタは拡張性を改善することができる。
センシングマージンは、データ「１」セルとデータ「０」セル間のフローティングボディ領域１８に保存された電荷差によって変化することができる。データ「１」セルはデータ「０」セルよりさらに多くの電荷を有する。これにより、データ「１」セルのボディ電位がデータ「０」セルのボディ電位よりも高い。バイポーラ接合トランジスタ動作は、データ「０」セルよりデータ「１」セルでより早く行われる。これは、図３に示すように、データ「１」セルのグラフがデータ「０」セルのグラフの左側にあるからである。
結果として、もし書き込み動作時にさらに多くの電荷がデータ「１」セルであるフローティングボディ領域１８に保存されたら、より好ましいセンシングマージンを有することができる。
さらに、ベースとコレクタ／ドレイン（Ｃ／Ｄ）間の正孔の平均自由行路は、図１Ａの平均自由行路よりさらに長くすることができる。これにより、アバランシュ生成のためのインパクトイオン化がより早く行われることができる。結果として、さらに多くの電荷がデータ「１」セルに保存される。実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度がコレクタ／ドレイン（Ｃ／Ｄ）の不純物濃度よりも高いとすることができる。
図１５Ｃに示すように、増倍及びアバランシュ生成を改善するために、バッファ領域２４がフローティングボディ領域１８とコレクタ／ドレイン（Ｃ／Ｄ）間に形成される。実施形態において、バッファ領域２４はフローティングボディ領域１８とエミッタ／ソース（Ｅ／Ｓ）間に提供されない。実施形態において、バッファ領域２４の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）及び／またはフローティングボディ領域１８の不純物濃度よりも低いとすることができる。実施形態において、真性半導体がバッファ領域２４に用いられることができる。実施形態において、バッファ領域２４は近接した第２ノード１６と同一高さを有することができる。実施形態において、バッファ領域２４は近接した第２ノード１６のすべての境界部を覆うことができる。実施形態において、バッファ領域２４は絶縁層１２と接触する。
実施形態において、バッファ領域２４はベースからコレクタ／ドレイン（Ｃ／Ｄ）までの電子の平均自由行路を増加する。平均自由行路を増加することによって、アバランシュ生成のためのインパクトイオン化を改善することができる。これによって、さらに多くの電荷がデータ「１」セルに保存される。
実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）の不純物濃度よりも高いとすることができる。図１５Ｃに示すように、補助ボディ領域２６はエミッタ／ソース（Ｅ／Ｓ）からフローティングボディ領域１８への電子注入効率を増加させるために提供される。実施形態において、補助ボディ領域２６の不純物濃度はフローティングボディ領域１８の不純物濃度よりも低いとすることができる。実施形態において、フローティングボディ領域１８は補助ボディ領域２６よりも長くすることができる。実施形態において、補助ボディ領域２６はエミッタ／ソース（Ｅ／Ｓ）と接触される。実施形態において、補助ボディ領域２６はさらに多くの正孔がフローティングボディ領域１８に注入されるようにし、ベース及びコレクタ／ドレイン（Ｃ／Ｄ）に得られるようにし、これによって、より効果的なバイポーラ接合トランジスタ動作を行うことができる。実施形態において、エミッタ／ソース（Ｅ／Ｓ）の不純物濃度はコレクタ／ドレイン（Ｃ／Ｄ）及び／またはベースの不純物濃度よりも高い。
垂直構造のメモリセルはバッファ領域２４及び補助ボディ領域２６のレイアウトを増加させることなく実現することができる。これは、図１３Ｂ及び図１４Ｂに示すように、バッファ領域２４及び補助ボディ領域２６が垂直方向に形成されるからである。
図１１Ａ及び図１４Ｂに示すように、領域間の境界部はいかなる形態を有してもよい。
実施形態において、垂直構造のメモリセルは図１５Ｃの特徴を有することができ、垂直構造のメモリセルはＳＯＩ基板または図１４Ｂに示すように一般的な基板を有することができる。
図１６Ａは本発明の実施形態に係るメモリセル構造の平面図を示すものであって、図１６Ａに示すように、メモリセル構造は第１ノード１４（例えば、エミッタ／ソース（Ｅ／Ｓ））、第２ノード１６（例えば、コレクタ／ドレイン（Ｃ／Ｄ））、フローティングボディ領域１８、ワードライン２１、伸長ボディ領域２７、第１コンタクト３０、第２コンタクト３２、ソースライン３４、及び／またはビットライン３６を含む。実施形態において、伸長ボディ領域２７はワードライン２１下部に配置することができ、フローティングボディ領域１８の一側から伸長されて追加的な電荷蓄積領域として用いられる。実施形態において、伸長ボディ領域２７はキャパシタレスメモリの電荷保有能力を改善させることができる。
図１６Ｂは図１６Ａの切断線Ｉ−Ｉ’によるメモリセルの断面図を示すものであって、図１６Ｂに示すように、メモリセル構造は、基板１０、絶縁層１２、第１ノード（例えば、エミッタ／ソース（Ｅ／Ｓ））、第２ノード１６（例えば、コレクタ／ドレイン（Ｃ／Ｄ））、及びフローティングボディ領域１８を含むことができる。メモリセルは第１ノード１４及び第２ノード１６に隣接したアイソレーション層４４をさらに含むことができる。メモリセルは第１コンタクト３０及びソースライン３４、第２コンタクト４８及びビットライン３６、ゲート絶縁層２０及びゲート層２２を含むゲート２１、及び絶縁層４２、４６を含むことができる。図１６Ｂに示すように、Ｌ１はＬ２より大きく、伸長ボディ領域２７は図１６Ｂに示されてない。
図１６Ｃは、図１６Ａの切断線ＩＩ−ＩＩ’によるメモリセルの断面図を示すもので、図１６Ｃは、基板１０、絶縁層１２、フローティングボディ領域１８、伸長ボディ領域２７、アイソレーション層４４、ゲート２１、絶縁層４２、４６、及びビットライン３６を示し、伸長ボディ領域２７はフローティングボディ領域１８の拡張として図１６Ｃに示されている。
図１６Ａないし１６Ｃの伸長ボディ領域２７は、図１１Ａないし図１５Ｃで記述した特徴の全部または一部と結合して用いることができる。
さらに、図１７に示すように、正孔保存器１４０がフローティングボディ領域１８下に形成される。正孔保存器１４０は絶縁層１２内に埋沒される。正孔保存器１４０はシリコン（Ｓｉ）よりも高い原子価電子帯(valence band)を有することができる。例えば、正孔保存器１４０はＧｅ、Ｓｉ−Ｇｅ、Ａｌ−Ｓｂ、及びＧａ−Ｓｂの中から一つを含むことができる。正孔保存器１４０の原子価電子帯がシリコンの原子価電子帯よりも高いので、正孔は正孔保存器１４０により手軽に蓄積することができる。正孔保存器１４０はエミッタ／ソース（Ｅ／Ｓ）及びコレクタ／ドレイン（Ｃ／Ｄ）に分離することができ、これによって、データ保有特性が接合漏洩電流を減少することによって改善することができる。よって、実施形態に係るキャパシタのないメモリは改善されたデータ保有特性を有することができる。正孔保存器に関するさらなる詳細な説明は２００７年１２月２７日付の「キャパシタのない動的半導体メモリ装置及びこの装置を製造する方法」との名称により出願された米国特許出願公開第１２／００５、３９９号を参照したい。
また、バルクシリコン基板に基づいた一般的なＣＭＯＳ技術は４０ｎｍより短いゲートチャンネル長さで致命的なショートチャンネル効果(short channel effect)を示す。一般的なＭＯＳ装置の限界によって、ピン電界効果トランジスタ(ＦｉｎＦＥＴ；Fin Field Effect Transistor)装置の分野で活発な研究が行われている。
図１８は本発明の実施形態に係るメモリセル構造を示す。図１８に示すピン電界効果トランジスタメモリセルは基板１０上の絶縁層１２に製造される。ピン電界効果トランジスタメモリセルは、第１ノード１４、第２ノード１６及び／またはフローティングボディ領域１８を有する絶縁層１２上のシリコンパターンを含む。ピン電界効果トランジスタメモリセルはゲート絶縁層２０及びゲート２２をさらに含む。ゲート２２はフローティングボディ領域１８を囲んでいて、ゲート絶縁層２０とゲート２２はフローティングボディ領域１８のすべての面または２つ以上の面に接触される。図１８に示すように、ゲート絶縁層２０とゲート２２はフローティングボディ領域１８の３つの面に接触されている。
実施形態において、図１８に示すように、ゲート２２及び第１ノード１４または第２ノード１６との間に重畳はない。すなわち、ゲート長さＬ２は図１１Ａに示すように、フローティングボディ長さＬ１よりも短いとすることができる。他の実施形態において、ゲート２２が第１ノード１４及び第２ノード１６から一つ以上に重畳されることができる。
同様に、上述の実施形態で提示したバッファ領域２４及び／または補助ボディ領域２６が図１８のピン電界効果トランジスタと結合して用いられる。
図１９は本発明の実施形態に係るメモリセル構造を示すものであって、図１９のメモリセル構造は図１８のメモリセル構造と同一構造を有する。ただし、フローティングボディ領域１８の上部及びゲート構造２０、２２の下部に伸長ボディ領域２７を含んでいることが相違する。ゲート構造２０、２２はフローティングボディ領域１８及び伸長ボディ領域２７を囲んでいる。追加的な電荷保存領域として機能する伸長ボディ領域２７はメモリ装置の電荷保有能力を改善することができる。実施形態において、図１８に示すように、メモリ装置は第１ノード１４と第２ノード１６間にバッファ領域２４及び／または補助ボディ領域２６を含むことができる。
例として実施形態が上述されているが、このような実施形態は多様な方法で変更されることができる。図１１Ａないし図１９と結合して変更及び／または置換が図１Ａないし図１０に示す実施形態に適用される。本明細書は他の特徴を有する多様な実施形態を公開していて、このような特徴のそれぞれが多様に結合されて用いられることができる。
図２０は本発明の実施形態に係るメモリシステムを示すもので、図２０に示すように、メモリシステムはメモリ制御器１８００及びキャパシタレスメモリ装置１８０２を含む。実施形態において、キャパシタレスメモリ装置１８０２は図４、図７及び図１０に示すメモリのうち一つとすることができる。また、メモリ制御器１８００は集積回路、例えば、他の特定機能を行う中央処理装置ＣＰＵまたはグラフィック制御器内に含まれることができる。
図２０に示すように、メモリ制御器１８００はメモリ装置１８０２に命令ＣＭＤ及びアドレスＡＤＤＲを提供し、メモリ制御器１８００とメモリ装置１８０２はデータＤＡＴＡを両方向で転送する。
メモリ制御器１８００はレジスタ２１１を含むことができ、メモリ装置１８０２はレジスタ２２１を含むことができる。レジスタ２１１、２２１のそれぞれはメモリ装置１８０２がブロックリフレッシュモードまたは部分リフレッシュモードで動作するかどうかを示す情報を保存することができる。また、もしメモリ１８０２が部分リフレッシュモードで決定されたら、レジスタ２１１、２２１のそれぞれは部分リフレッシュモードで一度に活性化されるソースライン及びビットライン数を保存することができる。
図２１に示すように、実施形態において、キャパシタレスメモリ装置１８０２はメモリ用量を増加するための複数個のキャパシタレスメモリ装置１８０２、例えば、ｘ個のメモリ装置１８０２１〜ｘ（ｘは１以上の整数）を含むメモリモジュールとすることができる。
実施形態において、メモリモジュール１８０４はレジスタ２３１、例えば、ＣＡＳレイテンスＣＬ、時間ｔＲＣＤ（ＲＡＳからＣＡＳまでの遅延時間）、部分リフレッシュモードまたはブロックリフレッシュモードを指定する判別情報、及び／または部分リフレッシュ動作の間に一度にリフレッシュされるソースライン数及び／またはビットライン数を保存するＥＥＰＲＯＭを含むことができる。
実施形態において、メモリ制御器１８００はメモリシステムがオンされた後にメモリモジュール１８０４のレジスタ２３１から保存された値を読み出し、メモリ制御器１８００のレジスタ２１１に読み出しされた値を書き込みする。これにより、モードレジスタ設定ＭＲＳ命令を用いてメモリモジュール１８０４の対応するメモリ装置１８０２１〜ｘそれぞれのレジスタ２２１１〜ｘに一つ以上の値を書き込みする。例えば、メモリ制御器１８００はブロックリフレッシュモード及び部分リフレッシュモードのうち一つを決定するためにＭＲＳ命令を提供し、リフレッシュ動作時にリフレッシュ命令を提供することができる。部分リフレッシュモードに決定したら、モードレジスタ設定命令はメモリ装置１８０１１〜ｘ内にリフレッシュ動作時に一度で活性化すべきソースラインまたはビットライン数を含むことができる。
メモリ制御器１８００内のレジスタ２１１及びメモリ装置１８０１１〜ｘ内のレジスタ２２１１〜ｘはメモリシステムがパワーアップまたはリセットされる時に行われる初期化過程の部分として設定することができる。
図２２Ａは従来のメモリシステムの一般的な動作タイミング図を示すもので、図２２Ａに示すように、クロック信号ＣＬＫによって、従来のメモリ制御器はローアドレスに従って指定されたワードラインを活性化するためにローアドレスＲ−ＡＤＤＲとともにアクティブ命令ＡＣＴを提供することができる。時間ｔＲＣＤ後に、メモリ制御器１８００が書き込み命令ＷＲ、コラムアドレスＣ−ＡＤＤＲ、書き込みデータＷＤを発生し、メモリ装置１８０１１〜ｘはローアドレスＲ−ＡＤＤＲとコラムアドレスＣ−ＡＤＤＲにより指定されたメモリセルに書き込みデータＷＲを書き込みする。ローアドレスＲ−ＡＤＤＲによって活性化されたワードラインに接続されたメモリセルから読み出し動作時に、メモリ制御器１８００はコラムアドレスＣ−ＡＤＤＲとともに読み出し命令ＲＤを発生し、メモリ装置１８０１１〜ｘから読み出しデータＲＤが読み出しされる。もし読み出し命令ＲＥが同一ローアドレスでない場合は、メモリ制御器１８００は読み出し命令のために他のアクティブ命令ＡＣＴを発生しなければならない。
図２２Ｂは、図２０及び図２１によるメモリシステムの動作タイミング図を示すもので、図２２Ｂに示すように、メモリ制御器１８００がワードライン活性化命令ＡＣＴを発生する必要がない。その代りに、メモリ制御器１８００が活性化されるワードラインを指定するローアドレスと活性化されるワードラインに接続されたキャパシタレスメモリセルを選択するコラムアドレスを含むアドレスＡＤＤＲとともに書き込み命令ＷＲを出力することができる。キャパシタレスメモリセルは上述の実施形態のメモリセルとすることができる。
さらに、メモリ制御器１８００はアクティブ命令ＡＣＴなしに、ローアドレスとコラムアドレスを含むアドレスＡＤＤＲとともに、読み出し命令ＲＥを出力することができる。これにより、本発明の実施形態に係るメモリシステムは従来のメモリ装置のように、時間ｔＲＣＤを必要としな。そのため、従来のメモリシステムよりも高速動作システムを実現することが可能である。さらに、本発明の実施形態に係るメモリ制御器１８００はローアドレスとコラムアドレスを一度に出力するので、制御が単純化で容易に実現することができる。従来のメモリ制御器はローアドレスとコラムアドレスを出力するために分離された制御が必要であった。
図２２Ｂに示すように、実施形態において、メモリ制御器はブロックリフレッシュモード及び部分リフレッシュモードから一つを選択するためにモード設定レジスタ命令ＭＲＳを発生し、もし部分リフレッシュモードが選択されたら、モード設定レジスタ命令ＭＲＳは部分リフレッシュ動作の間に一度で活性化されるソースラインＳＬまたはビットラインＢＬの数を含むことができる。メモリ制御器１８００はモードレジスタ設定命令ＭＲＳ後にリフレッシュ命令ＲＥＦを発生することができる。
図２０ないし図２２Ｂと結合して上述の変更及び／または置換は図１Ａないし図１０または１１Ａないし図１９に示す実施形態に適用することができる。本明細書は多くの他の特徴を有する多い実施形態を公開し、これらの特徴のそれぞれは結合して用いることができる。
上述では、本発明の好ましい実施形態を参照して説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
本発明の実施形態に係る水平構造のキャパシタレスメモリセルである。 本発明の実施形態に係る垂直構造のキャパシタレスメモリセルである。 本発明の実施形態に係るキャパシタレスメモリセルの等価図である。 本発明の実施形態に係るキャパシタレスメモリセルのＤＣ特性図である。 本発明の実施形態に係る分離されたソースライン構造を有するメモリ装置である。 図４のメモリ装置の一つのローに対する動作を説明するための動作タイミング図である。 図４のメモリ装置の一つのセルに対する動作を説明するための動作タイミング図である。 本発明の実施形態に係る共通ソースライン構造を有するメモリ装置である。 図７のメモリ装置の一つのローに対する動作を説明するための動作タイミング図である。 図７のメモリ装置の一つのセルに対する動作を説明するための動作タイミング図である。 本発明の他の実施形態のメモリ装置である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るキャパシタレスメモリセルの構造図である。 本発明の実施形態に係るメモリセル構造の平面図である。 図１６Ａの切断線Ｉ−Ｉ’による断面図である。 図１６Ａの切断線ＩＩ−ＩＩ’による断面図である。 本発明の実施形態に係るキャパシタレスメモリセルの断面図である。 本発明の実施形態に係るピン電界効果トランジスタ構造を有するメモリセルである。 本発明の他の実施形態に係るピン電界効果トランジスタ構造を有するメモリセルである。 本発明の実施形態に係るメモリシステムである。 本発明の実施形態に係るメモリシステムである。 従来メモリシステムの動作タイミング図である。 本発明の実施形態に係るメモリシステムの動作タイミング図である。
符号の説明
１０ 基板
１２ 絶縁層
１４ 第１ノード
１６ 第２ノード
１８ フローティングボディ領域
２０ ゲート絶縁層
２２ ゲート

Claims (56)

  1. 複数個のメモリセルを具備し、前記複数個のメモリセルのそれぞれが少なくとも一つのビットライン、少なくとも一つのソースライン及び少なくとも一つのワードラインのそれぞれに接続された第１ノード、第２ノード及びゲートノードを有するフローティングボディトランジスタを具備するメモリアレイと、
    前記少なくとも一つのソースライン及び前記少なくとも一つのビットラインのうち一つを選択することで、リフレッシュ命令に応答してリフレッシュ動作を行うように制御する制御部と、を具備し、
    もし前記選択されたラインに接続されたメモリセルに第１データが保存されたら、バイポーラ接合動作により誘発された第１電流が流れることを特徴とするメモリ装置。
  2. もし前記選択されたラインに接続された前記メモリセルに第２データが保存された場合、前記バイポーラ接合トランジスタ動作により誘発された電流が流れないことを特徴とする請求項１に記載のメモリ装置。
  3. 前記複数個のメモリセルのそれぞれは、前記第１ノードと前記第２ノード間にフローティングボディ領域を含むことを特徴とする請求項１に記載のメモリ装置。
  4. 前記フローティングボディ領域はフローティングボディ長さを有し、前記ゲートはゲート長さを有し、前記フローティングボディ長さが前記ゲート長さよりも短いことを特徴とする請求項１に記載のメモリ装置。
  5. 前記ソースライン数は前記ビットライン数と同一であることを特徴とする請求項１に記載のメモリ装置。
  6. 前記少なくとも一つのソースライン及び前記少なくとも一つのビットラインに印加される電圧と前記少なくとも一つのワードラインに印加される電圧間の差がバイポーラ接合トランジスタ動作を誘導することを特徴とする請求項５に記載のメモリ装置。
  7. 前記制御部は、前記少なくとも一つのソースライン及び前記少なくとも一つのワードラインを制御するためのロー制御部と、前記少なくとも一つのビットラインを制御するためのコラム制御部とを具備することを特徴とする請求項１に記載のメモリ装置。
  8. 前記ソースライン数は、前記ビットライン数よりも小さいことを特徴とする請求項１に記載のメモリ装置。
  9. 前記ビットライン方向に隣接したメモリセルは前記少なくとも一つのソースラインの一つを共有し、前記制御部は前記少なくとも一つのワードラインをさらに制御することによって前記リフレッシュ動作を行うことを特徴とする請求項８に記載のメモリ装置。
  10. 複数個のメモリセルを具備し、前記複数個のメモリセルのそれぞれが少なくとも一つのビットライン、少なくとも一つのソースライン及び少なくとも一つのワードラインのそれぞれに接続された第１ノード、第２ノード及びゲートノードを有するフローティングボディトランジスタを具備するメモリアレイと、
    データ情報に従って前記少なくとも一つのビットラインにビットライン書き込み電圧を印加し、少なくとも一つのソースラインにソースライン書き込み電圧を印加し、少なくとも一つのワードラインにワードライン書き込み電圧を印加することによって書き込み動作を行うように制御する制御部を具備することを特徴とするメモリ装置。
  11. 前記ソースライン書き込み電圧は、前記ビットライン書き込み電圧及び前記ワードライン書き込み電圧よりも大きいことを特徴とする請求項１０に記載のメモリ装置。
  12. 前記ワードライン書き込み電圧に対する前記ソースライン書き込み電圧と前記ビットライン書き込み電圧間の差が、前記データ情報に従ってバイポーラ接合トランジスタ動作を誘導することを特徴とする請求項１１に記載のメモリ装置。
  13. 前記制御部は、少なくとも一つのワードラインでワードライン維持電圧を印加し、少なくとも一つのソースラインでソースライン維持電圧を印加し、その後、少なくとも一つのビットラインでビットライン維持電圧を印加することによって、書き込み動作を行うことを特徴とする請求項１０に記載のメモリ装置。
  14. 前記制御部は、少なくとも一つのワードラインに少なくとも２つの電圧レベルを印加することによって書き込み動作、読み出し動作及びリフレッシュ動作を行うことを特徴とする請求項１０に記載のメモリ装置。
  15. 前記ソースライン数は前記ワードライン数と同一であることを特徴とする請求項１０に記載のメモリ装置。
  16. 前記ソースライン数は前記ワードライン数よりも小さいことを特徴とする請求項１０に記載のメモリ装置。
  17. 基板、絶縁体、及びシリコン層を具備し、前記シリコン層は不純物注入された第１及び第２ノード、フローティングボディ領域、及び前記第１及び第２ノードのうちの一つと前記フローティングボディ領域間のバッファ領域を具備し、前記バッファ領域は前記隣接ノードまたは前記フローティングボディ領域の不純物濃度よりも低い不純物濃度を有し、前記バッファ領域は前記第１及び第２ノードのうち一つのすべての境界部を覆う絶縁体上シリコンと、
    前記シリコン層上部のゲート構造と、を具備することを特徴とするメモリセル構造。
  18. 前記バッファ領域は、前記第１及び第２ノードのうちの一つと同一高さを有することを特徴とする請求項１７に記載のメモリセル構造。
  19. 前記バッファ領域は、前記絶縁体と接触することを特徴とする請求項１７に記載のメモリセル構造。
  20. 基板、絶縁体、及びシリコン層を具備し、前記シリコン層は不純物注入された第１及び第２ノード、前記第１ノード及び第２ノード間のフローティングボディ長さを有するフローティングボディ領域、及び前記第１及び第２ノードのうちの一つと前記フローティングボディ領域間のバッファ領域を具備し、前記バッファ領域は前記隣接ノードまたは前記フローティングボディ領域の不純物濃度よりも低い不純物濃度を有する絶縁体上シリコンと、
    前記シリコン層上部にゲート長さを有するゲート構造と、を具備し、
    前記フローティングボディ長さが前記ゲート長さよりも大きいことを特徴とするメモリセル構造。
  21. 基板、絶縁体、及びシリコン層を具備し、前記シリコン層は不純物注入されたエミッタ／ソース及びコレクタ／ドレイン、フローティングボディ領域、及び前記エミッタ／ソースと前記フローティングボディ領域間の補助ボディ領域を具備し、前記補助ボディ領域が前記フローティングボディ領域の不純物濃度よりも低い不純物濃度を有する絶縁体上シリコンと、
    前記シリコン層上部のゲート構造と、を具備することを特徴とするメモリセル構造。
  22. 前記補助ボディ領域が前記エミッタ／ソースを覆うことを特徴とする請求項２１に記載のメモリセル構造。
  23. 前記フローティングボディ領域が前記補助ボディ領域よりも長いことを特徴とする請求項２１に記載のメモリセル構造。
  24. 基板、絶縁体、及びシリコン層を具備し、前記シリコン層は不純物注入された第１及び第２ノード、フローティングボディ領域、及び前記フローティングボディ領域に隣接した伸長ボディ領域を具備する絶縁体上シリコンと、
    前記シリコン層上部のゲート構造と、を具備することを特徴とするメモリセル構造。
  25. 前記伸長ボディ領域は、前記第１及び第２ノードと前記フローティングボディ領域の方向に直交する方向に伸長することを特徴とする請求項２４に記載のメモリセル構造。
  26. 前記伸長ボディ領域は、前記ゲート構造下部方向に伸長されることを特徴とする請求項２４に記載のメモリセル構造。
  27. 基板上の絶縁層と、
    前記絶縁層上に形成され、第１ノード、第２ノード、及びフローティングボディ領域を含むシリコンパターンと、
    前記フローティングボディ領域を囲むゲートと、を具備し、
    前記ゲートの長さが前記フローティングボディ領域の長さよりも短く、前記ゲートに印加される電圧に対して前記第１ノードと前記第２ノードに印加される電圧間の差がバイポーラ接合トランジスタ動作を誘発することを特徴とするメモリセル構造。
  28. 前記フローティングボディ領域と前記第１ノードと前記第２ノードのうち一つとの間にバッファ領域をさらに具備し、前記バッファ領域は前記第１ノードと前記第２ノードのうち一つの不純物濃度よりも低い不純物濃度を有することを特徴とする請求項２７に記載のメモリセル構造。
  29. 基板上の絶縁層と、
    前記絶縁層上に形成され、第１ノード、第２ノード及びフローティングボディ領域を具備するシリコンパターンと、
    前記フローティングボディ領域上の伸長ボディ領域と、
    前記フローティングボディ領域及び前記伸長ボディ領域を囲むゲート構造と、を具備することを特徴とするメモリセル構造。
  30. 前記ゲート長さは前記フローティングボディ領域の長さよりも長いことを特徴とする請求項２９に記載のメモリセル構造。
  31. 前記フローティングボディ領域と前記第１ノード及び前記第２ノードのうち一つとの間にバッファ領域をさらに具備し、前記バッファ領域は前記第１ノード及び前記第２ノードのうち一つの不純物濃度よりも低い不純物濃度を有することを特徴とする請求項２９に記載のメモリセル構造。
  32. ブロックリフレッシュ動作及び部分リフレッシュ動作の一つを指定するためのモードレジスタ設定命令を提供し、
    前記リフレッシュ動作のためのリフレッシュ命令を提供する複数個のキャパシタレスメモリセルを具備するメモリ装置を動作する方法。
  33. 前記モードレジスタ設定命令は前記部分リフレッシュ動作が決定されると前記リフレッシュ動作時に前記メモリ装置内に活性化されるライン数をさらに指定することを特徴とする請求項３２に記載の複数個のキャパシタレスメモリセルを具備するメモリ装置を動作する方法。
  34. 前記方法は、
    前記メモリ装置にロー活性化命令をあらかじめ印加せず書き込み命令を提供し、
    前記メモリ装置に書き込みデータ、第１ローアドレス及び第１コラムアドレスの提供をさらに具備することを特徴とする請求項３２に記載の複数個のキャパシタレスメモリセルを具備するメモリ装置を動作する方法。
  35. 前記方法は、
    前記メモリ装置にワードライン活性化命令の印加なしに読み出し命令を提供し、
    前記メモリ装置から読み出しデータの受信をさらに具備することを特徴とする請求項３４に記載の複数個のキャパシタレスメモリセルを具備するメモリ装置を動作する方法。
  36. メモリ装置のブロックリフレッシュ及び部分リフレッシュの一つを選択するためのモードレジスタ設定命令を保存する第１レジスタを具備することを特徴とするメモリ制御器。
  37. 前記メモリ制御器は、
    前記メモリ装置内で活性化される少なくとも一つのソースラインとビットライン数に対する情報を保存する第２レジスタをさらに具備することを特徴とする請求項３６に記載のメモリ制御器。
  38. ブロックリフレッシュ及び部分リフレッシュの一つを選択するリフレッシュ動作情報を保存する第１レジスタを具備することを特徴とするキャパシタレスメモリ装置。
  39. 前記メモリ装置は、
    前記部分リフレッシュシに活性化される少なくとも一つのソースライン及びビットライン数に対する情報を保存する第２レジスタをさらに具備することを特徴とする請求項３８に記載のキャパシタレスメモリ装置。
  40. 基板、絶縁体、及び半導体パターンを含み、前記半導体パターンは第１ノード、第２ノード、フローティングボディ領域を含む絶縁体上シリコンと、
    前記フローティングボディ領域上のゲートと、を具備し、
    前記ゲートの長さが前記フローティングボディ領域の長さよりも短く、前記ゲートに印加される電圧に対して前記第１ノードと前記第２ノードに印加される電圧間の差がバイポーラ接合トランジスタ動作を誘発することを特徴とするメモリセル構造。
  41. 前記ゲートは、前記第１ノード及び前記第２ノードと重畳しないことを特徴とする請求項４０に記載のメモリセル構造。
  42. 前記ゲートは、前記第１ノード及び前記第２ノードのうちの一つと重畳しないことを特徴とする請求項４０に記載のメモリセル構造。
  43. 前記第１ノードと前記第２ノードのうちの一つは前記バイポーラ接合トランジスタ動作のためにさらに高い電圧を受信することを特徴とする請求項４２に記載のメモリセル構造。
  44. 複数個のメモリセルを具備し、前記複数個のメモリセルのそれぞれは少なくとも一つのビットライン、少なくとも一つのソースライン、及び少なくとも一つのワードラインのそれぞれに接続された第１ノード、第２ノード、ゲートを含むメモリアレイと、
    前記少なくとも一つのソースラインを選択し、少なくとも一つのワードラインを選択しないことによって読み出し動作を遂行し、もし第１データが前記選択されたソースラインに接続されたメモリセルに保存された場合、バイポーラ接合トランジスタ動作により誘発する第１電流が流れることを特徴とするメモリ装置。
  45. もし第２データが前記選択されたメモリセルに接続されたメモリセルに保存された場合、バイポーラ接合トランジスタ動作により誘発する第２電流が流れないことを特徴とする請求項４４に記載のメモリ装置。
  46. 前記制御部は、前記選択された少なくとも一つのソースラインでソースライン読み出し電圧を印加し、少なくとも一つのワードラインでワードライン維持電圧を印加することを特徴とする請求項４４に記載のメモリ装置。
  47. 前記制御部は、前記少なくとも一つのソースライン、前記少なくとも一つのビットライン、前記少なくとも一つのワードラインを選択することによって書き込み動作を行うことを特徴とする請求項４６に記載のメモリ装置。
  48. 前記制御部は、書き込み動作時に前記選択された少なくとも一つのソースラインでソースライン書き込み電圧を印加し、前記選択された少なくとも一つのワードラインでワードライン書き込み電圧を印加することを特徴とする請求項４７に記載のメモリ装置。
  49. 前記ソースライン読み出し電圧は前記ソースライン書き込み電圧と同一であることを特徴とする請求項４８に記載のメモリ装置。
  50. 前記制御部は、少なくとも２つのソースラインを選択して前記少なくとも一つのワードラインを選択しないことによってリフレッシュ動作を行うようにすることを特徴とする請求項４７に記載のメモリ装置。
  51. 前記制御部は、リフレッシュ動作時に前記選択された少なくとも一つのソースラインでソースラインリフレッシュ電圧を印加し、前記少なくとも一つのワードラインで前記ワードライン維持電圧を印加することを特徴とする請求項５０に記載のメモリ装置。
  52. 前記ソースライン読み出し電圧は、前記ソースライン書き込み電圧及び前記ソースラインリフレッシュ電圧と同一であることを特徴とする請求項５１に記載のメモリ装置。
  53. 前記制御部は、少なくとも一つのワードラインでワードライン維持電圧、ワードライン書き込み電圧を印加することによって前記書き込み動作、前記読み出し動作及び前記リフレッシュ動作を行うことを特徴とする請求項５１に記載のメモリ装置。
  54. 前記メモリ装置は、
    第１及び第２電流をセンシングする電圧センス増幅器と電流センス増幅器のうち一つであることを特徴とするセンシング部をさらに具備することを特徴とする請求項４４に記載のメモリ装置。
  55. 前記複数個のメモリセルのそれぞれは前記第１ノードと前記第２ノード間にフローティングボディ領域を具備し、前記フローティングボディ領域はフローティングボディ長さを有し、前記ゲートはゲート長さを有し、前記ゲート長さが前記フローティングボディ長さよりも短いことを特徴とする請求項４４に記載のメモリ装置。
  56. 前記ソースライン数と前記ビットライン数が同一であることを特徴とする請求項５４に記載のメモリ装置。
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