JPH09129732A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09129732A JPH09129732A JP7306491A JP30649195A JPH09129732A JP H09129732 A JPH09129732 A JP H09129732A JP 7306491 A JP7306491 A JP 7306491A JP 30649195 A JP30649195 A JP 30649195A JP H09129732 A JPH09129732 A JP H09129732A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- etching
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 回路速度低下及び平坦性を犠牲にすることな
く、配線ピッチを小さく出来なかった。 【解決手段】 半導体基板１上に下層配線層２に形成
し、この下層配線層２上に絶縁層３を形成し、これらを
パターニングする。次いで、パターニングされた絶縁層
３及び半導体基板１上に絶縁層３と材質が異なる絶縁層
５を形成し、この絶縁層５の一部をエッチング除去して
絶縁層３の一部を露出させる。次いで、この露出された
絶縁層３をエッチング除去する。次いで、絶縁層３，５
の除去されたスルーホールＴＨに導体層７を埋設し、こ
の導体層７上かつ絶縁層５上に配線層８ａ，８ｂを形成
する。
く、配線ピッチを小さく出来なかった。 【解決手段】 半導体基板１上に下層配線層２に形成
し、この下層配線層２上に絶縁層３を形成し、これらを
パターニングする。次いで、パターニングされた絶縁層
３及び半導体基板１上に絶縁層３と材質が異なる絶縁層
５を形成し、この絶縁層５の一部をエッチング除去して
絶縁層３の一部を露出させる。次いで、この露出された
絶縁層３をエッチング除去する。次いで、絶縁層３，５
の除去されたスルーホールＴＨに導体層７を埋設し、こ
の導体層７上かつ絶縁層５上に配線層８ａ，８ｂを形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特に、２つの配線層を電気的に接続するスルーホー
ル構造の形成方法に関する。
法、特に、２つの配線層を電気的に接続するスルーホー
ル構造の形成方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体
装置の高集積化に伴い、素子間を電気的に接続する配線
層の幅及び間隔も縮小している。特に、ゲートアレイ等
は規格化された配線層チャネルを有し、このピッチの縮
小が集積度向上のために必要である。一般に、配線層ピ
ッチは、配線層の最小幅、最小間隔等の導電材料の物理
的加工精度、電気的に必要な寸法によって決定される
が、２つの異なる配線層を接続するスルーホールの寸法
および位置合わせ精度によっても決定される。
装置の高集積化に伴い、素子間を電気的に接続する配線
層の幅及び間隔も縮小している。特に、ゲートアレイ等
は規格化された配線層チャネルを有し、このピッチの縮
小が集積度向上のために必要である。一般に、配線層ピ
ッチは、配線層の最小幅、最小間隔等の導電材料の物理
的加工精度、電気的に必要な寸法によって決定される
が、２つの異なる配線層を接続するスルーホールの寸法
および位置合わせ精度によっても決定される。
【０００３】図４は第１の従来の半導体装置を示し、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線断面図であ
る。すなわち、素子（図示せず）を形成した半導体基板
１０１上に下層配線層１０２を形成する。この場合、下
層配線層１０２にはスルーホール形成場所に幅広のパッ
ド１０２ａを形成してある。また、下層配線層１０２上
に層間絶縁層１０３を形成し、その中にスルーホールＴ
Ｈを形成する。そして、スルーホールＴＨ内に導体層１
０４を埋設し、その上、上層配線層１０５を形成する。
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線断面図であ
る。すなわち、素子（図示せず）を形成した半導体基板
１０１上に下層配線層１０２を形成する。この場合、下
層配線層１０２にはスルーホール形成場所に幅広のパッ
ド１０２ａを形成してある。また、下層配線層１０２上
に層間絶縁層１０３を形成し、その中にスルーホールＴ
Ｈを形成する。そして、スルーホールＴＨ内に導体層１
０４を埋設し、その上、上層配線層１０５を形成する。
【０００４】しかしながら、スルーホールＴＨが下層配
線層１０２のパッド１０２からはみ出さないように、ス
ルーホール／配線マージンＭを設け、歩留りの向上を図
る。この結果、下層配線層１０２のピッチＰは、 Ｐ＝２Ｍ＋Ｈ＋Ｄ ただし、Ｈはエレクトロマイグレーション耐性寄生抵抗
を考慮して決定されるスルーホールＴＨのサイズであ
り、Ｄは加工精度の限界、隣接する下層配線層との寄生
容量を考慮して決定される最小配線間隔である。このよ
うに、第１の従来の半導体装置においては、スルーホー
ル／配線マージンＭの存在ために、下層配線層ピッチが
大きくなり、集積度の低下を招くという課題があった。
線層１０２のパッド１０２からはみ出さないように、ス
ルーホール／配線マージンＭを設け、歩留りの向上を図
る。この結果、下層配線層１０２のピッチＰは、 Ｐ＝２Ｍ＋Ｈ＋Ｄ ただし、Ｈはエレクトロマイグレーション耐性寄生抵抗
を考慮して決定されるスルーホールＴＨのサイズであ
り、Ｄは加工精度の限界、隣接する下層配線層との寄生
容量を考慮して決定される最小配線間隔である。このよ
うに、第１の従来の半導体装置においては、スルーホー
ル／配線マージンＭの存在ために、下層配線層ピッチが
大きくなり、集積度の低下を招くという課題があった。
【０００５】上述のスルーホール／配線マージンＭをな
くして配線ピッチを小さくしたものとして、図５、図６
に示す第２の従来の半導体装置が知られる（参照：特開
昭６４−３５９３７号公報）。なお、図５、図６はその
製造方法を示す断面図である。まず、図５の（Ａ）を参
照すると、素子（図示せず）を形成した半導体基板２０
１上に下層配線層２０２を形成し、さらに全面に層間絶
縁層２０３を形成する。なお、層間絶縁層２０３の厚さ
は下層配線層２０２の厚さより小さい。次に、図５の
（Ｂ）を参照すると、下層配線層２０２ａ上及びその近
傍の層間絶縁層２０３を選択的に除去する。次に、図５
の（Ｃ）を参照すると、さらに全面に層間絶縁層２０４
を形成する。
くして配線ピッチを小さくしたものとして、図５、図６
に示す第２の従来の半導体装置が知られる（参照：特開
昭６４−３５９３７号公報）。なお、図５、図６はその
製造方法を示す断面図である。まず、図５の（Ａ）を参
照すると、素子（図示せず）を形成した半導体基板２０
１上に下層配線層２０２を形成し、さらに全面に層間絶
縁層２０３を形成する。なお、層間絶縁層２０３の厚さ
は下層配線層２０２の厚さより小さい。次に、図５の
（Ｂ）を参照すると、下層配線層２０２ａ上及びその近
傍の層間絶縁層２０３を選択的に除去する。次に、図５
の（Ｃ）を参照すると、さらに全面に層間絶縁層２０４
を形成する。
【０００６】次に、図６の（Ａ）を参照すると、層間絶
縁層２０４をエッチバックして下層配線層２０２ａを露
出させる。なお、このエッチバック条件は、層間絶縁層
２０３より層間絶縁層２０４の選択比を大きくした条件
である。この結果、層間絶縁層２０３は残存する。最後
に、図６の（Ｂ）を参照すると、上層配線層２０５を形
成し、下層配線層２０２ａに接続する。このように、第
２の従来の半導体装置においては、スルーホール／配線
マージンが存在しない。
縁層２０４をエッチバックして下層配線層２０２ａを露
出させる。なお、このエッチバック条件は、層間絶縁層
２０３より層間絶縁層２０４の選択比を大きくした条件
である。この結果、層間絶縁層２０３は残存する。最後
に、図６の（Ｂ）を参照すると、上層配線層２０５を形
成し、下層配線層２０２ａに接続する。このように、第
２の従来の半導体装置においては、スルーホール／配線
マージンが存在しない。
【０００７】しかしながら、上述の第２の従来の半導体
装置においては、層間絶縁層２０４の厚さを下層配線層
２０２ａ，２０２ｂの厚さ以上にできず、従って、上層
配線層２０４と下層配線層２０２Ｂとの間の寄生容量が
大きくなる。この結果、回路動作速度が低下するという
課題がある。また、上層配線層２０５に凹凸が生じ、配
線の微細加工、多層化が困難であるという課題もある。
装置においては、層間絶縁層２０４の厚さを下層配線層
２０２ａ，２０２ｂの厚さ以上にできず、従って、上層
配線層２０４と下層配線層２０２Ｂとの間の寄生容量が
大きくなる。この結果、回路動作速度が低下するという
課題がある。また、上層配線層２０５に凹凸が生じ、配
線の微細加工、多層化が困難であるという課題もある。
【０００８】従って、本発明の目的は、回路速度性能及
び配線の平坦性を犠牲にすることなく、配線ピッチを小
さくできる半導体装置の製造方法を提供することにあ
る。
び配線の平坦性を犠牲にすることなく、配線ピッチを小
さくできる半導体装置の製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、半導体基板上に下層配線層に形成し、こ
の下層配線層上に第１の絶縁層に形成し、第１の絶縁層
及び下層配線層をパターニングする。次いで、パターニ
ングされた第１の絶縁層及び半導体基板上に第１の絶縁
層と材質が異なる第２の絶縁層を形成し、この第２の絶
縁層の一部をエッチング除去して第１の絶縁層の一部を
露出させる。次いで、この露出された第１の絶縁層をエ
ッチング除去する。さらに、上述の第１、第２の絶縁層
の除去されたスルーホールに導体層を埋設し、この導体
層上かつ第２の絶縁層上に第２の配線層を形成する。こ
れにより、スルーホールと下層配線層とのマージンはな
くなり、また、スルーホール形成時のオーバーエッチは
最小となる。
めに本発明は、半導体基板上に下層配線層に形成し、こ
の下層配線層上に第１の絶縁層に形成し、第１の絶縁層
及び下層配線層をパターニングする。次いで、パターニ
ングされた第１の絶縁層及び半導体基板上に第１の絶縁
層と材質が異なる第２の絶縁層を形成し、この第２の絶
縁層の一部をエッチング除去して第１の絶縁層の一部を
露出させる。次いで、この露出された第１の絶縁層をエ
ッチング除去する。さらに、上述の第１、第２の絶縁層
の除去されたスルーホールに導体層を埋設し、この導体
層上かつ第２の絶縁層上に第２の配線層を形成する。こ
れにより、スルーホールと下層配線層とのマージンはな
くなり、また、スルーホール形成時のオーバーエッチは
最小となる。
【００１０】
【発明の実施の形態】図１、図２は本発明に係る半導体
装置の製造方法の実施の形態を示す断面図である。始め
に、図１の（Ａ）を参照すると、素子（図示せず）を形
成した半導体基板１上に、アルミニウムもしくはアルミ
ニウム合金よりなる下層配線層２をスパッタリング技術
により形成し、次いで、厚さ約１００ｎｍの窒化シリコ
ン層３をフラズマＣＶＤ法より形成する。次に、図１の
（Ｂ）を参照すると、フォトレジスト層４を塗布して下
層配線層パターンを形成する。次いで、このフォトレジ
スト層４をマスクとして窒化シリコン層３及び下層配線
層２を連続的にエッチングする。そして、フォトレジス
ト層４を除去する。なお、この場合、フォトレジスト層
４をマスクとして窒化シリコン層３をエッチングした後
に、フォトレジスト層４を除去し、窒化シリコン層３を
マスクとして下層配線層２をエッチングしてもよい。次
に、図１の（Ｃ）を参照すると、厚さ約５００〜１００
０ｎｍの酸化シリコン層５をプラズマＣＶＤ法により形
成する。なお、酸化シリコン層５は、単層である必要は
なく、Ｏ3／ＴＥＯＳを材料としたＮＳＧ層との組合せ
でもよい。また、層の一部に塗布法により形成したシリ
カフィルムを含んでよい。次いで、酸化シリコン層５の
表面を、エッチバックあるいは化学機械的研磨（ＣＭ
Ｐ）法により平坦化処理する。
装置の製造方法の実施の形態を示す断面図である。始め
に、図１の（Ａ）を参照すると、素子（図示せず）を形
成した半導体基板１上に、アルミニウムもしくはアルミ
ニウム合金よりなる下層配線層２をスパッタリング技術
により形成し、次いで、厚さ約１００ｎｍの窒化シリコ
ン層３をフラズマＣＶＤ法より形成する。次に、図１の
（Ｂ）を参照すると、フォトレジスト層４を塗布して下
層配線層パターンを形成する。次いで、このフォトレジ
スト層４をマスクとして窒化シリコン層３及び下層配線
層２を連続的にエッチングする。そして、フォトレジス
ト層４を除去する。なお、この場合、フォトレジスト層
４をマスクとして窒化シリコン層３をエッチングした後
に、フォトレジスト層４を除去し、窒化シリコン層３を
マスクとして下層配線層２をエッチングしてもよい。次
に、図１の（Ｃ）を参照すると、厚さ約５００〜１００
０ｎｍの酸化シリコン層５をプラズマＣＶＤ法により形
成する。なお、酸化シリコン層５は、単層である必要は
なく、Ｏ3／ＴＥＯＳを材料としたＮＳＧ層との組合せ
でもよい。また、層の一部に塗布法により形成したシリ
カフィルムを含んでよい。次いで、酸化シリコン層５の
表面を、エッチバックあるいは化学機械的研磨（ＣＭ
Ｐ）法により平坦化処理する。
【００１１】次に、図６の（Ａ）を参照すると、フォト
レジスト層６を塗布してスルーホールパターンを形成す
る。次いで、このフォトレジスト層６をマスクとして酸
化シリコン層５をエッチングしてスルーホールＴＨを開
口する。なお、エッチングはたとえばＣＦ4，Ｏ2混合ガ
スのアクティブイオンエッチングによる。これにより、
酸化シリコン層６のエッチング速度を窒化シリコン層３
のエッチング速度より同等もしくは大きくする。この結
果、窒化シリコン層５の一部が露出することになる。次
に、図２の（Ｂ）を参照すると、ＣＦ4，Ｏ2ガスにＮ2
を添加したエッチングガスを用いてアクティブイオンエ
ッチングにより露出した窒化シリコン層５のみをエッチ
ング除去してスルーホールＴＨを完成させる。この場
合、オーバエッチングによる酸化シリコン層５の基板１
方向のエッチングは抑制される。そして、フォトレジス
ト層６を除去する。最後に、図２の（Ｃ）を参照する
と、スルーホールＴＨにＷ，ＴｉＮあるいはＴｉよりな
る導体層７を埋設する。次いで、上層配線層８をスパッ
タリング技術により形成し、パターニングする。なお、
導体層７としてのＷはブランケット成長させてエッチバ
ックしてもよく、また選択成長法により自己整合的に形
成してもよい。
レジスト層６を塗布してスルーホールパターンを形成す
る。次いで、このフォトレジスト層６をマスクとして酸
化シリコン層５をエッチングしてスルーホールＴＨを開
口する。なお、エッチングはたとえばＣＦ4，Ｏ2混合ガ
スのアクティブイオンエッチングによる。これにより、
酸化シリコン層６のエッチング速度を窒化シリコン層３
のエッチング速度より同等もしくは大きくする。この結
果、窒化シリコン層５の一部が露出することになる。次
に、図２の（Ｂ）を参照すると、ＣＦ4，Ｏ2ガスにＮ2
を添加したエッチングガスを用いてアクティブイオンエ
ッチングにより露出した窒化シリコン層５のみをエッチ
ング除去してスルーホールＴＨを完成させる。この場
合、オーバエッチングによる酸化シリコン層５の基板１
方向のエッチングは抑制される。そして、フォトレジス
ト層６を除去する。最後に、図２の（Ｃ）を参照する
と、スルーホールＴＨにＷ，ＴｉＮあるいはＴｉよりな
る導体層７を埋設する。次いで、上層配線層８をスパッ
タリング技術により形成し、パターニングする。なお、
導体層７としてのＷはブランケット成長させてエッチバ
ックしてもよく、また選択成長法により自己整合的に形
成してもよい。
【００１２】図３は図２の（Ｃ）の平画面である。な
お、図２の（Ｃ）は図３のII−II線断面図である。すな
わち、スルーホールＴＨは下層配線層３上にオンライン
で形成されている。言い換えると、スルーホールＴＨと
下層配線層３とのマージンは０である。なお、スルーホ
ールＴＨは下層配線層３に対して逆マージンとなっても
よい。
お、図２の（Ｃ）は図３のII−II線断面図である。すな
わち、スルーホールＴＨは下層配線層３上にオンライン
で形成されている。言い換えると、スルーホールＴＨと
下層配線層３とのマージンは０である。なお、スルーホ
ールＴＨは下層配線層３に対して逆マージンとなっても
よい。
【００１３】なお、上述の実施の形態において、窒化シ
リコン層３の代わりに酸化シリコン層を用い、酸化シリ
コン層５の代わりに有機ポリマ層を用いることもでき
る。この場合には、ＣＦ4，Ｏ2混合ガスをエッチングガ
スとして用い、Ｏ2含有量を大きくして有機ポリマのエ
ッチング速度を大きくして有機ポリマ層をエッチング
し、他方、ＣＦ4含有量を大きくして酸化シリコン層の
エッチング速度を大きく酸化シリコン層をエッチングす
る。要は、絶縁層５のエッチングの際には、絶縁層３が
エッチングストッパとして作用し、逆に、絶縁層３のエ
ッチングの際には、絶縁層５がエッチングストッパとし
て作用するようにすればよい。
リコン層３の代わりに酸化シリコン層を用い、酸化シリ
コン層５の代わりに有機ポリマ層を用いることもでき
る。この場合には、ＣＦ4，Ｏ2混合ガスをエッチングガ
スとして用い、Ｏ2含有量を大きくして有機ポリマのエ
ッチング速度を大きくして有機ポリマ層をエッチング
し、他方、ＣＦ4含有量を大きくして酸化シリコン層の
エッチング速度を大きく酸化シリコン層をエッチングす
る。要は、絶縁層５のエッチングの際には、絶縁層３が
エッチングストッパとして作用し、逆に、絶縁層３のエ
ッチングの際には、絶縁層５がエッチングストッパとし
て作用するようにすればよい。
【００１４】
【発明の効果】以上説明したように本発明によれば、回
路速度性能及び配線の平坦性を犠牲にすることなく、ス
ルーホールと下層配線層とのマージンもしくは逆マージ
ンとしたので、配線ピッチを小さくでき、従って、集積
度の向上を図ることができる。
路速度性能及び配線の平坦性を犠牲にすることなく、ス
ルーホールと下層配線層とのマージンもしくは逆マージ
ンとしたので、配線ピッチを小さくでき、従って、集積
度の向上を図ることができる。
【図１】本発明に係る半導体装置の製造方法の実施の形
態を示す断面図である。
態を示す断面図である。
【図２】本発明に係る半導体装置の製造方法の実施の形
態を示す断面図である。
態を示す断面図である。
【図３】図２の平面図である。
【図４】第１の従来の半導体装置を示し、（Ａ）は断面
図（Ｂ）は平面図である。
図（Ｂ）は平面図である。
【図５】第２の従来の半導体装置を示す断面図である。
【図６】第１の従来の半導体装置を示す断面図である。
１…半導体基板 ２…下層配線層 ３…窒化シリコン層 ４…フォトレジスト層 ５…酸化シリコン層 ６…フォトレジスト層 ７…導体層 ８ａ，８ｂ…上層配線層 １０１…半導体基板 １０２…下層配線層 １０２ａ…パッド １０３…層間絶縁層 １０４…導体層 １０５…上層配線層 ２０１…半導体基板 ２０２ａ，２０２ｂ…下層配線層 ２０３，２０４…層間絶縁層 ２０５…上層配線層 ＴＨ…スルーホール
Claims (8)
- 【請求項１】 半導体基板（１）上に第１の配線層
（２）に形成する工程と、 該第１の配線層上に第１の絶縁層（３）を形成する工程
と、 該第１の絶縁層及び前記第１の配線層をパターニングす
る工程と、 該パターニングされた第１の絶縁層及び前記半導体基板
上に前記第１の絶縁層と材質が異なる第２の絶縁層
（５）を形成する工程と、 該第２の絶縁層の一部をエッチング除去して前記第１の
絶縁層の一部を露出させる第１のエッチング工程と、 該露出された第１の絶縁層をエッチング除去する第２の
エッチング工程とを具備する半導体装置の製造方法。 - 【請求項２】 さらに、前記第１、第２の絶縁層の除去
されたスルーホール（ＴＨ）に導体層（７）を埋設する
工程と、 該導体層上かつ前記第２の絶縁層上に第２の配線層（８
ａ，８ｂ）を形成する工程とを具備する請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 前記第１の絶縁層は窒化シリコンよりな
り、前記第２の絶縁層は酸化シリコンよりなる請求項１
に記載の半導体装置の製造方法。 - 【請求項４】 前記第１のエッチング工程はＣＦ4，Ｏ2
混合ガスを用いたリアクティブイオンエッチングによ
り、前記第２のエッチング工程はＣＦ4，Ｏ2，Ｎ2混合
ガスを用いたリアクティブイオンエッチングによる請求
項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第１の絶縁層は窒化シリコン、酸化
シリコンもしくは窒化酸化シリコンよりなり、前記第２
の絶縁層は有機ポリマよりなる請求項１に記載の半導体
装置の製造方法。 - 【請求項６】 前記第１のエッチング工程はＯ2含有量
を大きくしたＣＦ4 ，Ｏ2混合ガスを用いたリアクティブ
イオンエッチングにより、前記第２のエッチング工程は
ＣＦ4含有量を小さくしたＣＦ4，Ｏ2，混合ガスを用い
たリアクティブイオンエッチングによる請求項５に記載
の半導体装置の製造方法。 - 【請求項７】 半導体基板（１）上に下層配線層（２）
に形成する工程と、 該下層配線層上に第１の絶縁層（３）を形成する工程
と、 第１のフォトレジスト層（４）をマスクとして前記第１
の絶縁層及び前記下層配線層をパターニングする工程
と、 該第１のフォトレジスト層を除去後に前記第１の絶縁層
及び前記半導体基板上に前記第１の絶縁層と材質が異な
る第２の絶縁層（５）を形成する工程と、 第２のフォトレジスト層（６）をマスクとして前記第１
の絶縁層より前記第２の絶縁層の選択比が同等もしくは
大きい条件で前記第２の絶縁層のエッチング除去して前
記第１の絶縁層の一部を露出させる工程と、 前記第２の絶縁層より前記第１の絶縁層の選択比が大き
い条件で前記露出された第１の絶縁層をエッチング除去
してスルーホール（ＴＨ）を形成する工程と、 前記スルーホールに導体層（７）を埋設する工程と、 該導体層上かつ前記第２の絶縁層上に上層配線層（８
ａ，８ｂ）を形成する工程とを具備する半導体装置の製
造方法。 - 【請求項８】 半導体基板（１）上に下層配線層（２）
に形成する工程と、 該下層配線層上に第１の絶縁層（３）を形成する工程
と、 第１のフォトレジスト層（４）をマスクとして前記第１
の絶縁層及び前記下層配線層をパターニングする工程
と、 該第１のフォトレジスト層を除去後に前記第１の絶縁層
及び前記半導体基板上に前記第１の絶縁層と材質が異な
る第２の絶縁層（５）を形成する工程と、 第２のフォトレジスト層（６）をマスクとし前記第１の
絶縁層をエッチングストッパとして前記第２の絶縁層の
エッチング除去して前記第１の絶縁層の一部を露出させ
る工程と、 前記第２の絶縁層をエッチングストッパとして前記露出
された第１の絶縁層をエッチング除去してスルーホール
（ＴＨ）を形成する工程と、 前記スルーホールに導体層（７）を埋設する工程と、 該導体層上かつ前記第２の絶縁層上に上層配線層（８
ａ，８ｂ）を形成する工程とを具備する半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7306491A JPH09129732A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の製造方法 |
| US08/739,787 US5920793A (en) | 1995-10-31 | 1996-10-30 | Method for manufacturing a through hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7306491A JPH09129732A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129732A true JPH09129732A (ja) | 1997-05-16 |
Family
ID=17957665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7306491A Pending JPH09129732A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5920793A (ja) |
| JP (1) | JPH09129732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007331098A (ja) * | 2006-06-14 | 2007-12-27 | Magnachip Semiconductor Ltd | Ｍｅｍｓ素子のパッケージ及びその製造方法 |
| JP2008503073A (ja) * | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層構造の製造方法 |
| CN109983564A (zh) * | 2016-11-16 | 2019-07-05 | 东京毅力科创株式会社 | 亚分辨率衬底图案化的方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196380A (ja) * | 2000-01-12 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100602131B1 (ko) * | 2004-12-30 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
| US20230077092A1 (en) * | 2021-09-08 | 2023-03-09 | Nanya Technology Corporation | Method of fabricating semiconductor device and patterning semiconductor structure |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933833A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6113627A (ja) * | 1984-06-28 | 1986-01-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04259241A (ja) * | 1991-02-14 | 1992-09-14 | Olympus Optical Co Ltd | 半導体装置の製造方法 |
| JPH04282831A (ja) * | 1991-03-12 | 1992-10-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06291193A (ja) * | 1993-04-02 | 1994-10-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4184909A (en) * | 1978-08-21 | 1980-01-22 | International Business Machines Corporation | Method of forming thin film interconnection systems |
| US4523372A (en) * | 1984-05-07 | 1985-06-18 | Motorola, Inc. | Process for fabricating semiconductor device |
| JPH06140396A (ja) * | 1992-10-23 | 1994-05-20 | Yamaha Corp | 半導体装置とその製法 |
| US5378659A (en) * | 1993-07-06 | 1995-01-03 | Motorola Inc. | Method and structure for forming an integrated circuit pattern on a semiconductor substrate |
| US5505816A (en) * | 1993-12-16 | 1996-04-09 | International Business Machines Corporation | Etching of silicon dioxide selectively to silicon nitride and polysilicon |
| US5451543A (en) * | 1994-04-25 | 1995-09-19 | Motorola, Inc. | Straight sidewall profile contact opening to underlying interconnect and method for making the same |
| US5496771A (en) * | 1994-05-19 | 1996-03-05 | International Business Machines Corporation | Method of making overpass mask/insulator for local interconnects |
| US5482894A (en) * | 1994-08-23 | 1996-01-09 | Texas Instruments Incorporated | Method of fabricating a self-aligned contact using organic dielectric materials |
| US5700737A (en) * | 1996-02-26 | 1997-12-23 | Taiwan Semiconductor Manufactured Company Ltd. | PECVD silicon nitride for etch stop mask and ozone TEOS pattern sensitivity elimination |
-
1995
- 1995-10-31 JP JP7306491A patent/JPH09129732A/ja active Pending
-
1996
- 1996-10-30 US US08/739,787 patent/US5920793A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933833A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6113627A (ja) * | 1984-06-28 | 1986-01-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04259241A (ja) * | 1991-02-14 | 1992-09-14 | Olympus Optical Co Ltd | 半導体装置の製造方法 |
| JPH04282831A (ja) * | 1991-03-12 | 1992-10-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06291193A (ja) * | 1993-04-02 | 1994-10-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008503073A (ja) * | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層構造の製造方法 |
| US7795135B2 (en) | 2004-06-18 | 2010-09-14 | Infineon Technologies Ag | Method for producing a layer arrangement |
| JP2007331098A (ja) * | 2006-06-14 | 2007-12-27 | Magnachip Semiconductor Ltd | Ｍｅｍｓ素子のパッケージ及びその製造方法 |
| CN109983564A (zh) * | 2016-11-16 | 2019-07-05 | 东京毅力科创株式会社 | 亚分辨率衬底图案化的方法 |
| CN109983564B (zh) * | 2016-11-16 | 2023-05-02 | 东京毅力科创株式会社 | 亚分辨率衬底图案化的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5920793A (en) | 1999-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100215847B1 (ko) | 반도체 장치의 금속 배선 및 그의 형성 방법 | |
| US4855252A (en) | Process for making self-aligned contacts | |
| US6297145B1 (en) | Method of forming a wiring layer having an air bridge construction | |
| JP2787571B2 (ja) | 半導体素子の配線構造及びその形成方法 | |
| KR20000005759A (ko) | 반도체장치및제조방법 | |
| JPH09129732A (ja) | 半導体装置の製造方法 | |
| JP3000935B2 (ja) | 半導体装置の製造方法 | |
| US6133141A (en) | Methods of forming electrical connections between conductive layers | |
| KR100460772B1 (ko) | 반도체 소자 제조 방법 | |
| JP2000357743A (ja) | 半導体装置およびその製造方法 | |
| EP0296718A2 (en) | A coplanar and self-aligned contact structure | |
| US6245667B1 (en) | Method of forming via | |
| JP3070564B2 (ja) | 半導体装置の製造方法 | |
| KR960011864B1 (ko) | 반도체 소자의 도전배선 제조방법 | |
| KR100361210B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JPH0936222A (ja) | 半導体装置及びその製造方法 | |
| KR100456421B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| JPH07161720A (ja) | 半導体装置及びその製造方法 | |
| JPH0794490A (ja) | エッチング方法 | |
| JP3007994B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JP2727587B2 (ja) | 多層配線法 | |
| JPH04352455A (ja) | 半導体素子の製造方法 | |
| JPS60177652A (ja) | 半導体装置の製造方法 | |
| KR20030061100A (ko) | 층간절연막 패턴 형성 방법 |